KR20020017809A - 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 할로 이온주입에 따른 RSCE현상을 방지하는데 적합한 반도체소자의 제조 방법에 관한 것으로, 반도체기판의 전면에 할로 이온을 이온주입하여 할로이온주입층을 형성하는 제 1 단계; 상기 할로 이온이 주입된 반도체기판상에 폴리실리콘을 형성하는 제 2 단계; 상기 폴리실리콘을 단결정실리콘으로 변환시키는 제 3 단계; 상기 제 3 단계의 결과물상에 게이트산화막을 포함한 게이트전극을 형성하는 제 4 단계; 및 상기 게이트전극 하측의 반도체기판에 소스/드레인을 형성하는 제 5 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 숏채널(Shortchannel) 마진 확보를 위한 블랭크 할로 이온주입(Blank HALO implant) 방법을 적용한 반도체소자의 제조 방법에 관한 것이다.
최근에, 대용량의 메모리 소자를 구현하기 위해서 트랜지스터의 크기가 작아짐에 따라 트랜지스터의 채널 길이(Channel length)가 줄어들면서 낮은 전압에서 펀치쓰루현상(Punch through)이 발생한다. 상기 펀치쓰루현상을 방지하기 위하여 할로 이온주입(HALO implant)을 적용하고 있다.
일반적으로 할로(HALO) 이온을 틸트각을 갖고 소오스/드레인에 주입시켜주면 접합(Junction)의 안쪽벽에서만 국부적으로 도핑농도를 증가시켜줄 수 있으므로, 반도체기판의 농도를 증가시키지 않으면서 채널 길이를 더욱 짧게 만들 수 있다.
또한, 동일한 채널길이에 대하여 펀치스루현상을 억제시켜주므로 접합절연파괴전압(Junction breakdown voltage)을 증가시키고, 반도체기판 전체의 농도를 증가시키는 것이 아니라 국부적으로 필요한 부분에만 농도를 증가시켜주는 것이기 때문에 비용이 절감된다.
그러나, 할로 이온주입에 의해 숏채널 트랜지스터의 문턱전압이 증가하는 문제점이 발생한다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1에 도시된 바와 같이, P형 반도체기판(11)상에 게이트산화막(12)을 형성한 후, 상기 게이트산화막(12)상에 게이트전극(13)을 형성한다.
이어 상기 게이트전극(13)을 마스크로 이용한 불순물이온주입으로 상기 게이트전극(13) 하측의 반도체기판(11)에 소스/드레인(14)을 형성한 후, 틸트각을 갖는할로 이온을 주입하여 채널측 소스/드레인(14)에 할로이온주입층(15)을 형성한다.
상기와 같은 종래기술에 의하면, 채널길이가 줄어들면서 낮은 전압에서 펀치쓰루현상이 발생되는 것을 방지하기 위하여 게이트전극 형성후, 이온주입 각도를 주어 할로 이온을 주입한다.
그러나, 상기 할로이온주입시 게이트전극의 모서리부분이 손실되기 때문에, 트랜지스터의 길이가 줄어들면서 문턱전압이 증가하는 현상이 발생한다. 이상 RSCE(Reverse Short Channel Effect)라 한다.
또한, 롱채널(Long channel)과는 달리 숏채널(Short channel)의 문턱전압 상승으로 인하여 소자 타겟 설정 및 스파이스모델(Spice model) 추출의 어려움으로 소자 설계상에 어려움도 초래되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 숏채널에서의 문턱전압 상승을 방지하는데 적합한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 할로이온주입층
23 : 폴리실리콘층 24 : 단결정실리콘층
25 : 게이트산화막 26 : 게이트전극
27 : 저농도 불순물층 28 : 스페이서
29 : 소스/드레인
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판의 전면에 할로 이온을 이온주입하여 할로이온주입층을 형성하는 제 1 단계; 상기 할로 이온이 주입된 반도체기판상에 폴리실리콘을 형성하는 제 2 단계; 상기 폴리실리콘을 단결정실리콘으로 변환시키는 제 3 단계; 상기 제 3 단계의 결과물상에 게이트산화막을 포함한 게이트전극을 형성하는 제 4 단계; 및 상기 게이트전극 하측의 반도체기판에 소스/드레인을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21)의 전면에 블랭크(Blank)로 할로 이온을 주입하여 반도체기판(21)의 표면에 할로이온주입층(22)을 형성한 후, 상기 할로이온주입층(22)상에 500Å∼1000Å두께의 폴리실리콘층(23)을 증착한다. 이 때, 상기 할로이온주입 공정은 BF2이온을 5×1012∼9×1012/cm2의 농도와 75keV∼85keV의 에너지로 주입하되, 600Å∼800Å의 수직두께와 30°도의 각도로 700Å의 측면두께를 갖도록 주입한다.
도 2b에 도시된 바와 같이, 550℃∼650℃의 온도에서 노 큐어링(Furnace Curing)을 통하여 상기 폴리실리콘층(23)을 단결정 실리콘층(24)으로 변환시켜 반도체기판(21)의 활성영역으로 구성한다.
상기 폴리실리콘(23)을 단결정 실리콘으로 변환하는 방법으로는, 상기 노 큐어링외에 레이저큐어링과 급속열처리(Rapid Thermal Proocess; RTP)를 이용할 수 있고, 상기 반도체기판(21)을 시드(Seed)로 하고, 열처리를 통해 증착한 폴리실리콘층(23)을 단결정화시킨다.
이 때, 상기 열처리 온도를 550℃∼650℃로 함은 블랭크 할로 이온주입된 이온의 확산을 방지하기 위함이고, 반도체기판(21)이 시드로 작용하여 폴리실리콘 (23)이 재결정화되기 위한 온도이다. 만약, 높은 온도에서 열처리를 하면 트랜지스터의 특성이 바뀌게 되고 이온주입후, 이온의 확산이 많이 되어 숏채널트랜지스터를 형성할 수 없게 됨에 따라 온도를 낮게 하며, 또한 너무 낮은 온도에서 열처리를 하면 폴리실리콘이 단결정실리콘화되는데 어려움이 있다.
도 2c에 도시된 바와 같이, 상기 폴리실리콘층(23)을 단결정실리콘층(24)으로 변환한 후, 상기 반도체기판(21)을 선택적으로 식각하여 트렌치형 소자분리막 (도시 생략)을 형성하고, 상기 소자분리막이 형성된 반도체기판(21)상에 게이트산화막(25)을 형성한다.
이어 상기 게이트산화막(25)상에 게이트전극용 도전층을 형성한 후, 상기 도전층 및 게이트산화막(25)을 선택적으로 식각하여 게이트전극(26)을 형성하고, 상기 게이트전극(26)을 마스크로 이용한 저농도 불순물 이온주입으로 상기 반도체기판(21)에 저농도 불순물층(27)을 형성한다.
도 2d에 도시된 바와 같이, 상기 게이트전극(26)을 포함한 전면에 스페이서용 절연막을 형성한 후, 상기 절연막을 전면식각하여 상기 게이트전극(26)의 양측벽에 접하는 스페이서(28)를 형성한다.
이어 상기 게이트전극(26) 및 스페이서(28)를 마스크로 이용한 고농도 불순물 이온주입으로 상기 저농도 불순물층(27)에 접하는 고농도 불순물층, 즉 소스/드레인(29)을 형성한다. 이 때, 상기 고농도 불순물 이온주입은 상기 할로 이온주입층(22)의 깊이와 동일한 깊이가 되도록 하고, NMOS인 경우 As를 1×1012∼5×1012/cm2의 농도와 35keV∼45keV의 에너지로 주입하며, PMOS인 경우 BF2이온을 1×1012∼5×1012/cm2의 농도와 25keV∼35keV의 에너지로 주입한다. 후속 열공정에 의해 소스/드레인(29)의 접합깊이는 600Å∼800Å이 된다.
상술한 바와 같이, 본 발명의 실시예에서는 통상의 할로 이온주입을 실시하되, 게이트전극 형성전에 실시하여 RSCE를 감소시키고 숏채널 트랜지스터에서도 롱채널트랜지스터의 문턱전압을 갖게 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체소자의 제조 방법은 게이트전극 형성전에 할로 이온주입을 실시하므로써 문턱전압이 증가하는 RSCE 현상을 감소시키면서 펀치쓰루 현상을 방지하여 숏채널 트랜지스터에서도 롱채널 트랜지스터의 문턱전압을갖도록 할 수 있는 효과가 있으며, 게이트전극 형성전에 블랭크로 할로이온주입 공정을 실시하므로써 통상의 틸트각을 갖고 이루어지는 할로 이온주입 공정에 의한 에러를 방지할 수 있는 효과가 있다.
Claims (9)
- 반도체소자의 제조 방법에 있어서,반도체기판의 전면에 할로 이온을 이온주입하여 할로이온주입층을 형성하는 제 1 단계;상기 할로 이온이 주입된 반도체기판상에 폴리실리콘을 형성하는 제 2 단계;상기 폴리실리콘을 단결정실리콘으로 변환시키는 제 3 단계;상기 제 3 단계의 결과물상에 게이트산화막을 포함한 게이트전극을 형성하는 제 4 단계; 및상기 게이트전극 하측의 반도체기판에 소스/드레인을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 단계는,BF2이온을 5×1012∼9×1012/cm2의 농도와 75keV∼85keV의 에너지로 주입하되, 600Å∼800Å의 수직두께와 30°도의 각도로 700Å의 측면두께를 갖도록 주입하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 폴리실리콘은 500Å∼1000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계는,노 큐어링, 레이저 큐어링 또는 급속열처리 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계는,550℃∼650℃에서 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계는,상기 게이트전극을 마스크로 이용한 저농도 불순물 이온주입으로 상기 반도체기판에 저농도 불순물층을 형성하는 단계;상기 게이트전극의 양측벽에 접하는 스페이서를 형성하는 단계; 및상기 게이트전극 및 스페이서를 마스크로 이용한 고농도 불순물 이온주입으로 상기 저농도 불순물층에 접하는 상기 소스/드레인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 소스/드레인은 상기 할로이온주입층의 깊이와 동일하게 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 소스/드레인이 NMOS인 경우, As를 1×1012∼5×1012/cm2의 농도와 35keV∼45keV의 에너지로 주입하며, PMOS인 경우 BF2이온을 1×1012∼5×1012/cm2의 농도와 25keV∼35keV의 에너지로 주입하는 것을 특징으로 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 단결정실리콘은 상기 반도체기판의 활성영역으로 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
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