KR20000020314A - 엔모스 전계효과 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 LDD(Lightly Doped Drain) 구조의 엔모스 트랜지스터(NMOSFET) 제조방법에 관한 것이며, 단채널 효과를 개선하고 포화전류를 증가시키며, 누설전류 특성 및 HCI(Hot Carrier Injection) 특성을 개선할 수 있는 NMOSFET 제조방법을 제공하고자 한다. 본 발명은 LDD 이온주입시 인(P) 이온주입 후 추가적으로 비소(As) 이온주입을 실시하는 기술이다. 비소(As)를 추가로 이온주입하면 비소(As)가 거의 확산되지 않으므로, 단채널 효과가 개선되며, 외인성(Extrinsic) 저항(Source/Drain Parasitic Resistance)의 감소에 의하여 포화전류가 증가된다. 그리고, 인(P)이 LDD 구조의 외각의 도펀트 프로파일을 결정지어 주므로 누설전류의 특성 및 HCI 특성이 인(P)만을 사용하여 LDD 이온주입을 실시하는 경우와 거의 같은 수준으로 나타난다. 또한, 같은 이유로 접합 캐패시턴스를 감소시킬 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 LDD(Lightly Doped Drain) 구조의 엔모스 전계효과 트랜지스터(NMOSFET) 제조방법에 관한 것이다.
반도체 회로 중 저전압, 고속 특성을 요구하는 모든 집적회로 즉, CPU(Central Processing Unit), MPU(Micro Processing Unit) 등과 같은 논리회로, 또는 저전압, 고속 SDRAM(Synchronous Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등에서는 LDD 구조의 NMOSFET를 사용하고 있다.
종래의 NMOSFET은 LDD 구조를 형성하기 위하여 단일 도펀트(Dopant)를 사용함으로써 도펀트의 특성에 지배받아 고유한 동작 특성을 나타낸다. 즉, LDD 구조 형성을 위하여 인(Phosphorus)만을 사용하는 경우, 인(P)의 확산 계수가 크기 때문에 정상적인 CMOS(Complementary MOS) 공정에서 열공정의 많고 적음에 따라 소위 단채널 효과(Short Channel Effect)가 심하게 나타나는 단점을 보인다.
또한, 비소(Arsenic)만을 사용하여 LDD 구조를 형성하는 경우, 인(P)만을 사용하는 경우보다 단채널 효과가 개선되며, 트랜지스터 턴-온(turn-on)시의 포화전류가 증가하는 장점이 있는 반면, GIDL(Gate Induced Drain Leakage)에 의하여 턴-오프(turn-off)시의 누설전류가 크게 증가되는 단점을 보인다. 그리고, 인(P)만을 사용하는 경우에 비해 접합 캐패시턴스가 증가하고, 핫 캐리어 주입(Hot Carrier Injection, HCI) 특성이 열화되어 소자의 수명이 짧아지는 단점이 있다.
첨부된 도면 도 1은 종래기술에 따라 형성된 LDD 구조의 NMOSFET 단면을 도시한 것으로, 도면 부호는 공정 순서에 입각한 것으로, '10'은 실리콘 기판(p웰), '11'은 게이트 산화막, '12'는 폴리실리콘 게이트, '13'은 LDD(n-) 이온주입 영역, '14'는 게이트 측벽 스페이서, '15'는 n+이온주입 영역을 각각 나타낸 것이다. 여기서, LDD(n-) 이온주입 영역(13) 및 n+이온주입 영역(15)은 이온주입 프로파일(profile)을 나타낸 것으로, 후속 열처리 공정에 의해 재배치된다.
본 발명은 단채널 효과를 개선하고 포화전류를 증가시키며, 누설전류 특성 및 HCI 특성을 개선할 수 있는 NMOSFET 제조방법을 제공하고자 한다.
도 1은 종래 기술에 따라 형성된 LDD(Lightly Doped Drain) 구조의 NMOSFET 단면도.
도 2는 본 발명의 일 실시예에 따라 형성된 LDD 구조의 NMOSFET 단면도.
도 3은 NMOSFET의 문턱전압(VTN)에 따른 LDD 구조 형성을 위한 도펀트별 누설전류 특성도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 게이트 산화막
22 : 폴리실리콘 게이트 23 : 인(P) LDD 영역
24 : 비소(As) LDD 영역 25 : 산화막 스페이서
26 : n+이온주입 영역
상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 NMOSFET 제조방법은 반도체 기판 상에 게이트 전극 패턴을 형성하는 단계; 상기 반도체 기판의 활성 영역에 인(P) 이온주입을 실시하여 제1 LDD 영역을 형성하는 단계; 상기 제1 LDD 영역에 비소(As) 이온주입을 실시하여 제2 LDD 영역을 형성하는 단계; 상기 게이트 전극 패턴 측벽에 절연막 스페이서를 형성하는 단계; 및 상기 절연막 스페이서를 이온주입 마스크로 사용하여 상기 활성 영역에 상기 제1 및 제2 LDD 영역보다 n형 도펀트가 상대적으로 고농도로 도핑된 이온주입 영역을 형성하는 단계를 포함하여 이루어진다.
본 발명은 LDD 이온주입시 인(P) 이온주입 후 추가적으로 비소(As) 이온주입을 실시하는 기술이다. 비소(As)를 추가로 이온주입하면 비소(As)가 거의 확산되지 않으므로, 단채널 효과가 개선되며, 외인성(Extrinsic) 저항(Source/Drain Parasitic Resistance)의 감소에 의하여 포화전류가 증가된다. 그리고, 인(P)이 LDD 구조의 외각의 도펀트 프로파일을 결정지어 주므로 누설전류의 특성 및 HCI 특성이 인(P)만을 사용하여 LDD 이온주입을 실시하는 경우와 거의 같은 수준으로 나타난다. 또한, 같은 이유로 접합 캐패시턴스를 감소시킬 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개한다.
첨부된 도면 도 2는 본 발명의 일 실시예에 따라 형성된 LDD 구조의 NMOSFET 단면을 도시한 것으로, 이하 이를 참조하여 그 제조 공정을 살펴본다.
우선, 실리콘 기판(10) 상에 필드 산화막(도시되지 않음) 및 웰(well)을 형성하고, 그 활성 영역에 게이트 산화막(11)을 성장시킨다.
다음으로, 폴리실리콘 게이트(12)를 형성한다.
이어서, 노출된 활성 영역에 인(P) 이온주입을 실시한다. 여기서, 도면 부호 '23'은 인(P) LDD 영역을 나타낸 것이며, 이온주입 에너지는 30∼60keV, 도즈는 1.0×1013∼3.0×1013/㎠으로 설정하여 이온주입을 실시한다. 이때, CMOS 공정을 진행하는 경우, PMOSFET 형성 영역을 덮는 LDD 마스크를 사용한다.
다음으로, 노출된 활성 영역에 비소(As) 이온주입을 실시한다. 이때, 도면 부호 '24'는 비소(As) LDD 영역을 나타낸 것이며, 이온주입 에너지는 30∼60keV, 도즈는 5×1012∼1.5×1013/㎠으로 설정하여 이온주입을 실시한다.
계속하여, 폴리실리콘 게이트(12) 측벽에 산화막 스페이서(25)를 형성하고, n+이온주입을 실시한다. 도면 부호 '26'은 n+이온주입 영역을 나타낸 것이다.
이후, 열처리 공정을 실시하여 LDD 구조의 소오스/드레인을 형성한다.
상기와 같은 공정을 통해 형성된 NMOSFET는 통상의 인(P)만을 사용한 LDD 구조의 NMOSFET에 비해 포화전류가 30~40% 이상 증가하는데, 이는 비소(As)만을 사용한 LDD 구조의 NMOSFET와 거의 같은 수준이며, 누설전류 특성은 첨부된 도면 도 3에 도시된 바와 같이 매우 좋은 특성을 보이고 있다.
도 3은 NMOSFET의 문턱전압(VTN)에 따른 LDD 구조 형성을 위한 도펀트별 누설전류 특성을 도시한 것으로, 실온(25℃)에서의 NMOSFET의 문턱전압(VTN)에 따른 누설전류를 LDD 구조 형성을 위해 도펀트로 인(P)만을 사용한 경우, 비소(As)만을 사용한 경우, 본 발명의 일 실시예에 따라 인(P)과 비소(As)를 함께 사용한 경우로 나누어 측정한 결과를 나타내고 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 NMOS 트랜지스터의 포화전류 특성 및 누설전류 특성을 동시에 확보할 수 있어 고속 회로 및 누설전류 조건이 엄격한 회로에 적용할 수 있다. 또한, 본 발명은 접합층 특성을 개선하여 게이트 아래 부분에서의 고전계의 형성을 감소시킴으로써 HCI 특성을 개선할 수 있으며, 소자의 수명을 연장하여 소자의 신뢰도를 향상시킨다.
Claims (3)
- 반도체 기판 상에 게이트 전극 패턴을 형성하는 단계;상기 반도체 기판의 활성 영역에 인(P) 이온주입을 실시하여 제1 LDD 영역을 형성하는 단계;상기 제1 LDD 영역에 비소(As) 이온주입을 실시하여 제2 LDD 영역을 형성하는 단계;상기 게이트 전극 패턴 측벽에 절연막 스페이서를 형성하는 단계; 및상기 절연막 스페이서를 이온주입 마스크로 사용하여 상기 활성 영역에 상기 제1 및 제2 LDD 영역보다 n형 도펀트가 상대적으로 고농도로 도핑된 이온주입 영역을 형성하는 단계를 포함하여 이루어진 엔모스 전계효과 트랜지스터 제조방법.
- 제1항에 있어서,상기 인(P) 이온주입이 30 내지 60keV의 이온주입 에너지와, 1.0×1013∼3.0×1013/㎠의 도즈를 사용하여 수행되는 것을 특징으로 하는 엔모스 전계효과 트랜지스터 제조방법.
- 제1항 또는 제2항에 있어서,상기 비소(As) 이온주입이 30 내지 60keV의 이온주입 에너지와, 5×1012내지 1.5×1013/㎠의 도즈를 사용하여 수행되는 것을 특징으로 하는 엔모스 전계효과 트랜지스터 제조방법.
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1998
- 1998-09-19 KR KR1019980038874A patent/KR20000020314A/ko not_active Application Discontinuation
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