KR20000003628A - 반도체소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 25
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 24
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000011574 phosphorus Substances 0.000 claims abstract description 22
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 18
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 16
- 230000003071 parasitic effect Effects 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 230000003213 activating effect Effects 0.000 claims abstract description 4
- 150000002500 ions Chemical class 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 229910052718 tin Inorganic materials 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 230000004913 activation Effects 0.000 claims 2
- 229910052721 tungsten Inorganic materials 0.000 claims 1
- 230000003068 static effect Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 3
- 230000005611 electricity Effects 0.000 abstract description 3
- 238000007599 discharging Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 nMOSFET나 정전기 보호회로의 기생 바이폴라 트랜지스터의 소오스/드레인영역을 As 이나 P을 서로 다른 깊이로 이온주입하여 포화전류를 증가시키고, 인이 드레인 에지 부분에서 활성화가 잘되어 정전기 전류 통로를 넓게 형성하여 정전기가 열손상 부분에 집중되는 것을 방지하고, 정전기 방지회로의 기생 캐패시터를 감소시키고, 정전기 방전 특성을 향상시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 엔형 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)나 ESD 보호회로의 바이폴라 트랜지스터의 소오스/드레인영역 형성시 n형 고농도 불순물영역의 형성을 인과 비소를 서로 다른 깊이로 이온주입하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 MOS FET의 게이트 전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용되기도 한다.
일반적으로 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은채널효과(short channel effect)를 방지하기 위하여 접합깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴 방지와 열전하효과에 의한 문턱전압 변화를 방지하기 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 LDD 구조로 형성하는 등의 방법이 사용된다.
그러나 상기의 LDD 구조의 MOSFET을 출력드라이브단의 트랜지스터로 사용하면 정전기 방전 특성이 악화되는데, 이를 방지하기 위하여 정전기 보호회로에 부가적인 정전기 소자인 기생 바이폴라 트랜지스터를 형성하게되는데, 이로 인하여 출력드라이브단의 기생정전용량이 증가되어 소자의 고속 동작을 방해하는 요인이되기도한다.
도시되어있지는 않으나, 종래의 기술에 따른 nMOSFET의 제조방법을 살펴보면 다음과 같다.
먼저, p형 실리콘 웨이퍼 반도체 기판상에 게이트산화막을 형성하고, 상기 게이트산화막상에 다결정실리콘이나 폴리사이드등으로된 게이트전극을 형성한 후, 상기 게이트전극 양측의 반도체기판에 LDD 영역이 되는 N형 저농도 불순물영역을 형성한다.
그다음, 상기 게이트전극의 측벽에 산화막 스페이서를 형성한 후, 상기 산화막 스페이서 양측의 반도체기판에 고농도 불순물로 소오스/드레인 영역을 형성한다.
상기와 같은 종래 기술에 따른 nMOSFET는 소오스/드레인영역을 인(P)이나 비소(As)등의 n형 불순물 한가지를 사용하게 되는데, 인을 사용하는 경우 원자가 상대적으로 작고 확산계수가 커서 확산에 의해 접합 부분에서 농도차가 없어 열발산 능력이 떨어져 열이 집중되는 문제점이 있다.
또한 정전기 보호회로의 정전기 방전 특성이 저하되고, 이를 방지하기 위하여 설치되는 기생 바이폴라 트랜지스터의 기생 정전용량이 증가되어 소자의 고속 동작을 저해하게 되는 문제점이 있다.
또한 얕은 접합을 위하여 비소 원자를 사용하면 상대적으로 비소의 원자량이 인에 비해 크므로 이온주입에 따른 점결함이 중가되어 소자의 누설전류가 증가되어 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 nMOSFET나 정전기 보호회로의 기생 바이폴라 트랜지스터의 소오스/드레인영역 형성을 위한 고농도 불순물 이온주입 공정시 인과 비소를 순차적으로 서로 다른 깊이(Rp)로 함께 이온주입하여 포화전류를 증가시키고, 인이 드레인 에지 부분에서 활성화가 잘되어 정전기 전류 통로를 넓게 형성하여 정전기가 열손상 부분에 집중되는 것을 방지하고, 정전기 방지회로의 기생 캐패시터를 감소시키고, 정전기 방전 특성을 향상시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체소자의 제조공정도.
도 2는 본발명의 다른 실시에에 따른 반도체소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 게이트 절연막
14 : 도전층 16 : 게이트전극
18 : n형 저농도 불순물영역 20 : 절연 스페이서
22 : 고농도 불순물영역 24 : 소자분리 산화막
26 : n+소오스/드레인영역
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,
p형 반도체기판상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 게이트전극을 형성하는 공정과,
상기 게이트전극 양측의 반도체기판에 n형 저농도 불순물을 이온주입하는 공정과,
상기 게이트전극의 측벽에 절연 스페이서를 형성하는 공정과,
상기 절연 스페이서 양측의 반도체기판에 인과 비소를 서로 다른 깊이로 고농도로 이온주입하는 공정과,
상기 불순물들을 활성화시켜 소오스/드레인영역을 형성하는 공정을 구비함에 있다.
본발명에 따른 반도체소자의 제조방법의 다른 특징은,
p형 반도체기판상에 소자분리 산화막을 형성하는 공정과,
상기 소자분리 산화막 양측의 반도체기판에 인과 비소를 서로 다른 깊이로 고농도로 이온주입하여 소오스/드레인영역을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 반도체소자의 제조 공정도로서, nMOSFET 제조 공정의 예이다.
먼저, 실리콘 웨이퍼로된 p형 반도체 기판(10)상에 산화막이나 질화막 재질의 게이트절연막(12)을 형성하고, 상기 게이트절연막(12)상에 게이트전극이 되는 도전층(14)을 형성한다.
여기서 상기 도전층(14)은 다결정실리콘이거나, 실리사이드 가능한 금속, 예를들어 Ti, Ta, Cr, Mo, Sn 또는 W등과 다결정실리콘층이 적층된 폴리사이드 구조 이거나, 단일 금속층으로 형성한다. (도 1a 참조).
그다음 상기 도전층(14)을 패턴닝하여 도전층(14) 패턴으로된 게이트전극(16)을 형성하고, (도 1b 참조), 상기 게이트전극(16) 양측의 반도체기판(10)에 LDD가 되는 n형 저농도 불순물영역(18)을 형성하고, 상기 게이트전극(16) 양측벽에 산화막이나 질화막 재질로된 절연 스페이서(20)를 형성한 후, 상기 게이트전극(18)과 절연 스페이서(20)를 마스크로하여 그 양측의 반도체기판(10)에 인과 비소를 각각 다른 깊이(RpP, RpAs)로 이온주입하여 고농도 불순물영역(22)을 형성한다.
이때의 공정 조건을 예를들면, 상기 비소는 1.0E14∼1.0E16 ion/㎠, 이온주입에너지는 10∼80KeV이고, 인은 1.0E14∼1.0E16 ion/㎠, 이온주입에너지는 10∼80KeV로하며, 두 불순물의 농도 합이 1.0E16 ion/㎠을 넘지 않도록한다. 이는 불순물 농도가 높으면, 불순물 확산이 심하게 일어나 짧은 채널 효과가 증가되고, 접합부분의 노설전류가 증가되기 때문이다.
상기 불순물들의 활성화를 위한 열처리는 별도로 실시하지 않고 다른 열공정, 예를들어 TEOS 산화막의 리플로우 공정시 함께 되게 하거나, 별도로 900℃에서 20분간 열처리하여 실한다.
또한 상기 반도체기판(10)상에 소오스/드레인영역의 웰 농도가 높은 프로파일드 웰을 형성하고, 후속 공정을 진행하여 인을 비수 보다 깊게 주입되도록하거나, 반도체기판(10)에 웰 농도가 낮은 디퓨즈드 웰을 형성한 경우에는 비소를 인 보다 깊게 주입하여 형성하는데 이는 As와 P의 확산계수차가 많이 나기 때문에 웰의 농도 차이에 의한 소오스/드레인영역에서의 농도 차이를 급격하게 유지하기 위해서이다. 두가지 불순물의 이온주입 깊이차가 500∼2000Å 이하가 되도록한다. (도 1c 참조).
도 2는 본 발명의 다른 실시예에 따른 반도체소자의 단면도로서, 정전기 보호회로의 바이폴라 트랜지스터의 예로서, 반도체기판(10)상에 형성된 소자분리 산화막(24)의 양측으로 바이폴라 트랜지스터의 n+소오스/드레인영역(26)이 도1의 방법으로 형성되어있다.
상기한 바와같이 본 발명에 따른 반도체소자의 제조방법은 nMOSFET나 정전기 보호회로의 기생 바이폴라 트랜지스터의 소오스/드레인영역을 As 이나 P을 서로 다른 깊이로 이온주입하여 포화전류를 증가시키고, 인이 드레인 에지 부분에서 활성화가 잘되어 정전기 전류 통로를 넓게 형성하여 정전기가 열손상 부분에 집중되는 것을 방지하고, 정전기 방지회로의 기생 캐패시터를 감소시키고, 정전기 방전 특성을 향상시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (17)
- p형 반도체기판상에 게이트절연막을 형성하는 공정과,상기 게이트절연막상에 게이트전극을 형성하는 공정과,상기 게이트전극 양측의 반도체기판에 n형 저농도 불순물을 이온주입하는 공정과,상기 게이트전극의 측벽에 절연 스페이서를 형성하는 공정과,상기 절연 스페이서 양측의 반도체기판에 인과 비소를 서로 다른 깊이로 고농도로 이온주입하는 공정과,상기 불순물들을 활성화시켜 소오스/드레인영역을 형성하는 공정을 구비하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 절연막을 산화막이나 질화막 재질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극을 다결정실리콘이나, 폴리사이드 또는 단일 금속층중 어느하나로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 폴리실리콘층가 다결정실리콘층상에 Ti, Ta, Cr, Mo, Sn 또는 W중 어느하나의 실리사이드층과 중첩되도록 형성되어있는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 비소를 1.0E14∼1.0E16 ion/㎠, 이온주입에너지는 10∼80KeV이고, 인을 1.0E14∼1.0E16 ion/㎠, 이온주입에너지는 10∼80KeV로하여 이온주입하여 소오스/드레인영역을 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 두가지 불순물의 농도 합이 1.0E16 ion/㎠을 넘지 않도록하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 불순물의 활성화 열처리 공정을 900℃에서 20분간 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 반도체기판상에 프로파일드 웰을 형성하고, 인을 비수 보다 깊게 주입하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 반도체기판상에 디퓨즈드 웰을 형성하고, 비소를 인 보다 깊게 주입하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 두가지 불순물의 이온주입 깊이차가 500∼2000Å 인 것을 특징으로하는 반도체소자의 제조방법.
- p형 반도체기판상에 소자분리 산화막을 형성하는 공정과,상기 소자분리 산화막 양측의 반도체기판에 인과 비소를 서로 다른 깊이로 고농도로 이온주입하여 정전기 보호회로의 기생 바이폴라 트랜지스터의 소오스/드레인영역을 형성하는 공정을 구비하는 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 비소를 1.0E14∼1.0E16 ion/㎠, 이온주입에너지는 10∼80KeV이고, 인을 1.0E14∼1.0E16 ion/㎠, 이온주입에너지는 10∼80KeV로하여 이온주입하여 소오스/드레인영역을 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 두가지 불순물의 농도 합이 1.0E16 ion/㎠을 넘지 않도록하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 불순물의 활성화 열처리 공정을 900℃에서 20분간 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 반도체기판상에 프로파일드 웰을 형성하고, 인을 비수 보다 깊게 주입하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 반도체기판상에 디퓨즈드 웰을 형성하고, 비소를 인 보다 깊게 주입하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 두가지 불순물의 이온주입 깊이차가 500∼2000Å 인 것을 특징으로하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024888A KR20000003628A (ko) | 1998-06-29 | 1998-06-29 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024888A KR20000003628A (ko) | 1998-06-29 | 1998-06-29 | 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000003628A true KR20000003628A (ko) | 2000-01-15 |
Family
ID=19541408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980024888A KR20000003628A (ko) | 1998-06-29 | 1998-06-29 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000003628A (ko) |
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