JP2004253777A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】窒素の再分布によるシリコン基板界面への窒素の拡散を低減し、更にはトランジスタの高速化を妨げるポリシリコン界面への拡散を抑制して、高速デバイスを実現するMOS型トランジスタの製造方法を提供する。
【解決手段】半導体基板１上に酸化膜２を形成し、その後この酸化膜に窒素を導入し、さらに酸素を含むガス雰囲気中で酸化膜を熱処理する酸化熱処理工程ｄとを含む半導体装置の製造方法において、酸化熱処理工程ｄの熱処理温度が、その熱処理工程ｄ以降の全ての工程での温度より高いことを特徴とする。酸化膜２に導入する窒化処理ｃの後に、その後に行なわれる全熱処理ｆよりも高温の条件で、しかも膜厚や昇華を抑制する雰囲気を選択した酸化性の雰囲気で熱処理することによって、事前に格子間や過剰な窒素を再分布・脱離させる。
【効果】シリコン基板の窒化やポリシリコン電極の窒化を抑制することができる。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に半導体基板上へのゲート絶縁膜の形成方法に関する。
動作スピードが高く、かつ信頼性が高いトランジスタを制御性よく製造する製造方法が求められている。MIS型トランジスタの動作速度の高速化のためには、ゲート絶縁膜の薄膜化が要求されるが、この際、様々な問題が生じる。例えば、ｐ型ゲート電極からホウ素が基板へ拡散するという問題が挙げられる。この問題を解決する方法として、特開平11-67760には、ゲート酸化膜をN2OやNOなどの雰囲気中で熱処理を行い、窒素をゲート酸化膜に導入する方法が示されている。ゲート酸化膜中のゲート電極との界面付近に窒素高濃度層を設けることによりゲート電極からのホウ素の拡散が抑制される。同様な窒素の導入方法に関しては、特開平2-18934にNH3を用いる方法が示されている。更に近年は、プラズマ法等によって形成された活性窒素をゲート酸化膜に導入する方法が提案されている。例えば、特開2000-294550には平面アンテナとμ波を用いたプラズマでの窒化及び酸窒化が示されており、特開2000-332009には安定なプラズマ発生による窒素を含んだゲート酸化膜の形成方法が示されている。このように、ゲート酸化膜の薄膜化が急速に進む現在、特にゲート酸化膜への窒素の導入が非常に重要となっている。
一方で、窒素をゲート酸化膜に導入した場合、ゲート酸化膜中に導入した過剰な窒素がゲート酸化膜と半導体基板との界面に存在すると、キャリア移動度の低下を招き、トランジスタ特性が劣化することが知られている。この対処法として特開平5-218405においては、酸素雰囲気で熱処理を行って新たな酸化膜を窒化層の下部に形成することによって、窒化層をゲート酸化膜と半導体基板との界面から遠ざける方法が提案されている。
これら窒化方法で重要なことは、ゲート酸化膜に導入した過剰な窒素をゲート酸化膜と半導体基板との界面に到達させないことであり、そのためにはゲート酸化膜の表面に窒素を導入できるプラズマ窒化に代表される活性窒素を用いた窒化の実現と、ゲート酸化膜と半導体基板との界面に到達してしまった窒素をゲート酸化膜と半導体基板との界面から離す「再酸化」が重要であると言える。
特開平11-67760 特開平2-18934 特開2000-294550 特開2000-332009 特開平5-218405
しかしながら、プラズマ窒化法などにより活性化された窒素を用いてゲート酸化膜に窒素を導入した場合には、導入された窒素の全てが原子間の結合に関与するわけではなく、原子間の結合に関与せずに格子間に存在するものも存在する。この窒素は、窒化後に比較的自由に動きやすい状態にあり、その後熱処理を加えると容易に動いてしまうという問題が発生することが今回初めてわかった。つまり、例えば図１０に示すように、窒化直後には酸化膜の表面近傍に分布していた窒素（ａ）は、後工程であるポリシリコンゲート電極の成膜時の熱（約680〜760℃）によって、再分布して（ｂ）、シリコン基板界面の方向に移動してしまう。また図１０からわかるように、シリコン基板界面とは逆側のゲート電極中に窒素が検出されるようになる。つまり、図１１に示すように、シリコン基板１１上にシリコン酸化膜１２を形成したのち、窒素を導入することにより、シリコン窒化膜層１３が形成されるが、その後熱処理を加えるとシリコン基板界面への窒素の拡散が生じると同時に、窒素はゲート電極１５側にも拡散し、その時の熱によりゲート電極１５とも反応して窒素が添加されたゲート電極１４が形成されてしまう。この層はシリコンに対して窒素が少ないため、一般的に存在するシリコン窒化膜といった絶縁膜までには至らず、導電体中の不純物として機能する。窒素はＮ型の不純物として働くため、pMOSトランジスタのp＋ゲート電極では空乏化する方向に作用し、pMOSトランジスタの特性を劣化させる。
更に、この再分布は前述のポリシリコン成膜時のみとは限らず、後工程として施される全ての熱処理の影響を受けることがわかった。図１２は、各熱処理工程を経た後にゲート酸化膜と半導体基板との界面近傍の窒素量を測定した結果である。図１２において、各熱処理工程名として挙げた項目のうち、「成膜直後」とはポリシリコン成膜前の状態を指し、「ポリシリコン」はポリシリコン成膜後の状態を示す。「酸化Ａ」はポリシリコンからなるゲート電極にサイドウォールを形成した後の状態を指す。「窒化膜堆積」及び「酸化膜堆積」は層間絶縁膜として窒化膜及び酸化膜を堆積した後の状態を指し、「アニールＡ」及び「アニールＢ」は各々前記層間絶縁膜堆積後の緻密化のためのアニール工程を指す。図１２より、ポリシリコン成膜後に行われる各熱処理によっても、その窒素量が増加していることがわかる。また、増加していない工程もあるが、各熱処理の処理条件に着目すると、それまで処理された熱処理の最高温度よりも低い場合に増加していないことが判明した。つまり、程度の差はあっても、ゲート酸化膜中の窒素は全熱処理の最高温度によって最終的な分布に到達すると言える。この事実は、活性窒素を用いて初期窒素分布が理想的に形成できても、その後の熱処理によって劣悪な分布になってしまう可能性があることを示唆しており、トランジスタの特性に大きな影響を与える窒素濃度が変動することにより、トランジスタの特性も変動し、特性を制御することが困難であるという問題が生じることを示している。
また、このような熱処理によって容易に動く窒素は、室温においてもわずかながら動き、ポリシリコン堆積まで大気中に置くと、特に表面近傍の窒素が消失することも判明した。わずかな窒素量の変動によってトランジスタの諸特性が変動するため、この窒素量の管理は非常に重要であるが、実際には非常に困難である。
一方、従来例として示した再酸化も単独では万能ではなく、非常に薄くなったゲート酸化膜においては、NOなどを用いた熱窒化によってゲート酸化膜と半導体基板との界面に導入してしまった窒素を、影響が少なくなるほど界面から遠ざけることは容易ではない。図１３からわかるように、プラズマ窒化後のポリシリコン成膜など各熱処理で再分布した場合のシリコン基板界面の窒素量（ａ）は、NOなどで導入してしまう窒素量（ｂ）と比較して概ね10分の1以下であり、逆に言えば、NOなどの場合には、再酸化によって窒化層をシリコン基板界面から十分遠ざける必要が生じる。今後ゲート絶縁膜の厚さが10Å〜15Åとなった場合に、初期酸化膜は5Åとなり、量産する場合、安定して成膜できないためこの再酸化は現実的でない。また、特開平4-140399に示されている800〜900℃の再酸化温度では、現実的に必要とされる窒素濃度（1〜20％）が導入された窒素含有酸化膜において、界面に十分な厚さの酸化膜層（窒化層を界面より離すための層）を形成できないことが実験的に明らかになった。
本発明の主な目的は、理論的に望ましい窒素分布が得られる窒化方法を採用しつつ、従来技術で問題となっている、窒素の再分布によるゲート酸化膜と半導体基板との界面への過剰な窒素の拡散を低減すること、及びゲート電極の空乏化やトランジスタの高速化を妨げるポリシリコン界面への窒素の拡散を抑制して高速デバイスを実現することにある。特に、ゲート酸化膜の厚さが20Å以下と非常に薄い場合に、それらを実現する方法を提供することにある。また、トランジスタ特性に敏感に影響する窒素量を制御する技術、具体的には大気曝露による変動を抑制することにある。
上記目的を達成するために、本発明の第１の観点にかかる半導体装置の製造方法は、半導体基板上に酸化膜を形成する工程と、酸化膜に窒素を導入する工程と、酸素を含むガス雰囲気中で酸化膜を熱処理する酸化熱処理工程とを含む半導体装置の製造方法において、酸化熱処理工程の熱処理温度が、その熱処理工程以降の全ての工程での温度より高いことを特徴とする。さらに酸化熱処理工程の後にゲート電極を形成する工程を有することをも特徴とする。さらに酸化膜に窒素を導入する工程は、活性化された窒素を用いることをも特徴とする。また、酸化熱処理工程の雰囲気には、O２、O３、活性酸素、ラジカル酸素、酸素イオンのうち、少なくとも１つが含まれているとさらに好ましい。また酸化熱処理工程において、酸素分圧が0.075〜250[Torr]であることが望ましい。
本発明の第２の観点にかかる半導体装置の製造方法は、上述した熱処理工程の後に、更に酸窒化雰囲気で熱処理する酸窒化処理工程を備えることを特徴とする。ここで酸窒化雰囲気とは、酸素を含むガスと窒素を含むガスの両方を含む雰囲気を指す。さらに、本発明は酸化熱処理工程および酸窒化処理工程の少なくともいずれか一方の工程における雰囲気が、酸素と窒素を含んだ少なくとも１種類のガスで作られることを特徴とする。酸素と窒素を含むガスとして、NO、N２O、NO２のうち少なくともいずれか１種類のガスを用いることが望ましい。
本発明の第３の観点にかかる半導体装置の製造方法は、半導体基板と酸化膜との界面に存在する半導体基板表面の未結合手の少なくとも一部を窒素によって終端することを特徴とする。酸窒化処理工程において、酸化膜と半導体基板との界面に1E11〜7E14 [atoms/cm2]の窒素を導入することが望ましく、7E12 [atoms/cm2]の窒素を導入することがさらに望ましい。
本発明の第４の観点にかかる半導体装置の製造方法は、酸化膜に窒素を導入する工程と、酸化膜の酸化熱処理工程の間は半導体基板を大気に晒すことなく、各工程を行うことを特徴とする。また、酸化膜に窒素を導入する工程と、酸化膜の酸化熱処理工程と、酸化膜の酸窒化処理工程の間は半導体基板を大気に晒すことなく、各工程を行うことを特徴とする。
本発明の第５の観点にかかる半導体装置は、半導体基板と、半導体基板上に形成された酸化膜とを有する半導体装置において、半導体基板と酸化膜との界面に存在する半導体基板表面の未結合手の少なくとも一部が窒素によって終端されていることを特徴とする。また、酸化膜上にさらにゲート電極を有し、ゲート電極と酸化膜との界面の窒素濃度が、酸化膜中の窒素濃度より高いことを特徴とする。ここで、半導体基板表面の未結合手に終端した窒素の密度が1E11〜7E14 [atoms/cm2] であることが望ましく、7E12 [atoms/cm2] であることがさらに望ましい。
この発明によれば、ゲート絶縁膜形成時に、後工程の全ての熱処理よりも高温の処理を施すことにより、後工程の熱処理時に窒素が再拡散・再分布することを防止できる。その結果、特に、ポリシリコン電極との反応によるトランジスタ特性の劣化を抑制できる。また、活性窒素による有利な初期窒素分布を生かして、非常に薄いゲート絶縁膜の実現が可能となる。
もともと酸化膜に窒素を導入した後の酸化雰囲気での酸化は、界面を酸化して窒化層を界面より離す効果を期待して行われているが、同時に界面に存在する界面準位を酸素で終端して良好な界面を形成する効果もある。一方で、酸素の代わりに適量な窒素を導入することは、デバイスの信頼性を向上させる効果をもたらす。理論的にシリコンと酸素の結合に比べてシリコンと窒素の結合の方が強いため、トランジスタ動作時やその他の物理的或いは電気的なストレスに対して結合が切れにくくなるからである。
さらに、酸化熱処理で十分な酸化を施し、その後、改めて半導体基板界面に存在する界面準位量と同等の窒素を導入することにより、過剰な窒素による悪影響をシリコン基板界面から遠ざけることと、酸素よりも結合が強いシリコンと窒素の結合を適量形成することによって、界面準位を安定させることができる。
また、半導体基板と酸化膜との界面に存在する半導体基板表面の未結合手の少なくとも一部を窒素によって終端することにより、トランジスタ特性を改善することができるという効果を奏する。ここで、半導体基板表面の未結合手と同等の窒素、すなわち界面に導入しシリコンと結合させるのに適量な窒素の単位面積あたりの密度としては、1E11〜7E14[atoms/cm2]が好ましい。界面準位とはシリコン基板界面に存在するシリコンの未結合手と考えて良い。そして顕在化するその界面準位量は、ゲート絶縁膜の形成の直前までの履歴によって大きく変動する。例えば物理的に荒れたシリコン基板界面には非常に多くの界面準位が発生する。また、非常にスムーズな界面を形成しても1E11[atoms/cm2]の界面準位は存在することは経験的にわかっている。一方で、通常用いている面方位が(100)シリコン基板の表面に存在するボンド（未結合手）の密度は約7E14[atoms/cm2]である。適量な窒素はその前のシリコン基板の状態に強く依存するが、上記範囲の設定の理由はここにある。
また、熱処理工程の酸化雰囲気での熱処理は、酸化膜に窒素を導入した窒化後の、室温での窒素の変動（減少）を抑制する効果もある。逆に言えば、その活性窒素による窒化後、酸化雰囲気までどのような雰囲気で制御するかが重要である。
窒化雰囲気にて窒素を導入する工程と、その窒素含有酸化膜を熱処理工程の酸化雰囲気で熱処理する工程間は半導体基板を大気又はクリーンルーム雰囲気に晒すことなく、同一のプロセスチャンバー、或いは大気から隔離された搬送室を介して別々のプロセスチャンバーで各工程をおこなうことにより、大気に晒した場合に生じた窒素量の変動が制御でき、再現性の良いプロセスを構築できる効果を奏する。
半導体基板と、半導体基板上に形成された酸化膜とを有する半導体装置において、半導体基板と酸化膜との界面に存在する半導体基板表面の未結合手の少なくとも一部を窒素によって終端することにより、トランジスタ特性を改善することができるという効果を奏する。さらに、酸化膜上にさらにゲート電極を有し、ゲート電極と酸化膜との界面の窒素濃度を酸化膜中の窒素濃度より高くすることにより、ゲート電極から半導体基板へのホウ素の拡散を抑制することができるという効果を奏する。
次に、本発明の上記および他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。
図１は本発明の第１の実施例としての半導体装置の製造方法をプロセスフローの順に説明するものである。なお、実際には本発明はトランジスタをはじめとする各種デバイス作製の工程の一部として使用されるが、ここではデバイスを作製する全フローを記述せず、本発明の内容、目的、効果、特徴を表す部分を抽出している。
まず、ゲート絶縁膜を形成するシリコン基板１を適当な洗浄薬液を用いて清浄な状態にする（図１（ａ））。次に酸化性の雰囲気において熱処理を行いシリコン基板１上に、第１の酸化膜としてシリコン酸化膜２を形成する（図１（ｂ））。次に窒化性の雰囲気において処理を行いシリコン酸化膜２に窒素を導入する（図１（ｃ））。この時、活性な窒素をプロセスチャンバー又は外部で形成し、それを窒化種として用いると、図１（ｃ）に示すようにシリコン酸化膜２の表面側にシリコン窒化層３が形成できる。次に、再び酸化性の雰囲気下で熱処理（酸化熱処理）を行う（図１（ｄ））。このとき重要なことは、後述する全熱処理工程の最高温度をT1とし、本熱処理の温度をT2とした場合、T1≦T2になるプロセス条件（温度）で行うことである。この熱処理により図１（ｄ）に示すようにシリコン窒化層３の分布は広がる。以上の工程を経た後、ゲート電極となる電極４を形成する（図１（ｅ））。その後は、デバイスを作製する上での様々な工程が行われる。ゲート電極構造を形成する工程、様々な不純物を導入し活性化させる工程、各素子を分離するための絶縁膜を形成する工程、それらの材料を選択的に削除したり、残したりする工程等が該当する。その中で、様々な熱処理のみを抽出し代表的な工程を例えばＡ〜Ｄとし（図１（ｆ））、各処理温度をTa、Tb、Tc、Tdとしたとき、この中の最高温度が前述のT1となり、T1=MAX{Ta, Tb, Tc, Td}で表される。ここでMAX{Ta, Tb, Tc, Td}とはTa, Tb, Tc, Tdの中で最大値を抽出する関数である。
更に、上記プロセスフローの各工程について詳細に記述する。図１（ａ）における洗浄技術では、アンモニアを含んだ過酸化水素水や硫酸を含んだ過酸化水素水、塩酸を含んだ過酸化水素水、希釈フッ酸水の単独或いは組み合わせによって実施される。次に、図１（ｂ）におけるシリコン酸化膜の形成には、例えば、酸素を窒素で希釈したドライな雰囲気で、800〜1000℃の温度範囲、１[Torr]〜常圧の圧力範囲で熱処理を行い、所望の膜厚を実現する。この時、成膜装置としては枚葉式の急速熱処理装置（RTP: Rapid Thermal Process）を用いる。次の図１（ｃ）における窒素を導入する方法としては、例えば、窒素或いは窒素と希釈のためのヘリウムやアルゴン、クリプトンなどの希ガスを導入した雰囲気に、μ波を導入したり、RF法などによってプラズマを発生させ、窒素を活性なラジカル窒素や窒素イオンにして、導入する方法がある。窒素量は基板温度やプラズマ発生のためのPower、時間などで制御でき、例えば、400℃、1500W、15秒で7％程度の窒素の導入が可能である。図２の（ａ）は、シリコン酸化膜厚15[Å]に対して、上述の条件で窒素を導入したときの窒素プロファイルを示したものである。窒素は表面に多量に偏析しており、シリコン基板界面に近づくほど窒素量が少なくなっていく様子がわかる。例えば表面から10[Å]奥に入ったところでは、表面の１／９程度の窒素量になっている。この窒化現象は、基本的には既存のシリコンと酸素の結合が切断され、窒素とシリコンの新たな結合が形成されることに基づいている。しかしながら、窒素原子がシリコンと結合せずに格子間に存在したり、切断された結合が残存したりしている状態も多く存在する。
次の図１（ｄ）における酸化性雰囲気での熱処理（酸化熱処理）としては、例えば、1000~1080℃の温度、酸素0.1~10[slm]、窒素0.1~10[slm]のガス流量、圧力0.5~25[Torr]、時間2~30秒を通常使用する。図２の（ｂ）は、図２（ａ）の状態から上記範囲の酸化熱処理を施した後の窒素プロファイル例である。表面の窒素量が窒化直後の2/3倍になっているが、表面から10[Å]奥に入った所の窒素量はほとんど変わらず、逆にゲート酸化膜と半導体基板との界面近傍での窒素量が窒化直後の図２（ａ）に比べて多くなっていることがわかる。これは、前述のように、窒化直後に存在する未結合窒素が本熱処理工程によって脱離（表面側）又は深く拡散した結果である。この様に界面近傍への拡散が本プロセスでも見られるが、後述するようにその絶対量は本発明を用いない場合に比べて大きく改善している。また、本熱処理の条件は、後述するように所望の膜厚の実現とプロファイルの維持という観点で非常に大きな意味を持っている。
次の図１（ｅ）におけるゲート電極材料の成膜方法としては、例えば、ポリシリコン膜の堆積が挙げられる。通常、680〜760℃の温度範囲で実施される。
更にポリシリコン膜成膜後における代表的な熱処理を考える（図１（ｆ））。列挙すると、Ａ：ゲート酸化膜およびゲート電極側面部分に酸化膜を形成するプロセス、Ｂ：ゲート電極やシリコン基板に不純物を導入し、その不純物を活性化するプロセス、Ｃ：層間絶縁膜の成膜、Ｄ：成膜された様々な絶縁膜を緻密化するために行なわれるプロセス等、様々な熱処理がある。通常は上記のＢで示したソースやドレイン或いはゲート電極に導入されたリンやボロンなどの不純物の活性化のための熱処理が最も温度が高い。例えば、この場合1050℃、0〜10秒の熱処理をおこなう。ここでいう0秒とは所定の温度（1050℃）まで昇温し、達したらその温度でホールドせずに、すぐに降温ステップに入ることである。ここで重要なことは、この不純物活性化に使用される温度は、図１（ｄ）における酸化熱処理よりも決して高い状態であってはならないという点である。逆に言えば、図１（ｆ）における条件が様々な要因でT1と決定されるときには、図１（ｄ）における温度はT2（T1≦T2）に設定することが本発明では極めて重要である。
図３は本発明を実施したとき、（Ａ）ゲート酸化膜と半導体基板との界面近傍の窒素量、（Ｂ）ポリシリコン電極とゲート酸化膜との界面近傍のポリシリコン電極中の窒素量を、各熱処理を施して通過した直後に分析した結果である。この図には図１２の従来例におけるゲート酸化膜と半導体基板との界面近傍の窒素量の結果を併記している（Ｃ）。図３において、各熱処理工程名として挙げた項目のうち、「成膜直後」とはポリシリコン成膜前の状態を指し、「ポリシリコン」はポリシリコン成膜後の状態を示す。「酸化Ａ」はポリシリコンからなるゲート電極にサイドウォールを形成した後の状態を指す。「窒化膜堆積」及び「酸化膜堆積」は層間絶縁膜として窒化膜及び酸化膜を堆積した後の状態を指し、「アニールＡ」及び「アニールＢ」は各々前記層間絶縁膜堆積後の緻密化のためのアニール工程を指す。
（Ａ）では、絶縁膜形成工程の１ステップとして酸化熱処理を行わない従来の結果（Ｃ）よりも変化が格段に抑制されている様子がわかる。もちろん酸化熱処理によって前述（図２）したように界面への窒素の拡散が一時促進されるが、最終的にデバイスが完成したときにおける界面窒素量は本発明の場合の方が明らかに少ない。これは、トータルとして同じ熱処理を施した時に、ポリシリコン膜などで絶縁膜の上部をキャップした方が過剰窒素が脱離し難く、逆に界面に移動しやすいことを意味しており、表面にキャップ層を形成しない状態で熱処理を行う場合に本発明の効果は特に発揮されるといえる。また、それ以上に顕著なのは（Ｂ）のポリシリコン電極中の窒素濃度であり、本発明では、分析の検出限界まで低減させることができていることがわかる。これは本発明によって絶縁膜形成中に最高温度の再酸化処理を行なうことによって、不安定で過剰な窒素を事前に再分布・脱離させることができ、後工程での再移動や再分布を抑制できた結果と考えられる。
また、図１（ｄ）における酸化熱処理における雰囲気も重要で、本発明の特徴のひとつである。つまり、酸素を含有した雰囲気での熱処理による膜厚の増加を極力抑制しなければならないために、酸素の含有率を制限する必要がある。図４は酸化熱処理時における膜厚増加の様子であり、雰囲気としてガス流量を制御・変化させた場合の酸素／窒素比依存性を示したものである。ここで最終的なゲート酸化膜の膜厚を20[Å]以下とする場合を考えると、初期の酸化膜厚（図１（ｂ））は15[Å]程度であり、5[Å]の増加が許容される。従って、この場合、酸素／窒素流量比は約50％以下が必要である。もちろん酸化膜厚を最初から10[Å]などと薄くすることは可能であり、その場合、再酸化による増膜はさらに許容できるが、実際には、下地である酸化膜が薄くなった分、次の工程である窒化処理によるシリコン基板／絶縁膜界面への窒素の到達量が多くなるため、トランジスタの特性上好ましくない。逆に、流量比が0.015％を下回ると、増膜量は0以下になることが図４からわかる。これは窒化された直後の絶縁膜の膜厚が減少していることを示しており、酸化膜が微小領域では部分的に剥がれていることを意味する。一般的に、シリコンと酸素は熱処理で昇華することがあり、酸素が一定量以下になるとSi-O結合として絶縁膜中（表面）から脱離する。脱離が発生・進行すると酸化膜としての絶縁性が劣化する。図４における0.015％以下ではこの現象が起こっていると推察され、それ以上の雰囲気組成にすることは極めて重要である。
更にこの一連の現象は、酸素の分圧という形で表現すると分かり易い。ここで酸素の分圧とは酸素を含む気体が装置全体を占めたと仮定したときに示す圧力を言う。酸化熱処理は酸素ガス比だけでなく、圧力にも影響する。トータルの圧力を低く設定する場合、酸素分圧は必然的に低くなるため、酸素ガスの流量としては高く設定する必要がある。上記の条件を含めて色々な実験を行った結果、酸素分圧を0.075〜250[Torr]にすることが増膜抑制と昇華防止の観点で重要であることを突き止めた。その遵守が本発明において重要である。
次に、本発明の第２の実施例としての半導体装置の製造方法を説明する。第１の実施例では、酸化熱処理工程における酸化性雰囲気として、主に酸素ガスを用いた。ここでは、NOガスやN2Oガス、NO２ガスなど、酸素と同時に窒素を含有するガスによって雰囲気を形成して、図１（ｄ）における熱処理をする。例えば、NOガス2[slm]、N2ガス10[slm]、800℃、2[Torr]、5秒で処理をする。この時、SIMS（Secondary Ion Mass Spectroscopy）という分析手法で測定した結果、ゲート酸化膜と半導体基板との界面に7E12[atoms/cm2]の窒素が導入されていることがわかった。また、NOガスには酸素単体と比較するとその酸化性は劣るが、僅かにシリコン基板界面を酸化する能力もある。エリプソ測定装置で測定すると、値として0.7[Å]の増膜がこの処理によって発生する。重要なのは、この処理によって界面に導入する窒素量を制御することであり、しかも界面準位を終端する程度に、そして過剰にならない窒素量に制限する必要がある。過剰な窒素は再分布しやすく、しかも絶縁膜中に歪みを形成しやすいからである。歪みは界面特性、即ちトランジスタ特性を著しく劣化させる。また、顕在化した界面準位量は本熱処理直前までの窒化処理の条件によって変化するため、その量を正確に把握してNO熱処理などの条件を選択する必要がある。上記例では800℃としているが、この場合は、後のトランジスタ実現のための全熱処理工程の最高温度T1を800℃以下にすることが必然的に要求される。逆に言えば、その条件が可能な時に酸化熱処理を800℃で実行できるといえる。
次に、第３の実施例を説明する。これは第１の実施例と第２の実施例を組み合わせたものであり、第２の実施例での高温化の制限を解決するものである。つまり、第１の実施例の窒化処理と酸化熱処理を行った後、再びNOガスなどを用いた酸窒化処理を行い、顕在化している界面準位量と等量の窒素を界面に導入する（図５）。ここで、酸化膜形成のための酸化を「第１酸化」、窒素導入後の酸化熱処理を「第２酸化熱処理」と記載した。上記の２つの実施例を組み合わせた場合、最終膜厚が目標に対して0.7[Å]（エリプソ膜厚）程度厚くなるため、最初の酸化雰囲気における熱処理を膜厚0.7[Å]分低減する必要がある。そのためには、例えば1050℃の温度を保ちつつ、圧力を2[Torr]に少し低減すれば実現できる。この方法による利点は、高温熱処理による窒素の安定化と適量な窒素の界面への導入が両方可能なことである。高温処理の後には、例えば、NOガスを用いてSi界面に7E12[atoms/cm2]の窒素を導入する。この値は実験によって最適化された値であり、本発明の処理前に存在した界面準位量とほぼ同等である。図６はNBTI（Negative Bias Temperature Instability）という信頼性を評価した結果である。この信頼性評価は電気的なストレスを印加した後のトランジスタのしきい値電圧のシフト量を測定するもので、シフト量が小さいほど良好であると判断される。そして、一般的にはゲート酸化膜と半導体基板との界面近傍に窒素が少ないほど、界面準位が少ない程、それらの変化量が小さく、良好であることが知られている。第１〜３の実施例と従来例を比較した場合、変化量が少ない順に、第３実施例 ＜ 第１実施例 ＜第２実施例 ＜＜従来例ということが図から明らかにわかる。界面近傍に窒素があっても、それが界面準位と同等であれば、トランジスタ特性が良好になるという結果は今回初めてわかったことである。また、第２の実施例が第１の実施例よりも向上しないのは、全ての熱処理工程の最高熱処理温度が1050℃であるため（図１と同じ）、800℃のNO処理だけでは、その前工程の窒化で導入された過剰窒素や格子間窒素の再分布を完全に防止できなかったためである。
更に本発明の実施形態として、図７を用いて説明する。図７は本発明の第４の実施例を示すもので、内側の点線で囲まれたプロセス（Ａ）は第１及び２の実施例の実施方法を示し、外側の点線で囲まれたプロセス（Ｂ）は第３の実施例の実施方法を示したフローである。ここで、酸化膜形成のための酸化を「第１酸化」、窒素導入後の酸化熱処理を「第２酸化熱処理」と記載した。フローからわかるように、各工程は同一チャンバか、大気から隔離された搬送室を介した搬送を相互に行ない、大気に暴露させることなく、各工程を進める。図８はフロー図７（Ａ）を実現させるための枚葉型熱処理装置を組み合わせてプロセスを構築した例であり、シリコン基板の流れを示したものである。ここでは、酸化膜形成とその次の窒化処理と更にその後の第２酸化熱処理を異なるチャンバで実現する場合を示す。図８に示すように、まず、基板をロードロック室２１に導入し、ロードロック室２１を真空にした後、酸化室２２において基板上に酸化膜を形成する。次に、搬送室２５を通ってプラズマ窒化室２３において酸化膜中に窒素を導入する。さらに、搬送室２５を通って酸化熱処理室２４において、酸化熱処理を行う。この発明の効果を表すために、図９において、第２酸化熱処理直前の窒素量を測定した結果を従来例と比較する。窒化処理と第２酸化熱処理間において、シリコン基板を大気に暴露した場合（ａ）に比べて、本発明を用いた場合（ｂ）には、時間に対する変化量が少ない。原因は明確ではないが、大気に暴露した場合、大気中の環境により、窒化直後の不安定な窒素が脱離したり、移動する現象が生じ、一方、雰囲気を制御することによってその変化を抑制することができたものと考えられる。不安定な窒素の移動を制御することは、トランジスタ特性の制御の点で重要であるから、本発明は非常に重要であることがわかる。
以上、本発明の実施例を述べてきたが、実施例で上記した条件や例に限られるものではない。例えば、酸化膜形成工程でドライ酸化の場合の例を示したが、膜厚が10〜20[Å]程度の酸化膜を形成できる、いかなるプロセスを用いることによっても本発明の効果は失われるものではない。例えば、酸素と水素を混合した雰囲気（一般的にWet酸化と呼ぶ）でも可能であるし、成膜装置としては前述したRTPでなく、拡散炉と呼ばれるバッチ式の熱処理装置によっても実現できる。
また、活性な窒素を発生させるものとしてプラズマを用いPowerなどの条件を記述したが、Powerなどのパラメータは装置固有のものであり、本発明はその点に特徴があるのではない。窒素を導入し、導入直後のその分布を表面近傍に良好に配することの制御するプロセスであれば、本発明の効果は消失しない。例えば、表面近傍に窒素を導入する方法で重要なのは、活性な窒素を生成することにあり、その活性な窒素の生成の方法としては、プラズマ以外にも光を用いることができる。つまり、波長が十分短く(λ< 400nm)、エネルギーが高い光を照射することによって窒素分子を活性な状態にすることで本発明は実現できる。
次の酸化熱処理工程に関しても、上述したように界面を適量酸化する技術が重要である。従って酸素原子を含んだガスを少なくとも１種類以上混入させることが必要であり、その候補としては酸素分子の他に、オゾン(O3)、活性酸素、ラジカル酸素、酸素イオンが挙げられる。もちろん、それぞれの雰囲気を用いた場合のプロセス条件を十分吟味する必要があるが、それは上述の酸素分圧の規定範囲であることが必要である。
しかも、酸窒化処理工程についても本文ではNOガスを用いた例を述べたが、上述しているように酸素と窒素が混在するN2OやNO2を用いることもできる。シリコン基板界面に適量な窒素を導入することが重要である。
また、実施例のなかでは常にシリコン基板を半導体基板として用いた例について説明したが、ゲルマニウム、SiC、ポリシリコン等を他の基板としたとしても、本発明の効果は失われない。また、酸化膜をゲート酸化膜として用いた例を示したが、界面準位の低減により特性が向上できる他の半導体装置にも応用可能であることは言うまでも無い。
加えて、大気に暴露せずプロセスを行なうことを説明した図８においても、示したウエハの流れが全てではなく、同一のチャンバでも実施できることから推測できるように、例えば酸化膜成膜と酸化熱処理を同一チャンバで行い、窒化のみを別のチャンバで実施するなど、大気に暴露しないという本発明の中での組み合わせであれば、本発明の効果は失われないし、同様な効果を奏することができる。
以上のように本発明によれば、酸化膜に導入する窒化処理の後に、その後に行なわれる全熱処理よりも高温の条件で、しかも膜厚や昇華を抑制する雰囲気を選択した酸化性の雰囲気で熱処理することによって、事前に格子間や過剰な窒素を再分布・脱離させてしまい、その後の熱処理で変化させない状態を形成してしまうことによって、制御できない更なるシリコン基板の窒化やポリシリコン電極の窒化を抑制することができる。その結果、そのゲート絶縁膜や電極構造を有するトランジスタの性能は劣化することなく、逆に向上させることが可能となる。さらに信頼性の向上も期待できる。また窒素量を完全に制御することによって再現性・量産性を向上させることができる。
さらに、界面に存在するダングリングボンドを酸素よりシリコンの未結合手との結合力が強い窒素で終端させることにより、酸素で終端させた場合に比べ特性が安定した半導体素子を形成することができる。
本発明の実施例１による半導体装置の製造方法を説明するプロセスフローである。 本発明の実施例１の効果を説明する絶縁膜中の窒素の分布の図である。 本発明の実施例１の効果を説明する絶縁膜中各部の窒素量の各熱処理工程後の変化を捉えた図である。 本発明の実施例１を説明する第２酸化熱処理における膜厚増加の様子を示した図である。 本発明の実施例３を説明するプロセスフローを記述したものである。 本発明の実施例３の効果を説明するNBTIというトランジスタの信頼性評価の結果である。 本発明の実施例４を説明する各プロセスを装置の観点でのフローを示す図である。 本発明の実施例４を説明する実際のシリコン半導体基板の処理の装置での流れを示した図である。 本発明の実施例４の効果を説明する絶縁膜表面の窒素量の変化を示す図である。 従来例を説明する絶縁膜中の窒素の挙動を表す図である。 従来例を説明するポリシリコン電極を含んだ構造の状態を表す図である。 従来例を説明するシリコン基板界面の窒素量の各熱処理工程後の変化を捉えた図である。 従来例であるNOガスによる窒化による窒素分布を説明する図である。
符号の説明
１…シリコン基板
２…シリコン酸化膜
３…シリコン窒化膜層
４…ゲート電極
１１…シリコン基板
１２…シリコン酸化膜
１３…シリコン窒化膜層
１４…窒化されたポリシリコン層
１５…ゲート電極
２１…ロードロック室
２２…酸化室
２３…プラズマ窒化室
２４…酸化熱処理室
２５…搬送室

Claims (17)

  1. 半導体基板上に酸化膜を形成する工程と、
    前記酸化膜に窒素を導入する工程と、
    酸素を含むガス雰囲気中で前記酸化膜を熱処理する酸化熱処理工程とを含む半導体装置の製造方法において、
    前記酸化熱処理工程の熱処理温度が、その熱処理工程以降の全ての工程での温度より高いことを特徴とする半導体装置の製造方法。
  2. 前記酸化熱処理工程の後にゲート電極を形成する工程と、
    前記半導体基板にソース・ドレイン領域を形成する工程とを有することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記酸化膜に窒素を導入する工程は、活性化された窒素を用いることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記酸化熱処理工程の雰囲気には、O２、O３、活性酸素、ラジカル酸素、酸素イオンのうち、少なくとも１つが含まれることを特徴とする請求項１乃至３に記載の半導体装置の製造方法。
  5. 前記酸化熱処理工程において、酸素分圧が0.075〜250[Torr]であることを特徴とする請求項１乃至４に記載の半導体装置の製造方法。
  6. 前記酸化熱処理工程の後に、更に酸窒化雰囲気で熱処理する酸窒化処理工程を備えることを特徴とする請求項１乃至５に記載の半導体装置の製造方法。
  7. 前記酸化熱処理工程及び前記酸窒化処理工程の少なくともいずれか一方の工程における雰囲気が、酸素と窒素を含んだ少なくとも１種類のガスで作られることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記酸素と窒素を含むガスとして、NO、N２O、NO２のうち少なくともいずれか１種類のガスを用いることを特徴とする請求項7に記載の半導体装置の製造方法。
  9. 前記半導体基板と前記酸化膜との界面に存在する前記半導体基板表面の未結合手の少なくとも一部を窒素によって終端することを特徴とする請求項１乃至８に記載の半導体装置の製造方法。
  10. 前記酸化膜と前記半導体基板との界面に1E11〜7E14 [atoms/cm2]の窒素を導入することを特徴とする請求項１乃至９に記載の半導体装置の製造方法。
  11. 前記酸化膜と前記半導体基板との界面に7E12 [atoms/cm2]の窒素を導入することを特徴とする請求項１乃至９に記載の半導体装置の製造方法。
  12. 前記窒素を導入する工程と、
    前記酸化熱処理工程の間は前記半導体基板を大気に晒すことなく、各工程を行うことを特徴とする請求項１乃至１１に記載の半導体装置の製造方法。
  13. 前記窒素を導入する工程と、
    前記酸化熱処理工程と、
    前記酸窒化処理工程の間は前記半導体基板を大気に晒すことなく、各工程を行うことを特徴とする請求項６乃至１１に記載の半導体装置の製造方法。
  14. 半導体基板と、
    前記半導体基板上に形成された酸化膜とを有する半導体装置において、
    前記半導体基板と前記酸化膜との界面に存在する前記半導体基板表面の未結合手の少なくとも一部が窒素によって終端されていることを特徴とする半導体装置。
  15. 前記酸化膜上にさらにゲート電極を有し、
    前記ゲート電極と前記酸化膜との界面の窒素濃度が、前記酸化膜中の窒素濃度より高いことを特徴とする請求項１４に記載の半導体装置。
  16. 前記半導体基板表面の未結合手に終端した前記窒素の密度が1E11〜7E14 [atoms/cm2] であることを特徴とする請求項１４または１５に記載の半導体装置。
  17. 前記半導体基板表面の未結合手に終端した前記窒素の密度が7E12 [atoms/cm2] であることを特徴とする請求項１４または１５に記載の半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007129579A1 (ja) * 2006-05-02 2007-11-15 Tokyo Electron Limited 基板処理方法、コンピュータ可読記録媒体、基板処理装置、および基板処理システム
JP2008532282A (ja) * 2005-02-25 2008-08-14 フリースケール セミコンダクター インコーポレイテッド 窒化ゲート誘電体を形成する方法
JP2012079785A (ja) * 2010-09-30 2012-04-19 Tokyo Electron Ltd 絶縁膜の改質方法
JP2014216444A (ja) * 2013-04-25 2014-11-17 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US9209262B2 (en) 2012-12-27 2015-12-08 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device and method for manufacturing same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7371637B2 (en) * 2003-09-26 2008-05-13 Cypress Semiconductor Corporation Oxide-nitride stack gate dielectric
WO2005059988A1 (ja) * 2003-12-18 2005-06-30 Tokyo Electron Limited 成膜方法
US8112326B2 (en) * 2005-02-03 2012-02-07 TimeSight Systems, Inc. Inventory management tracking control system
US20070066021A1 (en) * 2005-09-16 2007-03-22 Texas Instruments Inc. Formation of gate dielectrics with uniform nitrogen distribution
JP5479304B2 (ja) * 2010-11-10 2014-04-23 信越半導体株式会社 シリコン単結晶ウェーハの熱酸化膜形成方法
JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
JP6291341B2 (ja) * 2014-05-12 2018-03-14 キヤノン株式会社 基台をクリーニングする方法、半導体ウエハの熱処理方法、及び固体撮像装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728039B2 (ja) 1988-07-07 1995-03-29 松下電器産業株式会社 半導体装置の製造方法
JP3585938B2 (ja) 1991-12-07 2004-11-10 株式会社東芝 半導体装置
US6607946B1 (en) * 1996-05-22 2003-08-19 Micron Technology, Inc. Process for growing a dielectric layer on a silicon-containing surface using a mixture of N2O and O3
US6136654A (en) * 1996-06-07 2000-10-24 Texas Instruments Incorporated Method of forming thin silicon nitride or silicon oxynitride gate dielectrics
JPH1167760A (ja) 1997-08-08 1999-03-09 Sony Corp 半導体装置の製造方法
US6399445B1 (en) * 1997-12-18 2002-06-04 Texas Instruments Incorporated Fabrication technique for controlled incorporation of nitrogen in gate dielectric
JP4255563B2 (ja) 1999-04-05 2009-04-15 東京エレクトロン株式会社 半導体製造方法及び半導体製造装置
JP2000332009A (ja) 1999-05-25 2000-11-30 Sony Corp 絶縁膜の形成方法及びｐ形半導体素子の製造方法
US6893979B2 (en) * 2001-03-15 2005-05-17 International Business Machines Corporation Method for improved plasma nitridation of ultra thin gate dielectrics
DE10133537C2 (de) * 2001-07-11 2003-07-17 Infineon Technologies Ag Verfahren zur Herstellung einer nitridierten Oxidschicht auf einem Silizium-Halbleitersubstrat
WO2003015151A1 (en) * 2001-08-02 2003-02-20 Tokyo Electron Limited Base material treating method and electron device-use material
US6803330B2 (en) * 2001-10-12 2004-10-12 Cypress Semiconductor Corporation Method for growing ultra thin nitrided oxide
US20030080389A1 (en) * 2001-10-31 2003-05-01 Jerry Hu Semiconductor device having a dielectric layer with a uniform nitrogen profile
US6706643B2 (en) * 2002-01-08 2004-03-16 Mattson Technology, Inc. UV-enhanced oxy-nitridation of semiconductor substrates
US20030157771A1 (en) * 2002-02-20 2003-08-21 Tuung Luoh Method of forming an ultra-thin gate dielectric by soft plasma nitridation
US20040023454A1 (en) * 2002-08-05 2004-02-05 June-Min Yao Method for utilizing re-oxidation of nitride layer to form super thin nitride gate oxide layer

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008532282A (ja) * 2005-02-25 2008-08-14 フリースケール セミコンダクター インコーポレイテッド 窒化ゲート誘電体を形成する方法
WO2007129579A1 (ja) * 2006-05-02 2007-11-15 Tokyo Electron Limited 基板処理方法、コンピュータ可読記録媒体、基板処理装置、および基板処理システム
JP2007300027A (ja) * 2006-05-02 2007-11-15 Tokyo Electron Ltd 基板処理方法、コンピュータ可読記録媒体、基板処理装置、および基板処理システム
KR100958265B1 (ko) 2006-05-02 2010-05-19 도쿄엘렉트론가부시키가이샤 기판 처리 방법, 컴퓨터 판독 가능 기록 매체, 기판 처리장치, 및 기판 처리 시스템
US7858509B2 (en) 2006-05-02 2010-12-28 Tokyo Electron Limited High-dielectric film substrate processing method
JP2012079785A (ja) * 2010-09-30 2012-04-19 Tokyo Electron Ltd 絶縁膜の改質方法
US9209262B2 (en) 2012-12-27 2015-12-08 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device and method for manufacturing same
JP2014216444A (ja) * 2013-04-25 2014-11-17 三菱電機株式会社 炭化珪素半導体装置およびその製造方法

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