JP2004172623A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】 水素を用いた半導体ウエハの気相処理プロセスにおいて、気相処理装置から排出される排ガス中の水素を安全に除害する技術を提供する。
【解決手段】 ゲート酸化膜上にポリメタル構造のゲート電極を形成した後、メタルおよびシリコンのそれぞれの酸化還元反応が平衡となる水蒸気／水素分圧比の範囲内の分圧比となるように、水素ガスと酸素ガスの混合比を制御し、触媒作用によって水蒸気を含む水素ガスを生成する。そして、所定の温度に加熱された半導体ウエハ１Ａの主面またはその近傍に水蒸気を含む水素ガスを供給してゲート電極の側壁端部のプロファイルを改善した後、酸化処理後の排ガスに含まれる水素と外部より導入した酸素とを触媒作用によって反応させて水を生成し、排出する。
【選択図】 図１１

Description

本発明は、半導体集積回路装置の製造方法に関し、特に、水素ガスを使用した半導体ウエハの気相処理プロセスに適用して有効な技術に関する。

半導体製造プロセスでは、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)のゲート電極を構成する多結晶シリコン膜やＳｉ（シリコン）基板に水素を供給するための水素アニール処理が行われている。水素アニールを行うには、半導体ウエハを収容したバッチ式または枚葉式の水素アニール炉に水素ガスを導入し、４００℃程度の水素雰囲気中で半導体ウエハを熱処理する。この水素アニールを行うと、Ｓｉのダングリングボンド（未結合手）に起因するトラップ準位が水素によってターミネートされるため、ＭＯＳＦＥＴの特性が改善される。

従来、上記水素アニール炉から排出される水素ガスは、燃焼方式によって除害されている。これは、水素アニール装置の排気系に空気を導入し、火花着火方式で水素を燃焼させて水に変換する方式である。また、比較的小規模の水素アニール炉では、排気された水素を大量の窒素ガスや空気で希釈して大気中に放出する場合もある。

他方、Ｓｉ基板上にＭＯＳＦＥＴを形成するプロセスでは、Ｓｉ基板をウェット酸化してその表面にゲート酸化膜を形成しているが、その際にも、酸素雰囲気中で水素を燃焼させて水を生成し、この水を酸素と共に半導体ウエハの表面に供給する燃焼方式が利用されている。

Ｓｉ基板のウェット酸化に用いる水／酸素混合ガスの生成方法には、上記燃焼方式の他、触媒方式が公知である。例えば特開平５−１５２２８２号公報（特許文献１）は、水素ガス導入管の内面をＮｉ（ニッケル）またはＮｉ含有材料で形成すると共に、水素ガス導入管を加熱する手段を備えた熱酸化装置を開示している。この熱酸化装置は、３００℃以上に加熱した水素ガス導入管内のＮｉ（またはＮｉ含有材料）に水素を接触させて水素活性種を生じさせ、この水素活性種と酸素（また酸素を含むガス）とを反応させることによって水を生成する。

さらに、上記のようなウェット酸化法で形成したゲート酸化膜上にゲート電極を形成するプロセスでは、ゲート酸化膜上に堆積したゲート電極材料をドライエッチングでパターニングした後、エッチングのマスクに用いたフォトレジストをアッシング（灰化）処理で除去し、さらにフッ酸などのエッチング液を使って、基板表面に残ったドライエッチング残渣やアッシング残渣を除去している。

上記のウェットエッチングを行うと、ゲート電極の下部以外の領域のゲート酸化膜が削られると同時に、ゲート電極の側壁端部のゲート酸化膜も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート電極の耐圧が低下するなどの不具合が生じる。そこで、アンダーカットされたゲート電極側壁端部のプロファイルを改善するために、基板をもう一度熱酸化してその表面に酸化膜を形成する、いわゆるライト酸化処理が行われる。

しかし、高温酸素雰囲気中で非常に酸化され易いＷ（タングステン）やＭｏ（モリブデン）などの高融点金属を含んだポリメタル構造のゲート電極に上記のライト酸化処理を適用すると、高融点金属膜が酸化されてその抵抗値が増加したり、その一部が基板から剥離したりする。従って、ポリメタルを使用するゲート加工プロセスでは、ライト酸化処理時に高融点金属膜が酸化されるのを防止する対策が必要となる。

特開昭５９−１３２１３６号公報（特許文献２）は、Ｓｉ基板上にＷ膜またはＭｏ膜を含むポリメタル構造のゲート電極を形成した後、水蒸気と水素の混合雰囲気中でライト酸化を行うことによって、Ｗ（Ｍｏ）膜を酸化することなしにＳｉのみを選択的に酸化する技術を開示している。

これは、酸化還元反応が平衡となる水蒸気／水素分圧比がＷ（Ｍｏ）とＳｉとで異なることを利用したもので、この分圧比を、Ｗ（Ｍｏ）は水蒸気によって酸化されても共存する水素によって速やかに還元されるが、Ｓｉは酸化されたままで残るような範囲内に設定することでＳｉの選択的酸化を実現している。また、水蒸気と水素の混合雰囲気は、容器に入れた純水中に水素ガスを供給するバブリング方式によって生成し、水蒸気／水素分圧比は、純水の温度を変えることによって制御している。

上記公報に記載されたライト酸化プロセスでは、水蒸気／水素混合ガスを使用してＳｉ基板を酸化処理するため、酸化炉から排出される排ガス中に水素ガスが含まれる。従って、この場合も排ガス中の水素ガスを除害する何らかの対策が必要となる。

半導体製造プロセスで利用されている上記以外の排ガス除害方法としては、特開平８−８３７７２号公報（特許文献３）に記載されたものが公知である。これは、ＣＶＤ(Chemical Vapor Deposition)装置から排出されるテトラエトキシシランを含んだ排ガスを吸着塔に導き、金属酸化物触媒（またはこれを担持した吸着剤）と接触させることによって、テトラエトキシシランを酸化分解するものである。金属酸化物触媒としては、ＮｉＯ、ＣｕＯ、Ｍｎ₂Ｏ₃、Ｆｅ₂Ｏ₃などが使用される。
特開平５−１５２２８２号公報 特開昭５９−１３２１３６号公報 特開平８−８３７７２号公報

前述した半導体ウエハの水素アニールプロセスでは、水素アニール炉から排出される水素ガスを燃焼方式によって除害するために、排気系に空気を十分に流してから着火する必要がある。そのため、水素ガスとパージガスの切り替え時など、水素ガス量が少なくなった時に炎が消えやすく、その際に未燃焼の水素がそのまま外部に排出されることがある。しかし、水素アニール処理は４００℃程度の高温で行われるため、高温の排ガス中に未燃焼の水素が含まれていると爆発の危険がある。また、この燃焼方式による水素ガスの除害方法は、除害装置の規模が大型化するという問題もある。

一方、水素アニール炉から排出される水素ガスを大量の窒素ガスや空気で希釈して大気中に排出する除害方式は、安全対策上、水素ガス濃度を数％程度まで下げる必要があるために大量の希釈ガスを使用することから、前記燃焼方式と同様、除害装置の規模が大型化するという問題があり、多量の水素ガスを除害するには不向きである。

本発明の目的は、水素を含有した処理ガスを用いて半導体ウエハを気相処理するプロセスにおいて、気相処理装置から排出される排ガス中の水素を安全に除害する技術を提供することにある。

本発明の他の目的は、水素を含有した処理ガスを用いて半導体ウエハを気相処理するプロセスにおいて、気相処理装置から排出される排ガス中の水素を効率よく除害する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体集積回路装置の製造方法は、半導体基板の主面に形成されたゲート酸化膜上に少なくとも金属膜を含む導電膜を堆積した後、前記導電膜をパターニングしてＭＯＳＦＥＴのゲート電極を形成する工程と、前記金属膜を構成する金属およびシリコンのそれぞれの酸化還元反応が平衡となる水蒸気／水素分圧比の範囲内の分圧比となるように、水素ガスと酸素ガスの混合比を制御し、触媒作用によって水蒸気を含む水素ガスを生成する工程と、所定の温度に加熱された前記半導体基板の主面またはその近傍に前記水蒸気を含む水素ガスを供給し、前記半導体基板の主面を選択的に酸化することによって、前記ゲート電極の側壁端部のプロファイルを改善する工程と、前記酸化処理後の排ガスに含まれる水素と外部より導入した酸素とを触媒作用によって反応させて水を生成し、排出する工程とを含むものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

気相処理装置から排出される排ガス中の水素を完全に水に変換することができるので、燃焼方式による水素除害方法のように未燃焼の水素が外部に排出される虞れがなく、排ガス中の水素を安全に除害することができる。

また、気相処理装置から排出される水素ガスを大量の窒素ガスや空気で希釈して大気中に排出する除害方式や燃焼方式に比べて除害装置を小型化することができるので、装置の製造コストを低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本実施の形態のＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬn-1、ＷＬn、ＷＬn+1…）および複数のビット線ＢＬと、それらの交点に配置された複数のメモリセル（ＭＣ）とを備えている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されており、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬは、その一端がワードドライバＷＤに接続され、ビット線ＢＬは、その一端がセンスアンプＳＡに接続されている。

以下、本実施の形態のＤＲＡＭの製造方法を図２〜図２９を用いて説明する。図２〜図８および図１４〜図２７は、メモリアレイ（ＭＡＲＹ）と周辺回路（例えばセンスアンプＳＡ）の各一部を示す半導体基板の断面図、図９および図１０は、ライト酸化処理に使用する枚葉式酸化炉の概略図、図１１は、酸化炉のチャンバに接続された触媒方式の水蒸気／水素混合ガス生成装置および水素ガス除害装置の概略図、図１２は、水蒸気／水素混合ガスを使った酸化還元反応の平衡蒸気圧比の温度依存性を示すグラフ、図１３は、ライト酸化プロセスのシーケンスを示す図、図２８は、バッチ式縦型水素アニール炉およびそれに接続された触媒方式の水素ガス除害装置の概略図、図２９は、水素アニールプロセスのシーケンスを示す図である。なお、以下の説明において薄膜の厚さなどを示す数値は例示的なものであって、本発明を限定するためのものではない。

まず、図２に示すように、比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基板１を熱処理してその主面に膜厚１０nm程度の薄い酸化シリコン膜２（パッド酸化膜）を形成し、次いでこの酸化シリコン膜２上に膜厚１００nm程度の窒化シリコン膜３をＣＶＤ(Chemical Vapor Deposition)法で堆積した後、フォトレジスト膜をマスクにしたエッチングで素子分離領域の窒化シリコン膜３を除去する。酸化シリコン膜２は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をシンタリング（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。窒化シリコン膜３は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。

次に、図３に示すように、窒化シリコン膜３をマスクにして酸化シリコン膜２と半導体基板１とをドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００〜４００nm程度の溝４ａを形成する。

次に、図４に示すように、前記エッチングで溝４ａの内壁に生じたダメージ層を除去するために、半導体基板１を熱処理して溝４ａの内壁に膜厚１０nm程度の酸化シリコン膜５を形成した後、半導体基板１上にＣＶＤ法で酸化シリコン膜６を堆積し、次いで酸化シリコン膜６の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜６をデンシファイ（焼締め）する。その後、窒化シリコン膜３をストッパに用いた化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で酸化シリコン膜６を研磨して溝４ａの内部に残すことにより、素子分離溝４を形成する。

次に、熱リン酸を用いたウェットエッチングで半導体基板１上に残った窒化シリコン膜３を除去した後、図５に示すように、半導体基板１のメモリセルを形成する領域（メモリアレイ）と周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎ）を形成する領域にＢ（ホウ素）をイオン打ち込みしてｐ型ウエル７を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐ）を形成する領域にＰ（リン）をイオン打ち込みしてｎ型ウエル８を形成する。

次に、図６に示すように、ｐ型ウエル７およびｎ型ウエル８の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗浄液を使って除去した後、半導体基板１をウェット酸化してｐ型ウエル７およびｎ型ウエル８の各表面に膜厚５nm程度の清浄なゲート酸化膜９を形成する。

特に限定はされないが、上記ゲート酸化膜９を形成した後、半導体基板１をＮＯ（酸化窒素）あるいはＮ₂Ｏ（亜酸化窒素）雰囲気中で熱処理することによって、ゲート酸化膜９と半導体基板１との界面に窒素を偏析させる酸窒化処理を行ってもよい。ゲート酸化膜９が５nm程度まで薄くなると、半導体基板１との熱膨張係数差に起因して両者の界面に生じる歪みが顕在化し、ホットキャリアの発生を誘発する。半導体基板１との界面に偏析した窒素はこの歪みを緩和するので、上記の酸窒化処理は、極薄ゲート酸化膜９の信頼性を向上できる。

次に、図７に示すように、ゲート酸化膜９の上部にゲート長が０．２５μｍ程度のゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを形成する。ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などのｎ型不純物がドープされた膜厚７０nm程度の多結晶シリコン膜１０を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚３０nm程度のＷＮ膜１１と膜厚１００nm程度のＷ膜１２とをスパッタリング法で堆積し、さらにその上部に膜厚１５０nm程度の窒化シリコン膜１３をＣＶＤ法で堆積した後、フォトレジストをマスクにしてこれらの膜をパターニングすることにより形成する。

ゲート電極１４Ａ（ワード線ＷＬ）の一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２Ω／□程度にまで低減できるので、ワード線遅延を低減することができる。また、ゲート電極１４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード線遅延を低減できるので、メモリセルの上部に形成される配線層の数を１層減らすことができる。

その後、フォトレジストをアッシング（灰化）処理で除去し、さらにフッ酸などのエッチング液を使って、半導体基板１の表面に残ったドライエッチング残渣やアッシング残渣を除去する。このウェットエッチングを行うと、図８に示すように、ゲート電極１４Ａ（ワード線ＷＬ）（および同図には示さないゲート電極１４Ｂ、１４Ｃ）の下部以外の領域のゲート酸化膜９が削られると同時に、ゲート側壁下部のゲート酸化膜９も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート酸化膜９の耐圧が低下するなどの不具合が生じる。そこで、削れたゲート酸化膜９を再生するために、以下のような方法で再酸化（ライト酸化）処理を行う。

図９（ａ）は、ライト酸化処理に使用する枚葉式酸化炉の具体的な構成の一例を示す概略平面図、図９（ｂ）は、図９（ａ）のＢ−Ｂ’線に沿った断面図である。

この枚葉式酸化炉１００は、多重壁石英管で構成されたチャンバ１０１を備えており、その上部と下部とには半導体ウエハ１Ａを加熱するヒータ１０２ａ、１０２ｂが設置されている。チャンバ１０１の内部には、このヒータ１０２ａ、１０２ｂから供給される熱を半導体ウエハ１Ａの全面に均等に分散させる円盤状の均熱リング１０３が収容され、その上部に半導体ウエハ１Ａを水平に保持するサセプタ１０４が載置されている。均熱リング１０３は、石英あるいはＳｉＣ（シリコンカーバイド）などの耐熱材料で構成され、チャンバ１０１の壁面から延びる支持アーム１０５によって支持されている。均熱リング１０３の近傍には、サセプタ１０４に保持された半導体ウエハ１Ａの温度を測定する熱電対１０６が設置されている。半導体ウエハ１Ａの加熱は、ヒータ１０２ａ、１０２ｂによる加熱方式の他、例えば図１０に示すようなランプ１０７による加熱方式を採用してもよい。

チャンバ１０１の壁面の一部には、チャンバ１０１内に水蒸気／水素混合ガスとパージガスとを導入するためのガス導入管１０８の一端が接続されている。このガス導入管１０８の他端には、後述する触媒方式のガス生成装置が接続されている。ガス導入管１０８の近傍には、多数の貫通孔１０９を備えた隔壁１１０が設けられており、チャンバ１０１内に導入された気体は、この隔壁１１０の貫通孔１０９を通過してチャンバ１０１内に均等に行き渡る。チャンバ１０１の壁面の他の一部には、チャンバ１０１内に導入されたガスを排出するための排気管１１１の一端が接続されており、排気管１１１の他端には、後述する触媒方式のガス除害装置が接続されている。

図１１は、上記枚葉式の酸化炉１００に接続された触媒方式の水蒸気／水素混合ガス生成装置１４０と水素ガス除害装置１５０とを示す概略図である。

水蒸気／水素混合ガス生成装置１４０は、耐熱耐食性合金（例えば商品名「ハステロイ(Hastelloy)」として知られるＮｉ合金など）で構成された反応器１４１ａを備えており、その内部にはＰｔ（プラチナ）、Ｎｉ（ニッケル）あるいはＰｄ（パラジウム）などの触媒金属からなるコイル１４２とこのコイル１４２を加熱するヒータ１４３とが収容されている。

ガス生成装置１４０の反応器１４１ａには、水素ガスと、酸素ガスと、窒素あるいはＡｒ（アルゴン）などの不活性ガスからなるパージガスとがそれぞれガス貯留槽１４４ａ、１４４ｂ、１４４ｃから配管１４５を通じて導入される。ガス貯留槽１４４ａ、１４４ｂ、１４４ｃと配管１４５との間には、ガス量を調節するマスフローコントローラ１４６ａ、１４６ｂ、１４６ｃと、ガスの流路を開閉する開閉バルブ１４７ａ、１４７ｂ、１４７ｃとが設置され、反応器１４１ａ内に導入されるガスの量および成分比がこれらによって精密に制御される。

反応器１４１ａ内に導入された水素ガスと酸素ガスは、３５０〜４５０℃程度に加熱されたコイル１４２に接触して励起され、水素分子からは水素ラジカルが生成し（Ｈ₂→２Ｈ*）、酸素分子からは酸素ラジカルが生成する（Ｏ₂→２Ｏ*）。これら２種のラジカルは化学的に極めて活性であるために、速やかに反応して水（水蒸気）を生成する（２Ｈ*＋Ｏ*→Ｈ₂Ｏ）。そこで、水が生成するモル比（水素：酸素＝２：１）よりも過剰の水素を含んだ水素／酸素混合ガスを反応器１４１ａ内に導入することによって、水蒸気／水素混合ガスを生成することができる。生成した水蒸気／水素混合ガスは、ガス導入管１０８を通って前記酸化炉１００のチャンバ１０１に導入される。

上記のような触媒方式のガス生成装置１４０は、水の生成に関与する水素と酸素の量およびそれらの比率を高精度に制御できるので、チャンバ１０１に導入される水蒸気／水素混合ガス中の水蒸気濃度をppmオーダの極低濃度から数１０％程度の高濃度まで広範囲、かつ高精度に制御することができる。また、反応器１４１ａにプロセスガスを導入すると瞬時に水が生成されるので、所望する水蒸気濃度の水蒸気／水素混合ガスがリアルタイムで得られる。またこれにより、異物の混入も最小限に抑えられるので、クリーンな水蒸気／水素混合ガスをチャンバ１０１に導入することができる。なお、反応器１４１ａ内の触媒金属は、水素と酸素をラジカル化できるものであれば前述した金属に限定されない。また、触媒金属はコイル状に加工して使用する他、例えば中空の管あるいは細かい繊維フィルタなどに加工してその内部にプロセスガスを通してもよい。

図１２は、水蒸気／水素混合ガスを使った酸化還元反応の平衡蒸気圧比（ＰH2O／ＰH2）の温度依存性を示すグラフであり、図中の曲線（ａ）〜（ｅ）は、それぞれＷ、Ｍｏ、Ｔａ（タンタル）、Ｓｉ、Ｔｉの平衡蒸気圧比を示している。

図示のように、酸化炉１００のチャンバ１０１に導入する水蒸気／水素混合ガスの水蒸気／水素分圧比を曲線（ａ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの一部を構成するＷ膜１２およびバリア層であるＷＮ膜１１を酸化することなしに、Ｓｉのみを選択的に酸化することができる。また図示のように、金属（Ｗ、Ｍｏ、Ｔａ、Ｔｉ）、Ｓｉのいずれも水蒸気／水素混合ガス中の水蒸気濃度が低くなるにつれて酸化速度は遅くなる。従って、水蒸気／水素混合ガス中の水蒸気濃度を低くすることにより、Ｓｉの酸化速度と酸化膜厚の制御が容易になる。

同様に、ゲート電極の一部をＭｏ膜で構成した場合には、水蒸気／水素分圧比を曲線（ｂ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、Ｍｏ膜を酸化することなしにＳｉのみを選択的に酸化することができる。また、ゲート電極の一部をＴａ膜で構成した場合には、水蒸気／水素分圧比を曲線（ｃ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、Ｔａ膜を酸化することなしにＳｉのみを選択的に酸化することができる。

一方、図示のように、水蒸気／水素混合ガス雰囲気中でＴｉはＳｉよりも酸化速度が大きいため、ゲート電極の一部をＴｉ膜で構成したり、バリア層をＴｉＮ膜で構成したりした場合には、Ｔｉ膜やＴｉＮ膜を酸化することなしにＳｉのみを選択的に酸化することはできない。しかし、この場合も水蒸気／水素混合ガス中の水蒸気を極く低濃度に設定することによって、Ｔｉ膜、ＴｉＮ膜およびＳｉの酸化速度と酸化膜厚とを容易に制御することができるので、Ｔｉ膜やＴｉＮ膜の酸化を最小限にとどめてゲート電極の特性劣化を実用上問題とならない範囲に抑えることができる。具体的には、水蒸気濃度の上限を１％程度以下とするのが望ましく、またゲート電極側壁端部のプロファイルを改善するためにはある程度の水蒸気を必要とするため、その下限は１０ppm〜１００ppm程度とするのが望ましい。

酸化炉１００のチャンバ１０１に導入された水蒸気／水素混合ガスは、半導体ウエハ１Ａのライト酸化処理が完了した後、排気管１１１を通じて前記図１１に示す水素ガス除害装置１５０の反応器１４１ｂに導入される。このとき、配管１５１を通じてガス貯留槽１４４ａから排気管１１１内に酸素ガスが供給され、上記水蒸気／水素混合ガスと共に反応器１４１ｂに導入される。ガス貯留槽１４４ａと配管１５１との間には、酸素ガスの量を調節するマスフローコントローラ１４６ｄと酸素ガスの流路を開閉する開閉バルブ１４７ｄとが設置され、反応器１４１ｂに導入される酸素ガスの量がこれらによって精密に制御される。また、排気管１１１の途中には、この酸素ガスが酸化炉１００のチャンバ１０１に逆流するのを防止する逆止弁１５２が設けられている。

水素ガス除害装置１５０の反応器１４１ｂは、前記ガス生成装置１４０の反応器１４１ａと同様、耐熱耐食性合金で構成され、その内部にはＰｔ、ＮｉあるいはＰｄなどの触媒金属からなるコイル１４２とこのコイル１４２を加熱するヒータ１４３とが収容されている。この反応器１４１ｂ内に導入された水蒸気／水素混合ガスと酸素ガスは、３５０〜４５０℃程度に加熱されたコイル１４２に接触して励起され、水素分子から生成した水素ラジカルと酸素分子から生成した酸素ラジカルとが速やかに反応して水（水蒸気）を生成する。

そこで、酸化炉１００から排出された水蒸気／水素混合ガスを反応器１４１ｂ内に導入する際、この混合ガス中の水素量の少なくとも１／２以上（モル比）の酸素を同時に導入することによって、水素ガスを完全に酸化して水に変換することができる。この酸素ガスは、水蒸気／水素混合ガスの導入に先立って反応器１４１ｂ内に導入しておいてもよく、あるいは配管１５１および排気管１１１を通じて常時反応器１４１ｂ内に流し続けてもよい。反応器１４１ｂ内で生成した水（水蒸気）は、過剰の酸素ガスと共に排気管１５３を通じて外部に排出される。この排気管１５３の途中には、水素ガスが完全に水に変換されたか否かを確認するための水素ガスセンサ１５４と、排出された高温の水蒸気を液化するための冷却器１５５とが設けられている。

次に、上記酸化炉１００を使ったライト酸化プロセスシーケンスの一例を図１３を参照しながら説明する。

まず、酸化炉１００のチャンバ１０１を開放し、その内部にパージガス（窒素）を導入しながら半導体ウエハ１Ａをサセプタ１０４の上にロードする。その後、チャンバ１０１を閉鎖し、引き続きパージガスを導入してチャンバ１０１内のガス交換を十分に行う。サセプタ１０４は、半導体ウエハ１Ａが速やかに加熱されるよう、あらかじめヒータ１０２ａ、１０２ｂで加熱しておく。半導体ウエハ１Ａの加熱温度は、８００〜９００℃の範囲、例えば８５０℃とする。ウエハ温度が８００℃以下では酸化シリコン膜の品質が低下する。他方、９００℃以上ではウエハの表面荒れが発生し易くなる。

次に、チャンバ１０１内に水素を導入して窒素を排出する。チャンバ１０１内に窒素が残留していると不所望な窒化反応が生じたりするため、窒素は完全に排出しておくことが望ましい。

次に、ガス生成装置１４０の反応器１４１に酸素と過剰の水素とを導入し、触媒作用によって酸素と水素とから生成した水を過剰の水素と共にチャンバ１０１に導入して半導体ウエハ１Ａの表面を所定の時間だけ酸化する。これにより、前記ウェットエッチングで削られて薄くなったゲート酸化膜９が再酸化され、アンダーカットされたゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの側壁端部のプロファイルが改善される。

上記のライト酸化を長時間行うと、ゲート電極端部近傍の酸化膜厚が必要以上に厚くなり、ゲート電極端部でオフセットが生じたり、ＭＯＳＦＥＴのしきい値電圧（Ｖth）が設計値からずれたりする。また、実効チャネル長がゲート電極の加工値よりも短くなるといった問題も生じる。特に、ゲート長が０．２５μｍ前後の微細なＭＯＳＦＥＴは、ゲート加工寸法の設計値からの細り許容量が素子設計の面から厳しく制限される。これは、細り量が僅かに増加しただけでも短チャネル効果によって、しきい値電圧が急激に減少するからである。ゲート長が０．２５μｍ前後のゲート電極の場合、その一部を構成する多結晶シリコン膜の側壁端部がライト酸化工程で約０．１μｍ（両端で約０．２μｍ）酸化される程度が、しきい値電圧の急激な減少を来さない限界と考えられる。従って、ライト酸化によって成長させる酸化膜厚は、ゲート酸化膜厚の５０％増し程度を上限とするのが望ましい。

次に、チャンバ１０１内にパージガス（窒素）を導入し、不要となった水蒸気／水素混合ガスを排気管１１１を通じて排出した後、チャンバ１０１を開放し、その内部にパージガスを導入しながら半導体ウエハ１Ａをサセプタ１０４からアンロードする。

一方、チャンバ１０１から排出された水蒸気／水素混合ガスは、配管１５１を通じて供給される酸素ガスと共に水素ガス除害装置１５０の反応器１４１ｂに送られ、混合ガス中の水素ガスと酸素ガスとが触媒作用によって水（水蒸気）に変換される。この水蒸気は、過剰の酸素ガスと共に排気管１５３を通じて強制排気され、冷却器１５５によって液化される。その後、酸素ガスは排気ダクトを通じて外部に排気され、水はドレインを通じて排水される。

なお、酸素ガスを使用して水素ガスを酸化する代りに、ドライエア（乾燥空気）を使用して水素ガスを酸化することもできる。この場合は、空気中の酸素の含有率（約２１％）を考慮し、水蒸気／水素混合ガス中の水素量の少なくとも１／２以上（モル比）の酸素を含むドライエアを反応器１４１ｂに導入することによって、水素ガスを完全に水に変換することができる。

次に、上記ライト酸化工程後のＤＲＡＭプロセスを説明する。まず、図１４に示すように、ｎ型ウエル８にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてゲート電極１４Ｃの両側のｎ型ウエル８にｐ^-型半導体領域１６を形成する。また、ｐ型ウエル７にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲート電極１４Ｂの両側のｐ型ウエル７にｎ^-型半導体領域１７を形成し、ゲート電極１４Ａの両側のｐ型ウエル７にｎ型半導体領域１８を形成する。

次に、図１５に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜１９を堆積した後、図１６に示すように、メモリアレイをフォトレジスト膜２０で覆い、周辺回路の窒化シリコン膜１９を異方性エッチングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ１９ａを形成する。このエッチングは、素子分離溝４に埋め込まれた酸化シリコン膜６とゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１９との削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめると共に、酸化シリコン膜６に対する選択比が大きく取れるエッチングガスを使用する。

次に、図１７に示すように、周辺回路のｐ型ウエル７にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域２１（ソース、ドレイン）を形成し、ｎ型ウエル２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体領域２２（ソース、ドレイン）を形成する。

次に、図１８に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜２３を堆積し、化学的機械研磨法を用いてその表面を平坦化した後、フォトレジスト膜２４をマスクにしたドライエッチングでメモリセル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソース、ドレイン）の上部の酸化シリコン膜２３を除去する。このエッチングは、窒化シリコン膜１３、１９に対する酸化シリコン膜２３のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１８の上部の窒化シリコン膜１９が除去されないようにする。

次に、図１９に示すように、上記フォトレジスト膜２４をマスクにしたドライエッチングでメモリセル選択ＭＩＳＦＥＴＱｓのｎ型半導体領域１８（ソース、ドレイン）の上部の窒化シリコン膜１９とゲート酸化膜９とを除去することにより、ソース、ドレインの一方（ｎ型半導体領域１８）の上部にコンタクトホール２５を形成し、他方（ｎ型半導体領域１８）の上部にコンタクトホール２６を形成する。このエッチングは、半導体基板１の削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめると共に、半導体基板１（シリコン）に対する選択比を大きく取れるエッチングガスを使用する。また、このエッチングは、窒化シリコン膜１９が異方的にエッチングされるような条件で行い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１９が残るようにする。このようにすると、コンタクトホール２５、２６は、ゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成される。コンタクトホール２５、２６をゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめ窒化シリコン膜１９を異方性エッチングしてゲート電極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。

次に、図２０に示すように、コンタクトホール２５、２６の内部にプラグ２７を埋め込んだ後、酸化シリコン膜２３の上部にＣＶＤ法で酸化シリコン膜２８を堆積し、次いでフォトレジスト膜２９をマスクにしたドライエッチングでコンタクトホール２５の上部の酸化シリコン膜２８を除去する。コンタクトホール２５、２６の内部にプラグ２７を埋め込むには、酸化シリコン膜２３の上部にＰ（リン）をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜を化学的機械研磨法で研磨して酸化シリコン膜２３の上部の多結晶シリコン膜を除去する。この多結晶シリコン膜中のＰ（リン）の一部は、後の高温プロセスでコンタクトホール２５、２６の底部からｎ型半導体領域１８（ソース、ドレイン）に拡散し、ｎ型半導体領域１８を低抵抗化する。

次に、図２１に示すように、フォトレジスト膜３０をマスクにしたドライエッチングで周辺回路形の酸化シリコン膜２８、２３とゲート酸化膜９とを除去することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ⁺型半導体領域２１）の上部にコンタクトホール３１、３２を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ⁺型半導体領域２２）の上部にコンタクトホール３３、３４を形成する。このエッチングは、窒化シリコン膜１３およびサイドウォールスペーサ１９ａに対する酸化シリコン膜のエッチングレートが大きくなるような条件で行い、コンタクトホール３１、３２をゲート電極１４Ｂに対して自己整合で形成し、コンタクトホール３３、３４をゲート電極１４Ｃに対して自己整合で形成する。

次に、図２２に示すように、酸化シリコン膜２８の上部にビット線ＢＬと周辺回路の第１層配線３５、３６とを形成する。ビット線ＢＬおよび第１層配線３５、３６は、例えば酸化シリコン膜２８の上部にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、次いでこのＷ膜の上部にＣＶＤ法で酸化シリコン膜３７を堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜を順次パターニングして形成する。

次に、図２３に示すように、ビット線ＢＬおよび第１層配線３５、３６の上部にＣＶＤ法で酸化シリコン膜３８を堆積し、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール２６の上部の酸化シリコン膜３８、２８を除去してスルーホール３９を形成した後、このスルーホール３９の内部にプラグ４０を埋め込む。プラグ４０は、例えば酸化シリコン膜３８の上部にスパッタリング法でＷ膜を堆積した後、このＷ膜を化学的機械研磨法で研磨してスルーホール３９の内部に残すことにより形成する。

次に、図２４に示すように、スルーホール３９の上部に下部電極４１と容量絶縁膜４２と上部電極４３との積層構造で構成された情報蓄積用容量素子Ｃを形成することにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。情報蓄積用容量素子Ｃの下部電極４１は、例えば酸化シリコン膜３８の上部にＣＶＤ法またはスパッタリング法でＷ膜を堆積し、フォトレジスト膜をマスクにしたドライエッチングでこのＷ膜をパターニングして形成する。容量絶縁膜４２と上部電極４３は、下部電極４１の上部にＣＶＤ法またはスパッタリング法で酸化タンタル膜を堆積し、その上部にスパッタリング法でＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにしたエッチングでこれらの膜を順次パターニングして形成する。

次に、図２５に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜４４を堆積し、次いでフォトレジスト膜をマスクにしたドライエッチングで情報蓄積用容量素子Ｃの上部および周辺回路の第１層配線３５の上部にスルーホール４５、４６を形成した後、スルーホール４５、４５の内部にプラグ４７を埋め込む。プラグ４７は、例えば酸化シリコン膜４４の上部にスパッタリング法でＷ膜を堆積した後、このＷ膜を化学的機械研磨法で研磨してスルーホール４５、４６の内部に残すことにより形成する。次に、酸化シリコン膜４４の上部にスパッタリング法でＴｉＮ膜、Ａｌ（アルミニウム）膜およびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることにより、第２層配線４８〜５１を形成する。

次に、図２６に示すように、第２層配線４８〜５１の上部にＣＶＤ法で酸化シリコン膜５２を堆積し、次いでフォトレジスト膜をマスクにしたドライエッチングで第２層配線５１の上部にスルーホール５３を形成した後、スルーホール５３の内部にプラグ５４を埋め込む。プラグ５４は、例えば酸化シリコン膜５３の上部にスパッタリング法でＷ膜を堆積した後、このＷ膜を化学的機械研磨法で研磨してスルーホール５３の内部に残すことにより形成する。次に、酸化シリコン膜５２の上部にスパッタリング法でＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることにより、第３層配線５５を形成する。

次に、図２７に示すように、第３層配線５５の上部にパッシベーション膜５６を堆積する。パッシベーション膜５６は、例えばＣＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜とで構成される。

次に、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃゲート電極の一部を構成する多結晶シリコン膜やＳｉ（シリコン）基板に水素を供給するために、図２８に示すバッチ式縦型水素アニール炉１６０を使って水素アニール処理を行う。

この水素アニール炉１６０は、石英管で構成された円筒形のチャンバ１６１を備えており、その外周には半導体ウエハ１Ａを加熱するヒータ１６２ａ、１６２ｂが設置されている。複数枚の半導体ウエハ１Ａを搭載したウエハボート１６３は、ボートエレベータ１６４を上昇させることによってチャンバ１６１内に収容される。

チャンバ１６１の内部にはガス導入管１６５を通じて所定量の水素ガスが導入される。この水素ガスは、半導体ウエハ１Ａの水素アニール処理が完了した後、排気管１６６を通じて水素ガス除害装置１５０に導入される。このとき、配管１６７を通じてガス貯留槽１４４ａから水素ガス除害装置１５０に酸素ガスが導入される。ガス貯留槽１４４ａと配管１６７との間には、酸素ガスの量を調節するマスフローコントローラ１４６ｅと酸素ガスの流路を開閉する開閉バルブ１４７ｅとが設置され、水素ガス除害装置１５０に導入される酸素ガスの量がこれらによって精密に制御される。また、排気管１６６の途中には、この酸素ガスが水素アニール炉１６０のチャンバ１６１に逆流するのを防止する逆止弁１５２が設けられている。

水素ガス除害装置１５０は、前記図１１に示したものと同じ反応器（１４１ｂ）を備えている。すなわち、水素ガス除害装置１５０の反応器は耐熱耐食性合金で構成され、その内部にはＰｔ、ＮｉあるいはＰｄなどの触媒金属からなるコイルとこのコイルを加熱するヒータとが収容されている。反応器内に導入された水素ガスと酸素ガスは、３５０〜４５０℃程度に加熱されたコイルに接触して励起され、水素分子から生成した水素ラジカルと酸素分子から生成した酸素ラジカルとが速やかに反応して水（水蒸気）を生成する。

そこで、水素アニール炉１６０から排出された水素ガスを水素ガス除害装置１５０の反応器内に導入する際、この水素量の少なくとも１／２以上（モル比）の酸素を同時に導入することによって、水素ガスを完全に酸化して水に変換することができる。この酸素ガスは、水素ガスの導入に先立って反応器内に導入しておいてもよく、あるいは配管１６７を通じて常時反応器内に流し続けてもよい。反応器内で生成した水（水蒸気）は、過剰の酸素ガスと共に排気管１５３を通じて外部に排出される。この排気管１５３の途中には、水素ガスが完全に水に変換されたか否かを確認するための水素ガスセンサ１５４と、排出された高温の水蒸気を液化するための冷却器１５５とが設けられている。

次に、上記水素アニール炉１６０を使った水素アニールプロセスシーケンスの一例を図２９を参照しながら説明する。

まず、複数枚の半導体ウエハ１Ａがロードされたウエハボート１６３を水素アニール炉１６０のチャンバ１６１内に収容した後、ガス導入管１６５を通じてチャンバ１６１内にパージガス（窒素ガス）を導入してガス交換を十分に行うと共に、ヒータ１６２ａ、１６２ｂを使って半導体ウエハ１Ａを４００℃程度まで加熱する。次に、ガス導入管１６５を通じてチャンバ１６１内に水素ガスを導入し、半導体ウエハ１Ａを３０分程度熱処理することによって、Ｓｉのダングリングボンドを水素でターミネートさせる。

次に、チャンバ１６１内にパージガスを導入し、不要となった水素ガスを排気管１６６を通じて排出した後、ウエハボート１６３を水素アニール炉１６０から引き出して半導体ウエハ１Ａをアンロードする。

一方、排気管１６６を通じてチャンバ１６１から排出された水素ガスは、配管１６７を通じて供給される酸素ガスと共に水素ガス除害装置１５０の反応器に送られ、酸素ガスと水素ガスとが触媒作用によって水（水蒸気）に変換される。この水蒸気は、過剰の酸素ガスと共に排気管１５３を通じて外部に強制排気され、冷却器１５５によって液化される。その後、酸素ガスは排気ダクトを通じて外部に排気され、水はドレインを通じて排水される。

なお、酸素ガスを使用して水素ガスを酸化する代りに、ドライエアを使用して水素ガスを酸化することもできる。この場合は、空気中の酸素の含有率（約２１％）を考慮し、水素量の少なくとも１／２以上（モル比）の酸素を含むドライエアを反応器に導入することによって、水素ガスを完全に水に変換することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

上記したゲート酸化膜のライト酸化処理は、図３０に示すようなバッチ式縦型酸化炉１７０に前記のような触媒方式の水蒸気／水素混合ガス生成装置１４０と水素ガス除害装置１５０とを取り付けて行うこともできる。このバッチ式縦型酸化炉１７０を使ったライト酸化処理プロセスのシーケンスの一例を図３１に示す。

また、容器に入れた純水中に水素ガスを供給する、いわゆるバブリング方式によって生成した水蒸気／水素混合ガスを使ってライト酸化を行う酸化炉の排気系に前記水素ガス除害装置１５０を取り付けて排ガス中の水素を除害することもできる。

前記実施の形態では、ＭＯＳＦＥＴのライト酸化工程で排出される水素ガスの除害およびパッシベーション膜形成後の水素アニールで排出される水素ガスの除害について説明したが、本発明はこれに限定されるものではなく、例えばＣＺ（チョクラルスキー）法で製造したＳｉウエハの表面に無欠陥層を形成するための水素アニール、Ｓｉウエハの表面にエピタキシャル層を形成した後の水素アニール、Ｓｉウエハの電気特性を測定するためにプロセス途中で行われる水素アニールなど、半導体製造プロセスで行われる各種の水素アニールで排出される水素ガスの除害に適用することができる。

また、複数の酸化炉や水素アニール炉の排気系を一ヶ所に集中させ、その途中に水素ガス除害装置を取り付けることによって、水素ガス除害効率を向上させるようにしてもよい。一方、前記実施の形態のように、１台の酸化炉の排気系に１台の水素ガス除害装置を取り付けたり、１台の水素アニール炉の排気系に１台の水素ガス除害装置を取り付けたりした場合は、酸化炉または水素アニール炉から水素ガス除害装置までの経路が短縮されるので、安全性がより向上する。

本発明は、ＭＯＳＦＥＴのゲート電極形成工程のように、水素ガスを使用した半導体ウエハの気相処理工程を有する半導体製造に適用して有用な技術である。

本発明の一実施の形態であるＤＲＡＭの等価回路図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 （ａ）はライト酸化処理に使用する枚葉式酸化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿った断面図である。 （ａ）はライト酸化処理に使用する枚葉式酸化炉の概略平面図、（ｂ）は、（ａ）のＢ−Ｂ’線に沿った断面図である。 枚葉式酸化炉に接続された触媒方式の水蒸気／水素混合ガス生成装置および水素ガス除害装置の概略図である。 水蒸気／水素混合ガスを使った酸化還元反応の平衡蒸気圧比の温度依存性を示すグラフである。 枚葉式酸化炉を使ったライト酸化プロセスのシーケンスを示す図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。 バッチ式縦型水素アニール炉およびそれに接続された触媒方式の水素ガス除害装置の概略図である。 バッチ式縦型水素アニール炉を使った水素アニールプロセスのシーケンスを示す図である。 ライト酸化処理に使用するバッチ式縦型酸化炉の概略図である。 バッチ式縦型酸化炉を使ったライト酸化プロセスのシーケンスを示す図である。

符号の説明

１ 半導体基板
１Ａ 半導体ウエハ
２ 酸化シリコン膜（パッド酸化膜）
３ 窒化シリコン膜
４ 素子分離溝
４ａ 溝
５ 酸化シリコン膜
６ 酸化シリコン膜
７ ｐ型ウエル
８ ｎ型ウエル
９ ゲート酸化膜
１０ 多結晶シリコン膜
１１ ＷＮ膜
１２ Ｗ膜
１３ 窒化シリコン膜
１４Ａ〜１４Ｃ ゲート電極
１６ ｐ^-型半導体領域
１７ ｎ^-型半導体領域
１８ ｎ型半導体領域
１９ 窒化シリコン膜
１９ａ サイドウォールスペーサ
２０ フォトレジスト膜
２１ ｐ⁺型半導体領域
２２ ｎ⁺型半導体領域
２３ 酸化シリコン膜
２４ フォトレジスト膜
２５ コンタクトホール
２６ コンタクトホール
２７ プラグ
２８ 酸化シリコン膜
２９ フォトレジスト膜
３０ フォトレジスト膜
３１〜３４ コンタクトホール
３５、３６ 第１層配線
３７ 酸化シリコン膜
３８ 酸化シリコン膜
３９ スルーホール
４０ プラグ
４１ 下部電極
４２ 容量絶縁膜
４３ 上部電極
４４ 酸化シリコン膜
４５、４６ スルーホール
４７ プラグ
４８〜５１ 第２層配線
５２ 酸化シリコン膜
５３ スルーホール
５４ プラグ
５５ 第３層配線
５６ パッシベーション膜
１００ 枚葉式酸化炉
１０１ チャンバ
１０２ａ、１０２ｂ ヒータ
１０３ 均熱リング
１０４ サセプタ
１０５ 支持アーム
１０６ 熱電対
１０７ ランプ
１０８ ガス導入管
１０９ 貫通孔
１１０ 隔壁
１１１ 排気管
１４０ 水蒸気／水素混合ガス生成装置
１４１ａ 反応器
１４１ｂ 反応器
１４２ コイル
１４３ ヒータ
１４４ａ〜１４４ｃ ガス貯留槽
１４５ 配管
１４６ａ〜１４６ｅ マスフローコントローラ
１４７ａ〜１４７ｅ 開閉バルブ
１５０ 水素ガス除害装置
１５１ 配管
１５２ 逆止弁
１５３ 排気管
１５４ 水素ガスセンサ
１５５ 冷却器
１６０ バッチ式縦型水素アニール炉
１６１ チャンバ
１６２ａ、１６２ｂ ヒータ
１６３ ウエハボート
１６４ ボートエレベータ
１６５ ガス導入管
１６６ 排気管
１６７ 配管
１７０ バッチ式縦型酸化炉
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
ＭＡＲＹ メモリアレイ
Ｑｎ ｎチャネル型ＭＯＳＦＥＴ
Ｑｐ ｐチャネル型ＭＯＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線

Claims (6)

1. 半導体基板の主面に形成されたゲート酸化膜上に少なくとも金属膜を含む導電膜を堆積した後、前記導電膜をパターニングしてＭＯＳＦＥＴのゲート電極を形成する工程と、
   前記金属膜を構成する金属およびシリコンのそれぞれの酸化還元反応が平衡となる水蒸気／水素分圧比の範囲内の分圧比となるように、水素ガスと酸素ガスの混合比を制御し、触媒作用によって水蒸気を含む水素ガスを生成する工程と、
   所定の温度に加熱された前記半導体基板の主面またはその近傍に前記水蒸気を含む水素ガスを供給し、前記半導体基板の主面を選択的に酸化することによって、前記ゲート電極の側壁端部のプロファイルを改善する工程と、
   前記酸化処理後の排ガスに含まれる水素と外部より導入した酸素とを触媒作用によって反応させて水を生成し、排出する工程と、
   を含むことを特徴とする半導体集積回路装置の製造方法。
2. 請求項１記載の半導体集積回路装置の製造方法であって、前記水蒸気を含む水素ガスの水蒸気／水素分圧比を、前記金属膜が還元され、前記半導体基板の主面が酸化される範囲内に設定することを特徴とする半導体集積回路装置の製造方法。
3. 請求項１記載の半導体集積回路装置の製造方法であって、前記導電膜は少なくともＴｉ膜を含み、前記Ｔｉ膜の酸化による前記ゲート電極の劣化が最小となるような低濃度の水蒸気を含む水素ガスを用いて前記半導体基板の主面を選択的に酸化することを特徴とする半導体集積回路装置の製造方法。
4. 請求項１記載の半導体集積回路装置の製造方法であって、前記導電膜は少なくともＷ膜を含み、酸化速度と酸化膜厚とが制御可能となるような低濃度の水蒸気を含む水素ガスを用いて前記半導体基板の主面を選択的に酸化することを特徴とする半導体集積回路装置の製造方法。
5. 請求項１記載の半導体集積回路装置の製造方法であって、前記ゲート電極を構成する導電膜は、多結晶シリコン膜と、前記多結晶シリコン膜の上部に堆積した窒化金属膜と、前記窒化金属膜の上部に堆積した金属膜とからなることを特徴とする半導体集積回路装置の製造方法。
6. 請求項５記載の半導体集積回路装置の製造方法であって、前記窒化金属膜はＷＮまたはＴｉＮからなり、前記金属膜はＷ、ＭｏまたはＴｉからなることを特徴とする半導体集積回路装置の製造方法。

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