JP2005294843A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP2005294843A JP2005294843A JP2005104583A JP2005104583A JP2005294843A JP 2005294843 A JP2005294843 A JP 2005294843A JP 2005104583 A JP2005104583 A JP 2005104583A JP 2005104583 A JP2005104583 A JP 2005104583A JP 2005294843 A JP2005294843 A JP 2005294843A
- Authority
- JP
- Japan
- Prior art keywords
- film
- integrated circuit
- silicon
- circuit device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】 窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する。
【解決手段】 タングステン膜を含むゲート電極７Ａ、７Ｂ、７Ｃ上に窒化シリコン膜１１を形成する際、ＣＶＤ装置のチャンバ内をＷの酸化物が還元される雰囲気にし、チャンバ内にアンモニアを供給し続けながら、ウエハ１を６００℃以上の温度で昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜１１を堆積する。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ１を４００℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。
【選択図】 図２６
【解決手段】 タングステン膜を含むゲート電極７Ａ、７Ｂ、７Ｃ上に窒化シリコン膜１１を形成する際、ＣＶＤ装置のチャンバ内をＷの酸化物が還元される雰囲気にし、チャンバ内にアンモニアを供給し続けながら、ウエハ１を６００℃以上の温度で昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜１１を堆積する。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ１を４００℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。
【選択図】 図２６
Description
本発明は、半導体集積回路装置の製造技術に関し、特に、高融点金属膜を含んだゲート電極を有するＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)を備えた半導体集積回路装置の製造に適用して有効な技術に関する。
ポリメタル構造のＭＩＳＦＥＴを形成するための改良技術として、特開平１１−３１６６６号公報（特許文献１）がある。この公報は、タングステン表面に形成された自然酸化物をいったん還元しておき、その後に所望熱処理を行うことで、この還元処理により熱処理中に生じる配線細りや針状結晶の成長を抑制する技術を開示している。
また、特開平１１−２６３９５号公報（特許文献２）は、ゲート電極端部での電界集中を緩和する対策として、ゲート電極をＷ／ＷＳｉｘＮｙ／Ｗ０ｘ構造とし、還元性雰囲気で熱処理することによりＷＯｘを還元し、ゲート電極底部端を丸い形状とする技術を開示している。
また、特開２０００−３３１９７８号公報（特許文献３）は、Ｗを含むポリメタル構造のゲート電極を加工した後、過酸化水素を実質的に含まない酸性またはアルカリ性溶液で洗浄を行うことにより、Ｗの溶解を防止する技術を開示している。
その他、ポリメタルゲートまたはメタルゲート一般に関しては、特開昭６０−８９９４３号公報（特許文献４）、特開昭６１−１５０２３６号公報（特許文献５）、特開昭６０−７２２２９号公報（特許文献６）、特開昭５９−１０２７１号公報（特許文献７）、特開昭５６−１０７５５２号公報（特許文献８）、特開昭６１−１２７１２３号公報（特許文献９）、特開昭６１−１２７１２４号公報（特許文献１０）、特開昭６０−１２３０６０号公報（特許文献１１）、特開昭６１−１５２０７６号公報（特許文献１２）、特開昭６１−２６７３６５号公報（特許文献１３）、特開平１−９４６５７号公報（特許文献１４）、特開平８−２６４５３１号公報（特許文献１５）、特開平３−１１９７６３号公報（特許文献１６）、特開平７−９４７１６号公報（特許文献１７）、米国特許公報すなわちＵＳＰ４５０５０２８（特許文献１８）、ＵＳＰ５７１９４１０（特許文献１９）、ＵＳＰ５３８７５４０（特許文献２０）、IEEE Transaction Electron devices, Vol.43,N0.11, November 1996, Akasaka et al, p.1864-1869、Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al、Nakajima et al,Advanced metalization conference, Japan Session, Tokyo Univ.(1995)（非特許文献１）などがある。
また、酸窒化処理に関してはＵＳＰ４２８２２７０（特許文献２１）などがある。さらに、水素排ガス処理に関しては、ＵＳＰ５２０２０９６（特許文献２２）、ＵＳＰ５０８８３１４（特許文献２３）、特開平８−８３７７２号公報（特許文献２４）、特開平９−７５６５１号公報（特許文献２５）などがある。
さらに、水分と酸化の問題に関しては特開平７−３２１１０２号公報（特許文献２６）、特開昭６０−１０７８４０号公報（特許文献２７）、ＵＳＰ５６９３５７８（特許文献２８）等がある。
さらに、触媒を用いた水分合成に関しては、特開平６−３３３９１８号公報（特許文献２９）、特開平６−１１５９０３号公報（特許文献３０）、特開平５−１５２２８２号公報（特許文献３１）、特開平６−１６３８７１号公報（特許文献３２）、特開平５−１４１８７１号公報（特許文献３３）、特開平５−１４４８０４号公報（特許文献３４）、特開平６−１２０２０６号公報（特許文献３５）、Nakamura et al, Proceedings of the 45th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993, the Electronic materials committee, P.128-133（非特許文献２）などがある。
特開平１１−３１６６６号公報
特開平１１−２６３９５号公報
特開２０００−３３１９７８号公報
特開昭６０−８９９４３号公報
特開昭６１−１５０２３６号公報
特開昭６０−７２２２９号公報
特開昭５９−１０２７１号公報
特開昭５６−１０７５５２号公報
特開昭６１−１２７１２３号公報
特開昭６１−１２７１２４号公報
特開昭６０−１２３０６０号公報
特開昭６１−１５２０７６号公報
特開昭６１−２６７３６５号公報
特開平１−９４６５７号公報
特開平８−２６４５３１号公報
特開平３−１１９７６３号公報
特開平７−９４７１６号公報
ＵＳＰ４５０５０２８
ＵＳＰ５７１９４１０
ＵＳＰ５３８７５４０
ＵＳＰ４２８２２７０
ＵＳＰ５２０２０９６
ＵＳＰ５０８８３１４
特開平８−８３７７２号公報
特開平９−７５６５１号公報
特開平７−３２１１０２号公報
特開昭６０−１０７８４０号公報
ＵＳＰ５６９３５７８
特開平６−３３３９１８号公報
特開平６−１１５９０３号公報
特開平５−１５２２８２号公報
特開平６−１６３８７１号公報
特開平５−１４１８７１号公報
特開平５−１４４８０４号公報
特開平６−１２０２０６号公報
IEEE Transaction Electron devices, Vol.43,N0.11, November 1996, Akasaka et al, p.1864-1869、Elsevier, Applied Surface Science 117/118 (1997) 312-316, Nakajima et al、Nakajima et al,Advanced metalization conference, Japan Session, Tokyo Univ.(1995)
Nakamura et al, Proceedings of the 45th Symposium on Semiconductors and Integrated circuit Technology, Tokyo Dec.1-2, 1993, the Electronic materials committee, P.128-133
ゲート長が０.１８μｍ以下の微細なＭＯＳＦＥＴで回路を構成するＣＭＯＳＬＳＩ、および０.１８μｍ以下の幅のゲート電極およびゲート電極層を配線に用いるＤＲＡＭでは、低電圧動作時においてもゲート遅延を低減して高速動作を確保するために、金属層を含む低抵抗導電材料を使ったゲート加工プロセスが採用されるものと考えられる。
この種の低抵抗ゲート電極材料として有力視されているのは、多結晶シリコン膜の上に高融点金属膜を積層した、いわゆるポリメタルである。ポリメタルは、そのシート抵抗が２Ω／□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。高融点金属としては、８００℃以下の低温プロセスでも良好な低抵抗性を示し、かつエレクトロマイグレーション耐性の高いＷ（タングステン）、Ｍｏ（モリブデン）などが使用される。なお、多結晶シリコン膜の上に直接これらの高融点金属膜を積層すると両者の接着力が低下したり、高温熱処理プロセスで両者の界面に高抵抗のシリサイド層が形成されたりするため、実際のポリメタルゲートは、多結晶シリコン膜と高融点金属膜との間にＷＮＸ（タングステンナイトライド）などの金属窒化膜からなるバリア層を介在させた３層構造で構成される。
ところが、高融点金属膜を含んだ導電膜とエッチングしてゲート電極を形成した場合、ゲート電極の側壁に露出した高融点金属膜の表面には、所望しない酸化物が形成される。ゲート電極の側壁に形成されたこの酸化物は、その後の熱処理工程で昇華して電極周辺のシリコンや絶縁膜表面に付着し、昇華した金属酸化物は処理室の内壁などに付着した後、再び昇華し、あるいは保持台と接触した部分から基板の表面に再付着して汚染物となり、素子の特性劣化を引き起こす。
本発明の目的は、窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する技術を提供することにある。
本発明の他の目的は、ポリメタルゲートの一部を構成する高融点金属を酸化することなしに、高温雰囲気で窒化シリコン膜を堆積する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願の一発明である半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）ウエハの第１の主面上に高融点金属膜を含む膜パターンを形成し、前記高融点金属膜の側面を露出する工程；
（ｂ）前記膜パターンが形成された前記ウエハの前記第１の主面を、前記高融点金属の酸化物を還元する条件下で、摂氏６００度以上の第１の温度まで昇温する工程；
（ｃ）前記膜パターンが形成された前記ウエハの前記第１の主面上に、前記第１の温度において、化学気相堆積によって絶縁膜を形成する工程；
（ｄ）前記化学気相堆積によって前記絶縁膜が形成された前記ウエハの前記第１の主面を、前記高融点金属膜の酸化物を還元する条件下で、摂氏５００度未満の第２の温度まで降温し、還元性雰囲気から窒素ガス雰囲気に切り替える工程。
（ａ）ウエハの第１の主面上に高融点金属膜を含む膜パターンを形成し、前記高融点金属膜の側面を露出する工程；
（ｂ）前記膜パターンが形成された前記ウエハの前記第１の主面を、前記高融点金属の酸化物を還元する条件下で、摂氏６００度以上の第１の温度まで昇温する工程；
（ｃ）前記膜パターンが形成された前記ウエハの前記第１の主面上に、前記第１の温度において、化学気相堆積によって絶縁膜を形成する工程；
（ｄ）前記化学気相堆積によって前記絶縁膜が形成された前記ウエハの前記第１の主面を、前記高融点金属膜の酸化物を還元する条件下で、摂氏５００度未満の第２の温度まで降温し、還元性雰囲気から窒素ガス雰囲気に切り替える工程。
本願の他の一発明である半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）ウエハの第１の主面上に高融点金属膜を含む膜パターンを形成し、前記高融点金属膜の側面を露出する工程；
（ｂ）前記膜パターンが形成された前記ウエハの前記第１の主面を、前記高融点金属の酸化物を還元する条件下で、プラズマ処理する工程；
（ｃ）前記プラズマ処理された前記ウエハの前記第１の主面上に、プラズマ化学気相堆積によって絶縁膜を形成する工程。
（ａ）ウエハの第１の主面上に高融点金属膜を含む膜パターンを形成し、前記高融点金属膜の側面を露出する工程；
（ｂ）前記膜パターンが形成された前記ウエハの前記第１の主面を、前記高融点金属の酸化物を還元する条件下で、プラズマ処理する工程；
（ｃ）前記プラズマ処理された前記ウエハの前記第１の主面上に、プラズマ化学気相堆積によって絶縁膜を形成する工程。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減することができる。
また、ポリメタルゲートの一部を構成する高融点金属を酸化することなしに、高温雰囲気で窒化シリコン膜を堆積することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲などを含む）に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等を含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
また、半導体集積回路ウエハまたは半導体ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板（一般にほぼ円形）、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板など、ならびにそれらの複合的基板をいう。また、「半導体集積回路装置」（あるいは「電子装置」、「電子回路装置」など）というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにＳＯＩ (Silicon On Insulator)基板、ＴＦＴ(Thin Film Transistor)液晶製造用基板、ＳＴＮ(Super Twisted Nematic)液晶製造用基板などといった他の基板上に作られるものを含むものとする。
材料、ガス組成等に言及する時、特に明示した場合を除き、純粋なものの外、その材料を主要な構成要素とする材料等を示し、他の要素の追加を許容するものとする。
例えばガス組成については、主要な反応ガス、処理ガスの外、副次的な作用をする添加ガス、希釈ガス、補助ガス等の追加を許容する。
さらに、酸化シリコン膜というときは、特にそうでない旨特定する場合を除き、一般に各種の添加剤、補助成分を含む各種のシリコン酸化物系膜、すなわち、ＰＳＧ(Phospho Silicate Glass)膜、ＢＰＳＧ(Boro-Phospho Silicate Glass)膜、ＴＥＯＳ(Tetra-Ethoxy Silane)酸化膜、シリコンオキシナイトライド膜等、その他の単一膜または複合膜を含むものとする。
さらに、シリコンナイトライド、窒化ケイ素または窒化シリコンというときは、Ｓｉ3Ｎ4のみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
ゲート酸化膜については、シリコン熱酸化膜、シリコンオキシナイトライド膜のほか、その他の熱酸化膜、堆積膜、塗布系膜を含み、材料的にはシリコン酸化膜以外の非シリコン系金属酸化物、シリコンナイトライド等の絶縁性の窒化物、あるいはそれらの複合膜を含む。
また、基板表面の導電領域や堆積膜の導電領域の材質について、「シリコン」、「シリコンベース」というときは、特に特定した場合等を除き、比較的純粋なシリコン部材の外、シリコンに不純物や添加剤を添加したもの、シリコンを主要な構成要素とする導電部材（例えば、シリコンベース合金で５０％以上のＧｅを含むＳｉＧｅ合金等も含まれるものとする。例えば、ゲートポリシリコン部やチャネル領域をＳｉＧｅにする等）等を含むものとする。また、これらは、技術的に矛盾しない限り、形成当初は高抵抗であることも許容する。
また、堆積膜等で堆積当初はアモルファスであるが、後の熱処理ですぐに多結晶となるものがあるが、これらは特に必要があると認めるとき以外、表現上の矛盾を避けるため、当初から後の形態で表示する場合がある。例えば、多結晶シリコン（ポリシリコン）は、堆積当初はアモルファス状態であり、後の熱処理により多結晶シリコンに変わる。ただし、当初から多結晶シリコンを使用することも出来ることは言うまでもない。堆積当初はアモルファス状態であると、イオン注入におけるチャネリングの防止、ドライエッチング等の際の粒塊形状に依存した加工性の困難さの回避、熱処理後の低シート抵抗等のメリットがある。
また、本発明の実施に関連するその他の技術については、本願の発明者が関与する以下の出願に詳細に開示されている。すなわち、特許出願２０００−１１８４９１号、特開平０９−１７２０１１号公報、特開平１０−３３５６５２号公報、特開平１０−３４０９０９号公報、特開平１１−３３０４６８号公報、特開平１０−３４９２８５号公報、米国特許第６０６６５０８号、国際公開公報ＷＯ９８／３９８０２号、国際公開公報ＷＯ９７／２８０８５号などである。
（実施の形態１）
図１は、本実施形態のＤＲＡＭ(Dynamic Random Access Memory)が形成された半導体チップ１Ａの全体平面図である。長方形の半導体チップ１Ａの主面には、例えば２５６Ｍbit(メガビット)の記憶容量を有するＤＲＡＭが形成されている。このＤＲＡＭは、主として複数のメモリアレイ（ＭＡＲＹ）からなる記憶部とそれらの周囲に配置された周辺回路部ＰＣとによって構成されている。半導体チップ１Ａの中央部には、ボンディングワイヤなどの接続端子が接続される複数のボンディングパッドＢＰが１列に配置されている。
図１は、本実施形態のＤＲＡＭ(Dynamic Random Access Memory)が形成された半導体チップ１Ａの全体平面図である。長方形の半導体チップ１Ａの主面には、例えば２５６Ｍbit(メガビット)の記憶容量を有するＤＲＡＭが形成されている。このＤＲＡＭは、主として複数のメモリアレイ（ＭＡＲＹ）からなる記憶部とそれらの周囲に配置された周辺回路部ＰＣとによって構成されている。半導体チップ１Ａの中央部には、ボンディングワイヤなどの接続端子が接続される複数のボンディングパッドＢＰが１列に配置されている。
図２は、上記ＤＲＡＭのメモリアレイ（ＭＡＲＹ）の一部を示す半導体基板の平面図、図３は、上記ＤＲＡＭを示す半導体基板の要部断面図である。なお、図３の左側の領域は図２のＡ−Ａ線に沿った断面図、中央の領域は図２のＢ−Ｂ線に沿った断面図、右側の領域は周辺回路部（ＰＣ）の一部を示す断面図である。
例えばｐ型の単結晶シリコンからなる半導体基板（以下、基板という。また、半導体ウエハあるいは単にウエハということもある。）１の主面には、素子分離溝２、ｐ型ウエル３およびｎ型ウエル４が形成されている。メモリアレイのｐ型ウエルには、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)Ｑｔと、その上部に形成された情報蓄積用容量素子Ｃとによって構成される複数のメモリセルが形成されている。
メモリセル選択用ＭＩＳＦＥＴＱｔは、主としてゲート絶縁膜６、アクティブ領域Ｌ以外の領域においてワード線ＷＬを構成するゲート電極７Ａおよび一対のｎ型半導体領域（ソース、ドレイン）９、９によって構成されている。ゲート電極７Ａ（ワード線ＷＬ）は、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜の上部にＷＮX（窒化タングステン）膜とＷ膜とが積層された、いわゆるポリメタル(Polymetal)構造の導電膜によって構成されている。
ＤＲＡＭの周辺回路部ＰＣは、複数のｎチャネル型ＭＩＳＦＥＴＱｎと複数のｐチャネル型ＭＩＳＦＥＴＱｐとを組み合わせた、いわゆる相補型ＭＩＳ回路によって構成されている。ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエル３に形成され、主としてゲート絶縁膜６、ゲート電極７Ｂおよび一対のｎ+型半導体領域（ソース、ドレイン）１２、１２によって構成されている。また、ｐチャネル型ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成され、主としてゲート絶縁膜６、ゲート電極７Ｃおよび一対のｐ+型半導体領域（ソース、ドレイン）１３、１３によって構成されている。ゲート電極７Ｂ、７Ｃは、前記メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７Ａ（ワード線ＷＬ）と同じポリメタル構造の導電膜によって構成されている。ゲート電極７Ｂ、７Ｃの側壁には、窒化シリコン膜からなるサイドウォールスペーサ１１ｓが形成されている。
メモリセル選択用ＭＩＳＦＥＴＱｔ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部には、ゲート電極７Ａ（ワード線ＷＬ）の上部および側壁を覆う窒化シリコン膜１１と層間絶縁膜１５とが形成されている。層間絶縁膜１５は、例えばスピンオングラス(Spin On Glass)膜（塗布法によって形成される酸化シリコン系絶縁膜）とその上部に形成された２層の酸化シリコン膜とによって構成されている。
メモリセル選択用ＭＩＳＦＥＴＱｔのソース、ドレインを構成する一対のｎ型半導体領域９、９の上部には、層間絶縁膜１５とその下層の窒化シリコン膜１１とを開孔して形成したコンタクトホール１６、１７が形成されている。これらのコンタクトホール１６、１７の内部には、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜によって構成されるプラグ１８が埋め込まれている。
層間絶縁膜１５の上部には酸化シリコン膜１９が形成されており、前記一対のコンタクトホール１６、１７の一方（コンタクトホール１６）の上部の酸化シリコン膜１９には、スルーホール２０が形成されている。スルーホール２０は、アクティブ領域Ｌから外れた素子分離溝２の上方に配置されており、その内部には例えばＴｉＮ（窒化チタン）膜の上部にＷ膜を積層した２層の導電膜によって構成されるプラグ２３が埋め込まれている。スルーホール２０に埋め込まれたプラグ２３は、その下部のコンタクトホール１６に埋め込まれたプラグ１８を介してメモリセル選択用ＭＩＳＦＥＴＱｔのソース、ドレインの一方（２個のメモリセル選択用ＭＩＳＦＥＴＱｔによって共有されたｎ型半導体領域９）に電気的に接続されている。
周辺回路部の酸化シリコン膜１９およびその下層の層間絶縁膜１５には、コンタクトホール２１、２２が形成されている。コンタクトホール２１は、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレインを構成する一対のｎ+型半導体領域（ソース、ドレイン）１２、１２の上部に形成され、コンタクトホール２２は、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレインを構成する一対のｐ+型半導体領域（ソース、ドレイン）１３、１３の上部に形成されている。これらのコンタクトホール２１、２２の内部には、前記メモリアレイのスルーホール２０に埋め込まれたプラグ２３と同じ導電材料によって構成されるプラグ２３が埋め込まれている。
メモリアレイの酸化シリコン膜１９の上部には、メモリセルのデータを読み出す複数のビット線ＢＬが形成されている。これらのビット線ＢＬは素子分離溝２の上方に配置され、同一の幅、同一の間隔でゲート電極７Ａ（ワード線ＷＬ）と直交する方向に延在している。ビット線ＢＬのそれぞれは、その下部の酸化シリコン膜１９に形成されスルーホール２０内のプラグ２３およびその下部のコンタクトホール１６内のプラグ１８を介してメモリセル選択用ＭＩＳＦＥＴＱｔのソース、ドレインの一方（ｎ型半導体領域９）に電気的に接続されている。ビット線ＢＬは、例えばＷＮX膜の上部にＷ膜を積層した導電膜によって構成されている。
周辺回路部ＰＣの酸化シリコン膜１９の上部には第１層目の配線３０〜３３が形成されている。これらの配線３０〜３３は、ビット線ＢＬと同じ導電膜によって構成されており、後述するようにビット線ＢＬと同時に形成される。配線３０、３１は、酸化シリコン膜１９、１５に形成されたコンタクトホール２１内のプラグ２３を介してｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+型半導体領域１２）に電気的に接続され、配線３２、３３は、酸化シリコン膜１９、１５に形成されたコンタクトホール２２内のプラグ２３を介してｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１３）に電気的に接続されている。
ビット線ＢＬおよび第１層目の配線３０〜３３の上部には、層間絶縁膜４０が形成されている。層間絶縁膜４０は、下層の層間絶縁膜１５と同じく、スピンオングラス膜とその上部に形成された２層の酸化シリコン膜とによって構成されており、その表面は、基板１の全域でほぼ同じ高さになるように平坦化されている。
メモリアレイの層間絶縁膜４０およびその下層の酸化シリコン膜１９にはスルーホール４３が形成されている。スルーホール４３は、その下部のコンタクトホール１７の真上に配置されており、その内部には、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜によって構成されるプラグ４４が埋め込まれている。
層間絶縁膜４０の上部には、窒化シリコン膜４５および厚い膜厚の酸化シリコン膜４６が形成されており、メモリアレイの酸化シリコン膜４６に形成された深い溝４７の内部には、下部電極４８、容量絶縁膜４９および上部電極５０によって構成される情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃの下部電極４８は、例えばＰ（リン）がドープされた低抵抗のｎ型多結晶シリコン膜によって構成され、その下部に形成された前記スルーホール４３およびコンタクトホール１７を通じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン）９の他方に電気的に接続されている。また、情報蓄積用容量素子Ｃの容量絶縁膜４９は、例えばＴａ2Ｏ5（酸化タンタル）膜によって構成され、上部電極５０は、例えばＴｉＮ膜によって構成されている。
情報蓄積用容量素子Ｃの上部には酸化シリコン膜５１が形成され、さらにその上部には２層程度のＡｌ配線が形成されているが、それらの図示は省略する。
次に、上記のように構成された本実施形態のＤＲＡＭの製造方法の一例を、図４〜図３７を用いて工程順に説明する。
まず、図４に示すように、例えばｐ型の単結晶シリコンからなる基板（ウエハ）１を用意し、その主面に素子分離溝２を形成した後、基板１の一部にＢ（ホウ素）を、他の一部にＰ（リン）をそれぞれイオン注入した後、基板１を約９５０℃、１０分程度熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル３およびｎ型ウエル４を形成する。素子分離溝２を形成するには、例えば基板１の素子分離領域をエッチングして深さ３５０ｎｍ程度の溝を形成し、続いてこの溝の内部および基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜５を堆積した後、溝の外部の不要な酸化シリコン膜５を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で除去する。図５に示すように、この素子分離溝４を形成することにより、メモリアレイの基板１には、周囲が素子分離溝２に囲まれた細長い島状のパターンを有する複数のアクティブ領域Ｌが形成される。
次に、基板１の表面をフッ酸で洗浄した後、図６に示すように、基板１をスチーム酸化することによって、ｐ型ウエル３の表面およびｎ型ウエル４の表面に酸化シリコン膜からなる清浄なゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は、例えば６ｎｍである。ゲート絶縁膜６は、酸化シリコン膜に代えて酸窒化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との複合絶縁膜などで形成してもよい。
次に、図７に示すように、ゲート絶縁膜６の上部にＰ（リン）をドープしたｎ型の多結晶シリコン膜１４ｎを堆積する。多結晶シリコン膜１４ｎは、例えばモノシラン（ＳｉＨ4）とホスフィン（ＰＨ3）とをソースガスに用いたＣＶＤ法で堆積（成膜温度＝約６３０℃）し、その膜厚は７０ｎｍ程度とする。多結晶シリコン膜１４ｎは、電気抵抗を低減するために、Ｐ濃度を１．０×１０19cm3以上とする。
また、上記多結晶シリコン膜１４ｎに代えて、Ｇｅ（ゲルマニウム）を５％から最大で５０％前後含んだシリコン膜で構成することもできる。シリコンにＧｅを含ませた場合は、シリコンのバンドギャップが狭くなることや、不純物の固溶限界が高くなることに起因して、上層のＷＮX膜との接触抵抗が低減される利点がある。シリコンにＧｅを含ませるには、シリコン膜にイオン注入でＧｅを導入する方法の外、モノシラン（ＳｉＨ4）とＧｅＨ4とを使ったＣＶＤ法によってＧｅを含んだシリコン膜を堆積する方法がある。
次に、多結晶シリコン膜１４ｎの表面をフッ酸で洗浄した後、図８に示すように、多結晶シリコン膜１４ｎの上部にスパッタリング法で膜厚７ｎｍ程度のＷＮX膜２４と膜厚７０ｎｍ程度のＷ膜２５とを連続して堆積し、続いてＷ膜２５の上部にＣＶＤ法で膜厚１６０ｎｍ程度の窒化シリコン膜８を堆積する。ＷＮX膜２４は、多結晶シリコン膜１４ｎとＷ膜２５との反応を防ぐバリア層として機能する。なお、窒化シリコン膜８を堆積するときは、Ｗ膜２５の表面の酸化を抑制するために、比較的低温（４８０℃前後）で成膜できるプラズマＣＶＤ法を用いてＷ膜２５上に１０ｎｍ程度の薄い窒化シリコン膜を堆積し、次に、約９５０℃、１０秒程度のランプアニールを行って窒化シリコン膜中のガス成分を除去した後、緻密な膜を得るために、低圧ＣＶＤ法（成膜温度＝７８０℃前後）を用いて１５０ｎｍ程度の窒化シリコン膜を堆積するとよい。あるいは、Ｗ膜２５の上部にプラズマＣＶＤ法を用いて酸化シリコン膜を堆積した後、その上部に低圧ＣＶＤ法を用いて窒化シリコン膜８を堆積してもよい。
次に、図９に示すように、窒化シリコン膜８の上部に形成したフォトレジスト膜２６をマスクにして窒化シリコン膜８、Ｗ膜２４、ＷＮX膜２５および多結晶シリコン膜１４ｎを順次ドライエッチングすることにより、メモリアレイのゲート絶縁膜６上にゲート電極７Ａ（ワード線ＷＬ）を形成し、周辺回路部のゲート絶縁膜６上にゲート電極７Ｂ、７Ｃを形成する。図１０に示すように、ゲート電極７Ａ（ワード線ＷＬ）は、アクティブ領域Ｌの長辺と直交する方向に延在するように形成される。ゲート電極７Ａ（ワード線ＷＬ）の線幅（ゲート長）および隣接するゲート電極７Ａ（ワード線ＷＬ）との間隔は、例えば０．１３〜０．１４μｍである。
このように、ゲート電極７Ａ（ワード線ＷＬ）、ゲート電極７Ｂ、７Ｃを構成する導電材料の一部を低抵抗の金属（Ｗ）で構成したポリメタル構造とすることにより、シート抵抗が２Ω／□程度あるいはそれ以下まで低減され、ゲート遅延が抑制されるため、高速で動作するＤＲＡＭを実現することができる。
なお、ゲート電極７Ａ（ワード線ＷＬ）、７Ｂ、７Ｃを形成するための上記ドライエッチング工程では、図１１に示すように、ゲート電極７Ａ（ワード線ＷＬ）、７Ｂ、７Ｃの周辺の基板１の表面にゲート絶縁膜６を薄く（例えば３ｎｍ程度）残しておくことが望ましい。このドライエッチングでゲート絶縁膜６の下層の基板１が露出すると、ゲート電極材料の一部であるＷを含んだコンタミネーション（汚染物）が後の熱処理工程で基板１の表面に直接付着し、通常の洗浄処理では除去され難いＷシリサイドのような反応生成物が生じる虞れがある。
次に、基板１をドライエッチング装置からアッシング装置に搬送し、図１２に示すように、Ｏ2プラズマを用いたアッシングによってフォトレジスト膜２６を除去する。
基板１をドライエッチング装置からアッシング装置に搬送すると、その過程で基板１の表面が大気に曝される。また、Ｏ2プラズマを用いたアッシングによってフォトレジスト膜２６を除去すると、基板１の表面がＯ2プラズマ雰囲気に曝される。そのため、上記のアッシングが完了すると、図１３に示すように、ゲート電極７Ａ、７Ｂ、７Ｃの側壁に露出したＷ膜２５の表面には、所望しない酸化物（ＷＯX）２７が形成される。この酸化物２７は、その後の熱処理工程において昇華し、熱処理室の内壁などに付着した後、基板１の表面に再付着して汚染物となり、素子の特性劣化（ＤＲＡＭの場合には、リフレッシュ不良など）を引き起こす。
前述したように、ゲート電極７Ａ、７Ｂ、７Ｃを形成するためのドライエッチング工程では、ゲート電極７Ａ、７Ｂ、７Ｃの側壁下部や周辺領域のゲート絶縁膜６もある程度削られ、形成当初よりも膜厚が薄くなる（図１３参照）ため、そのままではゲート耐圧が低下するなどの不具合が生じる。そこで、薄くなったゲート絶縁膜６を補填・再生するために、以下のような方法で再酸化処理を行う。
図１４は、ゲート絶縁膜６の再酸化処理に用いるバッチ式縦型酸化炉の一例を示す概略図である。この縦型酸化炉１５０は、石英管で構成されたチャンバ１５１を備えており、その周囲にはウエハ（基板）１を加熱するヒータ１５２が設置されている。チャンバ１５１の内部には、複数枚のウエハ１を水平に保持する石英ボート１５３が設置されている。また、チャンバ１５１の底部には、水蒸気／水素混合ガスとパージガスとを導入するガス導入管１５４と、これらのガスを排出する排気管１５５とが接続されている。ガス導入管１５４の他端には、図１５、図１６に示すようなガス生成装置１４０が接続されている。
図１５は、上記バッチ式縦型酸化炉１５０に接続された触媒方式の水蒸気／水素混合ガス生成装置を示す概略図、図１６は、このガス生成装置の配管系統図である。ガス生成装置１４０は、耐熱耐食性合金で構成された反応器１４１を備えており、その内部にはＰｔ（プラチナ）、Ｎｉ（ニッケル）あるいはＰｄ（パラジウム）などの触媒金属からなるコイル１４２とこのコイル１４２を加熱するヒータ１４３とが設置されている。反応器１４１には、水素および酸素からなるプロセスガスと、窒素などの不活性ガスからなるパージガスとがガス貯留槽１４４ａ、１４４ｂ、１４４ｃから配管１４５を通じて導入される。また、ガス貯留槽１４４ａ、１４４ｂ、１４４ｃと配管１４５の間には、ガスの量を調節するマスフローコントローラ１４６ａ、１４６ｂ、１４６ｃと、ガスの流路を開閉する開閉バルブ１４７ａ、１４７ｂ、１４７ｃとが設置され、反応器１４１内に導入されるガスの量および成分比がこれらによって精密に制御される。
上記反応器１４１内に導入されたプロセスガス（水素および酸素）は、３５０〜４５０℃程度に加熱されたコイル１４２に接触して励起され、水素分子からは水素ラジカルが生成し（Ｈ2→２Ｈ*）、酸素分子からは酸素ラジカルが生成する（Ｏ2→２Ｏ*）。これら２種のラジカルは化学的に極めて活性であるために、速やかに反応して水を生成する（２Ｈ*＋Ｏ*→Ｈ2Ｏ）。そこで、水（水蒸気）が生成するモル比（水素：酸素＝２：１）よりも過剰の水素を含んだプロセスガスを反応器１４１内に導入することにより、水蒸気／水素混合ガスを得ることができる。この混合ガスは、図１６に示す希釈ライン１４８から供給される水素と混合されて所望の水分濃度を有する水蒸気／水素混合ガスに調整された後、前記ガス導入管１５４を通って縦型酸化炉１５０のチャンバ１５１に導入される。
上記のような触媒方式のガス生成装置１４０は、水の生成に関与する水素と酸素の量およびそれらの比率を高精度に制御できるので、チャンバ１５１に導入される水蒸気／水素混合ガス中の水蒸気濃度をｐｐｍオーダの極低濃度から数１０％程度の高濃度まで広範囲に、かつ高精度に制御することができる。また、反応器１４１にプロセスガスを導入すると瞬時に水が生成されるので、所望する水蒸気濃度の水蒸気／水素混合ガスがリアルタイムで得られる。またこれにより、異物の混入も最小限に抑えられるので、チャンバ１５１内にクリーンな水蒸気／水素混合ガスを導入することができる。なお、反応器１４１内の触媒金属は、水素および酸素をラジカル化できるものであれば前述した金属に限定されない。また、触媒金属はコイル状に加工して使用する他、例えば中空の管あるいは細かい繊維フィルタなどに加工し、その内部にプロセスガスを通してもよい。
図１７は、水蒸気／水素混合ガスを使った酸化還元反応の平衡蒸気圧比（ＰH2O／ＰH2）の温度依存性を示すグラフであり、図中の曲線（ａ）〜（ｅ）は、それぞれＷ、Ｍｏ、Ｔａ（タンタル）、Ｓｉ、Ｔｉ（チタン）の平衡蒸気圧比を示している。図示のように、縦型酸化炉１５０のチャンバ１５１に導入する水蒸気／水素混合ガスの水蒸気／水素分圧比を曲線（ａ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、ゲート電極７Ａ、７Ｂ、７Ｃを構成するＷ膜２５およびＷＮX膜２４を酸化することなしに、シリコンからなる基板１を選択的に酸化することができる。また図示のように、金属（Ｗ、Ｍｏ、Ｔａ、Ｔｉ）もシリコンも、水蒸気／水素混合ガス中の水蒸気濃度が高くなるにつれて酸化速度が大きくなる。従って、チャンバ１５１に導入する水蒸気／水素混合ガス中の水蒸気濃度を高くすることにより、より短時間の熱処理でシリコンを選択的に酸化することができる。なお、ゲート電極７Ａ、７Ｂ、７Ｃの金属部分をＭｏ（モリブデン）で構成した場合は、水蒸気／水素分圧比を曲線（ｂ）と曲線（ｄ）とに挟まれた領域の範囲内に設定することにより、Ｍｏ膜を酸化することなしにシリコンのみを選択的に酸化することができる。
次に、図１８を参照しながら、前記バッチ式縦型酸化炉１５０を使った再酸化プロセスシーケンスの一例を説明する。
まず、パージガス（窒素）が充填されたチャンバ１５１内に、複数枚のウエハ１を保持した石英ボート１５３をロードする。石英ボート１５３のロードに要する時間は、１０分程度である。このとき、チャンバ１５１内のパージガス（窒素）は、ウエハ１の昇温時間を短縮するためにあらかじめ予熱しておく。但し、高温ではゲート電極７Ａ、７Ｂ、７Ｃの側壁に形成された酸化物２７が昇華し易いため、予熱温度の上限は５００℃未満とすべきである。
次に、ガス導入管１５４を通じてチャンバ１５１内に１０分間程度水素ガスを導入し、チャンバ１５１内のガス置換を行うことにより、チャンバ１５１内をＷの酸化物２７が還元される雰囲気にする。そして、チャンバ１５１内に水素ガスを供給し続けながら、約３０分〜４０分かけてウエハ１を６００℃以上の温度、例えば８００℃まで昇温する。チャンバ１５１内に水素ガスのみを導入するには、反応器１４１の手前で酸素の供給を遮断し、水素のみを供給すればよい。
このように、ゲート電極７Ａ、７Ｂ、７Ｃの側壁の酸化物２７が還元される条件下でウエハ１を昇温することにより、酸化物２７の大部分が還元されてＷとなるため、チャンバ１５１内で昇華する酸化物２７の量を極めて低いレベルに保つことができる。これにより、ゲート絶縁膜６の再酸化処理工程における基板１の汚染を極めて低いレベルに保つことができるので、ＤＲＡＭの信頼性、製造歩留まりが向上する。
次に、ガス生成装置１４０の反応器１４１に酸素と過剰の水素とを導入し、触媒作用によって酸素と水素とから生成した水が分圧比で１０％程度含まれる水蒸気／水素混合ガスをチャンバ１５１に導入する。そして、チャンバ１５１内の水蒸気／水素混合ガスの温度を８００℃、気圧を常圧、または大気圧の１０％程度から５０％程度の減圧領域である準常圧減圧領域(Subatmospheric region)に保ち、２５分〜３０分かけてウエハ１の表面を酸化処理する。なお、酸化炉の種類によっては、さらに低い減圧領域で酸化処理を行うものもあるが、酸化処理時の圧力が低いと、ゲート電極７Ａ、７Ｂ、７Ｃの側壁に残った酸化物２７が昇華し易くなる。従って、酸化処理時の圧力は、最低でも１３００Ｐａ程度以上とすることが望ましい。
上記のような酸化処理を行うことにより、図１９に示すように、ゲート電極７Ａ、７Ｂ、７Ｃの周辺部の基板１が再酸化されるため、前述したドライエッチング工程で薄くなったゲート絶縁膜６の膜厚が初期の膜厚（６ｎｍ）と同程度になる。また、この酸化処理は、チャンバ１５１に導入する水蒸気／水素混合ガスの水蒸気／水素分圧比を、前記図１７に示した曲線（ａ）と曲線（ｄ）とに挟まれた領域の範囲内に設定して行うため、ゲート電極７Ａ、７Ｂ、７Ｃを構成するＷ膜２５およびＷＮX膜２４が酸化されることはない。
次に、反応器１４１の手前で酸素の供給を遮断することによって、チャンバ１５１内に水素のみを供給しながら、約３０分〜４０分かけてウエハ１を５００℃未満の温度、例えば４００℃まで降温する。続いて、水素ガスの供給を止め、チャンバ１５１内に１０分間程度窒素ガスを導入してガス置換を行った後、石英ボート１５３をチャンバ１５１からアンロードする。なお、チャンバ１５１内を水素ガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合には、ゲート電極７Ａ、７Ｂ、７Ｃの側壁のＷ膜２５や還元されずに残った酸化物２７が昇華する虞れがある。従って、水素ガスから窒素ガスへの置換は、ウエハ１の温度が３００℃〜２００℃程度まで降温してから行う方がよい。また、上記酸化処理に要する時間に対する要求が比較的厳しくない場合は、ウエハ１の温度が１００℃程度、より好ましくは７０℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、Ｗ膜２５の酸化を抑制できることはいうまでもない。
上記したゲート絶縁膜６の再酸化処理は、ＲＴＡ(Rapid Thermal Annealing)方式を採用した枚葉式酸化炉を使って行うこともできる。図２０（ａ）は、再酸化処理に用いる枚葉式酸化炉の一例を示す概略図、図２０（ｂ）は、図２０（ａ）のＢ−Ｂ’線に沿った断面図である。
この枚葉式酸化炉１００は、多重壁石英管で構成されたチャンバ１０１を備えており、その下部にはウエハ１を加熱するハロゲンランプ１０７が設置されている。チャンバ１０１の内部には、ハロゲンランプ１０７から供給される熱をウエハ１の全面に均等に分散させる円盤状の均熱リング１０３が収容され、その上部にウエハ１を水平に保持するサセプタ１０４が載置されている。均熱リング１０３は、石英あるいはＳｉＣ（シリコンカーバイド）などの耐熱材料で構成され、チャンバ１０１の壁面から延びる支持アーム１０５によって支持されている。均熱リング１０３の近傍には、サセプタ１０４に保持されたウエハ１の温度を測定する熱電対１０６が設置されている。
チャンバ１０１の壁面の一部には、チャンバ１０１内に水蒸気／水素混合ガスとパージガスとを導入するためのガス導入管１０８の一端が接続されている。このガス導入管１０８の他端には、前記図１５、図１６に示した触媒方式のガス生成装置１４０が接続されている。ガス導入管１０８の近傍には、多数の貫通孔１０９を備えた隔壁１１０が設けられており、チャンバ１０１内に導入されたガスは、この隔壁１１０の貫通孔１０９を通過してチャンバ１０１内に均等に行き渡る。チャンバ１０１の壁面の他の一部には、チャンバ１０１内に導入された上記ガスを排出するための排気管１１１の一端が接続されている。
上記枚葉式酸化炉１００をを使った再酸化プロセスは、ウエハ１を一枚ずつ酸化処理する点を除けば、前記バッチ式縦型酸化炉１５０を使った再酸化プロセスとほぼ同様である。但し、ランプ加熱(Lamp heating)によるウエハ１の昇降温は極めて短時間（通常、数秒程度）で行われるため、ウエハ１のロード／アンロードは、室温で行われる。
上記のような枚葉式酸化炉１００を使った再酸化プロセスの一例を説明すると、まず、あらかじめ室温のパージガス（窒素）が充填されたチャンバ１０１を開放し、ゲート電極７Ａ、７Ｂ、７Ｃの加工が終わったウエハ１をサセプタ１０４の上にロードする。次に、チャンバ１０１を閉鎖して水素ガスを導入し、チャンバ１０１内を水素ガス雰囲気とした後、この雰囲気を保ちながら約５秒かけてウエハ１を６００℃以上の温度、例えば９５０℃まで昇温する。
次に、ガス生成装置１４０の反応器１４１に酸素と過剰の水素とを導入し、触媒作用によって生成した水が分圧比で１０％程度含まれた水蒸気／水素混合ガスをチャンバ１０１に導入する。そして、ハロゲンランプ１０７を点灯し、チャンバ１０１内の水蒸気／水素混合ガスの温度を９５０℃に保ちながら、約３分かけてウエハ１の表面を酸化処理する。
次に、ハロゲンランプ１０７を消灯すると共に、水蒸気／水素混合ガスの供給を止め、チャンバ１０１内を再び水素雰囲気にした後、この雰囲気を保ちながら約１０秒かけてウエハ１を５００℃未満の温度、例えば４００℃まで降温する。次に、水素ガスの供給を止め、チャンバ１０１内に窒素ガスを導入してガス置換を行った後、チャンバ１０１内の温度が室温程度まで下がったらウエハ１をアンロードする。この場合も、水素ガスから窒素ガスへの置換は、ウエハ１の温度が３００℃〜２００℃程度まで降温してから行う方がよい。また、上記酸化処理に要する時間に対する要求が比較的厳しくない場合は、ウエハ１の温度が１００℃程度、より好ましくは７０℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、Ｗ膜２５の酸化を抑制できることはいうまでもない。
上記のような再酸化処理を行うことにより、バッチ式縦型酸化炉１５０を使った再酸化処理と同様、ゲート電極７Ａ、７Ｂ、７Ｃを構成するＷ膜２５およびＷＮX膜２４を酸化することなしに、ゲート絶縁膜６を厚膜化することができる。また、ゲート電極７Ａ、７Ｂ、７Ｃの側壁の酸化物２７が還元される条件下でウエハ１を昇降温することにより、チャンバ１５１内で昇華する酸化物２７の量を極めて低レベルに保つことができるので、ゲート絶縁膜６の再酸化処理工程における基板１の汚染を極めて低いレベルに保つことができる。本発明者らの実験によれば、バッチ式縦型酸化炉１５０を使った場合でも、枚葉式酸化炉１００を使った場合でも、所望する温度までの昇温とその後の降温とを還元性の水素雰囲気中で行うことにより、窒素雰囲気中で昇降温を行う場合に比べて、基板１の表面に付着する酸化物２７の量が２桁から３桁程度少なくなることが確認された。
なお、上述した再酸化プロセスでは、水素雰囲気中でウエハ１の昇降温を行ったが、Ｗの酸化物を還元することのできる他のガス、例えばアンモニア（ＮＨ3）、ＣＯ、Ｎ2Ｏなどのガス雰囲気中で行ってもよい。但し、これらのガスを使用する場合は、酸化炉の配管系統などを増設する必要がある。また、パージガスとして、窒素の外、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、キセノン（Ｘｅ）などの希ガスを使用することもできる。
上述した再酸化プロセスでは、水蒸気／水素混合ガスを使ってウエハ１の酸化を行ったが、Ｗ膜やＭｏ膜を酸化することなくシリコンを酸化することのできる他のガス、例えば酸素（Ｏ2）、ＮＯ、ＣＯ、ＣＯ2などの酸化性ガスや、これらの酸化性ガスと水蒸気／水素混合ガスとを混合したガスを使ってもよい。但し、ＣＯやＣＯ2は、熱処理中にＷやＭｏと反応してカーバイドなどの異物を生成する可能性があるので、この点に留意して使用する必要がある。
上記の再酸化プロセスによれば、基板１表面の酸化物汚染が極めて低いレベルに保たれるので、所望する温度までの昇温とその後の降温とを窒素雰囲気中で行う場合に比べて、基板１の表面に付着する酸化物２７の量を２桁から３桁程度少なくすることができた。
しかしながら、上記の再酸化プロセスでウエハ１の昇降温を還元性雰囲気で行っても、再酸化プロセス中に僅かな酸化物汚染が付着することがある。この場合は、次の工程である不純物のイオン注入時に酸化物汚染がゲート絶縁膜６中にノックオンされ、素子の電気特性を劣化させる虞れがある。
そこで、次のイオン注入工程に移る前に基板（ウエハ）１の表面をウェット洗浄し、酸化物汚染のレベルをさらに低減することが有効である。但し、ここでの洗浄は、ゲート電極７Ａ、７Ｂ、７Ｃの側壁に露出したＷ膜２５が酸化されない条件で行う必要がある。特に、前記再酸化プロセスで還元雰囲気に曝されたＷ膜２５は、その表面が通常のＷ膜よりも活性になっており、かつ酸化物２７の還元によって表面積が大きくなっているので、再酸化プロセス前のＷ膜２５よりも酸化され易い。
従って、この洗浄工程においても、酸化性溶液を用いることは避けなければならない。すなわち、還元性溶液で洗浄し、さらにゲート電極７Ａ、７Ｂ、７Ｃの側壁に露出したＷ膜２５の表面に存在するＷ酸化物も同時に除去できることが望ましい。この条件を実現するため、本発明者らは、図２１に示したタングステン−水系の酸化還元電位とｐＨ状態図（この状態図は、Emil A. Knee, Chilkunda Raghunath, Srini Raghavan and Joong S. Jeon: Electrochmistry of Chemical Vapor Deposited Tungsten Films with Relevance to Chemical Mechnical Polishing, J. Electrochem. Soc., Vol. 143, No. 12 , pp. 4095-4100, December, 1996に記載されている）において、Ｗ存在領域とＷＯ4の負イオン存在領域の境界近傍の性質を持つ水を用いることが望ましいことを見出した。
実験の結果、このような水を用いることにより、Ｗ膜の表面に存在するＷ酸化物（ＷＯX）がＷＯ4の負イオンとして水に溶出し、その後、Ｗ膜の表面は、ほとんど酸化されなかった。また、このような望ましい効果が得られるのは、ｐＨ６．５以上、１２未満の範囲、より好ましくはｐＨ７以上、１０．５未満の範囲にあるほぼ中性または弱アルカリ性の純水または薬液を使用した場合であった。その他、超純水による洗浄のみでも酸化物汚染を３桁程度除去することができた。また、この超純水に水素ガスを約０．２ｍｇ／ｌ〜約２ｍｇ／ｌ程度添加した水素含有水で洗浄した場合は、純水を使用した場合に比べて酸化物汚染の除去率を１．５倍程度高めることができた。
酸化物汚染の溶出効率を高めるために、上記した超純水や水素含有水にアンモニアを加えて弱アルカリ性にした水溶液を使用してもよい。実験の結果、水に０．２ミリモルから１２０ミリモルのアンモニアを添加することにより、ｐＨを１１．５、酸化還元ポテンシャルを５８０ｍＶから８７０ｍＶの還元ポテンシャルにすることができ、これによって、Ｗ膜を酸化することなく表面に形成されていたＷ酸化物を水の中に溶出させて除去することができた。この結果は、ゲート電極周辺の酸化シリコン膜上に付着したＷＯXを溶出して除去できることを示している。これにより、次の熱処理工程でのＷ酸化物昇華量を低減でき、ＬＳＩの汚染を抑止することができる。
上記した水または薬液は、Ｗ膜を容易に酸化する過酸化水素を実質的に含まないものを使用することが好ましい。また、微量の過酸化水素を含んだものであっても、濃度３０重量％の過酸化水素を１００％とした場合に、過酸化水素が体積比で０．３％以上は含まれていないものを使用すべきである。
また、上記した水または薬液を使ったウエハ１の洗浄時には、超音波などの機械的振動を加えることで汚染の除去効率をより一層高めることができる。また、除去された汚染が再付着するのを防ぐためには、静水状態でなく流水状態で洗浄を行う方がよい。流水洗浄を行った場合には、水−ＳｉＯ2界面にできる電気２重層と、流動水の界面動電位（ツェータ（ζ）ポテンシャル）とによる付着ＷＯXの除去効果によって、汚染低減効果が増加すると考えられる。
前述したように、再酸化プロセスで還元雰囲気に曝されたＷ膜は、通常のＷ膜よりも酸化され易いため、上記の洗浄は、再酸化処理後、速やかに行うべきである。この場合、酸化炉と洗浄装置とを直結するなど、搬送中の大気との接触による酸化を防ぐ対策も有効である。
図２２は、Ｗ膜表面に形成された自然酸化膜の水洗による除去効果を全反射蛍光Ｘ線で測定した結果を示すグラフである。Ｗ膜は、室温で形成したものと、５００℃で形成したものとを使用した。５００℃で形成したＷ膜は、室温で形成したＷ膜に比べて膜の結晶性が高いため、自然酸化膜が形成されにくいという特徴がある。また、いずれの場合も、水温が室温から上昇するにつれて自然酸化膜が増加するが、約６０℃を超えると、自然酸化膜の増加よりも洗浄力の方が上回るため、除去効果が高くなるという結果が得られた。このことから、洗浄時の水または薬液の温度を室温〜摂氏５０度未満、または摂氏７０度以上、より好ましくは、室温〜摂氏４５度未満、または摂氏７５度以上とすることで自然酸化膜を効率よく除去することができる。
次に、図２３に示すように、ｐ型ウエル３の上部をフォトレジスト膜２８で覆い、ｎ型ウエル４にＢ（ホウ素）をイオン注入する。続いて、フォトレジスト膜２８をアッシングで除去した後、図２４に示すように、ｎ型ウエル４の上部をフォトレジスト膜２９で覆い、ｐ型ウエル３にＡｓ（ヒ素）をイオン注入する。ＢとＡｓのドーズ量は、例えば３×１０13ａｔｏｍｓ／ｃｍ2である。
次に、フォトレジスト膜２９をアッシングで除去した後、基板１の表面に付着したアッシング残渣を除去するために、基板１の表面をウェット洗浄する。このウェット洗浄は、ゲート電極７Ａ、７Ｂ、７Ｃの側壁に露出したＷ膜（２５）が酸化されない条件で行う必要があるため、再酸化プロセス直後の洗浄工程で使用した前記純水または薬液を使用する。
次に、約９５０℃の窒素ガス雰囲気中、ランプアニールで基板１を１０秒程度熱処理し、上記不純物を電気的に活性化することにより、図２５に示すように、ゲート電極７Ａ、７Ｂの両側のｐ型ウエル３にｎ-型半導体領域９を形成し、ゲート電極７Ｃの両側のｎ型ウエル４にｐ-型半導体領域１０を形成する。この後、不純物を活性化するための上記熱処理によってゲート電極７Ａ、７Ｂ、７Ｃの側壁から昇華し、基板１の表面に再付着した極めて微量の酸化物汚染を除去する目的で基板１の表面を洗浄してもよい。この洗浄には、再酸化プロセス直後の洗浄工程で使用した前記純水または薬液を使用することが望ましい。
次に、図２６に示すように、基板１上に膜厚５０ｎｍ程度の窒化シリコン膜１１を堆積する。この窒化シリコン膜１１は、例えばモノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とをソースガスに用いた低圧ＣＶＤ法で堆積する。この窒化シリコン膜１１の成膜フローは、例えば以下の通りである。
まず、あらかじめ窒素が充填された低圧ＣＶＤ装置のチャンバ内にウエハ１をロードする。チャンバ内の予熱温度は、５００℃未満とする。次に、ソースガスの一部であるアンモニアのみをチャンバ内に供給し、チャンバ内をＷの酸化物が還元される雰囲気にする。そして、チャンバ内にアンモニアを供給し続けながら、ウエハ１を６００℃以上の温度、例えば７３０℃〜７８０℃まで昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜１１を堆積する。窒化シリコン膜１１の成膜時間は、１０分程度である。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ１を５００℃未満、例えば４００℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。なお、チャンバ内をアンモニアガス雰囲気から窒素ガス雰囲気に切り換える温度が高い場合は、ゲート電極７Ａ、７Ｂ、７Ｃの側壁のＷ膜２５や、還元されずに残った酸化物２７が昇華する虞れがある。従って、アンモニアガスから窒素ガスへの置換は、ウエハ１の温度が３００℃〜２００℃程度まで降温してから行う方がさらに望ましい。また、上記窒化シリコン膜１１の成膜に要する時間に対する要求が比較的厳しくない場合は、ウエハ１の温度が１００℃程度、より好ましくは７０℃〜室温にまで下がってから、窒素ガス雰囲気への切り換えを行う方が、Ｗ膜２５の酸化を抑制できることはいうまでもない。
上記のような方法で窒化シリコン膜１１を堆積することにより、ゲート電極７Ａ、７Ｂ、７Ｃを構成するＷ膜２５およびＷＮX膜２４を酸化することなしに、高温雰囲気で窒化シリコン膜１１を堆積することができる。また、ゲート電極７Ａ、７Ｂ、７Ｃの側壁の酸化物２７が還元される条件下でウエハ１を昇温するので、チャンバ内で昇華する酸化物２７の量を極めて低レベルに保つことができ、窒化シリコン膜１１の成膜工程における基板１の汚染を極めて低いレベルに保つことができる。
なお、上記した窒化シリコン膜１１の堆積プロセスでは、アンモニア雰囲気中でウエハ１を昇降温したが、Ｗの酸化物を還元することのできる他のガス、例えば水素、ＣＯ、Ｎ2Ｏなどのガス雰囲気中でウエハ１を昇降温してもよい。但し、これらのガスを使用する場合は、ＣＶＤ装置の配管系統などを増設する必要がある。また、パージガスとしてアルゴン（Ａｒ）、ヘリウム（Ｈｅ）、キセノン（Ｘｅ）などの希ガスを使用することもできる。さらに、ソースガスとしてジクロルシラン（ＳｉＨ2Ｃｌ2）とアンモニアとの混合ガスなどを使用することもできる。
以上のようなプロセスにより、基板１の表面のＷ酸化物汚染濃度を検出限界レベルである１×１０10個／ｃｍ2以下にまで低減することができた結果、ＤＲＡＭのリフレッシュ時間が対策前の５０ｍｓから２００ｍｓ以上に改善された。
窒化シリコン膜１１は、低圧ＣＶＤ法に代えてプラズマＣＶＤ法で堆積することもできる。プラズマＣＶＤ法は、低圧ＣＶＤ法よりも低い温度（４００℃〜５００℃）で膜を形成できるという利点があるため、Ｗの酸化物が生成し難い利点があるが、膜の緻密性は、低圧ＣＶＤ法よりも劣る。この場合も、Ｗの酸化物が還元される雰囲気で昇温および降温を行うことにより、窒化シリコン膜１１の成膜工程における基板１の汚染を極めて低いレベルに保つことができる。また、プラズマＣＶＤ法で窒化シリコン膜を堆積する際は、それに先立つ工程でＷ膜２５の表面に形成された酸化物を除去するため、前記アンモニアや水素などを含んだ還元性雰囲気中でプラズマ処理をした後、成膜を行うことが有効である。
以下、窒化シリコン膜１１を堆積した後のプロセスを簡単に説明する。まず、図２７に示すように、メモリアレイの基板１の上部をフォトレジスト膜（図示せず）で覆い、周辺回路部の窒化シリコン膜１１を異方的にエッチングすることによって、周辺回路部のゲート電極７Ｂ、７Ｃの側壁にサイドウォールスペーサ１１ｃを形成する。
次に、周辺回路部のｐ型ウエル３にＡｓまたはＰをイオン注入することによって高不純物濃度のｎ+型半導体領域（ソース、ドレイン）１２を形成し、ｎ型ウエル４にＢをイオン注入することによって高不純物濃度のｐ+型半導体領域（ソース、ドレイン）を形成する。ここまでの工程により、周辺回路部のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
次に、図２８に示すように、ゲート電極７Ａ〜７Ｃの上部にスピンオングラス膜と２層の酸化シリコン膜とによって構成される層間絶縁膜１５を形成した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでｎ-型半導体領域９の上部の窒化シリコン膜１１を除去し、ｎ-型半導体領域９の表面を露出させることによってコンタクトホール１６、１７を形成する。窒化シリコン膜１１のエッチングは、素子分離溝２に埋め込まれた酸化シリコン膜５に対する窒化シリコン膜１１のエッチングレートが大きくなるような条件で行い、素子分離溝５が深く削れないようにする。また、このエッチングは、窒化シリコン膜１１が異方的にエッチングされるような条件で行い、ゲート電極７Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１１を残すようにする。これにより、微細な径を有するコンタクトホール１６、１７がゲート電極７Ａ（ワード線ＷＬ）に対して自己整合(Self-align)で形成される。
次に、図２９に示すように、コンタクトホール１６、１７の内部にプラグ１８を形成する。プラグ１８を形成するには、コンタクトホール１６、１７の内部および層間絶縁膜１５の上部にＰをドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いて層間絶縁膜１５の上部の不要な多結晶シリコン膜をドライエッチングによって除去する。
次に、窒素ガス雰囲気中で基板１を熱処理し、プラグ１８を構成する多結晶シリコン膜中のＰをｎ-型半導体領域９に拡散させることによって、低抵抗のｎ型半導体領域９（ソース、ドレイン）を形成する。ここまでの工程で、メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｔが形成される。
次に、図３０および図３１に示すように、層間絶縁膜１５の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで周辺回路部の酸化シリコン膜１９およびその下層の層間絶縁膜１５をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+型半導体領域１２）の上部にコンタクトホール２１を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１３）の上部にコンタクトホール２２を形成する。また、このとき同時に、メモリアレイの酸化シリコン膜１９をエッチングすることによって、コンタクトホール１６の上部にスルーホール２０を形成する。
次に、図３２に示すように、周辺回路部に形成された上記コンタクトホール２１、２２およびメモリアレイに形成された上記スルーホール２０の内部にプラグ２３を形成する。プラグ２３を形成するには、例えばコンタクトホール２１、２２およびスルーホール２０の内部を含む酸化シリコン膜１９の上部にスパッタリング法およびＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、酸化シリコン膜１９の上部の不要なＷ膜およびＴｉＮ膜化学機械研磨法で除去する。
次に、図３３に示すように、メモリアレイの酸化シリコン膜１９上にビット線ＢＬを形成し、周辺回路部の酸化シリコン膜１９上に配線３０〜３３を形成する。ビット線ＢＬおよび配線３０〜３３は、例えば酸化シリコン膜１９上にスパッタリング法でＷ膜とＷＮX膜とを堆積し、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって形成する。
次に、図３４に示すように、ビット線ＢＬおよび配線３０〜３３の上部にスピンオングラス膜と２層の酸化シリコン膜とによって構成される層間絶縁膜４０を形成し、続いて層間絶縁膜４０およびその下層の酸化シリコン膜１９をドライエッチングしてコンタクトホール１７の上部にスルーホール４３を形成した後、スルーホール４３の内部に多結晶シリコン膜からなるプラグ４４を形成する。プラグ４４を形成するには、スルーホール４３の内部および層間絶縁膜４０の上部にＰをドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いて層間絶縁膜４０の上部の不要な多結晶シリコン膜をドライエッチングによって除去する。
次に、図３５に示すように、層間絶縁膜４０の上部にＣＶＤ法で窒化シリコン膜４５を堆積し、続いて窒化シリコン膜４５の上部にＣＶＤ法で酸化シリコン膜４６を堆積した後、フォトレジスト膜をマスクにしてメモリアレイの酸化シリコン膜４６をドライエッチングし、続いてその下層の窒化シリコン膜４５をドライエッチングすることにより、スルーホール４４の上部に溝４７を形成する。
次に、図３６に示すように、溝４７の内壁に多結晶シリコン膜によって構成される情報蓄積用容量素子Ｃの下部電極４８を形成する。下部電極４８を形成するには、まず溝４７の内部および酸化シリコン膜４６の上部に、Ｐ（リン）をドープしたアモルファスシリコン膜（図示せず）をＣＶＤ法で堆積した後、酸化シリコン膜４６の上部の不要なアモルファスシリコン膜をドライエッチングで除去する。次に、溝４７の内部に残った上記アモルファスシリコン膜の表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン（ＳｉＨ4）を供給し、続いて基板１を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜からなる下部電極４８が形成される。表面が粗面化された多結晶シリコン膜は、その表面積が大きいので、微細化された情報蓄積用容量素子Ｃの蓄積電荷量を増やすことができる。
次に、図３７に示すように、溝４７の内部に形成された下部電極４８上の表面および溝４７の外部の酸化シリコン膜４６の表面に、情報蓄積用容量素子Ｃの容量絶縁膜４９となるＴａ2Ｏ5（酸化タンタル）膜をＣＶＤ法で堆積し、続いて酸素雰囲気中で基板１を熱処理することによって、Ｔａ2Ｏ5膜を改質、結晶化する。続いて、Ｔａ2Ｏ5膜の上部に情報蓄積用容量素子Ｃの上部電極５０となるＴｉＮ膜を堆積し、周辺回路部のＴａ2Ｏ5膜とＴｉＮ膜とをエッチングで除去する。これにより、ＴｉＮ膜からなる上部電極５０、Ｔａ2Ｏ5膜からなる容量絶縁膜４９および多結晶シリコン膜からなる下部電極４８によって構成される情報蓄積用容量素子Ｃが形成される。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｔとこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが完成する。
その後、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５０を堆積し、さらにその上部に図示しない２層程度のＡｌ配線を形成することにより、前記図２、図３に示す本実施形態のＤＲＡＭが完成する。
（実施の形態２）
本実施形態は、ロジック混載ＤＲＡＭに適用したものであり、その製造方法の一例を、図３８〜図４５を用いて工程順に説明する。なお、製造方法を示す各断面図の左側部分はＤＲＡＭのメモリアレイの一部を示し、右側部分はロジック部の一部を示している。
本実施形態は、ロジック混載ＤＲＡＭに適用したものであり、その製造方法の一例を、図３８〜図４５を用いて工程順に説明する。なお、製造方法を示す各断面図の左側部分はＤＲＡＭのメモリアレイの一部を示し、右側部分はロジック部の一部を示している。
まず、図３８に示すように、例えばｐ型の単結晶シリコンからなる基板１を用意し、前記実施の形態１と同様の方法で基板１の主面に素子分離溝２を形成した後、基板１の一部にｐ型ウエル３、他の一部にｎ型ウエル４を形成し、続いて基板１をスチーム酸化することによって、ｐ型ウエル３の表面およびｎ型ウエル４の表面に、膜厚６ｎｍ程度の酸化シリコン膜からなる清浄なゲート絶縁膜６を形成する。ゲート絶縁膜６は、酸化シリコン膜に代えて酸窒化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との複合絶縁膜などで形成してもよい。
次に、図３９に示すように、ゲート絶縁膜６の上部にノンドープのアモルファスシリコン膜１４ａを堆積する。アモルファスシリコン膜１４ａは、例えばモノシラン（ＳｉＨ4）をソースガスに用いたＣＶＤ法で堆積し、その膜厚は７０ｎｍ程度とする。モノシラン（ＳｉＨ4）をソースガスに用いたＣＶＤ法でアモルファスシリコン膜１４ａを形成する場合は、成膜温度を５００℃〜５５０℃の範囲内、例えば５３０℃に設定する。なお、成膜温度を６００℃以上に設定した場合は、前記実施の形態１のように多結晶シリコン膜１４ｎが得られる。また、ジノシラン（Ｓｉ2Ｈ6）をソースガスに用いたＣＶＤ法で堆積する場合も、多結晶シリコン膜が得られる温度よりも低い温度、例えば約５２０℃程度で成膜することによって、アモルファスシリコン膜１４ａが得られる。なお、上記ノンドープのアモルファスシリコン膜１４ａに代えて、Ｇｅ（ゲルマニウム）を最大で５０％前後含んだシリコン膜を使用してもよい。例えばＣＶＤ法で多結晶シリコン膜を堆積し、次に、この多結晶シリコン膜にイオン注入法でＧｅを導入することにより、Ｇｅを含んだアモルファスシリコン膜が得られる。
後述するように、本実施形態のロジック混載ＤＲＡＭは、ロジック部のｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを共に表面チャネル型とするために、ｎチャネル型ＭＩＳＦＥＴのゲート電極の一部である多結晶シリコン膜をｎ型で構成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極の一部である多結晶シリコン膜をｐ型で構成する。この場合、ゲート絶縁膜６の上部にノンドープの多結晶シリコン膜を堆積し、次に、ｐチャネル型ＭＩＳＦＥＴ形成領域の多結晶シリコン膜をｐ型にするためにホウ素（Ｂ）をイオン注入した場合は、ホウ素の一部がチャネリング現象によって多結晶シリコン膜とゲート絶縁膜６とを突き抜け、基板１のチャネル領域に導入されてしまう虞れがある。
従って、本実施形態のように、ｐチャネル型ＭＩＳＦＥＴのゲート電極の一部をｐ型多結晶シリコン膜で構成する場合には、チャネリング現象が生じ難い上記アモルファスシリコン膜１４ａを使用することが望ましい。他方、前記実施の形態１のＤＲＡＭのように、全てのゲート電極（７Ａ、７Ｂ、７Ｃ）のシリコン膜をｎ型導電性のシリコン膜で構成するような場合は、上記したホウ素の突き抜けの問題が生じないので、アモルファスシリコン膜１４ａに代えて多結晶シリコン膜を使用してもよい。
次に、図４０に示すように、ｐ型ウエル３の上部をフォトレジスト膜６０で覆い、ｎ型ウエル４の上部のアモルファスシリコン膜１４ａにＢ（ホウ素）をイオン注入する。Ｂのドーズ量は、例えば２×１０15ａｔｏｍｓ／ｃｍ2、注入エネルギーは、例えば５ｋｅＶとする。続いて、フォトレジスト膜６０をアッシングで除去した後、図４１に示すように、ｎ型ウエル４の上部をフォトレジスト膜６１で覆い、ｐ型ウエル３の上部のアモルファスシリコン膜１４ａにＰ（リン）をイオン注入する。Ｐのドーズ量は、例えば２×１０15ａｔｏｍｓ／ｃｍ2、注入エネルギーは、例えば１０ｋｅＶである。
次に、フォトレジスト膜６１をアッシングで除去し、フッ酸を使って多結晶シリコン膜１４ｎの表面を洗浄した後、約９５０℃の窒素雰囲気中、１分程度のランプアニールを行ってアモルファスシリコン膜１４ａを結晶化すると共に、上記不純物（ＢおよびＰ）を電気的に活性化する。これにより、図４２に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜１４ａがｎ型の多結晶シリコン膜１４ｎとなり、ｐチャネル型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜１４ａがｐ型の多結晶シリコン膜１４ｐとなる。
なお、アモルファスシリコン膜１４ａの上部にＷＮX膜やＷ膜を堆積した後に、アモルファスシリコン膜１４ａを結晶化するための熱処理を行うと、シリコンの結晶化に伴う応力変化によって、ＷＮX膜やＷ膜が剥離する虞れがある。また、アモルファスシリコン膜１４ａ中の不純物（Ｂ、Ｐ）がゲート絶縁膜６との界面まで拡散する前に、ＷＮX膜やＷ膜に取り込まれるため、ゲート絶縁膜６の界面近傍で空乏化が生じ、所望の素子特性が得られなくなる虞れもある。従って、上記の熱処理は、アモルファスシリコン膜１４ａの上部にＷＮX膜やＷ膜を堆積する前に行うことが望ましい。
次に、フッ酸を使って多結晶シリコン膜１４ｎ、１４ｐの表面を洗浄した後、図４３に示すように、多結晶シリコン膜１４ｎ、１４ｐの上部にアモルファスシリコン膜３４ａを堆積する。アモルファスシリコン膜３４ａは、例えばモノシラン（ＳｉＨ4）をソースガスに用いたＣＶＤ法で堆積（成膜温度＝約５３０℃）し、その膜厚は１０ｎｍ程度とする。また、アモルファスシリコン膜３４ａは、形成当初の不純物濃度が１．０×１０17cm3未満の極めて低不純物濃度のアモルファスシリコン、あるいは１．０×１０14cm3未満の実質的にノンドープのアモルファスシリコンで構成する。アモルファスシリコン膜３４ａは、多結晶シリコン膜１４ｎ、１４ｐの表面に生じる極めて薄い自然酸化膜と、次の工程でその上部に堆積するＷＮX膜２４との接触を遮断するために形成する。アモルファスシリコン膜３４ａは、完全なアモルファス状態でなくともよく、例えば極微小のシリコン結晶粒の集合体であってもよい。
次に、フッ酸を使ってアモルファスシリコン膜３４ａの表面を洗浄した後、図４４に示すように、アモルファスシリコン膜３４ａの上部にスパッタリング法でＷＮX膜２４とＷ膜２５とを連続して堆積し、続いてＷ膜２５の上部にＣＶＤ法で窒化シリコン膜８を堆積する。ＷＮX膜２４の膜厚は、５ｎｍから１０ｎｍ程度とする。また、ＷＮX膜２４の上部に堆積するＷ膜２５の膜厚は７０ｎｍ〜８０ｎｍ程度、窒化シリコン膜８の膜厚は１６０ｎｍ程度とする。ＷＮX膜２４の上部には、Ｗ膜２５に代えてＭｏ膜を堆積してもよい。
本実施の形態では、上記ＷＮX膜２４をスパッタリング法で形成する際、素子完成時の窒素元素組成が少なくとも７％から１０％以上、好ましくは１３％以上、より好ましくは１８％以上となるような条件でＷＮX膜２４を形成する。このようなＷＮX膜２４を形成するには、ＷＮX膜２４に高濃度の窒素が含まれるような雰囲気で成膜を行えばよい。すなわちチャンバ内の雰囲気を、アルゴンガスに対する窒素ガスの流量比が１．０以上となるようなガス雰囲気に設定してスパッタリングを行えばよい。具体的には、例えば窒素ガス流量＝５０ｓｃｃｍから８０ｓｃｃｍ、アルゴンガス流量＝２０ｓｃｃｍから３０ｓｃｃｍ、チャンバ内の真空度＝０．５Ｐａ、温度＝２００℃から５００℃の条件で成膜を行う。
また、成膜時のＷＮX膜２４の膜厚は、５ｎｍから１０ｎｍの範囲内とすることが望ましい。成膜時のＷＮX膜２４の膜厚を５ｎｍ以上とすることにより、成膜後の熱処理工程でＷＮX膜２４の一部と下層のシリコン層とが反応しても、素子完成時の残存膜厚が少なくとも１ｎｍ以上となるため、バリア層としての機能が確保される。他方、成膜時のＷＮX膜２４の膜厚が１０ｎｍを超えると、ゲート電極の配線抵抗が大きくなり、回路の高速動作にとって不利益がある。
また、ＷＮX膜２４に高濃度の窒素が含まれるような雰囲気で成膜を行った場合でも、成膜後の熱処理工程で過剰の窒素が拡散して離脱するため、素子完成時のＷＮX膜２４は、化学量論的に最も安定したＷ2Ｎが主体となる。但し、ＷＮX膜２４の一部は熱処理の過程で下層のシリコン層と反応するため、素子完成時のＷＮX膜２４は、Ｗ2Ｎとそれ以外のＷＮX、場合によってはさらにＷＳｉＮを含んだ混晶となる。
次に、図４５に示すように、窒化シリコン膜８の上部に形成したフォトレジスト膜６２をマスクにして窒化シリコン膜８、Ｗ膜２４、ＷＮX膜２５、アモルファスシリコン膜３４ａおよび多結晶シリコン膜１４ｎ、１４ｐを順次ドライエッチングすることにより、メモリアレイのゲート絶縁膜６上にゲート電極７Ａ（ワード線ＷＬ）を形成し、ロジック部のゲート絶縁膜６上にゲート電極７Ｄ、７Ｅを形成する。
その後、前記実施の形態１で説明した方法でメモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｔを形成し、ロジック部にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成する。この場合も、ゲート絶縁膜６の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態１と同様の方法で行うことにより、Ｗの酸化物による基板１の汚染を極めて低いレベルに保つことができる。
図４６は、ゲート電極７Ａ、７Ｄ、７Ｅの一部を構成するＷＮX膜２４を形成する際の窒素流量とＷＮX膜２４の結晶構造との関係を、ＷＮX膜２４の成膜直後と９５０℃の窒素ガス中で１分間熱処理を行った後とでＸ線回折測定により調べた結果を示すグラフである。図示のように、ＷＮX膜２４を形成する際の窒素流量を１０ｓｃｃｍとした場合は、高温熱処理の過程でＷＮX膜２４中の窒素が放出されてＷ膜となってしまうため、ＷＮX膜２４のバリア層としての機能が失われてしまう。
図４７は、アルゴンガスの流量を一定（４０ｓｃｃｍ）に保ち、窒素ガス流量を変えて成膜したＷＮX膜を種々の温度で熱処理した時の膜応力を測定したグラフであり、（ａ）は基板温度４００℃で成膜した場合、（ｂ）は基板温度２００℃で成膜した場合を示している。図示のように、ＷＮX膜を形成する際の窒素流量が少ない場合は、その後の熱処理によって窒素が放出され、膜が収縮するために、膜応力が増加することが判る。
図４８は、窒素ガスとアルゴンガスの流量比を変えて成膜したＷＮX膜を含むゲート電極の耐圧、およびＷＮX膜／多結晶シリコン膜界面の接触抵抗の関係を調べた結果を示している。図示のように、窒素ガスの流量比が少ない条件で成膜したＷＮX膜の場合、ゲート電極の耐圧が低下し、ＷＮX膜／多結晶シリコン膜界面の接触抵抗が増加する。
このように、ＷＮX膜２４に高濃度の窒素が含まれるような雰囲気で成膜を行う本実施の形態によれば、熱処理工程後においてもＷＮX膜中にＮが残存しているため、ＷＮX膜２４のバリア層としての機能が失われることはない。また、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの間にアモルファスシリコン膜３４ａを介在させることにより、多結晶シリコン膜１４ｎ、１４ｐの表面に生じた極めて薄い自然酸化膜とＷＮX膜２４との接触による高抵抗層の形成を抑制することができる。なお、熱処理工程を経たアモルファスシリコン膜３４ａは、下層の多結晶シリコン膜１４ｎ、１４ｐよりも平均結晶粒径が小さい多結晶膜となる。
以上のようなプロセスにより、ゲート電極７Ａ、７Ｄ、７Ｅを構成するＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの界面の接触抵抗を、対策前の５ｋΩ／μｍ2〜１０ｋΩ／μｍ2から１ｋΩ／μｍ2に低減することができた。
また、ゲート絶縁膜６の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態１と同様の方法で行うことにより、Ｗの酸化物による基板１の汚染を極めて低いレベルに保つことができた結果、ＤＲＡＭのリフレッシュ時間を顕著に改善することができた。
（実施の形態３）
前記実施の形態２では、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの間にアモルファスシリコン膜３４ａを介在させることによって、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの接触抵抗を低減したが、本実施の形態では、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの間に薄い膜厚のＷ膜６２を介在させることによって、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの接触抵抗を低減する。
前記実施の形態２では、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの間にアモルファスシリコン膜３４ａを介在させることによって、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの接触抵抗を低減したが、本実施の形態では、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの間に薄い膜厚のＷ膜６２を介在させることによって、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの接触抵抗を低減する。
このプロセスを説明すると、まず図４９に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート絶縁膜６上にｎ型の多結晶シリコン膜１４ｎを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート絶縁膜６上にｐ型の多結晶シリコン膜１４ｐを形成する。ここまでの工程は、前記実施の形態２の図３８から図４２に示した工程と同じである。
次に、フッ酸を使って多結晶シリコン膜１４ｎ、１４ｐの表面を洗浄した後、図５０に示すように、多結晶シリコン膜１４ｎ、１４ｐの上部にＷ膜６５を堆積する。Ｗ膜６５は、例えばスパッタリング法で堆積し、その膜厚は５ｎｍ程度とする。
次に、図５１に示すように、Ｗ膜６５の上部に前記実施の形態２と同じ方法でＷＮX膜２４、Ｗ膜２５および窒化シリコン膜８を順次堆積する。ＷＮX膜２４の膜厚は５ｎｍから１０ｎｍ程度、Ｗ膜２５の膜厚は７０ｎｍ〜８０ｎｍ程度、窒化シリコン膜８の膜厚は１６０ｎｍ程度とする。ＷＮX膜２４の上部には、Ｗ膜２５に代えてＭｏ膜を堆積してもよい。また、ＷＮX膜２４は、前記実施の形態２と同様、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも７％から１０％以上、好ましくは１３％以上、より好ましくは１８％以上となるようにする。その後の工程は、前記実施の形態２と同じである。
このように、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの間にＷ膜６２を介在させることにより、その後の熱処理の過程でＷ膜６２と多結晶シリコン膜１４ｎ、１４ｐとが反応し、Ｗシリサイド（ＷＳｉX）を主体とする導電層が形成される。これにより、多結晶シリコン膜１４ｎ、１４ｐの表面に生じた自然酸化膜とＷＮX膜２４との接触による高抵抗層の形成が抑制されるので、前記実施の形態２とほぼ同様の効果を得ることができる。
以上のようなプロセスにより、ゲート電極７Ａ、７Ｄ、７Ｅを構成するＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの界面の接触抵抗を、対策前の５ｋΩ／μｍ2〜１０ｋΩ／μｍ2から１ｋΩ／μｍ2に低減することができた。
また、ゲート絶縁膜６の再酸化処理、洗浄処理、窒化シリコン膜の堆積などを前記実施の形態１と同様の方法で行うことにより、Ｗの酸化物による基板１の汚染を極めて低いレベルに保つことができた結果、ＤＲＡＭのリフレッシュ時間を顕著に改善することができた。
なお、本実施形態では、ＷＮX膜２４と多結晶シリコン膜１４ｎ、１４ｐとの間にＷ膜６２を介在させ、その後の熱処理の過程でＷ膜６２と多結晶シリコン膜１４ｎ、１４ｐとを反応させてＷシリサイドを主体とする導電層が形成したが、多結晶シリコン膜１４ｎ、１４ｐの上部に薄いＷシリサイド膜を形成し、その上部にＷＮX膜２４とＷ膜２５とを堆積してもよい。これにより、ＷＮX膜２４中の窒素が多結晶シリコン膜１４ｎ、１４ｐとの界面に拡散して高抵抗の窒化シリコン層を形成する不具合を防止することができる。また、熱処理の過程でＷ膜６２と多結晶シリコン膜１４ｎ、１４ｐとを反応させてＷシリサイド層を形成する場合は、反応が局所的に生じ、ゲート耐圧が低下することがあるが、始めからＷシリサイド膜を堆積した場合は、このような局所的反応が生じにくい。このＷシリサイド膜の膜厚は、５ｎｍから２０ｎｍ程度でよい。また、ＷＳｉXのＸは、２．０〜２．７程度がよい。
（実施の形態４）
本実施形態は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで回路を構成するＣＭＯＳロジックＬＳＩに適用したものであり、その製造方法の一例を、図５２〜図５６を用いて工程順に説明する。
本実施形態は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで回路を構成するＣＭＯＳロジックＬＳＩに適用したものであり、その製造方法の一例を、図５２〜図５６を用いて工程順に説明する。
まず、図５２に示すように、例えばｐ型の単結晶シリコンからなる基板１を用意し、前記実施の形態１と同様の方法で基板１の主面に素子分離溝２、ｐ型ウエル３、ｎ型ウエル４およびゲート絶縁膜６を順次形成する。
次に、図５３に示すように、ゲート絶縁膜６の上部に１．０×１０19cm3以上の濃度のＰ（リン）をドープした低抵抗のｎ型多結晶シリコン膜１４ｎを堆積し、フッ酸を使って多結晶シリコン膜１４ｎの表面を洗浄した後、多結晶シリコン膜１４ｎの上部にスパッタリング法で膜厚５ｎｍから１０ｎｍ程度のＷＮX膜２４を堆積する。
前記実施の形態２と同様、ＷＮX膜２４は、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも７％から１０％以上、好ましくは１３％以上、より好ましくは１８％以上となるようにする。また、ＷＮX膜２４は、素子完成時の残存膜厚が少なくとも１ｎｍ以上となるような膜厚で堆積する。
また、前記実施の形態３と同様、多結晶シリコン膜１４ｎの表面に生じた自然酸化膜とＷＮX膜２４との接触による高抵抗層の形成を抑制する目的で、ＷＮX膜２４と多結晶シリコン膜１４ｎとの間にＷ膜６２を形成してもよい。
次に、図５４に示すように、基板１の主面にＰ（リン）をイオン注入する。このイオン注入は、ＰがＷＮX膜２４を貫通し、多結晶シリコン膜１４ｎの表面から１０ｎｍ以下の領域に達するようなエネルギーで行う。例えばＷＮX膜２４の膜厚が３ｎｍ〜１５ｎｍ程度の場合、Ｐの打ち込みエネルギーは、２ｋｅＶ〜１０ｋｅＶとする。
また、このイオン注入は、多結晶シリコン膜１４ｎの表面領域のＰ濃度が５×１０19atoms/cm3以上となるようなドーズ量で行う。また、このイオン注入を行った後、約９５０℃の窒素雰囲気中、１分程度のランプアニールを行い、多結晶シリコン膜１４ｎ中の不純物（Ｐ）を電気的に活性化してもよい。なお、多結晶シリコン膜１４ｎ中の不純物（Ｐ）は、後の熱処理工程で電気的に活性化されるので、ここでの熱処理は省略してもよい。
上記のイオン注入は、多結晶シリコン膜１４ｎを堆積した後、ＷＮX膜２４を堆積する前に行ってもよい。また、ＷＮX膜２４と多結晶シリコン膜１４ｎとの間にＷ膜６２を形成する場合は、Ｗ膜を形成した後にこのイオン注入を行い、その後、Ｗ膜の上部にＷＮX膜２４を堆積してもよい。
次に、図５５に示すように、ＷＮX膜２４の上部にスパッタリング法で膜厚７０ｎｍ程度のＷ膜２５を堆積した後、Ｗ膜２５の上部にＣＶＤ法で膜厚１６０ｎｍ程度の窒化シリコン膜８を堆積する。なお、ＷＮX膜２４の上部には、Ｗ膜２５に代えてＭｏ膜を堆積してもよい。また、Ｗ膜２５を堆積した後、基板１の主面にもう一度イオン注入を行い、Ｗ膜２５およびＷＮX膜２４を通じて多結晶シリコン膜１４ｎにＰをドープすることによって、多結晶シリコン膜１４ｎの表面領域をさらに低抵抗化してもよい。
次に、図５６に示すように、窒化シリコン膜８の上部に形成したフォトレジスト膜６３をマスクにして窒化シリコン膜８、Ｗ膜２４、ＷＮX膜２５および多結晶シリコン膜１４ｎを順次ドライエッチングすることにより、ｐ型ウエル３上にｎチャネル型ＭＩＳＦＥＴのゲート電極７Ｆを形成し、ｎ型ウエル４上にｐチャネル型ＭＩＳＦＥＴのゲート電極７Ｇを形成する。
その後、Ｗの酸化物による基板１の汚染を極めて低いレベルに保つため、上記ドライエッチングで削られたゲート絶縁膜６の再酸化処理、その後の洗浄処理および窒化シリコン膜の堆積などを前記実施の形態１と同様の方法で行う。
本実施の形態では、ゲート電極７Ｆ、７Ｇのそれぞれの一部である多結晶シリコン膜をｎ型で構成したが、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを共に表面チャネル型とするために、ｎチャネル型ＭＩＳＦＥＴのゲート電極７Ｆの一部である多結晶シリコン膜をｎ型で構成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極７Ｇの一部である多結晶シリコン膜をｐ型で構成してもよい。この場合は、前記実施の形態２と同様、ゲート絶縁膜６上にノンドープのアモルファスシリコン膜を堆積し、続いてフォトレジスト膜をマスクにしたイオン注入で、ｎチャネル型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜にＰを導入し、ｐチャネル型ＭＩＳＦＥＴ形成領域のアモルファスシリコン膜にＢを導入することにより、チャネリング現象によるＢの突き抜けを防ぐことができる。
（実施の形態５）
前記実施の形態４では、不純物のイオン注入法によって多結晶シリコン膜１４ｎの表面領域を低抵抗化したが、次のような方法で多結晶シリコン膜１４ｎの表面領域を低抵抗化することもできる。
前記実施の形態４では、不純物のイオン注入法によって多結晶シリコン膜１４ｎの表面領域を低抵抗化したが、次のような方法で多結晶シリコン膜１４ｎの表面領域を低抵抗化することもできる。
まず、図５７に示すように、例えばｐ型の単結晶シリコンからなる基板１の主面に素子分離溝２、ｐ型ウエル３、ｎ型ウエル４およびゲート絶縁膜６を順次形成し、続いてゲート絶縁膜６の上部に１．０×１０19cm3以上の濃度のＰ（リン）をドープした低抵抗のｎ型多結晶シリコン膜１４ｎを堆積する。ここまでの工程は、前記実施の形態４と同じである。
次に、図５８に示すように、多結晶シリコン膜１４ｎの上部に５．０×１０19cm3以上の濃度のＰをドープした低抵抗のｎ型多結晶シリコン膜６４をＣＶＤ法で堆積した後、基板１を熱処理し、ｎ型多結晶シリコン膜６４中のＰを多結晶シリコン膜１４ｎの表面から１０ｎｍ以下の表面領域に拡散させ、この表面領域のＰ濃度を５×１０19atoms/cm3以上とする。なお、この熱拡散処理を行った後、約９５０℃の窒素雰囲気中、１分程度のランプアニールを行い、多結晶シリコン膜１４ｎ中のＰを電気的に活性化してもよいが、多結晶シリコン膜１４ｎ中のＰは、後の熱処理工程で電気的に活性化されるので、この熱処理は省略してもよい。
次に、図５９に示すように、ｎ型多結晶シリコン膜６４をドライエッチングで除去した後、基板１の表面に露出した多結晶シリコン膜１４ｎの表面をフッ酸で洗浄する。
次に、図６０に示すように、多結晶シリコン膜１４ｎの上部にスパッタリング法で膜厚５ｎｍから１０ｎｍ程度のＷＮX膜２４を堆積する。前記実施の形態４と同様、ＷＮX膜２４は、高濃度の窒素が含まれるような雰囲気で成膜を行い、素子完成時の窒素元素組成が少なくとも７％から１０％以上、好ましくは１３％以上、より好ましくは１８％以上となるようにする。また、ＷＮX膜２４は、素子完成時の残存膜厚が少なくとも１ｎｍ以上となるような膜厚で堆積する。
また、前記実施の形態３と同様、多結晶シリコン膜１４ｎの表面に生じた自然酸化膜とＷＮX膜２４との接触による高抵抗層の形成を抑制する目的で、ＷＮX膜２４と多結晶シリコン膜１４ｎとの間にＷ膜を形成してもよい。
その後、図６１に示すように、ＷＮX膜２４の上部にスパッタリング法で膜厚７０ｎｍ程度のＷ膜２５を堆積した後、Ｗ膜２５の上部にＣＶＤ法で膜厚１６０ｎｍ程度の窒化シリコン膜８を堆積する。
次に、図６２に示すように、窒化シリコン膜８の上部に形成したフォトレジスト膜６３をマスクにして窒化シリコン膜８、Ｗ膜２４、ＷＮX膜２５および多結晶シリコン膜１４ｎを順次ドライエッチングすることにより、ｐ型ウエル３上にｎチャネル型ＭＩＳＦＥＴのゲート電極７Ｆを形成し、ｎ型ウエル４上にｐチャネル型ＭＩＳＦＥＴのゲート電極７Ｇを形成する。
その後、Ｗの酸化物による基板１の汚染を極めて低いレベルに保つため、上記ドライエッチングで削られたゲート絶縁膜６の再酸化処理、その後の洗浄処理および窒化シリコン膜の堆積などを前記実施の形態１と同様の方法で行う。
本実施の形態では、多結晶シリコン膜１４ｎの上部に堆積した多結晶シリコン膜６４中のＰを熱拡散させ、多結晶シリコン膜１４ｎの表面領域を低抵抗化したが、例えば多結晶シリコン膜１４ｎの表面領域にイオン注入法でＰを導入し、次に、多結晶シリコン膜１４ｎの上部に酸化シリコン膜などの絶縁膜を形成して熱処理を行い、多結晶シリコン膜１４ｎの表面領域に導入された前記Ｐを絶縁膜との界面近傍に偏析させた後、絶縁膜を除去することによって、多結晶シリコン膜１４ｎの表面領域を低抵抗化してもよい。絶縁膜は、例えば多結晶シリコン膜１４ｎの表面を熱酸化して形成した酸化シリコン膜、あるいは多結晶シリコン膜１４ｎ上にＣＶＤ法で堆積した酸化シリコン膜などで構成するが、これに限定されるものではない。
（実施の形態６）
本実施形態は、フラッシュメモリに適用したものであり、その製造方法の一例を、図６３〜図７６を用いて工程順に説明する。
本実施形態は、フラッシュメモリに適用したものであり、その製造方法の一例を、図６３〜図７６を用いて工程順に説明する。
まず、図６３に示すように、前記実施の形態１と同様の方法で基板１の主面に素子分離溝２、ｐ型ウエル３、ゲート絶縁膜６を形成した後、図６４および図６５に示すように、基板１上にＣＶＤ法で膜厚７０ｎｍ〜１００ｎｍ程度のｎ型多結晶シリコン膜６６ｎを堆積する。多結晶シリコン膜６６ｎには、その堆積工程中にｎ型不純物、例えばリン（Ｐ）をドープする。あるいは、ノンドープの多結晶シリコン膜を堆積した後にイオン注入法でｎ型不純物をドープしてもよい。多結晶シリコン膜６６ｎは、メモリセルを構成するＭＩＳＦＥＴのフローティングゲート電極として使用される。
次に、図６６および図６７に示すように、フォトレジスト膜をマスクにして多結晶シリコン膜６６ｎをドライエッチングすることにより、アクティブ領域Ｌの上部に、その延在方向に沿って延在する長い帯状の平面パターンを有する多結晶シリコン膜６６ｎを形成する。
次に、図６８および図６９に示すように、多結晶シリコン膜６６ｎが形成された基板１上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなるＯＮＯ膜６７を形成する。ＯＮＯ膜６７は、メモリセルを構成するＭＩＳＦＥＴの第２ゲート絶縁膜として使用され、例えば基板１上にＣＶＤ法で膜厚５ｎｍの酸化シリコン膜、膜厚７ｎｍの窒化シリコン膜および膜厚４ｎｍの酸化シリコン膜を順次堆積することによって形成する。
次に、図７０および図７１に示すように、ＯＮＯ膜６７の上部にＰ（リン）をドープしたｎ型多結晶シリコン膜１４ｎ、ＷＮX膜２４、Ｗ膜２５および窒化シリコン膜８を順次堆積する。多結晶シリコン膜１４ｎ、Ｗ膜２５および窒化シリコン膜８は、前記実施の形態１と同じ方法で堆積する。また、ＷＮX膜２４は、多結晶シリコン膜１４ｎとの接触抵抗を低減するため、前記実施の形態２と同様の方法で堆積する。すなわち、ＷＮX膜２４は、素子完成時の窒素元素組成が少なくとも７％から１０％以上、好ましくは１３％以上、より好ましくは１８％以上となるような条件で形成する。また、素子完成時の残存膜厚を少なくとも１ｎｍ以上とするため、成膜時のＷＮX膜２４の膜厚は、５ｎｍから１０ｎｍの範囲内とすることが望ましい。また、ＷＮX膜２４と多結晶シリコン膜１４ｎとの接触抵抗を低減するために、前記実施の形態３、４または５で説明したプロセスを採用してもよい。
多結晶シリコン膜１４ｎは、メモリセルを構成するＭＩＳＦＥＴのコントロールゲート電極およびワード線ＷＬとして使用される。また、窒化シリコン膜８は、コントロールゲート電極の上部を保護する絶縁膜として使用される。多結晶シリコン膜１４ｎは、Ｇｅ（ゲルマニウム）を最大で５０％前後含んだシリコン膜で構成することもできる。
次に、図７２に示すように、窒化シリコン膜８の上部に形成したフォトレジスト膜（図示せず）をマスクにして窒化シリコン膜８、Ｗ膜２４、ＷＮX膜２５、多結晶シリコン膜１４ｎ、ＯＮＯ膜６７および多結晶シリコン膜６６ｎを順次ドライエッチングすることにより、多結晶シリコン６６ｎからなるフローティングゲート電極６８と、Ｗ膜２４、ＷＮX膜２５および多結晶シリコン膜１４ｎからなるポリメタル構造のコントロールゲート電極６９（ワード線ＷＬ）を形成する。
次に、図７３に示すように、ＭＩＳＦＥＴのソースおよびドレインを構成するｎ型半導体領域７０を形成する。ｎ型半導体領域７０は、ｐ型ウエル３にｎ型不純物（例えばヒ素（Ａｓ））をイオン注入した後、基板１を約９００℃で熱処理し、上記ｎ型不純物をｐ型ウエル３内に拡散させることによって形成する。
ここまでの工程で、ゲート電極（フローティングゲート電極６８およびコントロールゲート電極６９）のスペース領域のゲート絶縁膜６には、ゲート電極の加工工程や不純物のイオン注入工程で生じたダメージが生じている。このダメージは、フローティングゲート電極６８に注入された電子がフローティングゲート電極６８の端部から基板１にリークするパスとなるなど、ゲート絶縁膜６の品質を劣化させるため、十分に除去しておく必要がある。
そこで、フッ酸を使ってゲート絶縁膜６をエッチングした後、薄くなったゲート絶縁膜６を補填・再生するための再酸化処理を行う。この再酸化処理を前記実施の形態１と同様の方法で行うことにより、Ｗ膜２５およびＷＮX膜２４の酸化を防ぎ、かつ基板１表面の酸化物汚染を極めて低いレベルに保つことができる。この再酸化処理により、図７４に示すように、ゲート電極（フローティングゲート電極６８およびコントロールゲート電極６９）のスペース領域すなわちｎ型半導体領域（ソース、ドレイン）７０の表面と、フローティングゲート電極６８の側壁下端部とにゲート絶縁膜６が再形成される。
次に、基板１の表面を洗浄した後、図７５に示すように、基板１上に低圧ＣＶＤ法で窒化シリコン膜１１を堆積する。この洗浄処理および窒化シリコン膜１１の堆積を前記実施の形態１と同様の方法で行うことにより、Ｗの酸化物による基板１の汚染を極めて低いレベルに保つことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、ＤＲＡＭ、ＤＲＡＭ混載ロジックＬＳＩ、ＣＭＯＳロジックＬＳＩ、フラッシュメモリに適用した場合について説明したが、これらのＬＳＩに限定されるものではなく、ポリメタル(Polymetal)構造の導電膜でゲート電極を形成したＭＩＳＦＥＴを有するＬＳＩに広く適用することができる。
また、本願に記載した発明は、その本質がポリシリコン層と深く結びついているため、ポリシリコン層が必須である場合を除き、ポリシリコン層のない非ポリシリコンメタルゲート電極にも適用できることはいうまでもない。
本発明は、本発明は、例えばポリメタルゲートを有する集積回路装置の製造等に利用することができる。
１ 半導体基板（ウエハ）
１Ａ 半導体チップ
２ 素子分離溝
３ ｐ型ウエル
４ ｎ型ウエル
５ 酸化シリコン膜
６ ゲート絶縁膜
７Ａ〜７Ｇ ゲート電極
８ 窒化シリコン膜
９ ｎ型半導体領域（ソース、ドレイン）
１０ ｐ-型半導体領域
１１ 窒化シリコン膜
１１ｃ サイドウォールスペーサ
１２ ｎ+型半導体領域（ソース、ドレイン）
１３ ｐ+型半導体領域（ソース、ドレイン）
１４ａ アモルファスシリコン膜
１４ｎ、１４ｐ 多結晶シリコン膜
１５ 層間絶縁膜
１６、１７ コンタクトホール
１８ プラグ
１９ 酸化シリコン膜
２０ スルーホール
２１、２２ コンタクトホール
２３ プラグ
２４ ＷＮＸ膜
２５ Ｗ膜
２６ フォトレジスト膜
２７ 酸化物（ＷＯＸ）
２８、２９ フォトレジスト膜
３０〜３３ 配線
３４ａ アモルファスシリコン膜
４０ 層間絶縁膜
４１ 多結晶シリコン膜
４２ サイドウォールスペーサ
４３ スルーホール
４４ プラグ
４５ 窒化シリコン膜
４６ 酸化シリコン膜
４７ 溝
４８ 下部電極
４９ 容量絶縁膜
５０ 上部電極
５１ 酸化シリコン膜
６０〜６３ フォトレジスト膜
６４ ｎ型多結晶シリコン膜
６５ Ｗ膜
６６ｎ 多結晶シリコン膜
６７ ＯＮＯ膜
６８ フローティングゲート電極
６９ コントロールゲート電極
７０ ｎ型半導体領域（ソース、ドレイン）
１００ 枚葉式酸化炉
１０１ チャンバ
１０３ 均熱リング
１０４ サセプタ
１０５ 支持アーム
１０６ 熱電対
１０７ ハロゲンランプ
１０８ ガス導入管
１０９ 貫通孔
１１０ 隔壁
１１１ 排気管
１４０ ガス生成装置
１４１ 反応器
１４２ コイル
１４３ ヒータ
１４４ａ、１４４ｂ、１４４ｃ ガス貯留槽
１４５ 配管
１４６ａ、１４６ｂ、１４６ｃ マスフローコントローラ
１４７ａ、１４７ｂ、１４７ｃ 開閉バルブ
１４８ 希釈ライン
１５０ バッチ式縦型酸化炉
１５１ チャンバ
１５２ ヒータ
１５３ 石英ボート
１５４ ガス導入管
１５５ 排気管
ＢＬ ビット線
ＢＰ ボンディングパッド
Ｃ 情報蓄積用容量素子
Ｌ アクティブ領域
ＭＡＲＹ メモリアレイ
ＰＣ 周辺回路部
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｔ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線
１Ａ 半導体チップ
２ 素子分離溝
３ ｐ型ウエル
４ ｎ型ウエル
５ 酸化シリコン膜
６ ゲート絶縁膜
７Ａ〜７Ｇ ゲート電極
８ 窒化シリコン膜
９ ｎ型半導体領域（ソース、ドレイン）
１０ ｐ-型半導体領域
１１ 窒化シリコン膜
１１ｃ サイドウォールスペーサ
１２ ｎ+型半導体領域（ソース、ドレイン）
１３ ｐ+型半導体領域（ソース、ドレイン）
１４ａ アモルファスシリコン膜
１４ｎ、１４ｐ 多結晶シリコン膜
１５ 層間絶縁膜
１６、１７ コンタクトホール
１８ プラグ
１９ 酸化シリコン膜
２０ スルーホール
２１、２２ コンタクトホール
２３ プラグ
２４ ＷＮＸ膜
２５ Ｗ膜
２６ フォトレジスト膜
２７ 酸化物（ＷＯＸ）
２８、２９ フォトレジスト膜
３０〜３３ 配線
３４ａ アモルファスシリコン膜
４０ 層間絶縁膜
４１ 多結晶シリコン膜
４２ サイドウォールスペーサ
４３ スルーホール
４４ プラグ
４５ 窒化シリコン膜
４６ 酸化シリコン膜
４７ 溝
４８ 下部電極
４９ 容量絶縁膜
５０ 上部電極
５１ 酸化シリコン膜
６０〜６３ フォトレジスト膜
６４ ｎ型多結晶シリコン膜
６５ Ｗ膜
６６ｎ 多結晶シリコン膜
６７ ＯＮＯ膜
６８ フローティングゲート電極
６９ コントロールゲート電極
７０ ｎ型半導体領域（ソース、ドレイン）
１００ 枚葉式酸化炉
１０１ チャンバ
１０３ 均熱リング
１０４ サセプタ
１０５ 支持アーム
１０６ 熱電対
１０７ ハロゲンランプ
１０８ ガス導入管
１０９ 貫通孔
１１０ 隔壁
１１１ 排気管
１４０ ガス生成装置
１４１ 反応器
１４２ コイル
１４３ ヒータ
１４４ａ、１４４ｂ、１４４ｃ ガス貯留槽
１４５ 配管
１４６ａ、１４６ｂ、１４６ｃ マスフローコントローラ
１４７ａ、１４７ｂ、１４７ｃ 開閉バルブ
１４８ 希釈ライン
１５０ バッチ式縦型酸化炉
１５１ チャンバ
１５２ ヒータ
１５３ 石英ボート
１５４ ガス導入管
１５５ 排気管
ＢＬ ビット線
ＢＰ ボンディングパッド
Ｃ 情報蓄積用容量素子
Ｌ アクティブ領域
ＭＡＲＹ メモリアレイ
ＰＣ 周辺回路部
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｔ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線
Claims (7)
- 以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上に高融点金属膜を含む膜パターンを形成し、前記高融点金属膜の側面を露出する工程；
（ｂ）前記膜パターンが形成された前記ウエハの前記第１の主面を、前記高融点金属の酸化物を還元する条件下で、摂氏６００度以上の第１の温度まで昇温する工程；
（ｃ）前記膜パターンが形成された前記ウエハの前記第１の主面上に、前記第１の温度において、化学気相堆積によって絶縁膜を形成する工程；
（ｄ）前記化学気相堆積によって前記絶縁膜が形成された前記ウエハの前記第１の主面を、前記高融点金属膜の酸化物を還元する条件下で、摂氏５００度未満の第２の温度まで降温し、還元性雰囲気から窒素ガス雰囲気に切り替える工程。 - 前記絶縁膜は、窒化シリコン膜であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
- 前記昇温工程は、アンモニアガスを含むガス雰囲気中で行われることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
- 以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上に高融点金属膜を含む膜パターンを形成し、前記高融点金属膜の側面を露出する工程；
（ｂ）前記膜パターンが形成された前記ウエハの前記第１の主面を、前記高融点金属の酸化物を還元する条件下で、プラズマ処理する工程；
（ｃ）前記プラズマ処理された前記ウエハの前記第１の主面上に、プラズマ化学気相堆積によって絶縁膜を形成する工程。 - 前記絶縁膜は、窒化シリコン膜であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
- 前記プラズマ処理工程は、アンモニアガスを含むガス雰囲気中で行われることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
- 前記プラズマ処理工程は、水素ガスを含むガス雰囲気中で行われることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005104583A JP4142663B2 (ja) | 2001-03-12 | 2005-03-31 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001069514 | 2001-03-12 | ||
| JP2005104583A JP4142663B2 (ja) | 2001-03-12 | 2005-03-31 | 半導体集積回路装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002572641A Division JP4109118B2 (ja) | 2001-03-12 | 2001-10-31 | 半導体集積回路装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008036209A Division JP4607197B2 (ja) | 2001-03-12 | 2008-02-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005294843A true JP2005294843A (ja) | 2005-10-20 |
| JP4142663B2 JP4142663B2 (ja) | 2008-09-03 |
Family
ID=35327360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005104583A Expired - Fee Related JP4142663B2 (ja) | 2001-03-12 | 2005-03-31 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4142663B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141260A (ja) * | 2007-12-10 | 2009-06-25 | Elpida Memory Inc | 半導体装置、及びその製造方法 |
| JP2012253148A (ja) * | 2011-06-01 | 2012-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2005
- 2005-03-31 JP JP2005104583A patent/JP4142663B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141260A (ja) * | 2007-12-10 | 2009-06-25 | Elpida Memory Inc | 半導体装置、及びその製造方法 |
| JP2012253148A (ja) * | 2011-06-01 | 2012-12-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8922018B2 (en) | 2011-06-01 | 2014-12-30 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4142663B2 (ja) | 2008-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4607197B2 (ja) | 半導体集積回路装置の製造方法 | |
| US7632744B2 (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| TW506131B (en) | Manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device made therefrom | |
| US6784116B2 (en) | Fabrication process of a semiconductor integrated circuit device | |
| JP2004200550A (ja) | 半導体装置の製造方法 | |
| JPH11330468A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JP4142664B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP4142663B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2005252284A (ja) | 半導体集積回路装置の製造方法 | |
| JP2005277427A (ja) | 半導体集積回路装置の製造方法 | |
| JP4620654B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2006313920A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080311 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080417 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080520 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080612 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4142663 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140620 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |