CN105453239A - 半导体装置及其制造方法 - Google Patents

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松村三江子
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Abstract

本发明提供一种在例如以SiC功率MOSFET为代表的使用禁带宽度比硅大的半导体材料的半导体装置中，确保与Si功率MOSFET近似的栅绝缘膜的可靠性的技术。为了实现该目的，在SiC功率MOSFET中，栅电极(GE)由与栅绝缘膜(GOX)接触地形成且厚度为200nm以下的多结晶硅膜(PF1)和与该多结晶硅膜(PF1)接触地形成且任意厚度的多结晶硅膜(PF2)构成。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，尤其涉及使用禁带宽度比硅大的半导体材料的半导体装置及适用于其制造技术的有效技术。
背景技术
在作为功率半导体装置之一的功率金属绝缘膜半导体场效应晶体管(MetalOxideSemiconductorFieldEffectTransistor：MOSFET)中，以往使用硅基板(Si基板)的功率MOSFET(以下，记载为Si功率MOSFET)是主流。
但是，使用碳化硅基板(以下，记为SiC基板)的功率MOSFET(以下，记为SiC功率MOSFET)与Si功率MOSFET相比，能高耐压化及低损失化。究其原因，由于碳化硅(SiC)与硅(Si)相比，禁带宽度大，因此，绝缘破坏耐压大，其结果，即使使漂移层薄，也能确保耐压。即，在SiC功率MOSFET中，即使使漂移层薄，也能确保绝缘破坏耐压，并且，因为漂移层薄，因此，能减小SiC功率MOSFET的接通电阻。因此，在省电或考虑环境型的变换器技术领域中，SiC功率MOSFET备受瞩目。
SiC功率MOSFET的基本结构与Si功率MOSTET相同。即，在由SiC构成的基板上形成第一导电型的漂移层，在漂移层内的一部分形成第二导电型的焊接区域。另外，在焊接区域内的一部分形成第一导电型的源区域，在从源区域通过焊接区域与漂移层连接的称为信道的区域的基板表面形成栅绝缘膜，在该栅绝缘膜上形成栅电极。作为晶体管进行动作时，通过控制栅电极的电位，通过栅绝缘膜控制信道表面的电位，控制信道电流、即从源区域通过焊接区域向漂移层流动的电流。
在此，如在专利文献1中所述，一般地，作为SiC功率MOSFET中的栅电极及栅绝缘膜的材料，普遍应用在Si功率MOSFET中已经有实效的多结晶硅(多晶硅)及二氧化硅(氧化硅：SiO2)。
这样，在SiC功率MOSFET中，因为在栅绝缘膜和栅电极中使用在Si功率MOSFET中有实效的材料、即氧化硅和多结晶硅，因此，期望能确保与Si功率MOSFET的情况相同的可靠性。
然而，例如，如在非专利文献1所述，在形成于SiC基板上的氧化硅中，难以实现与在Si基板上形成氧化硅的情况同等水准的可靠性，以高概率产生在比本来的绝缘耐压低的电压产生绝缘破坏的、所谓的脱落损坏破坏(extrinsicbreakdown)。
在形成于SiC基板上的氧化硅中多次产生脱落损坏的理由在于，SiC基板的缺陷比Si基板多。因此，例如如专利文献2、专利文献3所示，兴盛地研究了在缺陷多的SiC基板上形成可靠性高的氧化硅膜的技术。但是，之前在SiC功率MOSFET中，没有实现了与Si功率MOSFET相同的栅绝缘膜的可靠性的报告。
现有技术文献
专利文献
专利文献1：日本特开2009-212366号公报
专利文献2：日本特开2005-101148号公报
专利文献3：日本特开2006-156478号公报
非专利文献
非专利文献1：J.Senzaki,etal,“Evaluationof4H-SiCThermalOxideReliabilityUsingArea-ScalingMethod,”JapanJournalofAppliedPhJ.Senzaki,etal,“Evaluationof4H-SiCThermalOxideReliabilityUsingArea-ScalingMethod,”JapanJournalofAppliedPhysics,vol.48pp.081404-1～4,(2009)
发明内容
发明所要解决的课题
功率MOSFET是用于电源系统的控制的开关元件，在用途的性能方面，要求高可靠性，以免在动作中产生故障。栅绝缘膜的绝缘破坏是在MOSFET中担心的故障模式之一。因此，在作为产品出货前，实施对栅电极施加比动作条件高的电压等的试验，进行只输出经得住试验的良品之类的审查。此时，当审查后的成品率低时，由于产品成本高，因此，要求形成在试验中不会掉落的高品质的栅绝缘膜的技术。尤其在SIC功率MOSFET中，难以实现与Si功率MOSFET等同的栅绝缘膜的可靠性，盛行提高栅绝缘膜的可靠性的研究。
本发明的目的在于提供例如在以SiC功率MOSFET为代表的使用比硅禁带宽度大的半导体材料的半导体装置中，确保与Si功率MOSFET等同的栅绝缘膜的可靠性的技术。
其他课题与新的特征从本说明书的记述及附图变得明确。
用于解决课题的方法
一实施方式的半导体装置具备：(a)第一导电型的基板，其具有第一主面及与上述第一主面相反面的第二主面，由禁带宽度比硅大的半导体材料构成；(b)形成于上述基板的上述第一主面的上述第一导电型的漂移层。并且，具备：(c)上述第二导电型的焊接区域，其距上述漂移层的表面具有第一深度，向上述漂移层内导入与上述第一导电型不同的第二导电型的第一杂质；(d)上述第一导电型的源区域，其距上述漂移层的表面具有第二深度，与上述焊接区域的端部离开地配置于上述焊接区域内，导入上述第一导电型的第二杂质。另外，具备：(e)至少与上述漂移层和上述源区域之间的上述焊接区域接触的栅绝缘膜；(f)与上述栅绝缘膜接触的栅电极；(g)形成于上述基板的上述第二主面侧的上述第一导电型的漏极区域。其中，上述栅电极包括：(f1)损害抑制层，其与上述栅绝缘膜接触，抑制对上述栅绝缘膜的损害；(f2)电阻减小层，其形成于上述损害抑制层，与未设置该电阻减小层的情况相比，有助于减小栅电极电阻。此时，上述损害抑制层由与构成上述漂移层及上述焊接区域的第一材料不同的第二材料构成。
另外，一实施方式的半导体装置的制造方法具备：(a)准备由禁带宽度比硅大的半导体材料构成的第一导电型的基板的工序；(b)在上述基板的第一主面上形成上述第一导电型的漂移层的工序；(c)在上述基板的与上述第一主面相反侧的第二主面上形成上述第一导电型的漏极区域的工序。接着，具备：(d)通过在上述漂移层导入与上述第一导电型不同的第二导电型的第一杂质，在上述漂移层内形成距上述漂移层的表面具有第一深度的上述第二导电型的焊接区域的工序。接着，具备：(e)上述(d)工序后，通过在上述焊接区域内导入上述第一导电型的第二杂质，形成距上述漂移层的表面具有第二深度，并与上述焊接区域的端部离开的上述第一导电型的源区域的工序。另外，具备：(f)上述(e)工序后，形成至少包括与上述漂移层和上述源区域之间的上述焊接区域接触的部分的栅绝缘膜的工序；(g)上述(f)工序后，形成与上述栅绝缘膜接触的栅电极的工序。其中，上述(g)工序包括：(g1)形成损害抑制层的工序，该损害抑制层与上述栅绝缘膜接触，且抑制对上述栅绝缘膜的损害；(g2)形成电阻减小层的工序，该电阻减小层形成在上述损害抑制层上，与未设置该电阻减小层的情况相比，有助于减小栅电极电阻。并且，上述损害抑制层由与构成上述漂移层及上述焊接区域的第一材料不同的第二材料构成。
发明效果
根据一实施方式，例如能够在以SiC功率MOSFET为代表的使用禁带宽度比硅大的半导体材料的半导体装置中，提高栅绝缘膜的可靠性。
附图说明
图1是表示实施方式一的SiC功率MOSFET的结构的剖视图。
图2是表示MOS元件的脱落损坏密度和构成栅电极的多结晶硅膜的膜厚的关系的图表。
图3是表示研究图2的关系时使用的MOS元件的结构的示意图。
图4是表示说明研究图2的关系时定义的“脱落损坏”的测定结果的一例的图表。
图5是表示实施方式一的SiC功率MOSFET的制造工序的剖视图。
图6是表示紧接着图5的SiC功率MOSFET的制造工序的剖视图。
图7是表示紧接着图6的SiC功率MOSFET的制造工序的剖视图。
图8是表示紧接着图7的SiC功率MOSFET的制造工序的剖视图。
图9是表示紧接着图8的SiC功率MOSFET的制造工序的剖视图。
图10是表示紧接着图9的SiC功率MOSFET的制造工序的剖视图。
图11是表示紧接着图10的SiC功率MOSFET的制造工序的剖视图。
图12是表示紧接着图11的SiC功率MOSFET的制造工序的剖视图。
图13是表示紧接着图12的SiC功率MOSFET的制造工序的剖视图。
图14是表示紧接着图13的SiC功率MOSFET的制造工序的剖视图。
图15是表示紧接着图14的SiC功率MOSFET的制造工序的剖视图。
图16是表示实施方式二的SiC功率MOSFET的结构的剖视图。
图17是表示实施方式二的SiC功率MOSFET的制造工序的剖视图。
图18是表示紧接着图17的SiC功率MOSFET的制造工序的剖视图。
图19是表示实施方式三的SiC功率MOSFET的结构的剖视图。
图20是表示实施方式三的SiC功率MOSFET的制造工序的剖视图。
图21是表示紧接着图20的SiC功率MOSFET的制造工序的剖视图。
图22是表示实施方式四的SiC功率MOSFET的结构的剖视图。
图23是表示实施方式四的SiC功率MOSFET的制造工序的剖视图。
图24是表示紧接着图23的SiC功率MOSFET的制造工序的剖视图。
具体实施方式
在以下的实施方式中如果为了方便，则分割为多个部分或实施方式进行说明，但除了特别明示的情况，这些并不是相互之间无关，具有一方为另一方的一部分或全部的变形例、详细、补充说明等关系。
另外，在以下的实施方式中，在言及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况及理论上明确限定为规定的数量的情况等，并未限于该特定的数量，也可以是特定数量以上或以下。
另外，在以下的实施方式中，其构成要素(也包括要素步骤等)除了特别明示的情况及理论上认为明确地必须的情况等，未必是必须的。
同样地，在以下的实施方式中，在言及构成要素的形状、位置关系等时，除了特别明示的情况及认为理论上明显不是的情况等，实质上包括与其形状等近似或类似的情况等。这种情况对于上述数值及范围也相同。
另外，在用于说明实施方式的全图中，原则上对相同的部件标注相同的符号，省略其重复的说明。另外，为了使附图容易明白，即使是俯视图，也存在标注阴影的情况。
另外，在本说明书中，所谓宽禁带宽度半导体材料，为具有比硅的禁带宽度(1.12eV)大的禁带宽度的半导体材料，例如，包括碳化硅(2.20～3.02eV)、氮化镓(3.39eV)、金刚石(5.47eV)等。所谓宽禁带宽度半导体装置，为以这种宽禁带宽度半导体材料为基板的半导体装置。
(实施方式一)
<SiC功率MOSFET的结构>
使用图1说明构成本实施方式一的宽禁带宽度半导体装置的n信道型的SiC功率MOSFET的构造。
图1是本实施方式一的SiC功率MOSFET的主要部分剖视图。如图1所示，在由n+型SiC构成的基板1S的表面(第一主面)上形成由杂质浓度比由n+型SiC构成的基板1S低的碳化硅(SiC)构成的n-型漂移层DRT，其中，该n+型SiC由碳化硅(SiC)构成。该n-型漂移层DRT的厚度例如是5μm～20μm左右。
在n-型漂移层DRT内形成距n-型漂移层DRT的表面具有规定的深度的p型焊接区域(躯干区域)WL。另外，在p型焊接区域WL内形成距n-型漂移层DRT的表面具有规定的深度且与p型焊接区域WL的端部离开的n+型源区域SR。
P型焊接区域WL距漂移层DRT的表面的深度例如是0.5μm～2.0μm左右。另外，n+型源区域SR距漂移层DRT的表面的深度例如是0.1μm～0.4μm左右。
另外，形成有距n-型漂移层DRT的表面具有规定的深度，且在p型焊接区域WL内固定p型焊接区域WL的电位的p++型电位固定层EPF。P++型电位固定层EPF距漂移层DRT的表面的深度例如是0.05μm～0.2μm左右。
另外，以距基板1S的背面(第二主面)具有规定的深度的方式形成n+型漏极区域DR。
另外，“-”及“+”是表示导电型为n型或p型的相对杂质浓度的符号，例如，按照“n-”、“n”、“n+”、“n++”的顺序，表示n型杂质的杂质浓度变高。
n+型SiC基板1S的杂质浓度的优选范围例如是1×1018cm-3～1×1021cm-3，n-型漂移层DRT的杂质浓度的优选范围例如是1×1014cm-3～1×1017cm-3。另外，p++型电位固定层EPF的杂质浓度的优选范围例如是1×1019cm-3～1×1021cm-3，p型焊接区域WL的杂质浓度的优选范围例如是1×1016cm-3～1×1019cm-3。另外，n+型源区域SR的杂质浓度的优选范围例如是1×1017cm-3～1×1021cm-3。
在从源区域SR通过焊接区域WL与漂移层DRT连接的区域的基板1S的表面形成栅绝缘膜GOX，以与该栅绝缘膜GOX接触的方式形成多结晶硅膜(多晶硅膜)PF1。并且，在多结晶硅膜PF1上还形成多结晶硅膜PF2，利用多结晶硅膜PF1和多结晶硅膜PF2形成栅电极GE。这些栅绝缘膜GOX及栅电极GE例如被由氧化硅膜构成的层间绝缘膜IL覆盖。
多结晶硅膜PF1及多结晶硅膜PF2的导电型例如是n+型。另外，多结晶硅膜PF1的膜厚的优选范围例如是200nm以下。
另外，在形成于层间绝缘膜IL的开口部OP的底面，n+型源区域SR的一部分及p++型电位固定层EPF露出，在这些表面形成金属硅化物层SL1。并且，n+型源区域SR的一部分及p++型电位固定层EPF通过金属硅化物层SL1与源电极SE电连接。另外，n+型漏极区域DR通过金属硅化物层SL2与漏电极DE电连接。
在此，对栅电极GE从外部施加栅电位，对源电极SE从外部施加源电位，对漏电极DE从外部施加漏电位。
<本发明人发现的新见解>
接着，关于SiC功率MOSFET，说明本发明人发现的新的见解。
在SiC功率MOSFET中，通过控制施加在栅电极GE上的电压，得到控制在源电极SE和漏电极DE之间流动的电流的开关动作。即，通过对栅电极GE施加临界值电压以上的接通电压，p型焊接区域WL的表面反转，实际效果上产生n型层(也称为反转层)。在该情况下，产生通过形成于p型焊接区域WL的表面的反转层(实际效果为n型层)和n-型漂移层DRT，从源电极SE向形成于由n+型SiC构成的基板1S的背面的漏电极DE泄漏的电流路径。
另一方面，在对栅电极GE施加比临界值电压小的电压的栅断开时，由于p型焊接区域WL不反转，因此，电流不在源电极SE和漏电极DE之间流动。
另外，以在SiC功率MOSFET的断开动作时，逆向电场施加在p型焊接区域WL和n-型漂移层DRT之间的pn接合部的方式设计。此时，通过适当地设定n-型漂移层DRT的杂质浓度，充分确保p型焊接区域WL和n-型漂移层DRT之间的pn接合部的空乏层的宽度，能够在栅断开时确保较高的逆向偏压施加在漏电极DE上时的耐压。在此的耐压能够为，构成基板1S及漂移层DRT的半导体材料的禁带宽度越宽，耐压越高。因此，期望功率装置用途的半导体装置应用以碳化硅为代表的宽禁带宽度半导体材料。
顺便地，在SiC功率MOSFET中，与硅(Si)的场合相比，更多地产生在栅绝缘膜GOX的绝缘破坏不良、所谓的“脱落损坏”。作为其原因，经常指出由碳化硅构成的基板1S与由硅构成的基板相比，缺陷多。
关于这一点，本发明人着眼于与缺陷数不同的观点。即，本发明人着眼于热膨胀系数等物理常数在碳化硅和硅中不同。支持该后者的模式是图2所示的关系。本发明人根据图2所示的评价结果发现，根据栅电极的制造方法，即使在SiC功率MOSFET中，也能将“脱落损坏”减少至与使用由硅构成的基板的情况相近的水平。
下面，详细地叙述图2的评价结果。在图2的评价中，使用只将MOSFET中的栅电极和栅绝缘膜的构造模式化的MOS(MetalOxideSemiconductor)元件、即在图3所示的半导体基板上层叠栅绝缘膜、由多结晶硅膜构成的栅电极而成的评价用元件。
另外，作为“脱落损坏”的定义，在多个MOS元件中，分别进行图4所示的耐压试验、即调整在使栅电极和基板之间的电压从较低侧连续地上升时在MOS元件上产生绝缘破坏的电压的试验，将在比称为真性耐压(真性破坏)的原本的耐压低的电压下被绝缘破坏的情况视为“脱落损坏”。在“脱落损坏密度”的计算中，利用被评价MOS元件总计的栅绝缘膜的面积、即栅绝缘膜和基板的总对置面积除以产生“脱落损坏”的MOS元件的数量，求出每单位面积的值。相对于在碳化硅基板(SiC基板)及硅基板(Si基板)上制成的多结晶硅膜的膜厚不同的MOS元件分别进行这种“脱落损坏密度”的评价后的评价结果如图2所示。
另外，在图2的实验中适用的栅绝缘膜使用通过对基板进行热氧化而形成的氧化硅膜。另外，栅电极由多结晶硅膜形成，该多结晶硅膜通过在利用CVD法(ChemicalVaporDeposition)对掺杂了P(磷)的非结晶硅进行成膜后，实施结晶化退火而形成。形成这些氧化硅膜、多结晶硅膜的工序任一个都普遍在SiC功率MOSFET及Si功率MOSFET中适用。
基于图2所示的实验结果可以看出，当在碳化硅基板上形成MOS元件时，当栅电极的多结晶硅膜的膜厚比200nm大时，“脱落损坏密度”急剧地增加。另一方面，当在硅基板上形成MOS元件时，未发现基于多结晶硅膜的膜厚的“脱落损坏密度”的急剧增加。因此，可以看出，在碳化硅基板上的MOS元件中发现的、在多结晶硅膜的膜厚比200nm大的样式中的“脱落损坏密度”的激增是当在碳化硅基板上形成MOS元件时特有的现象。
作为图2所示的实验结果的原因，被怀疑的是碳化硅和硅的热膨胀率不同。即认为，在碳化硅基板上形成将多结晶硅膜作为栅电极的MOS元件时、或者在形成MOS元件后给予结晶化退火或硅化物退火等热负荷时，在被碳化硅基板和多结晶硅膜夹住的栅绝缘膜即氧化硅膜上产生由两者的热膨胀率不同引起的应力，根据情况，产生成为“脱落损坏”的原因的脆弱部位。另外还认为，由于这种碳化硅和硅的热膨胀率不同，就在栅绝缘膜上产生的应力而言，形成于栅绝缘膜上的多结晶硅膜的膜厚越大，应力越增加。由这种硅和碳化硅的热膨胀率的不同引起的栅绝缘膜中的应力的特性能够说明图2的实验结果。即，在碳化硅基板上的MOS元件的情况下，在栅绝缘膜上产生的应力在栅绝缘膜上的多结晶硅膜的膜厚直到200nm左右，栅绝缘膜的膜质几乎没有变化，但当比200nm大时，会使栅绝缘膜的膜质变化，能够解释为具有增大“脱落损坏密度”的倾向。
另一方面，在硅基板上的MOS元件的情况下，在被夹持在热膨胀率大致相等的多结晶硅膜和硅基板的栅绝缘膜即氧化硅膜上未产生较大的应力，作为其结果，未观察到形成于碳化硅基板上的MOS元件的情况下的那样的、伴随多结晶硅膜的膜厚增大的“脱落损坏密度”的激增。
基于以上的考察，如果为了在SiC功率MOSFET中将“脱落损坏密度”减少为与Si功率MOSFET相同，可以说，使构成栅电极的多结晶硅膜的膜厚比200nm薄是有效的。另外，基于图2所示的实验结果，期望使构成栅电极的多结晶硅膜的膜厚为50nm以上且100nm以下。顺便地，栅电极的多结晶硅膜的薄膜化会增大薄片电阻，使SiC功率MOSFET的应答速度等性能劣化，因此，存在改进的余地。因此，在本实施方式一中，在相对于改进的余地的方面下功夫。下面，对下了该工夫的本实施方式一的特征进行说明。
<实施方式一的特征>
本实施方式一的特征在于栅电极GE的构造。即，如图1所示，在本实施方式一的SiC功率MOSFET中，栅电极GE由与栅绝缘膜GOX接触地形成且厚度为200nm以下的多结晶硅膜PF1和与该多结晶硅膜PF1接触地形成且任意的厚度的多结晶硅膜PF2构成。多结晶硅膜PF2的厚度以实现在SiC功率MOSFET的动作设计中必要的栅电极电阻的方式决定。
另外，在形成这些多结晶硅膜PF1及多结晶硅膜PF2时，首先，以200nm以下的膜厚在多结晶硅的状态下形成多结晶硅膜PF1或在以非结晶状态成膜后利用结晶化退火形成多结晶硅膜。之后，利用以由栅电极电阻的目标设计规定的膜厚且以多结晶硅的状态形成多结晶硅膜PF2或以非结晶状态成膜后利用结晶化退火形成多结晶硅膜的任意方法形成多结晶硅膜PF2。
此时，多结晶硅膜PF1的膜厚是200nm以下，因此，根据图2所示的关系，能够减小由多结晶硅膜PF1引起的在栅绝缘膜GOX上产生的应力。其结果，根据本实施方式一的SiC功率MOSFET，几乎不会使栅绝缘膜GOX的膜质劣化，能够将“脱落损坏密度”抑制为与Si功率MOSFET近似的水平。另一方面，多结晶硅膜PF2未与栅绝缘膜GOX直接接触，因此，多结晶硅膜PF2不会使栅绝缘膜GOX劣化。
这样，在使用了碳化硅的SiC功率MOSFET中，为了既能将“脱落损坏密度”抑制为与Si功率MOSFET相同，又能得到期望的栅电极电阻，形成多层(例如两层)栅电极是重要的。即，在本实施方式一的SiC功率MOSFET中，具有由抑制对栅绝缘膜GOX带来的损害的损害抑制层和与未设置的情况相比有助于减小栅电极电阻的电阻减小层这两层形成栅电极GE这一点上具有特征点。并且，例如如上所述，通过由200nm以下的膜厚的多结晶硅膜PF1形成损害抑制层，由具有由栅电极电阻的设计规定的膜厚的多结晶硅膜PF2形成电阻减小层，能形成作为本实施方式一的特征的栅电极GE。
另外，在本实施方式一中，对n信道型SiC功率MOSFET进行说明，但本实施方式一的技术思想并未限定于此，例如，也能适用于p信道型SiC功率MOSFET。另外，本实施方式一的效果能够不依赖于栅绝缘膜GOX接触的基板1S的导电型，且也不依赖于用于栅电极GE的多结晶硅膜PF1及多结晶硅膜PF2的导电型地得到。
这样，在SiC功率MOSFET中，着眼于通过利用由在栅绝缘膜GOX上直接接触的栅电极GE的材料和在栅绝缘膜GOX下直接接触的基板材料的不同引起的热膨胀率的差而对栅绝缘膜GOX施加较大的应力，致使栅绝缘膜GOX的可靠性下降这一点，本实施方式一的技术思想是在现有技术中不存在的崭新的技术思想。即，在现有技术中，SiC功率MOSFET中的栅绝缘膜GOX的可靠性下降的原因是由在由碳化硅构成的基板上缺陷多引起的，这是常识，但是，本发明人发现栅绝缘膜GOX的可靠性下降是基于以与栅绝缘膜GOX接触的材料的热膨胀率的差引起的应力这一点是有益的技术思想。
并且，为了将该技术思想具体化，在本实施方式一中，例如，在栅绝缘膜GOX上形成抑制对栅绝缘膜GOX的损害的200nm以下的较薄的损害抑制层即多结晶硅膜PF1。在该情况下，由于多结晶硅膜PF1的膜厚较薄，为200nm以下，因此，能抑制对栅绝缘膜GOX带来的应力，由此，能抑制栅绝缘膜GOX的可靠性下降。
但是，在由200nm以下的薄损害抑制层即多结晶硅膜PF1构成栅电极GE的情况下，从提高栅绝缘膜GOX的可靠性的观点来看是期望的，但是，会产生栅电极GE的栅电极电阻变大之类的副作用。
因此，在本实施方式一中，,在损害抑制层上设置作为电阻减小层的多结晶硅膜PF2，使栅电极GE为损害抑制层和电阻减小层的两层结构。由此，根据本实施方式一，损害抑制层的膜厚能够薄，因此，能抑制施加在与损害抑制层直接接触的栅绝缘膜GOX上的应力，其结果，能提高栅绝缘膜GOX的可靠性。另外，根据本实施方式一，由于在损害抑制层上形成电阻减小层，因此，与只由损害抑制层构成栅电极GE的情况相比，能减小栅电极GE的栅电极电阻。
在此，例如，在本实施方式一中，损害抑制层和电阻减小层均由多结晶硅膜形成，但导入构成损害抑制层的多结晶硅膜PF1的导电型杂质的浓度和导入构成电阻抑制层的多结晶硅膜PF2的导电型杂质的浓度可以相同，也可以不同。但是，从提高利用电阻减小层的栅电极电阻的减小效果的观点来看，期望使构成电阻减小层的多结晶硅膜PF2的杂质浓度比构成损害抑制层的多结晶硅膜PF1的杂质浓度大。
另外，即使是由同种类的多结晶硅膜构成损害抑制层和电阻减小层的情况，也如后述那样利用不同工序实施损害抑制层的形成和电阻减小层的形成，因此，难以形成横跨损害抑制层和电阻减小层的结晶粒。因此，可推断出，能够明显地判别损害抑制层和电阻减小层的边界。即，即使是由同种类的多结晶硅膜形成损害抑制层和电阻减小层的情况，也能够明显地区别损害抑制层和电阻减小层。
<SiC功率MOSFET的制造方法>
本实施方式一的SiC功率MOSFET如上述那样构成，下面，参照附图说明其制造方法。
首先，如图5所示，准备由n+型4H-SiC基板构成的基板1S。在基板1S中导入n型杂质。该n型杂质例如是氮(N)，该n型杂质的杂质浓度例如是1×1018cm-3～1×1021cm-3的范围。另外，由n+型SiC基板构成的基板1S具有Si面和C面两面，但基板1S的表面可以是Si面或C面的任一个。
接着，在基板1S的表面(第一主面)上，利用外延成长法形成由碳化硅构成的n-型漂移层DRT。此时，可以代替外延成长法，利用离子注入法形成n-型漂移层DRT。在n-型漂移层DRT中导入比基板1S的杂质浓度低的n型杂质。n-型漂移层DRT的杂质浓度依赖于SiC功率MOSFET的元件规格，例如是1×1014cm-3～1×1017cm-3的范围。另外，n-型漂移层DRT的厚度例如是5μm～20μm。
之后，以距基板1S的背面(第二主面)具有规定的深度的方式在基板1S的背面形成n+型漏极区域DR。n+型漏极区域DR的杂质浓度例如是1×1019cm-3～1×1021cm-3的范围。
接着，如图6所示，在n-型漂移层DRT的表面上形成抗蚀图形RP1。接着，将抗蚀图形RP1作为掩膜，通过在n-型漂移层DRT中离子注入p型杂质、例如铝原子(Al)，在n-型漂移层DRT内形成p型焊接区域WL。P型焊接区域WL距漂移层DRT的表面的深度例如是0.5μm～2.0μm左右。另外，p型焊接区域WL的杂质浓度例如是1×1016cm-3～1×1019cm-3的范围。
接着，如图7所示，除去了抗蚀图形RP1后，在n-型漂移层DRT的表面上形成抗蚀图形RP2。接着，将抗蚀图形RP2作为掩膜，通过在p型焊接区域WL上对n型杂质、例如氮原子(N)或磷原子(P)进行离子注入，在p型焊接区域WL内形成n+型源区域SR。n+型源区域SR距漂移层DRT的表面的深度例如是0.1μm～0.4μm左右。
作为离子注入p型焊接区域WL的n型杂质，示例了氮原子(N)或磷原子(P)，但为了使n+型源区域SR距漂移层DRT的表面的深度浅，只要是形成浅的接合容易的n型杂质即可。例如，可以使用氮分子(N2)、氟化氮(NF)、二氟化氮(NF2)、三氟化氮(NF3)、磷分子(P2)、磷化氢(PH3)、氟化磷(PF)、二氟化磷(PF2)或三氟化磷(PF3)、或上述气体种类的混合气体。另外，n+型源区域SR的杂质浓度例如是1×1017cm-3～1×1021cm-3的范围。
接着，如图8所示，在除去了抗蚀图形RP2后，在n-型漂移层DRT的表面上形成抗蚀图形RP3。在抗蚀图形RP3上，只在接下来的工序中形成p++型电位固定层EPF的区域设有开口区域。并且，通过将抗蚀图形RP3作为掩膜，在p型焊接区域WL上对p型杂质、例如铝原子(Al)进行离子注入，在p型焊接区域WL内形成p++型电位固定层EPF。
P++型电位固定层EPF距漂移层DRT的表面的深度例如是0.05μm～0.2μm左右。p++型电位固定层EPF的杂质浓度例如是1×1019cm-3～1×1021cm-3的范围。
接着，如图9所示，在除去了抗蚀图形RP3后，在n-型漂移层DRT的表面形成栅绝缘膜GOX。栅绝缘膜GOX例如由通过对基板1S进行热氧化而形成的氧化硅膜(SiO2)、或利用热CVD(ChemicalVaporDeposition)法形成的氧化硅膜或氮化硅膜(SiN膜)、氮氧化硅膜(SiON)构成。栅绝缘膜GOX的厚度例如是0.01μm～0.10μm左右。
之后，在栅绝缘膜GOX上形成多结晶硅膜PF1。多结晶硅膜PF1以0.20μm(200nm)以下的膜厚并在多结晶状态下利用CVD法形成、或在非结晶状态下利用CVD法成膜，并将该膜在700～900℃左右的温度下退火并结晶化而形成。多结晶硅膜PF1的导电型例如是n+型。在此，在本实施方式一中，多结晶硅膜PF1的膜厚是200nm以下，因此，能够减小以多结晶硅膜PF1为起因的在栅绝缘膜GOX上产生的应力。其结果，根据本实施方式一，能抑制栅绝缘膜GOX的可靠性下降。
接着，如图10所示，在多结晶硅膜PF1上形成多结晶硅膜PF2。多结晶硅膜PF2的厚度根据作为装置的动作设计的观点决定，例如是0.03μm～0.5μm。多结晶硅膜PF2在多结晶状态下利用CVD法成膜、或在非结晶状态下利用CVD法成膜并将该膜在700～900℃左右的温度下退火并结晶化而形成。另外，多结晶硅膜PF2的导电型例如是n+型。
接着，如图11所示，在多结晶硅膜PF2上形成抗蚀图形RP4。并且，将抗蚀图形PR4作为掩膜，依次利用干蚀刻法加工多结晶硅膜PF2及多结晶硅膜PF1，从而形成由多结晶硅膜PF1和多结晶硅膜PF2的层叠膜构成的栅电极GE。
之后如图12所示，在除去了抗蚀图形RP4后，以覆盖栅绝缘膜GOX及栅电极GE的方式，在n-型漂移层DRT的表面上，例如利用等离子CVD法形成由氧化硅膜构成的层间绝缘膜IL。
接着，如图13所示，在层间绝缘膜IL上形成抗蚀图形RP5。并且，将抗蚀图形RP5作为掩膜，利用干蚀刻方法加工层间绝缘膜IL及栅绝缘膜GOX，形成到达n+型源区域SR的一部分及p++型电位固定层EPF的开口部OP。
接着，如图14所示，在除去了抗蚀图形RP5后，在露出于开口部OP的底面的n+型源区域SR的一部分及p++型电位固定层EPF的各自的表面形成金属硅化物层SL1。
在形成金属硅化物层SL1的工序中，首先省略图示，但在n-型漂移层DRT的表面上，以覆盖层间绝缘膜IL及开口部OP的内部(侧面及底面)的方式，例如利用喷镀法，堆积例如由镍膜(Ni膜)构成的第一金属膜。该第一金属膜的厚度例如是0.05μm左右。之后，通过实施500～900℃的热处理，在开口部OP的底面，使第一金属膜与n-型漂移层DRT反应，例如在露出于开口部OP的底面的n+型源区域SR的一部分及p++型电位固定层EPF的各自的表面形成由镍硅化物层(NiSi层)构成的金属硅化物层SL1。并且，利用湿蚀刻法除去未反应的第一金属膜。湿蚀刻法例如使用过硫酸水。
接着，省略图示，但在基板1S的背面例如利用喷镀法堆积第二金属膜。该第二金属膜的厚度例如是0.1μm左右。
并且，如图15所示，通过实施800～1200℃的热处理，使第二金属膜与基板1S反应，以覆盖形成于基板1S的背面侧的n+型漏极区域DR的方式形成金属硅化物层SL2。之后，以覆盖金属硅化物层SL2的方式，形成漏电极DE。漏电极DE的厚度例如是0.4μm左右。
接着，省略图示，但利用将抗蚀图形作为掩膜的干蚀刻法加工层间绝缘膜IL，形成到达栅电极GE的开口部。
并且，如图1所示，在包括到达形成于n+型源区域SR的一部分及p++型电位固定层EPF的各个的表面上的金属硅化物层SL1的开口部OP及到达栅电极GE的开口部(省略图示)的内部的层间绝缘膜IL上堆积第三金属膜。该第三金属膜例如由钛膜(Ti膜)、氮化钛膜(TiN膜)及铝膜(Al膜)的层叠膜构成。铝膜的厚度期望例如是2.0μm以上。接着，通过加工第三金属膜，形成借助于金属硅化物层SL1与n+型源区域SR的一部分电连接的源电极SE以及与栅电极GE电连接的栅电极用配线(省略图示)。之后，在栅电极GE、源电极SE及漏电极DE上分别电连接外部配线。
这样，根据本实施方式一，在使用了碳化硅的SiC功率MOSFET中，使栅电极GE为两层，即，作为损害抑制层形成200nm以下的多结晶硅膜PF1，作为电阻减小层形成具有由栅电极电阻的设计决定的膜厚的多结晶硅膜PF2，从而能将“脱落损坏密度”抑制为与Si功率MOSFET相同，并能实现由装置动作的观点要求的栅电极电阻。
(实施方式二)
与上述实施方式一不同之处在于代替多结晶硅膜PF2，采用金属硅化物层SL3。
<SiC功率MOSFET的结构>
对构成本实施方式二的宽禁带宽度半导体装置的n信道型SiC功率MOSFET的构造进行说明。图16是本实施方式二的SiC功率MOSFET的主要部分剖视图。
如图16所示，在由碳化硅构成的n+型基板1S的表面及背面，栅电极GE的结构以外与图1所示的上述实施方式一的SiC功率MOSFET的结构相同。
栅电极GE由多结晶硅膜PF1和金属硅化物层SL3构成。图16所示的多结晶硅膜PF1与在上述实施方式一中所述的多结晶硅膜PF1相同，是由200nm以下的膜厚形成的膜，本实施方式二的多结晶硅膜PF1的效果与上述实施方式一的场合相同。即，通过与栅绝缘膜GOX接触地形成200nm以下的膜厚的多结晶硅膜PF1，如图2所示，能将“脱落损坏密度”抑制为与Si功率MOSFET近似的水平。但是，当只由多结晶硅膜PF1构成栅电极GE时，其膜厚具有上限，为200nm，即，在栅电极GE的薄片电阻上存在下限，因此，存在无法将栅电极电阻减少至装置动作的观点所要求的水平。因此，在上述实施方式一中，还在多结晶硅膜PF1上形成用于减小栅电极电阻的多结晶硅膜PF2。相对于此，在本实施方式二中，代替该多结晶硅膜PF2，通过在多结晶硅膜PF1上形成金属硅化物层SL，实现期望的栅电极电阻。
特别地，在本实施方式二中，作为栅电极GE的电阻减小层，使用电阻率比多结晶硅膜PF2小的金属硅化物层SL3，因此，在得到相同的栅电极电阻的情况下，能够使金属硅化物层SL3的膜厚比多结晶硅膜PF2的膜厚薄。这种情况在图16中意味栅电极GE的高度变低，由此，能较低地抑制开口部OP的展玄比。其结果，因为即使缩小栅电极GE间的距离，开口部OP的展玄比也不会变高，因此，能提高加工容易性。这种情况意味着，根据本实施方式二的SiC功率MOSFET，能提高元件密度。因此，根据本实施方式二，能得到与上述实施方式一相同的效果，另外，也能实现半导体装置的小型化。
<SiC功率MOSFET的制造方法>
本实施方式二的SiC功率MOSFET如上述那样构成，下面，参照附图说明其制造方法。
首先，直到图17的工序与在上述实施方式一中使用图5～图9说明的内容相同。即，在直到图17的工序中，如图9所示，200nm以下的膜厚的多结晶硅膜PF1沿基板(晶圆)1S的表面整个面成膜。
接着，如图17所示，在多结晶硅膜PF1的表面上，例如利用喷镀法，堆积例如由镍膜构成的第四金属膜。该第四金属膜的厚度例如是0.05μm。接着，通过实施500～900℃的热处理，在多结晶硅膜PF1上的整个面使第四金属膜与多结晶硅膜PF1反应，形成金属硅化物层SL3。
并且，如图18所示，在金属硅化物层SL3上形成抗蚀图形RP4。之后，将抗蚀图形PR4作为掩膜，通过利用干蚀刻法加工多结晶硅膜PF1及金属硅化物层SL3，形成由多结晶硅膜PF1和金属硅化物层SL3的层叠膜构成的栅电极GE。
以后的工序是与上述实施方式一中的形成层间绝缘膜IL、开口部OP、金属硅化物层SL1、源电极SE、金属硅化物层SL2、漏电极DE的工序相同的工序，即使在本实施方式二中也形成这些构成要素。之后，在栅电极GE、源电极SE及漏电极DE上分别电连接外部配线。
这样根据本实施方式二，在使用了碳化硅的SiC功率MOSFET中，使栅电极GE为两层，即，作为损害抑制层形成200nm以下的膜厚的多结晶硅膜PF1，并且，作为电阻减小层在多结晶硅膜PF1的上面利用硅化物反应形成金属硅化物层SL3。由此，即使在本实施方式二的SiC功率MOSFET中，也能将“脱落损坏密度”抑制为与Si功率MOSFET一致，实现装置动作的观点所要求的栅电极电阻。
(实施方式三)
与上述实施方式一的不同点在于代替多结晶硅膜PF2，采用金属膜MF。
<SiC功率MOSFET的结构>
对构成本实施方式三的宽禁带宽度半导体装置的n信道型SiC功率MOSFET的结构进行说明。图19是本实施方式三的SiC功率MOSFET的主要部分剖视图。
如图19所示，在由碳化硅构成的n+型基板1S的表面及背面中，栅电极GE的结构以外与图1所示的上述实施方式一中的SiC功率MOSFET的结构相同。
栅电极GE由多结晶硅膜PF1和金属膜MF构成。图19所示的多结晶硅膜PF1与在上述实施方式一中所述的多结晶硅膜PF1相同，是由200nm以下的膜厚形成的膜，本实施方式三的多结晶硅膜PF1的效果与上述实施方式一的情况相同。即，通过与栅绝缘膜GOX接触地形成200nm以下的膜厚的多结晶硅膜PF1，如图2所示，能够将“脱落损坏密度”抑制为与Si功率MOSFET近似的水平。但是，当只由多结晶硅膜PF1构成栅电极GE时，其膜厚只能到200nm，具有上限，即，在栅电极GE的薄片电阻上具有下限，因此，存在无法将栅电极电阻减小至装置动作的观点所要求的水平。因此，在上述实施方式一中，还在多结晶硅膜PF1上形成用于减小栅电极电阻的多结晶硅膜PF2。相对于此，在本实施方式三中，代替该多结晶硅膜PF2，通过在多结晶硅膜PF1上形成金属膜MF，实现期望的栅电极电阻。
特别地，即使本实施方式三，由于作为栅电极GE的电阻减小层也使用比多结晶硅膜PF2电阻率小的金属膜MF，因此，在得到相同的栅电极电阻的情况下，能够使金属膜MF的膜厚比多结晶硅膜PF2的膜厚薄。这种情况意味着，在图19中，栅电极GE的高度变低，由此，能较低地抑制开口部OP的展玄比。其结果，因为即使缩小栅电极GE间的距离，开口部OP的展玄比也不会高，因此，能提高加工容易性。这种情况意味着，根据本实施方式三的SiC功率MOSFET，能提高元件密度。因此，根据本实施方式三，能得到与上述实施方式一相同的效果，并且，还能实现半导体装置的小型化。
<SiC功率MOSFET的制造方法>
本实施方式三的SiC功率MOSFET如上述那样构成，下面，参照附图说明其制造方法。
首先，直到图20的工序与在上述实施方式一中使用图5～图9说明的内容相同。即，在直到图20的工序中，如图9所示，200nm以下的膜厚的多结晶硅膜PF1沿基板(晶圆)1S的表面整个面成膜。
接着，如图20所示，在多结晶硅膜PF1的表面上，例如利用喷镀法，堆积例如由铝膜构成的第五金属膜。该第四金属膜的厚度例如是0.05μm～0.2μm左右。
并且，如图21所示，在金属膜MF上形成抗蚀图形RP4。之后，将抗蚀图形PR4作为掩膜，通过利用干蚀刻法加工多结晶硅膜PF1及金属膜MF，形成由多结晶硅膜PF1和金属膜MF的层叠膜构成的栅电极GE。
以后的工序是与上述实施方式一中的形成层间绝缘膜IL、开口部OP、金属硅化物层SL1、源电极SE、金属硅化物层SL2、漏电极DE的工序相同的工序，即使在本实施方式三中也形成这些构成要素。之后，在栅电极GE、源电极SE及漏电极DE上分别电连接外部配线。
这样根据本实施方式三，在使用了碳化硅的SiC功率MOSFET中，使栅电极GE为两层，即，作为损害抑制层形成200nm以下的膜厚的多结晶硅膜PF1，并且，作为电阻减小层形成金属膜MF。由此，即使在本实施方式三的SiC功率MOSFET中，也能将“脱落损坏密度”抑制为与Si功率MOSFET一致，且实现装置动作的观点所要求的栅电极电阻。
(实施方式四)
与上述实施方式一的不同点在于代替多结晶硅膜PF2，采用金属硅化物层SL3与金属膜MF的层叠膜。
<SiC功率MOSFET的结构>
对构成本实施方式四的宽禁带宽度半导体装置的n信道型SiC功率MOSFET的结构进行说明。图22是本实施方式四的SiC功率MOSFET的主要部分剖视图。
如图22所示，在由碳化硅构成的n+型基板1S的表面及背面中，栅电极GE的结构以外与图1所示的上述实施方式一中的SiC功率MOSFET的结构相同。
栅电极GE由多结晶硅膜PF1、金属硅化物层SL3及金属膜MF构成。图22所示的多结晶硅膜PF1与在上述实施方式一中所述的多结晶硅膜PF1相同，是由200nm以下的膜厚形成的膜，本实施方式四的多结晶硅膜PF1的效果与上述实施方式一的情况相同。即，通过与栅绝缘膜GOX接触地形成200nm以下的膜厚的多结晶硅膜PF1，如图2所示，能够将“脱落损坏密度”抑制为与Si功率MOSFET近似的水平。但是，当只由多结晶硅膜PF1构成栅电极GE时，其膜厚只能到200nm，具有上限，即，在栅电极GE的薄片电阻上具有下限，因此，存在无法将栅电极电阻减小至装置动作的观点所要求的水平。因此，在上述实施方式一中，还在多结晶硅膜PF1上形成用于减小栅电极电阻的多结晶硅膜PF2。相对于此，在本实施方式四中，代替该多结晶硅膜PF2，通过在多结晶硅膜PF1上形成金属硅化物层SL3与金属膜MF，实现期望的栅电极电阻。
<SiC功率MOSFET的制造方法>
本实施方式四的SiC功率MOSFET如上述那样构成，下面，参照附图说明其制造方法。
首先，直到图23的工序与在上述实施方式一中使用图5～图9说明的内容相同。即，在直到图23的工序中，如图9所示，200nm以下的膜厚的多结晶硅膜PF1沿基板(晶圆)1S的表面整个面成膜。
接着，如图23所示，在多结晶硅膜PF1的表面上，例如利用喷镀法，堆积例如由镍膜构成的第六金属膜。该第六金属膜的厚度例如是0.05μm左右。接着，通过实施500～900℃的热处理，在多结晶硅膜PF1上的整个面使第四金属膜与多结晶硅膜PF1反应，形成金属硅化物层SL3。另外，例如利用喷镀法，通过堆积由铝膜构成的第七金属膜形成金属膜MF。该金属膜MF的厚度例如是0.05μm～0.2μm左右。
并且，如图24所示，在金属膜MF上形成抗蚀图形RP4。之后，将抗蚀图形PR4作为掩膜，通过利用干蚀刻法加工多结晶硅膜PF1、金属硅化物层SL3及金属膜MF，形成由多结晶硅膜PF1、金属硅化物层SL3和金属膜MF的层叠膜构成的栅电极GE。
以后的工序是与上述实施方式一中的形成层间绝缘膜IL、开口部OP、金属硅化物层SL1、源电极SE、金属硅化物层SL2、漏电极DE的工序相同的工序，即使在本实施方式二中也形成这些构成要素。之后，在栅电极GE、源电极SE及漏电极DE上分别电连接外部配线。
这样根据本实施方式四，在使用了碳化硅的SiC功率MOSFET中，使栅电极GE为两层，即，作为损害抑制层形成200nm以下的膜厚的多结晶硅膜PF1，并且，作为电阻减小层，在多结晶硅膜PF1的上面通过硅化物反应形成金属硅化物层SL3与金属膜MF。由此，即使在本实施方式四的SiC功率MOSFET中，也能将“脱落损坏密度”抑制为与Si功率MOSFET一致，实现装置动作的观点所要求的栅电极电阻。
以上，根据实施方式具体地说明了本发明人进行的发明，但本发明未限定于上述实施方式，能在不脱离其主旨的范围内进行多种改变。
例如，在上述实施方式中，对作为损害抑制层使用多结晶硅膜的例子进行说明，但上述实施方式的技术思想未限定于此。即，上述实施方式的技术思想能广泛地应用于由热膨胀率不同的材料构成在栅绝缘膜GOX上直接接触的损害抑制层和在栅绝缘膜GOX下直接接触的基板材料。即，在上述损害抑制层与基板材料具有不同的热膨胀率的情况下，在缓和应力施加在被基板材料和损害抑制层之间夹住的栅绝缘膜GOX这点上具有上述实施方式的技术思想的本质，如果考虑该本质，则上述实施方式的技术思想没有被限定于由多结晶硅膜构成损害抑制层的场合的理由。
另外，例如SiC功率MOSFET的各构成要素的材质、导电型及制造条件等未限定于上述实施方式的记载，分别能进行多种变形。在本说明书中，为了说明的方便，固定半导体基板及半导体膜的导电型进行说明，但未限定于上述实施方式记载的导电型。
另外，例如，上述MOSFET是其栅绝缘膜由氧化硅膜构成的结构的场效应晶体管，但在本说明书中意图的MOSFET并未限定于此，并不排除栅绝缘膜由氧化硅膜以外的绝缘膜构成的构造的场效应晶体管(MISFET(MetalInsulatorSemiconductorFieldEffectTransistor))。
符号说明
1S—基板，DE—漏电极，DR—漏极区域，DRT—漂移层，EPF—电位固定层，GE—栅电极，GOX—栅绝缘膜，IL—层间绝缘膜，MF—金属膜，OP—开口部，PF1—多结晶硅膜，PF2—多结晶硅膜，RP1—抗蚀图形，RP2—抗蚀图形，RP3—抗蚀图形，RP4—抗蚀图形，RP5—抗蚀图形，SE—源电极，SL1—金属硅化物层，SL2—金属硅化物层，SL3—金属硅化物层，SR—源区域，WL—焊接区域。

Claims (15)

1.一种半导体装置，其特征在于，
具备：
(a)具有第一主面及与上述第一主面相反面的第二主面，由禁带宽度比硅大的半导体材料构成的第一导电型的基板；
(b)形成于上述基板的上述第一主面上的上述第一导电型的漂移层；
(c)距上述漂移层的表面具有第一深度，在上述漂移层内导入有与上述第一导电型不同的第二导电型的第一杂质的上述第二导电型的焊接区域；
(d)距上述漂移层的表面具有第二深度，在上述焊接区域的端部离开地配置于上述焊接区域内，导入有上述第一导电型的第二杂质的上述第一导电型的源区域；
(e)至少与上述漂移层和上述源区域之间的上述焊接区域接触的栅绝缘膜；
(f)与上述栅绝缘膜接触的栅电极；以及
(g)形成于上述基板的上述第二主面侧的上述第一导电型的漏极区域，
上述栅电极包括：
(f1)损害抑制层，其与上述栅绝缘膜接触，抑制对上述栅绝缘膜的损害；以及
(f2)电阻减小层，其形成于上述损害抑制层上，与未设置该电阻减小层的情况相比，有助于减小栅电极电阻，
上述损害抑制层由与构成上述漂移层及上述焊接区域的第一材料不同的第二材料构成。
2.根据权利要求1所述的半导体装置，其特征在于，
上述第一材料和上述第二材料的热膨胀率不同。
3.根据权利要求2所述的半导体装置，其特征在于，
上述损害抑制层的厚度是200nm以下。
4.根据权利要求3所述的半导体装置，其特征在于，
构成上述基板、上述漂移层及上述焊接区域的上述第一材料是碳化硅。
5.根据权利要求4所述的半导体装置，其特征在于，
构成上述损害抑制层的上述第二材料是多结晶硅。
6.根据权利要求5所述的半导体装置，其特征在于，
上述电阻减小层由多结晶硅膜形成。
7.根据权利要求5所述的半导体装置，其特征在于，
上述电阻减小层由金属硅化物膜或金属膜形成。
8.根据权利要求5所述的半导体装置，其特征在于，
上述电阻减小层由金属硅化物膜和形成在上述金属硅化物膜上的金属膜的层叠膜形成。
9.根据权利要求1所述的半导体装置，其特征在于，
上述第一导电型是n型，上述第二导电型是p型。
10.一种半导体装置的制造方法，其特征在于，
具备下述工序：
(a)准备由禁带宽度比硅大的半导体材料构成的第一导电型的基板的工序；
(b)在上述基板的第一主面上形成上述第一导电型的漂移层的工序；
(c)在上述基板的与上述第一主面相反侧的第二主面上形成上述第一导电型的漏极区域的工序；
(d)通过在上述漂移层导入与上述第一导电型不同的第二导电型的第一杂质，在上述漂移层内形成距上述漂移层的表面具有第一深度的上述第二导电型的焊接区域的工序；
(e)上述(d)工序后，通过在上述焊接区域内导入上述第一导电型的第二杂质，形成距上述漂移层的表面具有第二深度，并与上述焊接区域的端部离开的上述第一导电型的源区域的工序；
(f)上述(e)工序后，形成至少包括与上述漂移层和上述源区域之间的上述焊接区域接触的部分的栅绝缘膜的工序；
(g)上述(f)工序后，形成与上述栅绝缘膜接触的栅电极的工序，
上述(g)工序包括：
(g1)形成损害抑制层的工序，该损害抑制层与上述栅绝缘膜接触，且抑制对上述栅绝缘膜的损害；以及
(g2)形成电阻减小层的工序，该电阻减小层形成在上述损害抑制层上，与未设置该电阻减小层的情况相比，有助于减小栅电极电阻，
上述损害抑制层由与构成上述漂移层及上述焊接区域的第一材料不同的第二材料构成。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，
上述第一材料和上述第二材料的热膨胀率不同。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，
在上述(g1)工序中形成的上述损害抑制层的厚度是200nm以下。
13.根据权利要求10所述的半导体装置的制造方法，其特征在于，
构成上述基板、上述漂移层及上述焊接区域的上述第一材料是碳化硅，
上述(g1)工序由多结晶硅膜形成上述损害抑制层，
上述(g2)工序由多结晶硅膜形成上述电阻减小层。
14.根据权利要求10所述的半导体装置的制造方法，其特征在于，
构成上述基板、上述漂移层及上述焊接区域的上述第一材料是碳化硅，
上述(g1)工序由多结晶硅膜形成上述损害抑制层，
上述(g2)工序由金属硅化物膜或金属膜形成上述电阻减小层。
15.根据权利要求10所述的半导体装置的制造方法，其特征在于，
构成上述基板、上述漂移层及上述焊接区域的上述第一材料是碳化硅，
上述(g1)工序由多结晶硅膜形成上述损害抑制层，
上述(g2)工序由金属硅化物膜和上述金属硅化物膜上的金属膜形成上述电阻减小层。
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