JPWO2015008336A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

例えば、ＳｉＣパワーＭＯＳＦＥＴに代表される珪素よりもバンドギャップの大きな半導体材料を使用した半導体装置において、ＳｉパワーＭＯＳＦＥＴ並みのゲート絶縁膜の信頼性を確保する技術を提供する。この目的を達成するため、ＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極ＧＥは、ゲート絶縁膜ＧＯＸに接して形成され、厚みが２００ｎｍ以下の多結晶珪素膜ＰＦ１と、この多結晶珪素膜ＰＦ１に接して形成され、任意の厚みの多結晶珪素膜ＰＦ２から構成される。

Description

本発明は、半導体装置およびその製造技術に関し、特に、珪素よりもバンドギャップの大きな半導体材料を使用した半導体装置およびその製造技術に適用して有効な技術に関する。
パワー半導体デバイスの１つであるパワー金属絶縁膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）において、従来は、珪素基板（Ｓｉ基板）を用いたパワーＭＯＳＦＥＴ（以下、ＳｉパワーＭＯＳＦＥＴと記す）が主流であった。
しかし、炭化珪素基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＯＳＦＥＴ（以下、ＳｉＣパワーＭＯＳＦＥＴと記す）は、ＳｉパワーＭＯＳＦＥＴと比較して、高耐圧化および低損失化が可能である。なぜなら、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きいため、絶縁破壊耐圧が大きくなり、この結果、ドリフト層を薄くしても耐圧を確保することができるからである。つまり、ＳｉＣパワーＭＯＳＦＥＴでは、ドリフト層を薄くしても絶縁破壊耐圧を確保することができるとともに、ドリフト層が薄くなることから、ＳｉＣパワーＭＯＳＦＥＴのオン抵抗を低減できる。このため、省電力または環境配慮型のインバータ技術の分野において、ＳｉＣパワーＭＯＳＦＥＴに注目が集まっている。
ＳｉＣパワーＭＯＳＦＥＴの基本構造は、ＳｉパワーＭＯＳＦＥＴと同様である。すなわち、ＳｉＣから成る基板上に第１導電型のドリフト層が形成され、ドリフト層内の一部に第２導電型のウェル領域が形成される。さらに、ウェル領域内の一部に第１導電型のソース領域が形成され、ソース領域からウェル領域を介してドリフト層へと連なるチャネルと呼ばれる領域の基板表面上にゲート絶縁膜が形成され、このゲート絶縁膜上にゲート電極が形成される。トランジスタとして動作させる際は、ゲート電極の電位を制御することで、ゲート絶縁膜を介してチャネル表面の電位を制御し、チャネル電流、すなわち、ソース領域からウェル領域を介してドリフト層へ流れる電流を制御する。
ここで、特許文献１で述べられているように、一般的に、ＳｉＣパワーＭＯＳＦＥＴにおけるゲート電極、および、ゲート絶縁膜の材料としては、ＳｉパワーＭＯＳＦＥＴで既に実績のある多結晶珪素（ポリシリコン）、および、二酸化珪素（酸化シリコン：ＳｉＯ２）を適用することが多い。
このように、ＳｉＣパワーＭＯＳＦＥＴでは、ゲート絶縁膜とゲート電極に、ＳｉパワーＭＯＳＦＥＴで実績のある材料、すなわち酸化珪素と多結晶珪素を用いていることから、ＳｉパワーＭＯＳＦＥＴの場合と同等の信頼性が保たれることが期待された。
ところが、例えば、非特許文献１で述べられているように、ＳｉＣ基板上に形成される酸化珪素において、Ｓｉ基板上に酸化珪素を形成する場合と同等レベルの信頼性を実現することは難しく、本来の絶縁耐圧よりも低い電圧で絶縁破壊が生じる、いわゆる落ちこぼれ破壊（extrinsic breakdown）が、高確率で発生することが知られている。
ＳｉＣ基板上に形成した酸化珪素において落ちこぼれ破壊が多発する理由は、ＳｉＣ基板がＳｉ基板に比べて欠陥が多いことが原因とされている。このため、例えば、特許文献２や特許文献３に示すように、欠陥の多いＳｉＣ基板上に信頼性の高い酸化珪素膜を形成する技術が盛んに検討されている。しかし、これまでのところ、ＳｉＣパワーＭＯＳＦＥＴにおいて、ＳｉパワーＭＯＳＦＥＴ並みのゲート絶縁膜の信頼性を実現した報告はない。
特開２００９−２１２３６６号公報 特開２００５−１０１１４８号公報 特開２００６−１５６４７８号公報
J. Senzaki, et al, "Evaluation of 4H-SiC Thermal Oxide Reliability Using Area-Scaling Method,"Japan Journal of Applied Physics, vol.48 pp.081404-1〜4, (2009).
パワーＭＯＳＦＥＴは、電源系の制御に用いられるスイッチング素子で、用途の性格上、動作中に故障することがないように高い信頼性が求められる。ゲート絶縁膜の絶縁破壊は、ＭＯＳＦＥＴにおいて懸念される故障モードの１つである。このため、製品として出荷する前には、動作条件よりも高い電圧をゲート電極に印加するなどの試験を実施し、試験に耐えた良品のみを出荷するというスクリーニングが行われる。このとき、スクリーニング後の歩留りが低いと、製品コストが高くなるため、試験で落ちないような高品質なゲート絶縁膜を形成する技術が求められる。特に、ＳｉＣパワーＭＯＳＦＥＴにおいては、ＳｉパワーＭＯＳＦＥＴ並みのゲート絶縁膜の信頼性を実現することが困難であり、ゲート絶縁膜の信頼性を向上する研究が盛んに行なわれている。
本発明の目的は、例えば、ＳｉＣパワーＭＯＳＦＥＴに代表される珪素よりもバンドギャップの大きな半導体材料を使用した半導体装置において、ＳｉパワーＭＯＳＦＥＴ並みのゲート絶縁膜の信頼性を確保する技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、（ａ）第１主面および前記第１主面とは反対面の第２主面を有し、珪素よりもバンドギャップの大きな半導体材料からなる第１導電型の基板、（ｂ）前記基板の前記第１主面上に形成された前記第１導電型のドリフト層、を備える。そして、（ｃ）前記ドリフト層の表面から第１深さを有し、前記ドリフト層内に前記第１導電型とは異なる第２導電型の第１不純物が導入された前記第２導電型のウェル領域、（ｄ）前記ドリフト層の表面から第２深さを有し、前記ウェル領域の端部と離間して前記ウェル領域内に配置され、前記第１導電型の第２不純物が導入された前記第１導電型のソース領域、を備える。さらに、（ｅ）少なくとも、前記ドリフト層と前記ソース領域との間の前記ウェル領域に接するゲート絶縁膜、（ｆ）前記ゲート絶縁膜に接するゲート電極、（ｇ）前記基板の前記第２主面側に形成された前記第１導電型のドレイン領域、を備える。ここで、前記ゲート電極は、（ｆ１）前記ゲート絶縁膜と接触し、前記ゲート絶縁膜へのダメージを抑制するダメージ抑制層、（ｆ２）前記ダメージ抑制層上に形成され、設けない場合よりもゲート電極抵抗の低減に寄与する抵抗低減層、を含む。このとき、前記ダメージ抑制層は、前記ドリフト層および前記ウェル領域を構成する第１材料とは異なる第２材料から構成される。
また、一実施の形態における半導体装置の製造方法は、（ａ）珪素よりもバンドギャップの大きな半導体材料からなる第１導電型の基板を用意する工程、（ｂ）前記基板の第１主面上に、前記第１導電型のドリフト層を形成する工程、（ｃ）前記基板の前記第１主面とは反対側の第２主面に前記第１導電型のドレイン領域を形成する工程、を備える。次に、（ｄ）前記ドリフト層に、前記第１導電型とは異なる第２導電型の第１不純物を導入することにより、前記ドリフト層の表面から第１深さを有する前記第２導電型のウェル領域を前記ドリフト層内に形成する工程、を備える。続いて、（ｅ）前記（ｄ）工程後、前記ウェル領域内に、前記第１導電型の第２不純物を導入することにより、前記ドリフト層の表面から第２深さを有し、前記ウェル領域の端部と離間した前記第１導電型のソース領域を形成する工程、を備える。さらに、（ｆ）前記（ｅ）工程後、少なくとも、前記ドリフト層と前記ソース領域との間の前記ウェル領域に接する部分を含むゲート絶縁膜を形成する工程、（ｇ）前記（ｆ）工程後、前記ゲート絶縁膜に接するゲート電極を形成する工程、を備える。ここで、前記（ｇ）工程は、（ｇ１）前記ゲート絶縁膜と接触し、前記ゲート絶縁膜へのダメージを抑制するダメージ抑制層を形成する工程、（ｇ２）前記ダメージ抑制層上に形成され、設けない場合よりもゲート電極抵抗の低減に寄与する抵抗低減層を形成する工程、を含む。そして、前記ダメージ抑制層は、前記ドリフト層および前記ウェル領域を構成する第１材料とは異なる第２材料から構成されるものである。
一実施の形態によれば、例えば、ＳｉＣパワーＭＯＳＦＥＴに代表される珪素よりもバンドギャップの大きな半導体材料を使用した半導体装置において、ゲート絶縁膜の信頼性を向上することができる。
実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの構成を示す断面図である。 ＭＯＳ素子の落ちこぼれ破壊密度と、ゲート電極を構成する多結晶珪素膜の膜厚との関係を示すグラフである。 図２の関係を調べる際に用いたＭＯＳ素子の構造を示す模式図である。 図２の関係を調べる際に定義した「落ちこぼれ破壊」を説明する測定結果の一例を示すグラフである。 実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図５に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図６に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図７に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図８に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図９に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図１０に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図１１に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図１２に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図１３に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図１４に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴの構成を示す断面図である。 実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図１７に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴの構成を示す断面図である。 実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図２０に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴの構成を示す断面図である。 実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。 図２３に続くＳｉＣパワーＭＯＳＦＥＴの製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
なお、本明細書において、ワイドバンドギャップ半導体材料とは、珪素のバンドギャップ（１．１２ｅＶ）よりも大きなバンドギャップを持つ半導体材料を言い、例えば、炭化珪素（２．２０〜３．０２ｅＶ）、窒化ガリウム（３．３９ｅＶ）、ダイヤモンド（５．４７ｅＶ）などが含まれる。ワイドバンドギャップ半導体装置とは、このようなワイドバンドギャップ半導体材料を基板とした半導体装置をいうものとする。
（実施の形態１）
＜ＳｉＣパワーＭＯＳＦＥＴの構成＞
本実施の形態１によるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について図１を用いて説明する。
図１は、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。図１に示すように、炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣからなる基板１Ｓの表面（第１主面）上に、ｎ＋型のＳｉＣからなる基板１Ｓよりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のドリフト層ＤＲＴが形成されている。このｎ−型のドリフト層ＤＲＴの厚さは、例えば５μｍ〜２０μｍ程度である。
ｎ−型のドリフト層ＤＲＴ内には、ｎ−型のドリフト層ＤＲＴの表面から所定の深さを有するｐ型のウェル領域（ボディ領域）ＷＬが形成されている。さらに、ｐ型のウェル領域ＷＬ内には、ｎ−型のドリフト層ＤＲＴの表面から所定の深さを有し、ｐ型のウェル領域ＷＬの端部と離間するようにｎ＋型のソース領域ＳＲが形成されている。
ｐ型のウェル領域ＷＬのドリフト層ＤＲＴの表面からの深さは、例えば、０．５μｍ〜２．０μｍ程度である。また、ｎ＋型のソース領域ＳＲのドリフト層ＤＲＴの表面からの深さは、例えば０．１μｍ〜０．４μｍ程度である。
さらに、ｎ−型のドリフト層ＤＲＴの表面から所定の深さを有し、かつ、ｐ型のウェル領域ＷＬ内に、ｐ型のウェル領域ＷＬの電位を固定するｐ＋＋型の電位固定層ＥＰＦが形成されている。ｐ＋＋型の電位固定層ＥＰＦのドリフト層ＤＲＴの表面からの深さは、例えば、０．０５μｍ〜０．２μｍ程度である。
さらに、基板１Ｓの裏面（第２主面）から所定の深さを有するように、ｎ＋型のドレイン領域ＤＲが形成されている。
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなることを示している。
ｎ＋型のＳｉＣ基板１Ｓの不純物濃度の好ましい範囲は、例えば、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３、ｎ−型のドリフト層ＤＲＴの不純物濃度の好ましい範囲は、例えば、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３である。また、ｐ＋＋型の電位固定層ＥＰＦの不純物濃度の好ましい範囲は、例えば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３、ｐ型のウェル領域ＷＬの不純物濃度の好ましい範囲は、例えば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３である。また、ｎ＋型のソース領域ＳＲの不純物濃度の好ましい範囲は、例えば、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３である。
ソース領域ＳＲからウェル領域ＷＬを介してドリフト層ＤＲＴへと連なる領域の基板１Ｓ表面には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸと接するように多結晶珪素膜（ポリシリコン膜）ＰＦ１が形成されている。そして、多結晶珪素膜ＰＦ１上にさらに多結晶珪素膜ＰＦ２が形成されており、多結晶珪素膜ＰＦ１と多結晶珪素膜ＰＦ２によりゲート電極ＧＥが形成されている。これらのゲート絶縁膜ＧＯＸおよびゲート電極ＧＥは、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬで覆われている。
多結晶珪素膜ＰＦ１および多結晶珪素膜ＰＦ２の導電型は、例えば、ｎ＋型である。また、多結晶珪素膜ＰＦ１の膜厚の好ましい範囲は、例えば、２００ｎｍ以下である。
さらに、層間絶縁膜ＩＬに形成された開口部ＯＰの底面においては、ｎ＋型のソース領域ＳＲの一部およびｐ＋＋型の電位固定層ＥＰＦが露出し、これらの表面に金属シリサイド層ＳＬ１が形成されている。そして、ｎ＋型のソース領域ＳＲの一部およびｐ＋＋型の電位固定層ＥＰＦは、金属シリサイド層ＳＬ１を介して、ソース電極ＳＥと電気的に接続されている。また、ｎ＋型のドレイン領域ＤＲは、金属シリサイド層ＳＬ２を介して、ドレイン電極ＤＥと電気的に接続されている。
ここで、ゲート電極ＧＥには外部からゲート電位が印加され、ソース電極ＳＥには外部からソース電位が印加され、ドレイン電極ＤＥには外部からドレイン電位が印加される。
＜本発明者が見出した新たな知見＞
次に、ＳｉＣパワーＭＯＳＦＥＴについて本発明者が見出した新たな知見を説明する。
ＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極ＧＥに印加する電圧を制御することにより、ソース電極ＳＥとドレイン電極ＤＥとの間を流れる電流を制御するスイッチ動作が得られる。すなわち、ゲート電極ＧＥにしきい値電圧以上のオン電圧を印加することによって、ｐ型のウェル領域ＷＬの表面が反転して実効的ｎ型層（反転層とも呼ばれる）が発生する。この場合、ｐ型のウェル領域ＷＬの表面に形成された反転層（実効的ｎ型層）とｎ−型のドリフト層ＤＲＴとを介して、ソース電極ＳＥからｎ＋型のＳｉＣからなる基板１Ｓの裏面に形成されたドレイン電極ＤＥへと抜ける電流経路が発生する。
一方、ゲート電極ＧＥにしきい値電圧よりも小さい電圧を印加するゲートオフ時には、ｐ型のウェル領域ＷＬが反転しないため、ソース電極ＳＥとドレイン電極ＤＥとの間には電流は流れない。
なお、ＳｉＣパワーＭＯＳＦＥＴのオフ動作の際、ｐ型のウェル領域ＷＬとｎ−型のドリフト層ＤＲＴとの間のｐｎ接合部に逆方向電界がかかるように設計される。このとき、ｎ−型のドリフト層ＤＲＴの不純物濃度を適切に設定して、ｐ型のウェル領域ＷＬとｎ−型のドリフト層ＤＲＴとの間のｐｎ接合部の空乏層の幅を充分に確保することにより、ゲートオフ時にドレイン電極ＤＥに高い逆方向バイアスがかかった際の耐圧を確保することができる。ここでの耐圧は、基板１Ｓおよびドリフト層ＤＲＴを構成する半導体材料のバンドギャップが広いほど高くすることができる。このため、パワーデバイス用途の半導体装置には、炭化珪素に代表されるワイドバンドギャップ半導体材料を適用することが望ましい。
ところが、ＳｉＣパワーＭＯＳＦＥＴでは、ゲート絶縁膜ＧＯＸにおける絶縁破壊不良、いわゆる「落ちこぼれ破壊」が珪素（Ｓｉ）の場合に比べて多発することが知られている。その原因として、炭化珪素からなる基板１Ｓは、珪素からなる基板に比べて欠陥が多いことがしばしば指摘されている。
この点に関し、本発明者は、欠陥数とは異なる観点に着目した。すなわち、本発明者は、熱膨張係数などの物理定数が、炭化珪素と珪素で異なることに注目した。この後者のモデルを支持するのが、図２に示す関係である。本発明者は、図２に示す評価結果により、ゲート電極の作り方によっては、ＳｉＣパワーＭＯＳＦＥＴにおいても、珪素からなる基板を用いた場合に近いレベルにまで「落ちこぼれ破壊」を低減できることを見出した。
以下、図２の評価結果について詳細に述べる。図２の評価では、ＭＯＳＦＥＴにおけるゲート電極とゲート絶縁膜の構造のみを模したＭＯＳ（Metal Oxide Semiconductor）素子、すなわち、図３に示したような半導体基板上にゲート絶縁膜と、多結晶珪素膜からなるゲート電極とを積層した評価用素子を用いた。
また、「落ちこぼれ破壊」の定義としては、複数のＭＯＳ素子において、図４に示したような耐圧試験、すなわち、ゲート電極と基板との間の電圧を低い側から連続的に上げていったときに、ＭＯＳ素子に絶縁破壊が生じる電圧を調べる試験をそれぞれ行ない、真性耐圧（真性破壊）と呼ばれる本来の耐圧よりも低い電圧で絶縁破壊するものを「落ちこぼれ破壊」とみなした。「落ちこぼれ破壊密度」の計算では、「落ちこぼれ破壊」が生じたＭＯＳ素子の数を、被評価ＭＯＳ素子全数分のゲート絶縁膜の面積、すなわち、ゲート絶縁膜と基板との総対向面積で割って、単位面積当たりの値を求めた。そのような「落ちこぼれ破壊密度」の評価を、炭化珪素基板（ＳｉＣ基板）上、および、珪素基板（Ｓｉ基板）上に作成した多結晶珪素膜の膜厚の異なるＭＯＳ素子に対してそれぞれ行なった評価結果が図２である。
なお、図２の実験で適用したゲート絶縁膜は、基板を熱酸化することで形成した酸化珪素膜を使用した。また、ゲート電極は、Ｐ（リン）をドープしたアモルファスシリコンをＣＶＤ法（Chemical Vapor Deposition）で成膜した後に、結晶化アニールを施すことで形成した多結晶珪素膜から形成した。これらの酸化珪素膜や多結晶珪素膜を形成するプロセスはいずれも、ＳｉＣパワーＭＯＳＦＥＴ、および、ＳｉパワーＭＯＳＦＥＴにおいて一般的に適用されている。
図２に示す実験結果に基づくと、炭化珪素基板上にＭＯＳ素子を形成した場合、ゲート電極の多結晶珪素膜の膜厚が２００ｎｍよりも大きくなると、急激に「落ちこぼれ破壊密度」が増加することがわかる。一方、珪素基板上にＭＯＳ素子を形成した場合には、多結晶珪素膜の膜厚に依存する「落ちこぼれ破壊密度」の急激な増加はみられない。したがって、炭化珪素基板上のＭＯＳ素子においてみられる、多結晶珪素膜の膜厚が２００ｎｍよりも大きい仕様での「落ちこぼれ破壊密度」の急増は、炭化珪素基板上にＭＯＳ素子を形成する場合に特有の現象であることがわかる。
図２に示す実験結果の原因として疑われるのが、炭化珪素と珪素との熱膨張率の違いである。すなわち、炭化珪素基板上に多結晶珪素膜をゲート電極としたＭＯＳ素子を形成する際、あるいは、ＭＯＳ素子を形成した後に、結晶化アニールやシリサイドアニール等の熱負荷が与えられると、炭化珪素基板と多結晶珪素膜に挟まれたゲート絶縁膜である酸化珪素膜には、両者の熱膨張率の違いに起因した応力が発生し、場合によっては、「落ちこぼれ破壊」の原因となるような脆弱箇所が発生することが考えられる。また、このような炭化珪素と珪素の熱膨張率の違いにより、ゲート絶縁膜に発生する応力は、ゲート絶縁膜上に形成する多結晶珪素膜の膜厚が厚いほど増大することが考えられる。このような珪素と炭化珪素の熱膨張率の違いに起因して発生するゲート絶縁膜における応力の振る舞いは、図２の実験結果を説明できる。すなわち、炭化珪素基板上のＭＯＳ素子の場合、ゲート絶縁膜に生じる応力は、ゲート絶縁膜上の多結晶珪素膜の膜厚が２００ｎｍ程度まではゲート絶縁膜の膜質をほとんど劣化させないが、２００ｎｍよりも大きくなるとゲート絶縁膜の膜質を劣化させ、「落ちこぼれ破壊密度」を増大させる傾向があると解釈できる。
一方、珪素基板上のＭＯＳ素子の場合、熱膨張率のほぼ等しい多結晶珪素膜と珪素基板とに挟まれたゲート絶縁膜である酸化珪素膜には、大きな応力は発生せず、その結果として、炭化珪素基板上に形成されたＭＯＳ素子の場合のような、多結晶珪素膜の膜厚増大に伴う「落ちこぼれ破壊密度」の急増は、観察されなかったと考えられる。
以上の考察に基づけば、ＳｉＣパワーＭＯＳＦＥＴにおいて、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴ並みに低減するためには、ゲート電極を構成する多結晶珪素膜の膜厚を２００ｎｍよりも薄くすることが有効といえる。さらには、図２に示す実験結果に基づくと、ゲート電極を構成する多結晶珪素膜の膜厚を５０ｎｍ以上１００ｎｍ以下にすることが望ましいといえる。ところが、ゲート電極の多結晶珪素膜の薄膜化は、シート抵抗を増大させることになり、ＳｉＣパワーＭＯＳＦＥＴの応答速度などの性能を劣化させることになるため改善の余地が存在する。そこで、本実施の形態１では、改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態１の特徴について説明する。
＜実施の形態１における特徴＞
本実施の形態１における特徴は、ゲート電極ＧＥの構造にある。すなわち、図１に示すように、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極ＧＥは、ゲート絶縁膜ＧＯＸに接して形成され、厚みが２００ｎｍ以下の多結晶珪素膜ＰＦ１と、この多結晶珪素膜ＰＦ１に接して形成され、任意の厚みの多結晶珪素膜ＰＦ２から構成される。多結晶珪素膜ＰＦ２の厚みは、ＳｉＣパワーＭＯＳＦＥＴの動作スペックにおいて必要とされるゲート電極抵抗を実現するように決定される。
また、これらの多結晶珪素膜ＰＦ１および多結晶珪素膜ＰＦ２を成膜する際には、まず、多結晶珪素膜ＰＦ１を２００ｎｍ以下の膜厚で、多結晶珪素の状態で成膜するか、あるいは、アモルファス状態で成膜した後に結晶化アニールによって多結晶珪素膜する。その後、多結晶珪素膜ＰＦ２をゲート電極抵抗の目標スペックから定められる膜厚で、多結晶珪素の状態で成膜するか、あるいは、アモルファス状態で成膜して結晶化アニールによって多結晶珪素膜にするかのいずれかの方法で形成する。
このとき、多結晶珪素膜ＰＦ１は、膜厚が２００ｎｍ以下であるため、図２に示した関係から、多結晶珪素膜ＰＦ１に起因してゲート絶縁膜ＧＯＸに発生する応力を低減することができる。この結果、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴによれば、ゲート絶縁膜ＧＯＸの膜質をほとんど劣化させず、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴに近いレベルまで抑制することができる。一方、多結晶珪素膜ＰＦ２は、ゲート絶縁膜ＧＯＸとは直接接触しないことから、多結晶珪素膜ＰＦ２がゲート絶縁膜ＧＯＸを劣化させることはない。
このように、炭化珪素を用いたＳｉＣパワーＭＯＳＦＥＴにおいて、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴ並みに抑制しながら、所望のゲート電極抵抗を得るためには、ゲート電極を複数層（例えば、２層）から形成することが重要である。すなわち、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴでは、ゲート絶縁膜ＧＯＸに与えるダメージを抑制するダメージ抑制層と、設けない場合よりもゲート電極抵抗の低減に寄与する抵抗低減層の２層からゲート電極ＧＥを形成する点に特徴点がある。そして、例えば、上述したように、２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１からダメージ抑制層を形成し、ゲート電極抵抗のスペックから定められた膜厚を有する多結晶珪素膜ＰＦ２から抵抗低減層を形成することにより、本実施の形態１の特徴であるゲート電極ＧＥを形成することができる。
なお、本実施の形態１では、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴについて説明しているが、本実施の形態１における技術的思想は、これに限らず、例えば、ｐチャネル型のＳｉＣパワーＭＯＳＦＥＴにも適用することができる。さらには、本実施の形態１における効果は、ゲート絶縁膜ＧＯＸが接触する基板１Ｓの導電型にも依存せず、また、ゲート電極ＧＥに用いる多結晶珪素膜ＰＦ１および多結晶珪素膜ＰＦ２の導電型にも依存せずに得ることができる。
このようにＳｉＣパワーＭＯＳＦＥＴにおいては、ゲート絶縁膜ＧＯＸ上で直接接するゲート電極ＧＥの材料と、ゲート絶縁膜ＧＯＸ下で直接接触する基板材料との相違に起因する熱膨張率の差によって、ゲート絶縁膜ＧＯＸに大きな応力が印加されることにより、ゲート絶縁膜ＧＯＸの信頼性が低下する点に着目した点で、本実施の形態１における技術的思想は、従来技術には存在しない斬新な思想である。つまり、従来技術では、ＳｉＣパワーＭＯＳＦＥＴにおけるゲート絶縁膜ＧＯＸの信頼性低下の原因が、炭化珪素からなる基板に欠陥が多いことに起因するという説が常識となっているところ、本発明者は、この常識を覆して、ゲート絶縁膜ＧＯＸの信頼性低下が、ゲート絶縁膜ＧＯＸに接する材料の熱膨張率の差に起因する応力に基づくことを見出した点で有益な技術的思想である。
そして、この技術的思想を具現化するために、本実施の形態１では、例えば、ゲート絶縁膜ＧＯＸ上に、ゲート絶縁膜ＧＯＸへのダメージを抑制する２００ｎｍ以下の薄いダメージ抑制層である多結晶珪素膜ＰＦ１を形成している。この場合、多結晶珪素膜ＰＦ１の膜厚が２００ｎｍ以下に薄くなっているため、ゲート絶縁膜ＧＯＸへ与える応力を抑制することができ、これによって、ゲート絶縁膜ＧＯＸの信頼性低下を抑制できるのである。
ただし、ゲート電極ＧＥを２００ｎｍ以下の薄いダメージ抑制層である多結晶珪素膜ＰＦ１から構成する場合には、ゲート絶縁膜ＧＯＸの信頼性を向上する観点からは望ましいが、ゲート電極ＧＥのゲート電極抵抗が大きくなってしまうという副作用が生じる。
そこで、本実施の形態１では、ダメージ抑制層上に抵抗低減層である多結晶珪素膜ＰＦ２を設け、ゲート電極ＧＥをダメージ抑制層と抵抗低減層の２層構造としている。これにより、本実施の形態１によれば、ダメージ抑制層の膜厚が薄くすることができることから、ダメージ抑制層と直接接触するゲート絶縁膜ＧＯＸに加わる応力を抑制でき、この結果、ゲート絶縁膜ＧＯＸの信頼性を向上することができる。さらに、本実施の形態１によれば、ダメージ抑制層上に抵抗低減層が形成されているため、ゲート電極ＧＥをダメージ抑制層だけから構成する場合よりも、ゲート電極ＧＥのゲート電極抵抗を低減することができる。
ここで、例えば、本実施の形態１では、ダメージ抑制層と抵抗低減層をともに多結晶珪素膜から形成しているが、ダメージ抑制層を構成する多結晶珪素膜ＰＦ１に導入されている導電型不純物の濃度と、抵抗抑制層を構成する多結晶珪素膜ＰＦ２に導入されている導電型不純物の濃度は、同じてあってもよいし、異なっていてもよい。ただし、抵抗低減層によるゲート電極抵抗の低減効果を向上する観点からは、ダメージ抑制層を構成する多結晶珪素膜ＰＦ１の不純物濃度よりも、抵抗低減層を構成する多結晶珪素膜ＰＦ２の不純物濃度を大きくすることが望ましい。
なお、ダメージ抑制層と抵抗低減層とを同種類の多結晶珪素膜から構成する場合であっても、後述するようにダメージ抑制層の形成と抵抗低減層の形成とは別工程で実施されるため、ダメージ抑制層と抵抗低減層とに跨る結晶粒が形成されにくくなる。このため、ダメージ抑制層と抵抗低減層との界面は明瞭に判別されるものと推察される。つまり、ダメージ抑制層と抵抗低減層とを同種類の多結晶珪素膜から形成する場合であっても、ダメージ抑制層と抵抗低減層は明確に区別することができるものと考えられる。
＜ＳｉＣパワーＭＯＳＦＥＴの製造方法＞
本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴは、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
まず、図５に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板からなる基板１Ｓを用意する。基板１Ｓには、ｎ型不純物が導入されている、このｎ型不純物は、例えば、窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板からなる基板１Ｓは、Ｓｉ面とＣ面との両面を有するが、基板１Ｓの表面はＳｉ面またはＣ面のどちらであってもよい。
次に、基板１Ｓの表面（第１主面）にエピタキシャル成長法により炭化珪素からなるｎ−型のドリフト層ＤＲＴを形成する。このとき、エピタキシャル成長法に替えて、イオン注入法によりｎ−型のドリフト層ＤＲＴを形成してもよい。ｎ−型のドリフト層ＤＲＴには、基板１Ｓの不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のドリフト層ＤＲＴの不純物濃度は、ＳｉＣパワーＭＯＳＦＥＴの素子定格に依存するが、例えば、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のドリフト層ＤＲＴの厚さは、例えば、５μｍ〜２０μｍである。
その後、基板１Ｓの裏面（第２主面）から所定の深さを有するように、基板１Ｓの裏面にｎ＋型のドレイン領域ＤＲを形成する。ｎ＋型のドレイン領域ＤＲの不純物濃度は、例えば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。
続いて、図６に示すように、ｎ−型のドリフト層ＤＲＴの表面上にレジストパターンＲＰ１を形成する。続いて、レジストパターンＲＰ１をマスクとして、ｎ−型のドリフト層ＤＲＴにｐ型不純物、例えば、アルミニウム原子（Ａｌ）をイオン注入することにより、ｎ−型のドリフト層ＤＲＴ内にｐ型のウェル領域ＷＬを形成する。ｐ型のウェル領域ＷＬのドリフト層ＤＲＴの表面からの深さは、例えば、０．５μｍ〜２．０μｍ程度である。また、ｐ型のウェル領域ＷＬの不純物濃度は、例えば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の範囲である。
次に、図７に示すように、レジストパターンＲＰ１を除去した後、ｎ−型のドリフト層ＤＲＴの表面上にレジストパターンＲＰ２を形成する。続いて、レジストパターンＲＰ２をマスクとして、ｐ型のウェル領域ＷＬにｎ型不純物、例えば、窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入することにより、ｐ型のウェル領域ＷＬ内にｎ＋型のソース領域ＳＲを形成する。ｎ＋型のソース領域ＳＲのドリフト層ＤＲＴの表面からの深さは、例えば、０．１μｍ〜０．４μｍ程度である。
ｐ型のウェル領域ＷＬにイオン注入されるｎ型不純物として、窒素原子（Ｎ）またはリン原子（Ｐ）を例示したが、ｎ＋型のソース領域ＳＲのドリフト層ＤＲＴの表面からの深さを浅くするために、浅い接合を形成することが容易であるｎ型不純物であればよい。例えば、窒素分子（Ｎ２）、フッ化窒素（ＮＦ）、二フッ化窒素（ＮＦ２）、三フッ化窒素（ＮＦ３）、リン分子（Ｐ２）、ホスフィン（ＰＨ３）、フッ化リン（ＰＦ）、二フッ化リン（ＰＦ２）、または三フッ化リン（ＰＦ３）、あるいは、上述したガス種の混合ガスを用いてもよい。なお、ｎ＋型のソース領域ＳＲの不純物濃度は、例えば、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。
続いて、図８に示すように、レジストパターンＲＰ２を除去した後、ｎ−型のドリフト層ＤＲＴの表面上にレジストパターンＲＰ３を形成する。レジストパターンＲＰ３には、続く工程においてｐ＋＋型の電位固定層ＥＰＦが形成される領域のみに開口領域が設けられている。そして、レジストパターンＲＰ３をマスクとして、ｐ型のウェル領域ＷＬにｐ型不純物、例えば、アルミニウム原子（Ａｌ）をイオン注入することにより、ｐ型のウェル領域ＷＬ内にｐ＋＋型の電位固定層ＥＰＦを形成する。
ｐ＋＋型の電位固定層ＥＰＦのドリフト層ＤＲＴの表面からの深さは、例えば、０．０５〜μｍ０．２μｍ程度である。ｐ＋＋型の電位固定層ＥＰＦの不純物濃度は、例えば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。
次に、図９に示すように、レジストパターンＲＰ３を除去した後、ｎ−型のドリフト層ＤＲＴの表面にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、基板１Ｓを熱酸化することで形成された酸化珪素膜（ＳｉＯ２膜）、もしくは、熱ＣＶＤ（Chemical Vapor Deposition）法により形成された酸化珪素膜、または、窒化珪素膜（ＳｉＮ膜）、酸窒化珪素膜（ＳｉＯＮ膜）からなる。ゲート絶縁膜ＧＯＸの厚さは、例えば、０．０１μｍ〜０．１０μｍ程度である。
その後、ゲート絶縁膜ＧＯＸ上に、多結晶珪素膜ＰＦ１を形成する。多結晶珪素膜ＰＦ１は、０．２０μｍ（２００ｎｍ）以下の膜厚で、多結晶状態でＣＶＤ法により成膜するか、もしくは、アモルファス状態でＣＶＤ法により成膜し、この膜を７００〜９００℃程度の温度でアニールして結晶化させることで形成する。多結晶珪素膜ＰＦ１の導電型は、例えば、ｎ＋型である。ここで、本実施の形態１において、多結晶珪素膜ＰＦ１は、膜厚が２００ｎｍ以下であるため、多結晶珪素膜ＰＦ１に起因してゲート絶縁膜ＧＯＸに発生する応力を低減することができる。この結果、本実施の形態１によれば、ゲート絶縁膜ＧＯＸの信頼性低下を抑制することができる。
続いて、図１０に示すように、多結晶珪素膜ＰＦ１上に、多結晶珪素膜ＰＦ２を形成する。多結晶珪素膜ＰＦ２の厚みは、デバイス装置としての動作スペックの観点から決定され、例えば、０．０３μｍ〜０．５μｍである。多結晶珪素膜ＰＦ２は、多結晶状態でＣＶＤ法により成膜するか、もしくは、アモルファス状態でＣＶＤ法により成膜し、この膜を７００〜９００℃程度の温度でアニールして結晶化させることで形成する。また、多結晶珪素膜ＰＦ２の導電型は、例えば、ｎ＋型である。
次に、図１１に示すように、多結晶珪素膜ＰＦ２上にレジストパターンＲＰ４を形成する。そして、レジストパターンＰＲ４をマスクとして、多結晶珪素膜ＰＦ２および多結晶珪素膜ＰＦ１を順次、ドライエッチング法により加工することにより、多結晶珪素膜ＰＦ１と多結晶珪素膜ＰＦ２の積層膜からなるゲート電極ＧＥを形成する。
その後、図１２に示すように、レジストパターンＲＰ４を除去した後、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥを覆うように、ｎ−型のドリフト層ＤＲＴの表面上に、例えば、プラズマＣＶＤ法により、酸化珪素膜からなる層間絶縁膜ＩＬを形成する。
続いて、図１３に示すように、層間絶縁膜ＩＬ上にレジストパターンＲＰ５を形成する。そして、レジストパターンＲＰ５をマスクとして、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＯＸをドライエッチング法により加工して、ｎ＋型のソース領域ＳＲの一部およびｐ＋＋型の電位固定層ＥＰＦに達する開口部ＯＰを形成する。
次に、図１４に示すように、レジストパターンＲＰ５を除去した後、開口部ＯＰの底面に露出しているｎ＋型のソース領域ＳＲの一部およびｐ＋＋型の電位固定層ＥＰＦのそれぞれの表面に金属シリサイド層ＳＬ１を形成する。
金属シリサイド層ＳＬ１を形成する工程では、まず、図示は省略するが、ｎ−型のドリフト層ＤＲＴの表面上に層間絶縁膜ＩＬおよび開口部ＯＰの内部（側面および底面）を覆うように、例えば、スパッタリング法により、例えば、ニッケル膜（Ｎｉ膜）からなる第１金属膜を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。その後、５００〜９００℃の熱処理を施すことにより、開口部ＯＰの底面において、第１金属膜とｎ−型のドリフト層ＤＲＴとを反応させて、例えば、ニッケルシリサイド層（ＮｉＳｉ層）からなる金属シリサイド層ＳＬ１を開口部ＯＰの底面に露出しているｎ＋型のソース領域ＳＲの一部およびｐ＋＋型の電位固定層ＥＰＦのそれぞれの表面に形成する。そして、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
続いて、図示は省略するが、基板１Ｓの裏面に、例えば、スパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば、０．１μｍ程度である。
そして、図１５に示すように、８００〜１２００℃の熱処理を施すことにより、第２金属膜と基板１Ｓとを反応させて、基板１Ｓの裏面側に形成されたｎ＋型のドレイン領域ＤＲを覆うように金属シリサイド層ＳＬ２を形成する。その後、金属シリサイド層ＳＬ２を覆うように、ドレイン電極ＤＥを形成する。ドレイン電極ＤＥの厚さは、例えば、０．４μｍ程度である。
次に、図示は省略するが、レジストパターンをマスクとしたドライエッチング法により層間絶縁膜ＩＬを加工して、ゲート電極ＧＥに達する開口部を形成する。
そして、図１に示すように、ｎ＋型のソース領域ＳＲの一部およびｐ＋＋型の電位固定層ＥＰＦのそれぞれの表面に形成された金属シリサイド層ＳＬ１に達する開口部ＯＰ、ならびに、ゲート電極ＧＥに達する開口部（図示は省略）の内部を含む層間絶縁膜ＩＬ上に第３金属膜を堆積する。この第３金属膜は、例えばチタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）とアルミニウム膜（Ａｌ膜）との積層膜から構成される。アルミニウム膜の厚さは、例えば、２．０μｍ以上が望ましい。続いて、第３金属膜を加工することにより、金属シリサイド層ＳＬ１を介してｎ＋型のソース領域ＳＲの一部と電気的に接続するソース電極ＳＥ、およびゲート電極ＧＥと電気的に接続するゲート電極用配線（図示は省略）を形成する。その後、ゲート電極ＧＥ、ソース電極ＳＥ、および、ドレイン電極ＤＥにそれぞれ外部配線が電気的に接続される。
このように本実施の形態１によれば、炭化珪素を用いたＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極ＧＥを２層、すなわち、ダメージ抑制層として、２００ｎｍ以下の多結晶珪素膜ＰＦ１を形成し、かつ、抵抗低減層として、ゲート電極抵抗のスペックから定められた膜厚を有する多結晶珪素膜ＰＦ２を形成することにより、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴ並みに抑制しつつ、デバイス動作の観点から要求されるゲート電極抵抗を実現することができる。
（実施の形態２）
前記実施の形態１と相違する点は、多結晶珪素膜ＰＦ２の代わりに金属シリサイド層ＳＬ３を採用した点にある。
＜ＳｉＣパワーＭＯＳＦＥＴの構成＞
本実施の形態２におけるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について説明する。図１６は、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
図１６に示すように、炭化珪素からなるｎ＋型の基板１Ｓの表面および裏面において、ゲート電極ＧＥの構成以外は、図１に示した前記実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの構成と同一である。
ゲート電極ＧＥは、多結晶珪素膜ＰＦ１と金属シリサイド層ＳＬ３からなる。図１６に示した多結晶珪素膜ＰＦ１は、前記実施の形態１で述べた多結晶珪素膜ＰＦ１と同じく、２００ｎｍ以下の膜厚で形成した膜であり、本実施の形態２における多結晶珪素膜ＰＦ１の効果は、前記実施の形態１の場合と同じである。すなわち、ゲート絶縁膜ＧＯＸに接して２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１を形成することにより、図２に示したように、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴに近いレベルまで抑制することができる。ただし、多結晶珪素膜ＰＦ１だけでゲート電極ＧＥを構成すると、その膜厚が２００ｎｍまでと上限がある、すなわち、ゲート電極ＧＥのシート抵抗に下限があることから、デバイス動作の観点から要求されるレベルにまでゲート電極抵抗を低減できない場合がある。そこで、前記実施の形態１では、多結晶珪素膜ＰＦ１の上に、さらに、ゲート電極抵抗を低減するための多結晶珪素膜ＰＦ２を形成した。これに対し、本実施の形態２では、この多結晶珪素膜ＰＦ２の代わりに、多結晶珪素膜ＰＦ１上に金属シリサイド層ＳＬを形成することにより、所望のゲート電極抵抗を実現している。
特に、本実施の形態２では、ゲート電極ＧＥの抵抗低減層として、多結晶珪素膜ＰＦ２よりも抵抗率の小さい金属シリサイド層ＳＬ３を使用しているため、同一のゲート電極抵抗を得る場合において、金属シリサイド層ＳＬ３の膜厚を多結晶珪素膜ＰＦ２の膜厚よりも薄くすることができる。このことは、図１６において、ゲート電極ＧＥの高さが低くなることを意味し、これによって、開口部ＯＰのアスペクト比を低く抑えることができる。この結果、ゲート電極ＧＥ間の距離を狭めても、開口部ＯＰのアスペクト比が高くならないことから、加工容易性を向上させることができる。このことは、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴによれば、素子密度を向上できることを意味している。したがって、本実施の形態２によれば、前記実施の形態１と同様の効果を得ることができる上、さらに、半導体装置の小型化も図ることができることになる。
＜ＳｉＣパワーＭＯＳＦＥＴの製造方法＞
本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴは、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
まず、図１７までの工程は、前実施の形態１で図５〜図９を用いて説明した内容と同一である。すなわち、図１７までの工程では、図９に示すように、２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１が、基板（ウェハ）１Ｓの表面全面にわたって成膜されている。
次に、図１７に示すように、多結晶珪素膜ＰＦ１の表面上に、例えば、スパッタリング法により、例えば、ニッケル膜からなる第４金属膜を堆積する。この第４金属膜の厚さは、例えば、０．０５μｍ程度である。続いて、５００〜９００℃の熱処理を施すことにより、多結晶珪素膜ＰＦ１上の全面にわたって、第４金属膜と多結晶珪素膜ＰＦ１とを反応させて、金属シリサイド層ＳＬ３を形成する。
そして、図１８に示すように、金属シリサイド層ＳＬ３上にレジストパターンＲＰ４を形成する。その後、レジストパターンＰＲ４をマスクとして、多結晶珪素膜ＰＦ１および金属シリサイド層ＳＬ３をドライエッチング法により加工することにより、多結晶珪素膜ＰＦ１と金属シリサイド層ＳＬ３の積層膜からなるゲート電極ＧＥを形成する。
以降の工程は、前記実施の形態１における層間絶縁膜ＩＬ、開口部ＯＰ、金属シリサイド層ＳＬ１、ソース電極ＳＥ、金属シリサイド層ＳＬ２、ドレイン電極ＤＥを形成する工程と同様の工程で、本実施の形態２においてもこれらの構成要素を形成する。その後、ゲート電極ＧＥ、ソース電極ＳＥ、および、ドレイン電極ＤＥにそれぞれ外部配線が電気的に接続される。
このように本実施の形態２によれば、炭化珪素を用いたＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極ＧＥを２層、すなわち、ダメージ抑制層として２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１を形成し、かつ、抵抗低減層として、多結晶珪素膜ＰＦ１の上面でシリサイド反応により金属シリサイド層ＳＬ３を形成する。これにより、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴにおいても、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴ並みに抑制しつつ、デバイス動作の観点から要求されるゲート電極抵抗を実現できる。
（実施の形態３）
前記実施の形態１と相違する点は、多結晶珪素膜ＰＦ２の代わりに金属膜ＭＦを採用した点にある。
＜ＳｉＣパワーＭＯＳＦＥＴの構成＞
本実施の形態３におけるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について説明する。図１９は、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
図１９に示すように、炭化珪素からなるｎ＋型の基板１Ｓの表面および裏面において、ゲート電極ＧＥの構成以外は、図１に示した前記実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの構成と同一である。
ゲート電極ＧＥは、多結晶珪素膜ＰＦ１と金属膜ＭＦからなる。図１９に示した多結晶珪素膜ＰＦ１は、前記実施の形態１で述べた多結晶珪素膜ＰＦ１と同じく、２００ｎｍ以下の膜厚で形成した膜であり、本実施の形態３における多結晶珪素膜ＰＦ１の効果は、前記実施の形態１の場合と同じである。すなわち、ゲート絶縁膜ＧＯＸに接して２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１を形成することにより、図２に示したように、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴに近いレベルまで抑制することができる。ただし、多結晶珪素膜ＰＦ１だけでゲート電極ＧＥを構成すると、その膜厚が２００ｎｍまでと上限がある、すなわち、ゲート電極ＧＥのシート抵抗に下限があることから、デバイス動作の観点から要求されるレベルにまでゲート電極抵抗を低減できない場合がある。そこで、前記実施の形態１では、多結晶珪素膜ＰＦ１の上に、さらに、ゲート電極抵抗を低減するための多結晶珪素膜ＰＦ２を形成した。これに対し、本実施の形態３では、この多結晶珪素膜ＰＦ２の代わりに、多結晶珪素膜ＰＦ１上に金属膜ＭＦを形成することにより、所望のゲート電極抵抗を実現している。
特に、本実施の形態３でも、ゲート電極ＧＥの抵抗低減層として、多結晶珪素膜ＰＦ２よりも抵抗率の小さい金属膜ＭＦを使用しているため、同一のゲート電極抵抗を得る場合において、金属膜ＭＦの膜厚を多結晶珪素膜ＰＦ２の膜厚よりも薄くすることができる。このことは、図１９において、ゲート電極ＧＥの高さが低くなることを意味し、これによって、開口部ＯＰのアスペクト比を低く抑えることができる。この結果、ゲート電極ＧＥ間の距離を狭めても、開口部ＯＰのアスペクト比が高くならないことから、加工容易性を向上させることができる。このことは、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴによれば、素子密度を向上できることを意味している。したがって、本実施の形態３によれば、前記実施の形態１と同様の効果を得ることができる上、さらに、半導体装置の小型化も図ることができることになる。
＜ＳｉＣパワーＭＯＳＦＥＴの製造方法＞
本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴは、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
まず、図２０までの工程は、前実施の形態１で図５〜図９を用いて説明した内容と同一である。すなわち、図２０までの工程では、図９に示すように、２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１が、基板（ウェハ）１Ｓの表面全面にわたって成膜されている。
次に、図２０に示すように、多結晶珪素膜ＰＦ１の表面上に、例えば、スパッタリング法により、例えば、アルミニウム膜からなる第５金属膜を堆積する。この第４金属膜の厚さは、例えば、０．０５μｍ〜０．２μｍ程度である。
そして、図２１に示すように、金属膜ＭＦ上にレジストパターンＲＰ４を形成する。その後、レジストパターンＰＲ４をマスクとして、多結晶珪素膜ＰＦ１および金属膜ＭＦをドライエッチング法により加工することにより、多結晶珪素膜ＰＦ１と金属膜ＭＦの積層膜からなるゲート電極ＧＥを形成する。
以降の工程は、前記実施の形態１における層間絶縁膜ＩＬ、開口部ＯＰ、金属シリサイド層ＳＬ１、ソース電極ＳＥ、金属シリサイド層ＳＬ２、ドレイン電極ＤＥを形成する工程と同様の工程で、本実施の形態３においてもこれらの構成要素を形成する。その後、ゲート電極ＧＥ、ソース電極ＳＥ、および、ドレイン電極ＤＥにそれぞれ外部配線が電気的に接続される。
このように本実施の形態３によれば、炭化珪素を用いたＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極ＧＥを２層、すなわち、ダメージ抑制層として２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１を形成し、かつ、抵抗低減層として、金属膜ＭＦを形成する。これにより、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴにおいても、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴ並みに抑制しつつ、デバイス動作の観点から要求されるゲート電極抵抗を実現できる。
（実施の形態４）
前記実施の形態１と相違する点は、多結晶珪素膜ＰＦ２の代わりに、金属シリサイド層ＳＬ３と金属膜ＭＦとの積層膜を採用した点にある。
＜ＳｉＣパワーＭＯＳＦＥＴの構成＞
本実施の形態４におけるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について説明する。図２２は、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
図２２に示すように、炭化珪素からなるｎ＋型の基板１Ｓの表面および裏面において、ゲート電極ＧＥの構成以外は、図１に示した前記実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの構成と同一である。
ゲート電極ＧＥは、多結晶珪素膜ＰＦ１と金属シリサイド層ＳＬ３と金属膜ＭＦからなる。図２２に示した多結晶珪素膜ＰＦ１は、前記実施の形態１で述べた多結晶珪素膜ＰＦ１と同じく、２００ｎｍ以下の膜厚で形成した膜であり、本実施の形態４における多結晶珪素膜ＰＦ１の効果は、前記実施の形態１の場合と同じである。すなわち、ゲート絶縁膜ＧＯＸに接して２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１を形成することにより、図２に示したように、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴに近いレベルまで抑制することができる。ただし、多結晶珪素膜ＰＦ１だけでゲート電極ＧＥを構成すると、その膜厚が２００ｎｍまでと上限がある、すなわち、ゲート電極ＧＥのシート抵抗に下限があることから、デバイス動作の観点から要求されるレベルにまでゲート電極抵抗を低減できない場合がある。そこで、前記実施の形態１では、多結晶珪素膜ＰＦ１の上に、さらに、ゲート電極抵抗を低減するための多結晶珪素膜ＰＦ２を形成した。これに対し、本実施の形態４では、この多結晶珪素膜ＰＦ２の代わりに、多結晶珪素膜ＰＦ１上に金属シリサイド層ＳＬ３と金属膜ＭＦを形成することにより、所望のゲート電極抵抗を実現する。
＜ＳｉＣパワーＭＯＳＦＥＴの製造方法＞
本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴは、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
まず、図２３までの工程は、前実施の形態１で図５〜図９を用いて説明した内容と同一である。すなわち、図２３までの工程では、図９に示すように、２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１が、基板（ウェハ）１Ｓの表面全面にわたって成膜されている。
次に、図２３に示すように、多結晶珪素膜ＰＦ１の表面上に、例えば、スパッタリング法により、例えば、ニッケル膜からなる第６金属膜を堆積する。この第６金属膜の厚さは、例えば、０．０５μｍ程度である。続いて、５００〜９００℃の熱処理を施すことにより、多結晶珪素膜ＰＦ１上の全面にわたって、第４金属膜と多結晶珪素膜ＰＦ１とを反応させて、金属シリサイド層ＳＬ３を形成する。さらに、例えば、スパッタリング法により、例えば、アルミニウム膜からなる第７金属膜を堆積することにより金属膜ＭＦを形成する。この金属膜ＭＦの厚さは、例えば、０．０５μｍ〜０．２μｍ程度である。
そして、図２４に示すように、金属膜ＭＦ上にレジストパターンＲＰ４を形成する。その後、レジストパターンＰＲ４をマスクとして、多結晶珪素膜ＰＦ１と金属シリサイド層ＳＬ３と金属膜ＭＦをドライエッチング法により加工することにより、多結晶珪素膜ＰＦ１と金属シリサイド層ＳＬ３と金属膜ＭＦの積層膜からなるゲート電極ＧＥを形成する。
以降の工程は、前記実施の形態１における層間絶縁膜ＩＬ、開口部ＯＰ、金属シリサイド層ＳＬ１、ソース電極ＳＥ、金属シリサイド層ＳＬ２、ドレイン電極ＤＥを形成する工程と同様の工程で、本実施の形態２においてもこれらの構成要素を形成する。その後、ゲート電極ＧＥ、ソース電極ＳＥ、および、ドレイン電極ＤＥにそれぞれ外部配線が電気的に接続される。
このように本実施の形態４によれば、炭化珪素を用いたＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極ＧＥを２層、すなわち、ダメージ抑制層として２００ｎｍ以下の膜厚の多結晶珪素膜ＰＦ１を形成し、かつ、抵抗低減層として、多結晶珪素膜ＰＦ１の上面でシリサイド反応により金属シリサイド層ＳＬ３と金属膜ＭＦを形成する。これにより、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴにおいても、「落ちこぼれ破壊密度」をＳｉパワーＭＯＳＦＥＴ並みに抑制しつつ、デバイス動作の観点から要求されるゲート電極抵抗を実現できる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、ダメージ抑制層として多結晶珪素膜を使用する例について説明したが、前記実施の形態における技術的思想は、これに限らない。すなわち、前記実施の形態における技術的思想は、ゲート絶縁膜ＧＯＸ上で直接接触するダメージ抑制層と、ゲート絶縁膜ＧＯＸ下で直接接触する基板材料が熱膨張率の異なる材料から構成されている場合に広く適用できるものである。つまり、上述したダメージ抑制層と基板材料が異なる熱膨張率を有している場合に、基板材料とダメージ抑制層の間に挟まれるゲート絶縁膜ＧＯＸに応力が加わることを緩和する点に前記実施の形態における技術的思想の本質があり、この本質を考慮すれば、前記実施の形態における技術的思想は、ダメージ抑制層を多結晶珪素膜から構成する場合に限定される理由はないからである。
なお、例えば、ＳｉＣパワーＭＯＳＦＥＴの各構成要素の材質、導電型、および、製造条件等は前記実施の形態の記載に限定されるものではなく、それぞれ多くの変形が可能であることは言うまでもない。本明細書では説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前記実施の形態に記載した導電型には限定されない。
また、例えば、上述したＭＯＳＦＥＴは、そのゲート絶縁膜が酸化シリコン膜からなる構造の電界効果トランジスタであるが、本明細書で意図しているＭＯＳＦＥＴは、これに限定されるものではなく、ゲート絶縁膜が酸化シリコン膜以外の絶縁膜からなる構造の電界効果トランジスタ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））を除外するものではない。
１Ｓ 基板
ＤＥ ドレイン電極
ＤＲ ドレイン領域
ＤＲＴ ドリフト層
ＥＰＦ 電位固定層
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＩＬ 層間絶縁膜
ＭＦ 金属膜
ＯＰ 開口部
ＰＦ１ 多結晶珪素膜
ＰＦ２ 多結晶珪素膜
ＲＰ１ レジストパターン
ＲＰ２ レジストパターン
ＲＰ３ レジストパターン
ＲＰ４ レジストパターン
ＲＰ５ レジストパターン
ＳＥ ソース電極
ＳＬ１ 金属シリサイド層
ＳＬ２ 金属シリサイド層
ＳＬ３ 金属シリサイド層
ＳＲ ソース領域
ＷＬ ウェル領域

Claims (15)

  1. （ａ）第１主面および前記第１主面とは反対面の第２主面を有し、珪素よりもバンドギャップの大きな半導体材料からなる第１導電型の基板、
    （ｂ）前記基板の前記第１主面上に形成された前記第１導電型のドリフト層、
    （ｃ）前記ドリフト層の表面から第１深さを有し、前記ドリフト層内に前記第１導電型とは異なる第２導電型の第１不純物が導入された前記第２導電型のウェル領域、
    （ｄ）前記ドリフト層の表面から第２深さを有し、前記ウェル領域の端部と離間して前記ウェル領域内に配置され、前記第１導電型の第２不純物が導入された前記第１導電型のソース領域、
    （ｅ）少なくとも、前記ドリフト層と前記ソース領域との間の前記ウェル領域に接するゲート絶縁膜、
    （ｆ）前記ゲート絶縁膜に接するゲート電極、
    （ｇ）前記基板の前記第２主面側に形成された前記第１導電型のドレイン領域、
    を備え、
    前記ゲート電極は、
    （ｆ１）前記ゲート絶縁膜と接触し、前記ゲート絶縁膜へのダメージを抑制するダメージ抑制層、
    （ｆ２）前記ダメージ抑制層上に形成され、設けない場合よりもゲート電極抵抗の低減に寄与する抵抗低減層、
    を含み、
    前記ダメージ抑制層は、前記ドリフト層および前記ウェル領域を構成する第１材料とは異なる第２材料から構成される、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１材料と前記第２材料は、熱膨張率が異なる、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記ダメージ抑制層の厚さは、２００ｎｍ以下である、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記基板、前記ドリフト層、および、前記ウェル領域を構成する前記第１材料は、炭化珪素である、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記ダメージ抑制層を構成する前記第２材料は、多結晶珪素である、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記抵抗低減層は、多結晶珪素膜から形成されている、半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記抵抗低減層は、金属シリサイド膜、または、金属膜から形成されている、半導体装置。
  8. 請求項５に記載の半導体装置において、
    前記抵抗低減層は、金属シリサイド膜と、前記金属シリサイド膜上に形成された金属膜との積層膜から形成されている、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第１導電型はｎ型であり、前記第２導電型はｐ型である、半導体装置。
  10. （ａ）珪素よりもバンドギャップの大きな半導体材料からなる第１導電型の基板を用意する工程、
    （ｂ）前記基板の第１主面上に、前記第１導電型のドリフト層を形成する工程、
    （ｃ）前記基板の前記第１主面とは反対側の第２主面に前記第１導電型のドレイン領域を形成する工程、
    （ｄ）前記ドリフト層に、前記第１導電型とは異なる第２導電型の第１不純物を導入することにより、前記ドリフト層の表面から第１深さを有する前記第２導電型のウェル領域を前記ドリフト層内に形成する工程、
    （ｅ）前記（ｄ）工程後、前記ウェル領域内に、前記第１導電型の第２不純物を導入することにより、前記ドリフト層の表面から第２深さを有し、前記ウェル領域の端部と離間した前記第１導電型のソース領域を形成する工程、
    （ｆ）前記（ｅ）工程後、少なくとも、前記ドリフト層と前記ソース領域との間の前記ウェル領域に接する部分を含むゲート絶縁膜を形成する工程、
    （ｇ）前記（ｆ）工程後、前記ゲート絶縁膜に接するゲート電極を形成する工程、
    を備え、
    前記（ｇ）工程は、
    （ｇ１）前記ゲート絶縁膜と接触し、前記ゲート絶縁膜へのダメージを抑制するダメージ抑制層を形成する工程、
    （ｇ２）前記ダメージ抑制層上に形成され、設けない場合よりもゲート電極抵抗の低減に寄与する抵抗低減層を形成する工程、
    を含み、
    前記ダメージ抑制層は、前記ドリフト層および前記ウェル領域を構成する第１材料とは異なる第２材料から構成される、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記第１材料と前記第２材料は、熱膨張率が異なる、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｇ１）工程で形成される前記ダメージ抑制層の厚さは、２００ｎｍ以下である、半導体装置の製造方法。
  13. 請求項１０に記載の半導体装置の製造方法において、
    前記基板、前記ドリフト層、および、前記ウェル領域を構成する前記第１材料は、炭化珪素であり、
    前記（ｇ１）工程は、多結晶珪素膜から前記ダメージ抑制層を形成し、
    前記（ｇ２）工程は、多結晶珪素膜から前記抵抗低減層を形成する、半導体装置の製造方法。
  14. 請求項１０に記載の半導体装置の製造方法において、
    前記基板、前記ドリフト層、および、前記ウェル領域を構成する前記第１材料は、炭化珪素であり、
    前記（ｇ１）工程は、多結晶珪素膜から前記ダメージ抑制層を形成し、
    前記（ｇ２）工程は、金属シリサイド膜、または、金属膜から前記抵抗低減層を形成する、半導体装置の製造方法。
  15. 請求項１０に記載の半導体装置の製造方法において、
    前記基板、前記ドリフト層、および、前記ウェル領域を構成する前記第１材料は、炭化珪素であり、
    前記（ｇ１）工程は、多結晶珪素膜から前記ダメージ抑制層を形成し、
    前記（ｇ２）工程は、金属シリサイド膜と前記金属シリサイド膜上の金属膜から前記抵抗低減層を形成する、半導体装置の製造方法。
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