JPH06151817A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06151817A JPH06151817A JP31779792A JP31779792A JPH06151817A JP H06151817 A JPH06151817 A JP H06151817A JP 31779792 A JP31779792 A JP 31779792A JP 31779792 A JP31779792 A JP 31779792A JP H06151817 A JPH06151817 A JP H06151817A
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- JP
- Japan
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- layer
- tungsten silicide
- semiconductor device
- silicide layer
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ポリシリコン層と、タングステンシリサイド
層とがこの順番に形成されたウエハ（基板）に生じる内
部応力を緩和し、ウエハ内のトランジスタのゲート耐圧
を向上して歩留りを向上させることが可能な半導体装置
及びその製造方法を提供する。 【構成】 加熱することにより内部に引っ張り応力が生
じるタングステンシリサイド層の上層に、加熱すること
により内部に圧縮応力が生じる導電層を設けることによ
り、両者の応力が違いに相殺され、その下層側の各層及
び基板に応力の影響を与えることがなく、特に基板内部
のトランジスタのゲート耐圧が向上し、歩留りが向上す
る。
層とがこの順番に形成されたウエハ（基板）に生じる内
部応力を緩和し、ウエハ内のトランジスタのゲート耐圧
を向上して歩留りを向上させることが可能な半導体装置
及びその製造方法を提供する。 【構成】 加熱することにより内部に引っ張り応力が生
じるタングステンシリサイド層の上層に、加熱すること
により内部に圧縮応力が生じる導電層を設けることによ
り、両者の応力が違いに相殺され、その下層側の各層及
び基板に応力の影響を与えることがなく、特に基板内部
のトランジスタのゲート耐圧が向上し、歩留りが向上す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にゲート電極に高融点金属を用いる場
合に適した半導体装置及びその製造方法に関するもので
ある。
造方法に関し、特にゲート電極に高融点金属を用いる場
合に適した半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】従来から、半導体装置のゲート電極とし
て、基板上にゲート酸化膜を介してポリシリコン層及び
タングステンシリサイド層を積層したものがある。ここ
で、ゲート電極としてポリシリコンのみを用いるとその
抵抗値が高くなり、集積回路化した際に回路速度が低下
する原因となることから、このポリシリコン層上に抵抗
値の低いタングステンシリサイド層を形成し、ゲート電
極部分の抵抗値を下げている。
て、基板上にゲート酸化膜を介してポリシリコン層及び
タングステンシリサイド層を積層したものがある。ここ
で、ゲート電極としてポリシリコンのみを用いるとその
抵抗値が高くなり、集積回路化した際に回路速度が低下
する原因となることから、このポリシリコン層上に抵抗
値の低いタングステンシリサイド層を形成し、ゲート電
極部分の抵抗値を下げている。
【０００３】しかしながら、このタングステンシリサイ
ド層は、アニール処理時に内部に大きな引っ張り応力が
生じる。これにより、この層の下側のポリシリコン層及
び絶縁膜としてのゲート酸化膜にもこの応力が影響し、
その結果、ウエハ内のトランジスタのゲート耐圧が低下
し、そのためトランジスタの歩留りが低下すると云う問
題があった。
ド層は、アニール処理時に内部に大きな引っ張り応力が
生じる。これにより、この層の下側のポリシリコン層及
び絶縁膜としてのゲート酸化膜にもこの応力が影響し、
その結果、ウエハ内のトランジスタのゲート耐圧が低下
し、そのためトランジスタの歩留りが低下すると云う問
題があった。
【０００４】
【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、ポリシリコン層とタングステンシリサイド層
とが形成されたウエハ（基板）に生じる内部応力を緩和
し、ウエハ内のトランジスタのゲート耐圧を向上して歩
留りを向上させることが可能な半導体装置及びその製造
方法を提供することにある。
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、ポリシリコン層とタングステンシリサイド層
とが形成されたウエハ（基板）に生じる内部応力を緩和
し、ウエハ内のトランジスタのゲート耐圧を向上して歩
留りを向上させることが可能な半導体装置及びその製造
方法を提供することにある。
【０００５】
【課題を解決するための手段】上記した目的は本発明に
よれば、ポリシリコン層とタングステンシリサイド層を
有する半導体装置であって、前記タングステンシリサイ
ド層上に、加熱することにより圧縮応力が内部に生じる
導電層を有することを特徴とする半導体装置及び半導体
装置の製造方法であって、基板上にポリシリコン層を形
成する過程と、前記ポリシリコン層上に、加熱すること
により引っ張り応力が内部に生じるタングステンシリサ
イド層を形成する過程と、前記タングステンシリサイド
層上に、加熱することにより圧縮応力が内部に生じる導
電層を形成する過程と、当該半導体装置を加熱処理する
過程とを有することを特徴とする半導体装置の製造方法
を提供することにより達成される。
よれば、ポリシリコン層とタングステンシリサイド層を
有する半導体装置であって、前記タングステンシリサイ
ド層上に、加熱することにより圧縮応力が内部に生じる
導電層を有することを特徴とする半導体装置及び半導体
装置の製造方法であって、基板上にポリシリコン層を形
成する過程と、前記ポリシリコン層上に、加熱すること
により引っ張り応力が内部に生じるタングステンシリサ
イド層を形成する過程と、前記タングステンシリサイド
層上に、加熱することにより圧縮応力が内部に生じる導
電層を形成する過程と、当該半導体装置を加熱処理する
過程とを有することを特徴とする半導体装置の製造方法
を提供することにより達成される。
【０００６】
【作用】このように、アニール処理時に内部に引っ張り
応力が生じるタングステンシリサイド層の上層側に加熱
することにより内部に圧縮応力が生じる導電層を設ける
ことにより、両者の応力が互いに相殺され、引っ張り応
力が緩和される。
応力が生じるタングステンシリサイド層の上層側に加熱
することにより内部に圧縮応力が生じる導電層を設ける
ことにより、両者の応力が互いに相殺され、引っ張り応
力が緩和される。
【０００７】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００８】図１は、本発明が適用された半導体装置の
要部構成を示す側断面図である。シリコン基板１の適所
にはゲート酸化膜２と、ポリシリコン層３と、タングス
テンシリサイド層４と、窒化チタンからなる導電層５と
がこの順番に積層してなるゲート電極６が形成されてい
る。そして、シリコン基板１内には、このゲート電極６
を囲繞するようにソース・ドレイン領域７が形成されて
いる。また、ゲート電極６の導電層５上及びソース・ド
レイン領域７上には、アルミニウム配線層８が設けら
れ、それらの間の絶縁すべき部分には絶縁膜９が設けら
れている。尚、ゲート電極６の側部は、サイドウォール
酸化膜１０により覆われている。
要部構成を示す側断面図である。シリコン基板１の適所
にはゲート酸化膜２と、ポリシリコン層３と、タングス
テンシリサイド層４と、窒化チタンからなる導電層５と
がこの順番に積層してなるゲート電極６が形成されてい
る。そして、シリコン基板１内には、このゲート電極６
を囲繞するようにソース・ドレイン領域７が形成されて
いる。また、ゲート電極６の導電層５上及びソース・ド
レイン領域７上には、アルミニウム配線層８が設けら
れ、それらの間の絶縁すべき部分には絶縁膜９が設けら
れている。尚、ゲート電極６の側部は、サイドウォール
酸化膜１０により覆われている。
【０００９】このような半導体装置の製造方法を以下に
説明する。まず、シリコン基板１上にゲート酸化層２を
２０ｎｍ形成する（図２（ａ））。そして、ゲート酸化
膜２上にポリシリコン層３を低圧ＣＶＤ法により１２０
ｎｍ積層させる。更に、このポリシリコン層３上にタン
グステンシリサイド層４をスパッタリング法により１０
０ｎｍ積層させる。加えて、タングステンシリサイド層
４上に導電層５をスパッタリング法により１００ｎｍ積
層させる（図２（ｂ））。
説明する。まず、シリコン基板１上にゲート酸化層２を
２０ｎｍ形成する（図２（ａ））。そして、ゲート酸化
膜２上にポリシリコン層３を低圧ＣＶＤ法により１２０
ｎｍ積層させる。更に、このポリシリコン層３上にタン
グステンシリサイド層４をスパッタリング法により１０
０ｎｍ積層させる。加えて、タングステンシリサイド層
４上に導電層５をスパッタリング法により１００ｎｍ積
層させる（図２（ｂ））。
【００１０】次に、この基板１をアニール処理すること
により、タングステンシリサイド層を結晶化させる。こ
のとき、このタングステンシリサイド層４の内部に引っ
張り応力が生じるが、同時にその上層の導電層５の内部
に圧縮応力が生じることから両者の応力が相殺され、そ
の下層側のポリシリコン層３やゲート酸化膜２、更には
シリコン基板１に応力が影響する心配がない。そして、
フォトリソグラフィ及びエッチング処理を行うことによ
り、図２（ｃ）に示すようなゲート電極６を形成する。
その後、図２（ｄ）に示すように、サイドウォール酸化
膜１１及び絶縁層９を積層後、エッチングし、アルミニ
ウム配線層８を積層し、エッチング処理することにより
図１に示すような半導体装置を得る。
により、タングステンシリサイド層を結晶化させる。こ
のとき、このタングステンシリサイド層４の内部に引っ
張り応力が生じるが、同時にその上層の導電層５の内部
に圧縮応力が生じることから両者の応力が相殺され、そ
の下層側のポリシリコン層３やゲート酸化膜２、更には
シリコン基板１に応力が影響する心配がない。そして、
フォトリソグラフィ及びエッチング処理を行うことによ
り、図２（ｃ）に示すようなゲート電極６を形成する。
その後、図２（ｄ）に示すように、サイドウォール酸化
膜１１及び絶縁層９を積層後、エッチングし、アルミニ
ウム配線層８を積層し、エッチング処理することにより
図１に示すような半導体装置を得る。
【００１１】このようにして形成した半導体装置と、従
来のように窒化チタンからなる導電層５を有していない
ゲート電極を有する半導体装置とをゲート電圧２０Ｖに
耐え得るトランジスタの量について比較した。その結
果、従来の半導体装置に比較して本発明に基づく図１に
示す半導体装置の方が、ゲート電圧２０Ｖに耐え得るト
ランジスタの量が多く歩留りが向上していた。尚、ゲー
ト電極６の部分の抵抗値については、本発明に基づく半
導体装置と従来の半導体装置との間に差はなかった。
来のように窒化チタンからなる導電層５を有していない
ゲート電極を有する半導体装置とをゲート電圧２０Ｖに
耐え得るトランジスタの量について比較した。その結
果、従来の半導体装置に比較して本発明に基づく図１に
示す半導体装置の方が、ゲート電圧２０Ｖに耐え得るト
ランジスタの量が多く歩留りが向上していた。尚、ゲー
ト電極６の部分の抵抗値については、本発明に基づく半
導体装置と従来の半導体装置との間に差はなかった。
【００１２】
【発明の効果】以上の説明により明らかなように、本発
明による半導体装置及びその製造方法によれば、加熱す
ることにより内部に引っ張り応力が生じるタングステン
シリサイド層の上層に、加熱することにより内部に圧縮
応力が生じる導電層を設けることにより、両者の応力が
違いに相殺され、その下層側の各層及び基板に応力の影
響を与えることがなく、特に基板内部のトランジスタの
ゲート耐圧が向上し、歩留りが向上する。
明による半導体装置及びその製造方法によれば、加熱す
ることにより内部に引っ張り応力が生じるタングステン
シリサイド層の上層に、加熱することにより内部に圧縮
応力が生じる導電層を設けることにより、両者の応力が
違いに相殺され、その下層側の各層及び基板に応力の影
響を与えることがなく、特に基板内部のトランジスタの
ゲート耐圧が向上し、歩留りが向上する。
【図１】本発明が適用された半導体装置の概略構成を示
す側断面図である。
す側断面図である。
【図２】本発明が適用された半導体装置の製造手順を示
す側断面図である。
す側断面図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ポリシリコン層 ４ タングステンシリサイド層 ５ 導電層 ６ ゲート電極 ７ ソース・ドレイン領域 ８ アルミニウム配線層 ９ 絶縁膜 １０ サイドウォール酸化膜
Claims (4)
- 【請求項１】 ポリシリコン層とタングステンシリサ
イド層を有する半導体装置であって、 前記タングステンシリサイド層上に、加熱することによ
り圧縮応力が内部に生じる導電層を有することを特徴と
する半導体装置。 - 【請求項２】 前記ポリシリコン層、前記タングステ
ンシリサイド層及び前記導電層がゲート電極をなすこと
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 半導体装置の製造方法であって、 基板上にポリシリコン層を形成する過程と、 前記ポリシリコン層上に、加熱することにより引っ張り
応力が内部に生じるタングステンシリサイド層を形成す
る過程と、 前記タングステンシリサイド層上に、加熱することによ
り圧縮応力が内部に生じる導電層を形成する過程と、 当該半導体装置を加熱処理する過程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項４】 前記各層をエッチング処理することに
より、ゲート電極を形成する過程を更に有することを特
徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31779792A JPH06151817A (ja) | 1992-11-02 | 1992-11-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31779792A JPH06151817A (ja) | 1992-11-02 | 1992-11-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151817A true JPH06151817A (ja) | 1994-05-31 |
Family
ID=18092151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31779792A Withdrawn JPH06151817A (ja) | 1992-11-02 | 1992-11-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151817A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980060616A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체소자의 게이트전극 |
| WO2015008336A1 (ja) * | 2013-07-16 | 2015-01-22 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
-
1992
- 1992-11-02 JP JP31779792A patent/JPH06151817A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980060616A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체소자의 게이트전극 |
| WO2015008336A1 (ja) * | 2013-07-16 | 2015-01-22 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US9570601B2 (en) | 2013-07-16 | 2017-02-14 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| JPWO2015008336A1 (ja) * | 2013-07-16 | 2017-03-02 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |