JP3527503B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3527503B2 JP3527503B2 JP2002500456A JP2002500456A JP3527503B2 JP 3527503 B2 JP3527503 B2 JP 3527503B2 JP 2002500456 A JP2002500456 A JP 2002500456A JP 2002500456 A JP2002500456 A JP 2002500456A JP 3527503 B2 JP3527503 B2 JP 3527503B2
- Authority
- JP
- Japan
- Prior art keywords
- active region
- layer
- semiconductor layer
- concentration
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 136
- 239000012535 impurity Substances 0.000 claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 230000000694 effects Effects 0.000 claims abstract description 40
- 239000000969 carrier Substances 0.000 claims abstract description 36
- 150000001875 compounds Chemical class 0.000 claims description 28
- 238000009826 distribution Methods 0.000 claims description 13
- 238000010030 laminating Methods 0.000 claims description 3
- 239000012466 permeate Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 claims 10
- 239000010409 thin film Substances 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 150000002500 ions Chemical class 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 363
- 229910010271 silicon carbide Inorganic materials 0.000 description 73
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 58
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 45
- 238000010586 diagram Methods 0.000 description 26
- 239000007789 gas Substances 0.000 description 25
- 229910052757 nitrogen Inorganic materials 0.000 description 23
- 229910052782 aluminium Inorganic materials 0.000 description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 18
- 238000000034 method Methods 0.000 description 15
- 229910000990 Ni alloy Inorganic materials 0.000 description 11
- 230000009471 action Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 239000013078 crystal Substances 0.000 description 8
- 238000004969 ion scattering spectroscopy Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000001228 spectrum Methods 0.000 description 4
- 230000005428 wave function Effects 0.000 description 4
- 229910003811 SiGeC Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000000103 photoluminescence spectrum Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000001294 propane Substances 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241001145021 Ferula feruloides Species 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000002386 leaching Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7725—Field effect transistors with delta-doped channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
- H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【０００１】［発明の属する技術分野］
本発明は、化合物半導体層を利用して形成されるＭＩＳ
ＦＥＴに係り、特に、高耐圧，大電流用に使用するため
に適したＭＩＳＦＥＴに関する。
ＦＥＴに係り、特に、高耐圧，大電流用に使用するため
に適したＭＩＳＦＥＴに関する。
【０００２】［従来の技術］
炭化珪素（シリコンカーバイド，ＳｉＣ）は、珪素に比
べてバンドギャップが大きい半導体であることから高電
圧に耐え、かつ、融点も高い。このような特性から、炭
化珪素は、次世代のパワーデバイスや高周波デバイス，
高温動作デバイス等の応用が期待されている半導体材料
である。また、炭化珪素の結晶構造は、立方晶系の３Ｃ
−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等の
多種の構造をとりうることが知られている。
べてバンドギャップが大きい半導体であることから高電
圧に耐え、かつ、融点も高い。このような特性から、炭
化珪素は、次世代のパワーデバイスや高周波デバイス，
高温動作デバイス等の応用が期待されている半導体材料
である。また、炭化珪素の結晶構造は、立方晶系の３Ｃ
−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等の
多種の構造をとりうることが知られている。
【０００３】図１２は、従来の炭化珪素を用いたｎチャ
ネル型のＭＯＳ（Metal Oxide Semiconductor ）−ＦＥ
Ｔ（電界効果型トランジスタ）の概略的な構造を示す断
面図である。同図に示すように、濃度１×１０18atoms
・ｃｍ-3のアルミニウム（ｐ型不純物）がドープされた
ｐ型のＳｉＣ基板１０１の上には、エピタキシャル成長
法により形成され、濃度５×１０16ｃｍ-3のアルミニウ
ム（ｐ型不純物）を含むｐ型のチャネルドープＳｉＣ層
１０２と、チャネルドープＳｉＣ層１０２内に濃度１×
１０18ｃｍ-3の窒素（ｎ型不純物）をドープして形成さ
れたｎ型のソース領域１０３ａ及びドレイン領域１０３
ｂと、チャネルドープＳｉＣ層１０２の上に形成された
ＳｉＯ2 からなるゲート絶縁膜１０４と、ゲート絶縁膜
１０４の上に形成されたＮｉ合金膜からなるゲート電極
１０５と、ソース領域１０３ａ及びドレイン領域１０３
ｂにそれぞれオーミックコンタクトするＮｉ合金膜から
なるソース電極１０６ａ及びドレイン電極１０６ｂと、
ＳｉＣ基板１０１の裏面にオーミックコンタクトするＮ
ｉ合金膜からなる裏面電極１０７とを備えている。
ネル型のＭＯＳ（Metal Oxide Semiconductor ）−ＦＥ
Ｔ（電界効果型トランジスタ）の概略的な構造を示す断
面図である。同図に示すように、濃度１×１０18atoms
・ｃｍ-3のアルミニウム（ｐ型不純物）がドープされた
ｐ型のＳｉＣ基板１０１の上には、エピタキシャル成長
法により形成され、濃度５×１０16ｃｍ-3のアルミニウ
ム（ｐ型不純物）を含むｐ型のチャネルドープＳｉＣ層
１０２と、チャネルドープＳｉＣ層１０２内に濃度１×
１０18ｃｍ-3の窒素（ｎ型不純物）をドープして形成さ
れたｎ型のソース領域１０３ａ及びドレイン領域１０３
ｂと、チャネルドープＳｉＣ層１０２の上に形成された
ＳｉＯ2 からなるゲート絶縁膜１０４と、ゲート絶縁膜
１０４の上に形成されたＮｉ合金膜からなるゲート電極
１０５と、ソース領域１０３ａ及びドレイン領域１０３
ｂにそれぞれオーミックコンタクトするＮｉ合金膜から
なるソース電極１０６ａ及びドレイン電極１０６ｂと、
ＳｉＣ基板１０１の裏面にオーミックコンタクトするＮ
ｉ合金膜からなる裏面電極１０７とを備えている。
【０００４】この構造において、ソース電極１０６ａと
ドレイン電極１０６ｂとの間に一定の電圧を加え、ゲー
ト電極１０５に電圧（ゲート電圧）を印加することによ
り、ゲート電圧に応じて、ソース領域１０３ａ−ドレイ
ン領域１０３ｂ間の電流が変調され、スイッチング動作
が得られる。特に、ＳｉＣ基板上に形成されたＭＯＳＦ
ＥＴは、Ｓｉ基板上に形成されるＭＯＳＦＥＴに比べて
高耐圧特性を有し、大電流を流せるパワーデバイスとし
ての価値が高いとともに、高周波用のデバイスとしても
期待されている。
ドレイン電極１０６ｂとの間に一定の電圧を加え、ゲー
ト電極１０５に電圧（ゲート電圧）を印加することによ
り、ゲート電圧に応じて、ソース領域１０３ａ−ドレイ
ン領域１０３ｂ間の電流が変調され、スイッチング動作
が得られる。特に、ＳｉＣ基板上に形成されたＭＯＳＦ
ＥＴは、Ｓｉ基板上に形成されるＭＯＳＦＥＴに比べて
高耐圧特性を有し、大電流を流せるパワーデバイスとし
ての価値が高いとともに、高周波用のデバイスとしても
期待されている。
【０００５】［発明が解決しようとする課題］
ところで、ＳｉＣ基板上に高速動作するパワーデバイス
を設ける場合、その用途について、さらなるチャネル移
動度の向上と耐圧の向上とが要望されている。これら
は、ＳｉＣだけでなく、ＧａＡｓ，ＧａＮ，ＳｉＧｅ，
ＳｉＧｅＣなど、化合物半導体層を活性領域として用い
た半導体装置全般について、産業界から継続して要求さ
れる課題となっている。
を設ける場合、その用途について、さらなるチャネル移
動度の向上と耐圧の向上とが要望されている。これら
は、ＳｉＣだけでなく、ＧａＡｓ，ＧａＮ，ＳｉＧｅ，
ＳｉＧｅＣなど、化合物半導体層を活性領域として用い
た半導体装置全般について、産業界から継続して要求さ
れる課題となっている。
【０００６】加えて、上記従来のＭＯＳＦＥＴには、化
合物半導体層を有する半導体装置に特有の不具合もあっ
た。すなわち、上記従来のｎチャネル型ＭＯＳＦＥＴに
おけるゲート絶縁膜１０４−チャネルドープＳｉＣ層１
０２間の界面には、多くの界面準位や電荷が存在し、こ
れが理想ＭＯＳデバイス特性に悪影響を及ぼす。一般
に、Ｓｉ基板上に形成されるＭＯＳＦＥＴにおけるゲー
ト絶縁膜は、Ｓｉ基板の熱酸化によって形成されるＳｉ
Ｏ2 膜（熱酸化膜）を用いている。この熱酸化膜の場
合、Ｓｉ基板表面のＳｉ原子のダングリングボンドが存
在するために、どうしてもある程度の界面準位が存在す
るが、その界面準位の密度は約１０10個程度であること
が知られている。
合物半導体層を有する半導体装置に特有の不具合もあっ
た。すなわち、上記従来のｎチャネル型ＭＯＳＦＥＴに
おけるゲート絶縁膜１０４−チャネルドープＳｉＣ層１
０２間の界面には、多くの界面準位や電荷が存在し、こ
れが理想ＭＯＳデバイス特性に悪影響を及ぼす。一般
に、Ｓｉ基板上に形成されるＭＯＳＦＥＴにおけるゲー
ト絶縁膜は、Ｓｉ基板の熱酸化によって形成されるＳｉ
Ｏ2 膜（熱酸化膜）を用いている。この熱酸化膜の場
合、Ｓｉ基板表面のＳｉ原子のダングリングボンドが存
在するために、どうしてもある程度の界面準位が存在す
るが、その界面準位の密度は約１０10個程度であること
が知られている。
【０００７】一方、ＳｉＣ層の表面を熱酸化しても、Ｓ
ｉＯ2 膜（熱酸化膜）が形成されるが、ＳｉＣ層とその
上のＳｉＯ2 膜との間の界面には、１０12個程度の界面
準位や固定電荷が存在することが知られている。すなわ
ち、Ｓｉ基板上におけるよりも２桁程度多い界面準位や
固定電荷が存在することになる。その原因は、ＳｉＣ層
の表面上においては、本来熱酸化の際に除去されるべき
炭素などが不純物として残留することや、熱酸化される
ＳｉＣ層中のキャリア用不純物（ｎ型，又はｐ型不純
物）が熱酸化膜中に取り込まれることにあると考えられ
ている。
ｉＯ2 膜（熱酸化膜）が形成されるが、ＳｉＣ層とその
上のＳｉＯ2 膜との間の界面には、１０12個程度の界面
準位や固定電荷が存在することが知られている。すなわ
ち、Ｓｉ基板上におけるよりも２桁程度多い界面準位や
固定電荷が存在することになる。その原因は、ＳｉＣ層
の表面上においては、本来熱酸化の際に除去されるべき
炭素などが不純物として残留することや、熱酸化される
ＳｉＣ層中のキャリア用不純物（ｎ型，又はｐ型不純
物）が熱酸化膜中に取り込まれることにあると考えられ
ている。
【０００８】図１３は、従来のｎチャネル型ＭＯＳＦＥ
Ｔにおけるキャリア走行時、つまり、反転状態のときの
ゲート電極１０５，ゲート絶縁膜１０４及びチャネルド
ープＳｉＣ層１０２におけるエネルギーバンド図であ
る。図１３に示すように、従来のｎチャネル型ＭＯＳＦ
ＥＴにおいては、ゲート絶縁膜１０４中において、高密
度の界面準位や固定電荷にトラップされた正の電荷によ
って、ＭＯＳＦＥＴのしきい値電圧などが変動するとと
もに、チャネルを走行するキャリアが電荷との相互作用
による影響を受けて、チャネル移動度の低下や、相互コ
ンダクタンス，高周波応答性などのデバイス特性の劣化
が生じることになる。同様に、ｐチャネル型ＭＯＳＦＥ
Ｔにおいては、ゲート絶縁膜中に負の電荷がトラップさ
れ、デバイス特性が劣化するという不具合がみられた。
Ｔにおけるキャリア走行時、つまり、反転状態のときの
ゲート電極１０５，ゲート絶縁膜１０４及びチャネルド
ープＳｉＣ層１０２におけるエネルギーバンド図であ
る。図１３に示すように、従来のｎチャネル型ＭＯＳＦ
ＥＴにおいては、ゲート絶縁膜１０４中において、高密
度の界面準位や固定電荷にトラップされた正の電荷によ
って、ＭＯＳＦＥＴのしきい値電圧などが変動するとと
もに、チャネルを走行するキャリアが電荷との相互作用
による影響を受けて、チャネル移動度の低下や、相互コ
ンダクタンス，高周波応答性などのデバイス特性の劣化
が生じることになる。同様に、ｐチャネル型ＭＯＳＦＥ
Ｔにおいては、ゲート絶縁膜中に負の電荷がトラップさ
れ、デバイス特性が劣化するという不具合がみられた。
【０００９】また、ＳｉＣ基板を用いたデバイスだけで
なく、ＧａＡｓ，ＧａＮなどの化合物半導体基板を用い
たデバイスにも同様の不具合が存在する。化合物半導体
の場合、構成元素が単一でないことも一因となっている
と考えられるが、現在のところ、化合物半導体基板の表
面に形成した酸化膜をゲート絶縁膜として用いても、デ
バイスとして実用化しうるような特性を得ることは困難
である。また、ＭＯＳＦＥＴだけでなく、酸窒化膜，窒
化膜，他の金属酸化膜（冷えばタンタル酸化膜など）を
ゲート絶縁膜として用いた場合にも、正又は負の電荷の
トラップによって同様の不具合が生じるおそれがある。
なく、ＧａＡｓ，ＧａＮなどの化合物半導体基板を用い
たデバイスにも同様の不具合が存在する。化合物半導体
の場合、構成元素が単一でないことも一因となっている
と考えられるが、現在のところ、化合物半導体基板の表
面に形成した酸化膜をゲート絶縁膜として用いても、デ
バイスとして実用化しうるような特性を得ることは困難
である。また、ＭＯＳＦＥＴだけでなく、酸窒化膜，窒
化膜，他の金属酸化膜（冷えばタンタル酸化膜など）を
ゲート絶縁膜として用いた場合にも、正又は負の電荷の
トラップによって同様の不具合が生じるおそれがある。
【００１０】本発明の目的は、化合物半導体基板の上に
設けられるＭＩＳＦＥＴ構造を有する半導体デバイスに
おいて、高速動作性と高耐圧性とを確保すると共に、ゲ
ート絶縁膜−チャネル領域間の界面準位や固定電荷の存
在に起因するトランジスタ特性への悪影響を回避するた
めの手段を講ずることにより、電気的諸特性の優れた半
導体デバイスの提供を図ることにある。
設けられるＭＩＳＦＥＴ構造を有する半導体デバイスに
おいて、高速動作性と高耐圧性とを確保すると共に、ゲ
ート絶縁膜−チャネル領域間の界面準位や固定電荷の存
在に起因するトランジスタ特性への悪影響を回避するた
めの手段を講ずることにより、電気的諸特性の優れた半
導体デバイスの提供を図ることにある。
【００１１】［課題を解決するための手段］
上記課題を解決する第１の本発明に係る半導体装置は、
基板上に設けられた化合物半導体層と、上記化合物半導
体層内に互いに離間して設けられ各々第１導電型不純物
を含む２つの高濃度ドープ領域からなるソース・ドレイ
ン領域と上記ソース・ドレイン領域に挟まれて設けられ
第２導電型不純物を含む活性領域と、上記活性領域の上
に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に
設けられたゲート電極とを備え、上記活性領域は、キャ
リア走行領域として機能する複数層のアンドープ層から
なる第１の半導体層と、高濃度のキャリア用不純物を含
み上記第１の半導体層よりも膜厚が薄く量子効果による
キャリアの分布が可能な複数層の第２の半導体層とを交
互に積層して構成され、上記各第１の半導体層と上記各
第２の半導体層とがＳｉＣから構成され、上記各第１の
半導体層はいずれも５０ｎｍの厚みを有しており、上記
各第２の半導体層に含まれるキャリア用不純物の濃度は
一定であり、上記各第２の半導体層はいずれも１０ｎｍ
の厚みを有しており、上記各第１の半導体層はアンドー
プ層であり、上記各第２の半導体層はδドープ層であ
り、上記第２の半導体層におけるキャリア用不純物濃度
は１×１０18atoms ・ｃｍ-3であり、上記第１の半導体
層と上記第２の半導体層との界面からの電子濃度が２×
１０16ｃｍ-3以上である領域が２５ｎｍの範囲にあるよ
うに上記各第２の半導体層から上記各第１の半導体層へ
量子効果によりキャリアが浸みだし、上記活性領域のう
ち上記ゲート絶縁膜と接する領域は上記第１の半導体層
によって占められている。
基板上に設けられた化合物半導体層と、上記化合物半導
体層内に互いに離間して設けられ各々第１導電型不純物
を含む２つの高濃度ドープ領域からなるソース・ドレイ
ン領域と上記ソース・ドレイン領域に挟まれて設けられ
第２導電型不純物を含む活性領域と、上記活性領域の上
に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に
設けられたゲート電極とを備え、上記活性領域は、キャ
リア走行領域として機能する複数層のアンドープ層から
なる第１の半導体層と、高濃度のキャリア用不純物を含
み上記第１の半導体層よりも膜厚が薄く量子効果による
キャリアの分布が可能な複数層の第２の半導体層とを交
互に積層して構成され、上記各第１の半導体層と上記各
第２の半導体層とがＳｉＣから構成され、上記各第１の
半導体層はいずれも５０ｎｍの厚みを有しており、上記
各第２の半導体層に含まれるキャリア用不純物の濃度は
一定であり、上記各第２の半導体層はいずれも１０ｎｍ
の厚みを有しており、上記各第１の半導体層はアンドー
プ層であり、上記各第２の半導体層はδドープ層であ
り、上記第２の半導体層におけるキャリア用不純物濃度
は１×１０18atoms ・ｃｍ-3であり、上記第１の半導体
層と上記第２の半導体層との界面からの電子濃度が２×
１０16ｃｍ-3以上である領域が２５ｎｍの範囲にあるよ
うに上記各第２の半導体層から上記各第１の半導体層へ
量子効果によりキャリアが浸みだし、上記活性領域のう
ち上記ゲート絶縁膜と接する領域は上記第１の半導体層
によって占められている。
【００１２】上記課題を解決する第２の本発明に係る半
導体装置は、基板上に設けられた化合物半導体層と、上
記化合物半導体層内に互いに離間して設けられ各々第１
導電型不純物を含む２つの高濃度ドープ領域からなるソ
ース・ドレイン領域と上記ソース・ドレイン領域に挟ま
れて設けられ第１導電型不純物を含む第１の活性領域
と、上記活性領域の上に設けられたゲート絶縁膜と、上
記ゲート絶縁膜の上に設けられたゲート電極と、上記化
合物半導体層内で上記第１の活性領域を挟んで上記ゲー
ト絶縁膜と対向する領域に設けられ、第２導電型不純物
を含む第２の活性領域とを備え、上記第１の活性領域お
よび上記第２の活性領域は、それぞれ、キャリア走行領
域として機能する複数層のアンドープ層からなる第１の
半導体層と、高濃度のキャリア用不純物を含み上記第１
の半導体層よりも膜厚が薄く量子効果によるキャリアの
分布が可能な複数層の第２の半導体層とを交互に積層し
て構成され、上記各第１の半導体層と上記各第２の半導
体層とがＳｉＣから構成され、上記各第１の半導体層は
いずれも５０ｎｍの厚みを有しており、上記各第２の半
導体層に含まれるキャリア用不純物の濃度は一定であ
り、上記各第２の半導体層はいずれも１０ｎｍの厚みを
有しており、上記各第１の半導体層はアンドープ層であ
り、上記各第２の半導体層はδドープ層であり、上記第
２の半導体層におけるキャリア用不純物濃度は１×１０
18atoms ・ｃｍ-3であり、上記第１の半導体層と上記第
２の半導体層との界面からの電子濃度が２×１０16ｃｍ
-3以上である領域が２５ｎｍの範囲にあるように上記各
第２の半導体層から上記各第１の半導体層へ量子効果に
よりキャリアが浸みだす、半導体装置である。
導体装置は、基板上に設けられた化合物半導体層と、上
記化合物半導体層内に互いに離間して設けられ各々第１
導電型不純物を含む２つの高濃度ドープ領域からなるソ
ース・ドレイン領域と上記ソース・ドレイン領域に挟ま
れて設けられ第１導電型不純物を含む第１の活性領域
と、上記活性領域の上に設けられたゲート絶縁膜と、上
記ゲート絶縁膜の上に設けられたゲート電極と、上記化
合物半導体層内で上記第１の活性領域を挟んで上記ゲー
ト絶縁膜と対向する領域に設けられ、第２導電型不純物
を含む第２の活性領域とを備え、上記第１の活性領域お
よび上記第２の活性領域は、それぞれ、キャリア走行領
域として機能する複数層のアンドープ層からなる第１の
半導体層と、高濃度のキャリア用不純物を含み上記第１
の半導体層よりも膜厚が薄く量子効果によるキャリアの
分布が可能な複数層の第２の半導体層とを交互に積層し
て構成され、上記各第１の半導体層と上記各第２の半導
体層とがＳｉＣから構成され、上記各第１の半導体層は
いずれも５０ｎｍの厚みを有しており、上記各第２の半
導体層に含まれるキャリア用不純物の濃度は一定であ
り、上記各第２の半導体層はいずれも１０ｎｍの厚みを
有しており、上記各第１の半導体層はアンドープ層であ
り、上記各第２の半導体層はδドープ層であり、上記第
２の半導体層におけるキャリア用不純物濃度は１×１０
18atoms ・ｃｍ-3であり、上記第１の半導体層と上記第
２の半導体層との界面からの電子濃度が２×１０16ｃｍ
-3以上である領域が２５ｎｍの範囲にあるように上記各
第２の半導体層から上記各第１の半導体層へ量子効果に
よりキャリアが浸みだす、半導体装置である。
【００１３】上記課題を解決する第３の本発明に係る半
導体装置は、基板上に設けられた化合物半導体層と、上
記化合物半導体層内に互いに離間して設けられ各々第１
導電型不純物を含む２つの高濃度ドープ領域からなるソ
ース・ドレイン領域（３３ａ・３３ｂ）と上記ソース・
ドレイン領域（３３ａ・３３ｂ）に挟まれて設けられ第
１導電型不純物を含む第１の活性領域と、上記活性領域
の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の
上に設けられたゲート電極と、上記化合物半導体層内で
上記第１の活性領域を挟んで上記ゲート絶縁膜と対向す
る領域に設けられ、第２導電型不純物を含む第２の活性
領域と、上記第１の活性領域と上記ゲート絶縁膜との間
に設けられ、第２導電型不純物を含む第３の活性領域と
を備え、上記第１の活性領域、上記第２の活性領域、お
よび上記第３の活性領域は、それぞれ、キャリア走行領
域として機能する複数層のアンドープ層からなる第１の
半導体層と、高濃度のキャリア用不純物を含み上記第１
の半導体層よりも膜厚が薄く量子効果によるキャリアの
分布が可能な複数層の第２の半導体層とを交互に積層し
て構成され、上記各第１の半導体層と上記各第２の半導
体層とがＳｉＣから構成され、上記各第１の半導体層は
いずれも５０ｎｍの厚みを有しており、上記各第２の半
導体層に含まれるキャリア用不純物の濃度は一定であ
り、上記各第２の半導体層はいずれも１０ｎｍの厚みを
有しており、上記各第１の半導体層はアンドープ層であ
り、上記各第２の半導体層はδドープ層であり、上記第
２の半導体層におけるキャリア用不純物濃度は１×１０
18atoms ・ｃｍ-3であり、上記第１の半導体層と上記第
２の半導体層との界面からの電子濃度が２×１０16ｃｍ
-3以上である領域が２５ｎｍの範囲にあるように上記各
第２の半導体層から上記各第１の半導体層へ量子効果に
よりキャリアが浸みだす、半導体装置である。
導体装置は、基板上に設けられた化合物半導体層と、上
記化合物半導体層内に互いに離間して設けられ各々第１
導電型不純物を含む２つの高濃度ドープ領域からなるソ
ース・ドレイン領域（３３ａ・３３ｂ）と上記ソース・
ドレイン領域（３３ａ・３３ｂ）に挟まれて設けられ第
１導電型不純物を含む第１の活性領域と、上記活性領域
の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の
上に設けられたゲート電極と、上記化合物半導体層内で
上記第１の活性領域を挟んで上記ゲート絶縁膜と対向す
る領域に設けられ、第２導電型不純物を含む第２の活性
領域と、上記第１の活性領域と上記ゲート絶縁膜との間
に設けられ、第２導電型不純物を含む第３の活性領域と
を備え、上記第１の活性領域、上記第２の活性領域、お
よび上記第３の活性領域は、それぞれ、キャリア走行領
域として機能する複数層のアンドープ層からなる第１の
半導体層と、高濃度のキャリア用不純物を含み上記第１
の半導体層よりも膜厚が薄く量子効果によるキャリアの
分布が可能な複数層の第２の半導体層とを交互に積層し
て構成され、上記各第１の半導体層と上記各第２の半導
体層とがＳｉＣから構成され、上記各第１の半導体層は
いずれも５０ｎｍの厚みを有しており、上記各第２の半
導体層に含まれるキャリア用不純物の濃度は一定であ
り、上記各第２の半導体層はいずれも１０ｎｍの厚みを
有しており、上記各第１の半導体層はアンドープ層であ
り、上記各第２の半導体層はδドープ層であり、上記第
２の半導体層におけるキャリア用不純物濃度は１×１０
18atoms ・ｃｍ-3であり、上記第１の半導体層と上記第
２の半導体層との界面からの電子濃度が２×１０16ｃｍ
-3以上である領域が２５ｎｍの範囲にあるように上記各
第２の半導体層から上記各第１の半導体層へ量子効果に
よりキャリアが浸みだす、半導体装置である。
【００２３】［発明の実施の形態］
−第１の実施形態−
まず、量子効果が発言するほど急峻な濃度プロファイル
をもったδドープ層とアンドープ層（低濃度ドープ層）
とを積層した構造をｎチャネル型ＭＯＳＦＥＴに応用し
た例である第１の実施形態について説明する。
をもったδドープ層とアンドープ層（低濃度ドープ層）
とを積層した構造をｎチャネル型ＭＯＳＦＥＴに応用し
た例である第１の実施形態について説明する。
【００２４】図１は、本実施形態のｎチャネル型ＭＯＳ
ＦＥＴの概略的な構造を示す断面図である。同図に示す
ように、濃度１×１０18atoms ・ｃｍ-3のアルミニウム
（ｐ型不純物）がドープされたｐ型のＳｉＣ基板１１の
上には、アルミニウムがドープされたｐ型の活性領域１
２と、活性領域１２の一部に濃度１×１０18ｃｍ-3の窒
素を注入して形成されたｎ型のソース領域１３ａ及びド
レイン領域１３ｂと、活性領域１２の上に形成されたＳ
ｉＯ2 からなるゲート絶縁膜１４と、ゲート絶縁膜１４
の上に形成されたＮｉ合金膜からなるゲート電極１５
と、ソース電極１３ａ及びドレイン領域１３ｂにそれぞ
れオーミックコンタクトするＮｉ合金膜からなるソース
電極１６ａ及びドレイン電極１６ｂと、ＳｉＣ基板１１
の裏面にオーミックコンタクトするＮｉ合金膜からなる
裏面電極１７とを備えている。なお、ＳｉＣ基板１１に
は、裏面電極１７とのオーミックコンタクトを実現しや
すくするために高濃度のｐ型不純物がドープされている
が、このｐ型不純物はＳｉＣ基板１１全体にドープする
必要はなく、ＳｉＣ基板１１の下端部のみにドープされ
ていてもよい。あるいは、ＳｉＣ基板１１に低濃度のｐ
型不純物がドープされていてもよい。さらに、裏面電極
１７を必ずしも設ける必要はないので、裏面電極がない
場合には、ＳｉＣ基板全体がアンドープ層であってもよ
い。
ＦＥＴの概略的な構造を示す断面図である。同図に示す
ように、濃度１×１０18atoms ・ｃｍ-3のアルミニウム
（ｐ型不純物）がドープされたｐ型のＳｉＣ基板１１の
上には、アルミニウムがドープされたｐ型の活性領域１
２と、活性領域１２の一部に濃度１×１０18ｃｍ-3の窒
素を注入して形成されたｎ型のソース領域１３ａ及びド
レイン領域１３ｂと、活性領域１２の上に形成されたＳ
ｉＯ2 からなるゲート絶縁膜１４と、ゲート絶縁膜１４
の上に形成されたＮｉ合金膜からなるゲート電極１５
と、ソース電極１３ａ及びドレイン領域１３ｂにそれぞ
れオーミックコンタクトするＮｉ合金膜からなるソース
電極１６ａ及びドレイン電極１６ｂと、ＳｉＣ基板１１
の裏面にオーミックコンタクトするＮｉ合金膜からなる
裏面電極１７とを備えている。なお、ＳｉＣ基板１１に
は、裏面電極１７とのオーミックコンタクトを実現しや
すくするために高濃度のｐ型不純物がドープされている
が、このｐ型不純物はＳｉＣ基板１１全体にドープする
必要はなく、ＳｉＣ基板１１の下端部のみにドープされ
ていてもよい。あるいは、ＳｉＣ基板１１に低濃度のｐ
型不純物がドープされていてもよい。さらに、裏面電極
１７を必ずしも設ける必要はないので、裏面電極がない
場合には、ＳｉＣ基板全体がアンドープ層であってもよ
い。
【００２５】ここで、本実施形態の特徴は、図１の右方
に拡大して示すように、活性領域１２の下部は、厚みが
約１５００ｎｍのアンドープ層であり、活性領域の上部
は、高濃度（例えば１×１０18atoms ・ｃｍ-3）のアル
ミニウムを含む厚みが約１０ｎｍのｐ型ドープ層１２ａ
と、アンドープの６Ｈ−ＳｉＣ単結晶からなる厚み約５
０ｎｍのアンドープ層１２ｂとを交互に各々５層ずつ積
層してなる積層部である点である。そして、積層部中の
ｐ型ドープ層１２ａは、量子効果によるアンドープ層１
２ｂへのキャリアの浸みだしが可能な程度に薄く形成さ
れていることから、以下のような特殊な効果を発揮する
ことができる。
に拡大して示すように、活性領域１２の下部は、厚みが
約１５００ｎｍのアンドープ層であり、活性領域の上部
は、高濃度（例えば１×１０18atoms ・ｃｍ-3）のアル
ミニウムを含む厚みが約１０ｎｍのｐ型ドープ層１２ａ
と、アンドープの６Ｈ−ＳｉＣ単結晶からなる厚み約５
０ｎｍのアンドープ層１２ｂとを交互に各々５層ずつ積
層してなる積層部である点である。そして、積層部中の
ｐ型ドープ層１２ａは、量子効果によるアンドープ層１
２ｂへのキャリアの浸みだしが可能な程度に薄く形成さ
れていることから、以下のような特殊な効果を発揮する
ことができる。
【００２６】図２（ａ），（ｂ）は、本実施形態におけ
る基本構造を有する活性領域１２中の積層部の深さ方向
におけるｐ型不純物であるアルミニウムの濃度プロファ
イルとキャリア分布との関係を模式的に示す図、及び活
性領域１２中の積層部の深さ方向に沿った価電子帯端の
形状を示す部分バンド図である。ここでは、例えば、ア
ンドープ層１２ｂ（低濃度ドープ層）におけるアルミニ
ウムの濃度を５×１０15atoms ・ｃｍ-3とし、ｐ型ドー
プ層１２ａ（高濃度ドープ層）のアルミニウムの濃度を
１×１０18atoms ・ｃｍ-3とした場合について作成した
モデルである。
る基本構造を有する活性領域１２中の積層部の深さ方向
におけるｐ型不純物であるアルミニウムの濃度プロファ
イルとキャリア分布との関係を模式的に示す図、及び活
性領域１２中の積層部の深さ方向に沿った価電子帯端の
形状を示す部分バンド図である。ここでは、例えば、ア
ンドープ層１２ｂ（低濃度ドープ層）におけるアルミニ
ウムの濃度を５×１０15atoms ・ｃｍ-3とし、ｐ型ドー
プ層１２ａ（高濃度ドープ層）のアルミニウムの濃度を
１×１０18atoms ・ｃｍ-3とした場合について作成した
モデルである。
【００２７】ここで、ｐ型ドープ層１２ａの不純物濃度
プロファイルを図２（ａ）に示すようにアンドープ層１
２ｂの下地に対してほぼδ関数的な形状であるとする。
つまり、ｐ型ドープ層１２ａをいわゆるδドープ層とし
ている。また、図２（ｂ）に示すように、活性領域１２
全体の価電子帯端は、図中破線で示すｐ型ドープ層１２
ａの価電子帯端とアンドープ層１２ｂの価電子端帯とを
接続する形状になる。なお、ｐ型ドープ層１２ａの不純
物濃度は、その価電子帯端がフェルミレベルＥf よりも
上方になる程度に濃くするのが好ましいが、ｐ型ドープ
層１２ａの不純物濃度は必ずしもそれほど濃くなくても
よい。
プロファイルを図２（ａ）に示すようにアンドープ層１
２ｂの下地に対してほぼδ関数的な形状であるとする。
つまり、ｐ型ドープ層１２ａをいわゆるδドープ層とし
ている。また、図２（ｂ）に示すように、活性領域１２
全体の価電子帯端は、図中破線で示すｐ型ドープ層１２
ａの価電子帯端とアンドープ層１２ｂの価電子端帯とを
接続する形状になる。なお、ｐ型ドープ層１２ａの不純
物濃度は、その価電子帯端がフェルミレベルＥf よりも
上方になる程度に濃くするのが好ましいが、ｐ型ドープ
層１２ａの不純物濃度は必ずしもそれほど濃くなくても
よい。
【００２８】図２（ａ）に示すように、本実施形態の活
性領域１２中の積層部においては、ｐ型ドープ層１２ａ
の厚みが１０ｎｍ程度と薄いことから、ｐ型ドープ層１
２ａにおいて量子効果に起因した量子準位が生じ、量子
井戸であるｐ型ドープ層１２ａ中に局在するホールの波
動関数はある程度の広がりを持つようになる。つまり、
図中破線で表されるように、ホールがｐ型ドープ層１２
ａだけでなくアンドープ層１２ｂにも存在するような分
布状態となる。その結果、ｐ型ドープ層１２ａ中の不純
物には負の電荷がトラップされる。
性領域１２中の積層部においては、ｐ型ドープ層１２ａ
の厚みが１０ｎｍ程度と薄いことから、ｐ型ドープ層１
２ａにおいて量子効果に起因した量子準位が生じ、量子
井戸であるｐ型ドープ層１２ａ中に局在するホールの波
動関数はある程度の広がりを持つようになる。つまり、
図中破線で表されるように、ホールがｐ型ドープ層１２
ａだけでなくアンドープ層１２ｂにも存在するような分
布状態となる。その結果、ｐ型ドープ層１２ａ中の不純
物には負の電荷がトラップされる。
【００２９】一方、ゲート電極１５にほとんど電圧が印
加されない状態つまりオフ状態において、ソース領域１
３ａとドレイン領域１３ｂとの間に電圧が印加された場
合を考える。このとき、ドレイン領域１３ａと活性領域
１２中の積層部との間に空乏層が広がるが、本実施形態
のｎチャネル型ＭＯＳＦＥＴでは、ｐ型ドープ層１２ａ
の厚みが極めて薄いことから、活性領域１２中の積層部
全体の空乏層幅はアンドープ層１２ｂの不純物濃度に依
存して決定されると考えてよい。つまり、一般に不純物
濃度が低いほど伝導帯端の傾斜が緩やかになり空乏層幅
は当然広くなるので、アンドープ層１２ｂから広がった
空乏層が狭いｐ型ドープ層１２ａを両側から浸食する状
態となる結果、活性領域１２中の積層部全体が空乏化さ
れることになる。よって、本実施形態のＭＯＳＦＥＴに
おいては、ソース・ドレイン間の電圧に対して大きな耐
圧値が得られる。
加されない状態つまりオフ状態において、ソース領域１
３ａとドレイン領域１３ｂとの間に電圧が印加された場
合を考える。このとき、ドレイン領域１３ａと活性領域
１２中の積層部との間に空乏層が広がるが、本実施形態
のｎチャネル型ＭＯＳＦＥＴでは、ｐ型ドープ層１２ａ
の厚みが極めて薄いことから、活性領域１２中の積層部
全体の空乏層幅はアンドープ層１２ｂの不純物濃度に依
存して決定されると考えてよい。つまり、一般に不純物
濃度が低いほど伝導帯端の傾斜が緩やかになり空乏層幅
は当然広くなるので、アンドープ層１２ｂから広がった
空乏層が狭いｐ型ドープ層１２ａを両側から浸食する状
態となる結果、活性領域１２中の積層部全体が空乏化さ
れることになる。よって、本実施形態のＭＯＳＦＥＴに
おいては、ソース・ドレイン間の電圧に対して大きな耐
圧値が得られる。
【００３０】図３は、本実施形態のｎチャネル型ＭＯＳ
ＦＥＴにおけるゲート電極１５に正の電圧Ｖが印加され
て、キャリアが走行する時、つまり、反転状態のときの
ゲート電極１５，ゲート絶縁膜１４及び活性領域１２に
おけるエネルギーバンド図である。
ＦＥＴにおけるゲート電極１５に正の電圧Ｖが印加され
て、キャリアが走行する時、つまり、反転状態のときの
ゲート電極１５，ゲート絶縁膜１４及び活性領域１２に
おけるエネルギーバンド図である。
【００３１】図３に示す反転状態においては、印加電圧
Ｖに対応するポテンシャルｅＶによって下方に曲げられ
た伝導帯端の端部に電子が集まり、この電子がソース領
域１３ａとドレイン領域１３ｂとの間の電位差に応じ、
活性領域１２のチャネル層となる部分を走行することに
なる。そのとき、キャリア（ここでは電子）の濃度はゲ
ート絶縁膜１４の直下において高濃度で下方に向かうほ
ど低濃度になるように分布するので（図３参照）、実際
上、ゲート絶縁膜１４直下の領域であるアンドープ層１
２ｂがほぼチャネル層の大部分を占めることになる。と
ころが、アンドープ層１２ｂにはほとんど不純物がドー
プされていないので、アンドープ層１２ｂを走行するキ
ャリアに対する不純物イオン散乱は少なくなる。つま
り、活性領域１２におけるキャリアの走行を妨げる不純
物イオン散乱が少なくなることで、高いチャネル移動度
が得られる。
Ｖに対応するポテンシャルｅＶによって下方に曲げられ
た伝導帯端の端部に電子が集まり、この電子がソース領
域１３ａとドレイン領域１３ｂとの間の電位差に応じ、
活性領域１２のチャネル層となる部分を走行することに
なる。そのとき、キャリア（ここでは電子）の濃度はゲ
ート絶縁膜１４の直下において高濃度で下方に向かうほ
ど低濃度になるように分布するので（図３参照）、実際
上、ゲート絶縁膜１４直下の領域であるアンドープ層１
２ｂがほぼチャネル層の大部分を占めることになる。と
ころが、アンドープ層１２ｂにはほとんど不純物がドー
プされていないので、アンドープ層１２ｂを走行するキ
ャリアに対する不純物イオン散乱は少なくなる。つま
り、活性領域１２におけるキャリアの走行を妨げる不純
物イオン散乱が少なくなることで、高いチャネル移動度
が得られる。
【００３２】また、ＭＯＳＦＥＴのゲート絶縁膜はほと
んどの場合、基板の熱処理によって形成される酸化膜で
あることから、アンドープ層１２ｂを熱酸化して形成さ
れたゲート絶縁膜１４中にトラップされる電荷は少ない
と考えられる。例えば、ｐ型のＳｉＣ層の上に熱酸化膜
を形成した場合には、ｐ型ＳｉＣ層中に存在するｐ型不
純物（例えばＡｌ，Ｂなど）が酸化膜中に取り込まれる
ことで、酸化膜中には正の固定電荷が生じる。一方、ｎ
型ＳｉＣ層の上に熱酸化膜を形成した場合には、ｎ型Ｓ
ｉＣ層中に存在するｎ型不純物（例えばＮ，Ｐなど）が
酸化膜中に取り込まれることで、酸化膜中には負の固定
電荷が生じる。ところが、本実施形態の活性領域のよう
な構造を有する場合には、チャネル層の大部分を占める
アンドープ層１２ｂには、通常のＭＯＳＦＥＴにおいて
しきい値制御のために必要な不純物濃度よりも低い不純
物濃度しか含んでいなくてもしきい値を適正に制御しう
る。その結果、熱酸化の際にゲート絶縁膜１４中に取り
込まれる不純物（本実施形態ではｐ型不純物であるＡ
ｌ）の濃度は低いので、熱酸化膜であるゲート絶縁膜１
４中に生じる正の固定電荷の数が、従来のＭＯＳＦＥＴ
に比べて低減される。また、ゲート絶縁膜１４の直下に
あるアンドープ層１２ｂとの間の界面付近の領域に存在
する界面準位にトラップされる電荷（この場合には正の
電荷）も、通常のＭＯＳＦＥＴのようにしきい値制御の
ためにある程度高い不純物濃度を有する場合に比べて低
減する。
んどの場合、基板の熱処理によって形成される酸化膜で
あることから、アンドープ層１２ｂを熱酸化して形成さ
れたゲート絶縁膜１４中にトラップされる電荷は少ない
と考えられる。例えば、ｐ型のＳｉＣ層の上に熱酸化膜
を形成した場合には、ｐ型ＳｉＣ層中に存在するｐ型不
純物（例えばＡｌ，Ｂなど）が酸化膜中に取り込まれる
ことで、酸化膜中には正の固定電荷が生じる。一方、ｎ
型ＳｉＣ層の上に熱酸化膜を形成した場合には、ｎ型Ｓ
ｉＣ層中に存在するｎ型不純物（例えばＮ，Ｐなど）が
酸化膜中に取り込まれることで、酸化膜中には負の固定
電荷が生じる。ところが、本実施形態の活性領域のよう
な構造を有する場合には、チャネル層の大部分を占める
アンドープ層１２ｂには、通常のＭＯＳＦＥＴにおいて
しきい値制御のために必要な不純物濃度よりも低い不純
物濃度しか含んでいなくてもしきい値を適正に制御しう
る。その結果、熱酸化の際にゲート絶縁膜１４中に取り
込まれる不純物（本実施形態ではｐ型不純物であるＡ
ｌ）の濃度は低いので、熱酸化膜であるゲート絶縁膜１
４中に生じる正の固定電荷の数が、従来のＭＯＳＦＥＴ
に比べて低減される。また、ゲート絶縁膜１４の直下に
あるアンドープ層１２ｂとの間の界面付近の領域に存在
する界面準位にトラップされる電荷（この場合には正の
電荷）も、通常のＭＯＳＦＥＴのようにしきい値制御の
ためにある程度高い不純物濃度を有する場合に比べて低
減する。
【００３３】しかも、図２（ａ）に示すように、ｐ型ド
ープ層１２ａ中の不純物に負の電荷がトラップされる
と、ＭＯＳＦＥＴの動作状態では主として不純物イオン
散乱の少ないアンドープ層１２ｂを電子が走行すること
になる。その結果、図３に示すように、活性領域１２の
積層部中に滞留する負の電荷がゲート絶縁膜中の正の固
定電荷や、ゲート絶縁膜−活性領域間の界面付近にトラ
ップされている正の電荷による電界を打ち消すように作
用する。つまり、ｐ型ドープ層１２ａ中の不純物（本実
施形態ではアルミニウム原子）にトラップされた電荷に
よって、ゲート絶縁膜中やゲート絶縁膜−活性領域間の
界面付近にトラップされている電荷の作用が補償され
て、キャリアの走行を妨げる作用を抑制することによっ
ても、チャネル移動度が向上する。
ープ層１２ａ中の不純物に負の電荷がトラップされる
と、ＭＯＳＦＥＴの動作状態では主として不純物イオン
散乱の少ないアンドープ層１２ｂを電子が走行すること
になる。その結果、図３に示すように、活性領域１２の
積層部中に滞留する負の電荷がゲート絶縁膜中の正の固
定電荷や、ゲート絶縁膜−活性領域間の界面付近にトラ
ップされている正の電荷による電界を打ち消すように作
用する。つまり、ｐ型ドープ層１２ａ中の不純物（本実
施形態ではアルミニウム原子）にトラップされた電荷に
よって、ゲート絶縁膜中やゲート絶縁膜−活性領域間の
界面付近にトラップされている電荷の作用が補償され
て、キャリアの走行を妨げる作用を抑制することによっ
ても、チャネル移動度が向上する。
【００３４】なお、チャネル層がｎ型不純物を含むｐチ
ャネル型ＭＯＳＦＥＴにおいては、高濃度ドープ層（δ
ドープ層）中の不純物にトラップされた正の電荷によっ
て、ゲート絶縁膜中や、ゲート絶縁膜−活性領域間の界
面付近にトラップされる負の電荷の作用を補償すること
ができる。
ャネル型ＭＯＳＦＥＴにおいては、高濃度ドープ層（δ
ドープ層）中の不純物にトラップされた正の電荷によっ
て、ゲート絶縁膜中や、ゲート絶縁膜−活性領域間の界
面付近にトラップされる負の電荷の作用を補償すること
ができる。
【００３５】そして、上述のような作用によるチャネル
移動度の向上効果と耐圧の向上効果とによって、高耐圧
で低オン抵抗，大電流容量，高相互コンダクタンスが実
現でき、低消費電力，高利得という特長をもったＭＯＳ
ＦＥＴを形成することが可能となる。また、本実施形態
により、チャネル移動度の向上によって高周波特性も当
然向上することが期待される。
移動度の向上効果と耐圧の向上効果とによって、高耐圧
で低オン抵抗，大電流容量，高相互コンダクタンスが実
現でき、低消費電力，高利得という特長をもったＭＯＳ
ＦＥＴを形成することが可能となる。また、本実施形態
により、チャネル移動度の向上によって高周波特性も当
然向上することが期待される。
【００３６】なお、本実施形態では、活性領域１２の積
層部の最上層を厚みが５０ｎｍのアンドープ層１２ｂと
したが、本発明は斯かる実施形態に限定されるものでは
ない。例えば、活性領域の積層部の最上層を厚みが５０
ｎｍ−２００ｎｍ程度のアンドープ層としてもよく、こ
の最上層の厚みは耐圧性と電流量とのうちいずれを重視
するかによって適宜調整することができる。
層部の最上層を厚みが５０ｎｍのアンドープ層１２ｂと
したが、本発明は斯かる実施形態に限定されるものでは
ない。例えば、活性領域の積層部の最上層を厚みが５０
ｎｍ−２００ｎｍ程度のアンドープ層としてもよく、こ
の最上層の厚みは耐圧性と電流量とのうちいずれを重視
するかによって適宜調整することができる。
【００３７】なお、上述の効果は、活性領域におけるア
ンドープ層に代えて低濃度ドープ層（本実施形態におい
てはｐ型の低濃度ドープ層）を設けても得ることができ
る。その点については、後述する。
ンドープ層に代えて低濃度ドープ層（本実施形態におい
てはｐ型の低濃度ドープ層）を設けても得ることができ
る。その点については、後述する。
【００３８】次に、本実施形態のＭＯＳＦＥＴの製造工
程について説明する。図４（ａ）〜（ｄ）は、本実施形
態におけるｎチャネル型ＭＯＳＦＥＴの製造工程を示す
断面図である。なお、６Ｈ−ＳｉＣ層を用いて、アンド
ープ層（低濃度ドープ層）と高濃度ドープ層（δドープ
層）とを交互に積層するための具体的な装置や方法は、
特許出願２０００−５８９６４号の明細書及び図面に記
載されているとおりである。
程について説明する。図４（ａ）〜（ｄ）は、本実施形
態におけるｎチャネル型ＭＯＳＦＥＴの製造工程を示す
断面図である。なお、６Ｈ−ＳｉＣ層を用いて、アンド
ープ層（低濃度ドープ層）と高濃度ドープ層（δドープ
層）とを交互に積層するための具体的な装置や方法は、
特許出願２０００−５８９６４号の明細書及び図面に記
載されているとおりである。
【００３９】まず、図４（ａ）に示す工程で、ｐ型のＳ
ｉＣ基板１１を準備する。本実施形態においては、Ｓｉ
Ｃ基板１１として、主面が｛ 1 1 -2 0 ｝面に一致した
方位を有する４Ｈ−ＳｉＣ基板を用いる。ただし、主面
が（ 0 0 0 1）面から数度ずれた方位を有するＳｉＣ基
板を用いてもよい。ＳｉＣ基板１１の直径は２５ｍｍで
ある。まず、流量５（ｌ／ｍｉｎ）の酸素によってバブ
リングされた水蒸気雰囲気中で、ＳｉＣ基板１１を１１
００℃で３時間ほど熱酸化し、表面に厚みが約４０ｎｍ
の熱酸化膜を形成した後、バッファード弗酸（弗酸：フ
ッ化アンモニウム水溶液＝１：７）により、その熱酸化
膜を除去する。そして、ＣＶＤ装置のチャンバー内にＳ
ｉＣ基板１１を設置し、チャンバー内を１０-6Ｐａ程度
（≒１０-8Torr）の真空度になるまで減圧する。
ｉＣ基板１１を準備する。本実施形態においては、Ｓｉ
Ｃ基板１１として、主面が｛ 1 1 -2 0 ｝面に一致した
方位を有する４Ｈ−ＳｉＣ基板を用いる。ただし、主面
が（ 0 0 0 1）面から数度ずれた方位を有するＳｉＣ基
板を用いてもよい。ＳｉＣ基板１１の直径は２５ｍｍで
ある。まず、流量５（ｌ／ｍｉｎ）の酸素によってバブ
リングされた水蒸気雰囲気中で、ＳｉＣ基板１１を１１
００℃で３時間ほど熱酸化し、表面に厚みが約４０ｎｍ
の熱酸化膜を形成した後、バッファード弗酸（弗酸：フ
ッ化アンモニウム水溶液＝１：７）により、その熱酸化
膜を除去する。そして、ＣＶＤ装置のチャンバー内にＳ
ｉＣ基板１１を設置し、チャンバー内を１０-6Ｐａ程度
（≒１０-8Torr）の真空度になるまで減圧する。
【００４０】次に、図４（ｂ）に示す工程で、チャンバ
ー内に希釈ガスとして流量２（ｌ／ｍｉｎ）の水素ガス
と流量１（ｌ／ｍｉｎ）のアルゴンガスとを供給し、チ
ャンバー内の圧力を０．０９３３ＭＰａとして、基板温
度を約１６００℃に制御する。水素ガス及びアルゴンガ
スの流量は上述の一定値に保持しながら、原料ガスとし
て流量が２（ｍｌ／ｍｉｎ）のプロパンガスと、流量が
３（ｍｌ／ｍｉｎ）のシランガスとをチャンバー内に導
入する。原料ガスは流量５０（ｍｌ／ｍｉｎ）の水素ガ
スで希釈されている。このとき、ドーピングガス供給用
のパルスバルブを完全に閉じておく。これにより、Ｓｉ
Ｃ基板１１の主面の上に、アンドープのＳｉＣ単結晶か
らなる厚み約１５００ｎｍのアンドープ層１２ｂ（低濃
度ドープ層）をエピタキシャル成長させる。
ー内に希釈ガスとして流量２（ｌ／ｍｉｎ）の水素ガス
と流量１（ｌ／ｍｉｎ）のアルゴンガスとを供給し、チ
ャンバー内の圧力を０．０９３３ＭＰａとして、基板温
度を約１６００℃に制御する。水素ガス及びアルゴンガ
スの流量は上述の一定値に保持しながら、原料ガスとし
て流量が２（ｍｌ／ｍｉｎ）のプロパンガスと、流量が
３（ｍｌ／ｍｉｎ）のシランガスとをチャンバー内に導
入する。原料ガスは流量５０（ｍｌ／ｍｉｎ）の水素ガ
スで希釈されている。このとき、ドーピングガス供給用
のパルスバルブを完全に閉じておく。これにより、Ｓｉ
Ｃ基板１１の主面の上に、アンドープのＳｉＣ単結晶か
らなる厚み約１５００ｎｍのアンドープ層１２ｂ（低濃
度ドープ層）をエピタキシャル成長させる。
【００４１】ただし、特許出願２０００−５８９６４号
の明細書及び図面に記載されているように、ドーピング
ガスとして例えばトリメチルアルミニウム（Ａｌ（ＣＨ
3 ）3 を約１０％含む水素ガスを供給可能にするため
に、ドーピングガスを高圧ボンベに収納しておいて、高
圧ボンベとドーピングガス供給用配管との間にパルスバ
ルブが設けられている。
の明細書及び図面に記載されているように、ドーピング
ガスとして例えばトリメチルアルミニウム（Ａｌ（ＣＨ
3 ）3 を約１０％含む水素ガスを供給可能にするため
に、ドーピングガスを高圧ボンベに収納しておいて、高
圧ボンベとドーピングガス供給用配管との間にパルスバ
ルブが設けられている。
【００４２】次に、チャンバー内への希釈ガス，原料ガ
スの供給量，温度などの条件は変えずに、パルスバルブ
を開いてｐ型不純物であるアルミニウムを含むガス（ド
ーピングガス）をパルス状に供給することにより、Ｓｉ
Ｃ基板１１の主面の上に、厚み約１０ｎｍのｐ型ドープ
層１２ａ（高濃度ドープ層）を形成する。そして、原料
ガス及び希釈ガスを供給しながら、パルスバルブを繰り
返し開閉することによって、ドーピングガスをチャンバ
ー内のＳｉＣ基板１１の直上にパルス状に供給すること
ができる。
スの供給量，温度などの条件は変えずに、パルスバルブ
を開いてｐ型不純物であるアルミニウムを含むガス（ド
ーピングガス）をパルス状に供給することにより、Ｓｉ
Ｃ基板１１の主面の上に、厚み約１０ｎｍのｐ型ドープ
層１２ａ（高濃度ドープ層）を形成する。そして、原料
ガス及び希釈ガスを供給しながら、パルスバルブを繰り
返し開閉することによって、ドーピングガスをチャンバ
ー内のＳｉＣ基板１１の直上にパルス状に供給すること
ができる。
【００４３】そして、ｐ型ドープ層１２ａのエピタキシ
ャル成長が終了すると、ドーピングガスの供給を停止さ
せて、つまり、パルスバルブを完全に閉じた状態で、プ
ロパンガスとシランガスとをＳｉＣ基板１１の上に供給
することにより、ＳｉＣ基板１１の主面の上に、アンド
ープのＳｉＣ単結晶からなる厚み約５０ｎｍのアンドー
プ層１２ｂ（低濃度ドープ層）をエピタキシャル成長さ
せる。
ャル成長が終了すると、ドーピングガスの供給を停止さ
せて、つまり、パルスバルブを完全に閉じた状態で、プ
ロパンガスとシランガスとをＳｉＣ基板１１の上に供給
することにより、ＳｉＣ基板１１の主面の上に、アンド
ープのＳｉＣ単結晶からなる厚み約５０ｎｍのアンドー
プ層１２ｂ（低濃度ドープ層）をエピタキシャル成長さ
せる。
【００４４】このようにして、原料ガスを供給しながら
同時にパルスバルブを開閉してドーピングガス（トリメ
チルアルミニウムを含む水素ガス）を導入することによ
るｐ型ドープ層１２ａの形成と、パルスバルブを閉じた
状態にしてドーピングガスを供給しないで原料ガスの供
給のみによるアンドープ層１２ｂの形成とを各々４０回
ずつ繰り返すことにより、ｐ型ドーピング層１２ａとア
ンドープ層１２ｂとを交互に５層ずつ積層してなる活性
領域１２中の積層部を形成する。活性領域１２中の上部
を占める積層部、つまり厚さ１０ｎｍのδドープ層と厚
さ５０ｎｍのアンドープ層との積層部、における平均の
アルミニウム濃度は、約１×１０17atoms ・ｃｍ-3であ
り、この積層部の熱酸化終了後におけるトータルの厚み
は、３００ｎｍである。このとき、上述の積層部の最上
層にはアンドープ層１２ｂとなっている。
同時にパルスバルブを開閉してドーピングガス（トリメ
チルアルミニウムを含む水素ガス）を導入することによ
るｐ型ドープ層１２ａの形成と、パルスバルブを閉じた
状態にしてドーピングガスを供給しないで原料ガスの供
給のみによるアンドープ層１２ｂの形成とを各々４０回
ずつ繰り返すことにより、ｐ型ドーピング層１２ａとア
ンドープ層１２ｂとを交互に５層ずつ積層してなる活性
領域１２中の積層部を形成する。活性領域１２中の上部
を占める積層部、つまり厚さ１０ｎｍのδドープ層と厚
さ５０ｎｍのアンドープ層との積層部、における平均の
アルミニウム濃度は、約１×１０17atoms ・ｃｍ-3であ
り、この積層部の熱酸化終了後におけるトータルの厚み
は、３００ｎｍである。このとき、上述の積層部の最上
層にはアンドープ層１２ｂとなっている。
【００４５】なお、積層部の最上層を占めているアンド
ープ層１２ｂの厚みを他のアンドープ層１２ｂよりも５
０ｎｍ程度厚くしてもよい。ただし、この場合にはＭＯ
ＳＦＥＴのしきい値電圧が高くなるので、ゲート絶縁膜
−活性領域間の界面の界面順位の悪影響によるチャネル
移動度としきい値電圧とを所望の条件に調整するよう
に、最上部のアンドープ層１２ｂの厚みを決めることが
できる。
ープ層１２ｂの厚みを他のアンドープ層１２ｂよりも５
０ｎｍ程度厚くしてもよい。ただし、この場合にはＭＯ
ＳＦＥＴのしきい値電圧が高くなるので、ゲート絶縁膜
−活性領域間の界面の界面順位の悪影響によるチャネル
移動度としきい値電圧とを所望の条件に調整するよう
に、最上部のアンドープ層１２ｂの厚みを決めることが
できる。
【００４６】次に、図４（ｃ）に示す工程で、活性領域
１２の上に、ゲート電極形成領域を覆い、ソース・ドレ
イン領域となる部分を開口したシリコン酸化膜などから
なる注入マスク１９を形成した後、基板温度を５００〜
８００℃の間に加熱して、注入マスク１９の上方から窒
素のイオン注入を行なう。さらに、不純物の活性化のた
めのアニールを温度１５００℃で１０分間行なうことに
より、ｎ型不純物濃度が約１×１０18atoms ・ｃｍ-3の
ソース領域１３ａとドレイン領域１３ｂとを形成する。
このとき、ソース領域１３ａ及びドレイン領域１３ｂ
は、具体的には、例えば温度が５００℃で、イオンの加
速電圧及びドーズ量を、それぞれ、３０ｋｅＶ及び５×
１０13atoms ・ｃｍ-2、６０ｋｅＶ及び６×１０13atom
s ・ｃｍ-2、１００ｋｅＶ及び８×１０13atoms ・ｃｍ
-2、１１０ｋｅＶ及び５×１０13atoms ・ｃｍ-2、１３
０ｋｅＶ及び１０×１０13atoms ・ｃｍ-2、１８０ｋｅ
Ｖ及び１５×１０13atoms ・ｃｍ-2、２４０ｋｅＶ及び
１０×１０13atoms ・ｃｍ-2とした多段のイオン注入に
よって形成されている。
１２の上に、ゲート電極形成領域を覆い、ソース・ドレ
イン領域となる部分を開口したシリコン酸化膜などから
なる注入マスク１９を形成した後、基板温度を５００〜
８００℃の間に加熱して、注入マスク１９の上方から窒
素のイオン注入を行なう。さらに、不純物の活性化のた
めのアニールを温度１５００℃で１０分間行なうことに
より、ｎ型不純物濃度が約１×１０18atoms ・ｃｍ-3の
ソース領域１３ａとドレイン領域１３ｂとを形成する。
このとき、ソース領域１３ａ及びドレイン領域１３ｂ
は、具体的には、例えば温度が５００℃で、イオンの加
速電圧及びドーズ量を、それぞれ、３０ｋｅＶ及び５×
１０13atoms ・ｃｍ-2、６０ｋｅＶ及び６×１０13atom
s ・ｃｍ-2、１００ｋｅＶ及び８×１０13atoms ・ｃｍ
-2、１１０ｋｅＶ及び５×１０13atoms ・ｃｍ-2、１３
０ｋｅＶ及び１０×１０13atoms ・ｃｍ-2、１８０ｋｅ
Ｖ及び１５×１０13atoms ・ｃｍ-2、２４０ｋｅＶ及び
１０×１０13atoms ・ｃｍ-2とした多段のイオン注入に
よって形成されている。
【００４７】次に、図４（ｄ）に示す工程で、注入マス
ク１９を除去した後、ＲＣＡ洗浄などを行なって活性領
域１２の表面層を清浄化した後、約１１０℃の温度下で
活性領域１２の最上層のアンドープ層１２ｂの表面部
（約１５ｎｍの厚み分）を熱酸化することにより、厚み
が約３０ｎｍの熱酸化膜からなるゲート絶縁膜１４を形
成する。次に、ゲート絶縁膜１４のうちソース領域１３
ａ及びドレイン領域１３ｂの上方に位置する部分を除去
して開口部を設け、開口部に真空蒸着法により形成され
たＮｉ合金膜からなるソース電極１６ａ及びドレイン電
極１６ｂを形成する。さらに、ソース，ドレイン電極１
６ａ，１６と活性領域１２とのオーミックコンタクトを
とるために１０００℃で３分間アニールを行なう。続い
て、ゲート絶縁膜１４の上にＮｉを蒸着して、Ｎｉ膜か
らなるゲート長約５μｍのゲート電極１５を形成する。
ク１９を除去した後、ＲＣＡ洗浄などを行なって活性領
域１２の表面層を清浄化した後、約１１０℃の温度下で
活性領域１２の最上層のアンドープ層１２ｂの表面部
（約１５ｎｍの厚み分）を熱酸化することにより、厚み
が約３０ｎｍの熱酸化膜からなるゲート絶縁膜１４を形
成する。次に、ゲート絶縁膜１４のうちソース領域１３
ａ及びドレイン領域１３ｂの上方に位置する部分を除去
して開口部を設け、開口部に真空蒸着法により形成され
たＮｉ合金膜からなるソース電極１６ａ及びドレイン電
極１６ｂを形成する。さらに、ソース，ドレイン電極１
６ａ，１６と活性領域１２とのオーミックコンタクトを
とるために１０００℃で３分間アニールを行なう。続い
て、ゲート絶縁膜１４の上にＮｉを蒸着して、Ｎｉ膜か
らなるゲート長約５μｍのゲート電極１５を形成する。
【００４８】上述の工程によって形成されたＭＯＳＦＥ
Ｔについて、ドレイン電流とドレイン電圧との関係（電
流電圧特性）のゲート電圧依存性などを調べたところ、
ソース電極１６ａとドレイン電極１６ｂとの間に一定電
圧を加え、ゲート電極１５に電圧を印加することによ
り、ゲート電極１５に印加する電圧に応じて、適正なソ
ース−ドレイン間の電流−電圧特性によるスイッチング
動作が得られた。そして、本実施形態のｎチャネル型Ｍ
ＯＳＦＥＴでは、ドレイン電圧が２００Ｖ以上において
もブレークダウンなしに安定なドレイン電流が得られ、
オフ状態における絶縁破壊電圧は６００Ｖ以上であり、
オン抵抗も１ｍΩ・ｃｍ2 に低減された。
Ｔについて、ドレイン電流とドレイン電圧との関係（電
流電圧特性）のゲート電圧依存性などを調べたところ、
ソース電極１６ａとドレイン電極１６ｂとの間に一定電
圧を加え、ゲート電極１５に電圧を印加することによ
り、ゲート電極１５に印加する電圧に応じて、適正なソ
ース−ドレイン間の電流−電圧特性によるスイッチング
動作が得られた。そして、本実施形態のｎチャネル型Ｍ
ＯＳＦＥＴでは、ドレイン電圧が２００Ｖ以上において
もブレークダウンなしに安定なドレイン電流が得られ、
オフ状態における絶縁破壊電圧は６００Ｖ以上であり、
オン抵抗も１ｍΩ・ｃｍ2 に低減された。
【００４９】また、比較のために、図１２に示す構造を
有する従来のＭＯＳＦＥＴ（ｐ型チャネルドープＳｉＣ
層１０２の不純物濃度が１×１０17ｃｍ-3）と、本実施
形態のＭＯＳＦＥＴとについて、相互コンダクタンスを
調べた。その結果、本実施形態のＭＯＳＦＥＴにおいて
は、従来のＭＯＳＦＥＴに比べて約３倍の相互コンダク
タンスが得られた。
有する従来のＭＯＳＦＥＴ（ｐ型チャネルドープＳｉＣ
層１０２の不純物濃度が１×１０17ｃｍ-3）と、本実施
形態のＭＯＳＦＥＴとについて、相互コンダクタンスを
調べた。その結果、本実施形態のＭＯＳＦＥＴにおいて
は、従来のＭＯＳＦＥＴに比べて約３倍の相互コンダク
タンスが得られた。
【００５０】すなわち、上述のような本実施形態のｎチ
ャネル型ＭＯＳＦＥＴにおけるチャネル移動度の向上効
果によって、高い相互コンダクタンスが実現できること
が確認された。
ャネル型ＭＯＳＦＥＴにおけるチャネル移動度の向上効
果によって、高い相互コンダクタンスが実現できること
が確認された。
【００５１】−第１の実施形態の変形例−
上記図１に示すｎチャネル型ＭＯＳＦＥＴの構造を応用
して、チャネル移動度の高いｐチャネル型ＭＯＳＦＥＴ
を構成することも可能である。
して、チャネル移動度の高いｐチャネル型ＭＯＳＦＥＴ
を構成することも可能である。
【００５２】この場合には、第１の実施形態における各
部の導電型を逆にしたｐチャネル型ＭＯＳＦＥＴを形成
することにより、ゲート絶縁膜−活性領域間の界面付近
にトラップされる負の電荷の作用を補償することができ
る。
部の導電型を逆にしたｐチャネル型ＭＯＳＦＥＴを形成
することにより、ゲート絶縁膜−活性領域間の界面付近
にトラップされる負の電荷の作用を補償することができ
る。
【００５３】すなわち、図１に示すｐ型のＳｉＣ基板１
１に代えてｎ型のＳｉＣ基板を、ｐ型ドープ層に代えて
高濃度のｎ型不純物（例えば窒素）がδドープされたｎ
型ドープ層を、ｎ型のソース領域１３ａ及びドレイン領
域１３ｂに代えてｐ型の不純物（例えばアルミニウム）
を注入して形成されるｐ型のソース領域及びドレイン領
域を設ければよい。そして、δドープ層であるｎ型ドー
プ層とアンドープ層とを積層した構造の基本的な効果に
より、不純物イオン散乱の低減によるチャネル移動度の
向上と、耐圧性の向上とを図ることができる。
１に代えてｎ型のＳｉＣ基板を、ｐ型ドープ層に代えて
高濃度のｎ型不純物（例えば窒素）がδドープされたｎ
型ドープ層を、ｎ型のソース領域１３ａ及びドレイン領
域１３ｂに代えてｐ型の不純物（例えばアルミニウム）
を注入して形成されるｐ型のソース領域及びドレイン領
域を設ければよい。そして、δドープ層であるｎ型ドー
プ層とアンドープ層とを積層した構造の基本的な効果に
より、不純物イオン散乱の低減によるチャネル移動度の
向上と、耐圧性の向上とを図ることができる。
【００５４】図５（ａ），（ｂ）は、本変形例における
活性領域の深さ方向におけるｎ型不純物である窒素の濃
度プロファイルとキャリア分布との関係を模式的に示す
図、及び活性領域の深さ方向に沿った伝導帯端の形状を
示す部分バンド図である。
活性領域の深さ方向におけるｎ型不純物である窒素の濃
度プロファイルとキャリア分布との関係を模式的に示す
図、及び活性領域の深さ方向に沿った伝導帯端の形状を
示す部分バンド図である。
【００５５】図５（ａ）に示すように、アンドープ層に
おける不純物イオン散乱は少なくなるために、アンドー
プ層においては特に高い電子移動度が得られる。また、
図５（ｂ）に示すように、活性領域全体の伝導帯端は、
図中破線で示すｎ型ドープ層の伝導帯端とアンドープ層
の伝導帯端とを接続する形状になる。そして、活性領域
全体が空乏化された状態においては、当然のことながら
アンドープ層及びｎ型ドープ層にはキャリアが存在しな
いので、第１の実施形態と同様に、高い耐圧性を示すこ
とになる。
おける不純物イオン散乱は少なくなるために、アンドー
プ層においては特に高い電子移動度が得られる。また、
図５（ｂ）に示すように、活性領域全体の伝導帯端は、
図中破線で示すｎ型ドープ層の伝導帯端とアンドープ層
の伝導帯端とを接続する形状になる。そして、活性領域
全体が空乏化された状態においては、当然のことながら
アンドープ層及びｎ型ドープ層にはキャリアが存在しな
いので、第１の実施形態と同様に、高い耐圧性を示すこ
とになる。
【００５６】図６は、本変形例のｐチャネル型ＭＯＳＦ
ＥＴにおける基板側に正の電圧Ｖが印加されて、キャリ
アが走行する時、つまり、反転状態のときのゲート電
極，ゲート絶縁膜及び活性領域におけるエネルギーバン
ド図である。
ＥＴにおける基板側に正の電圧Ｖが印加されて、キャリ
アが走行する時、つまり、反転状態のときのゲート電
極，ゲート絶縁膜及び活性領域におけるエネルギーバン
ド図である。
【００５７】図６に示す反転状態においては、印加電圧
Ｖに対応するポテンシャルｅＶによって上方に曲げられ
た価電子帯端の端部にホールが集まり、このホールがソ
ース領域−ドレイン領域間の電位差に応じ、活性領域の
チャネル層となる部分を走行することになる。そのと
き、キャリア（ここではホール）の濃度はゲート絶縁膜
の直下において高濃度で下方に向かうほど低濃度になる
ように分布するので（図６参照）、すでに説明したｎチ
ャネル型ＭＯＳＦＥＴの場合と同様の作用によって、高
いチャネル移動度が得られる。
Ｖに対応するポテンシャルｅＶによって上方に曲げられ
た価電子帯端の端部にホールが集まり、このホールがソ
ース領域−ドレイン領域間の電位差に応じ、活性領域の
チャネル層となる部分を走行することになる。そのと
き、キャリア（ここではホール）の濃度はゲート絶縁膜
の直下において高濃度で下方に向かうほど低濃度になる
ように分布するので（図６参照）、すでに説明したｎチ
ャネル型ＭＯＳＦＥＴの場合と同様の作用によって、高
いチャネル移動度が得られる。
【００５８】また、不純物濃度の低いアンドープ層を熱
酸化して形成されるゲート絶縁膜中の固定電荷の数も低
減されるので、チャネル層を走行するホールに対する作
用も小さくなり、チャネル移動度が向上する。また、図
５（ａ）に示すように、ｎドープ層の厚みが１０ｎｍ程
度と薄いことから、この活性領域のポテンシャルが高め
られ、キャリアが走行する状態においては、ｎ型ドープ
層において量子効果に起因した量子準位が生じ、このポ
テンシャル障壁はある程度のなめらかな傾斜を有すると
ともに、ポテンシャル中に局在する電子の波動関数はあ
る程度の広がりを持つようになる結果、ｎ型ドープ層の
不純物中に正の電荷がトラップされる。そして、ｎ型ド
ープ層の不純物中にトラップされた正の電荷によって、
すでに説明したｎチャネル型ＭＯＳＦＥＴと同様の作用
が生じ、ゲート絶縁膜中や、ゲート絶縁膜−活性領域間
の界面付近にトラップされている負の電荷による作用を
補償することによっても、チャネル移動度が向上する。
酸化して形成されるゲート絶縁膜中の固定電荷の数も低
減されるので、チャネル層を走行するホールに対する作
用も小さくなり、チャネル移動度が向上する。また、図
５（ａ）に示すように、ｎドープ層の厚みが１０ｎｍ程
度と薄いことから、この活性領域のポテンシャルが高め
られ、キャリアが走行する状態においては、ｎ型ドープ
層において量子効果に起因した量子準位が生じ、このポ
テンシャル障壁はある程度のなめらかな傾斜を有すると
ともに、ポテンシャル中に局在する電子の波動関数はあ
る程度の広がりを持つようになる結果、ｎ型ドープ層の
不純物中に正の電荷がトラップされる。そして、ｎ型ド
ープ層の不純物中にトラップされた正の電荷によって、
すでに説明したｎチャネル型ＭＯＳＦＥＴと同様の作用
が生じ、ゲート絶縁膜中や、ゲート絶縁膜−活性領域間
の界面付近にトラップされている負の電荷による作用を
補償することによっても、チャネル移動度が向上する。
【００５９】−第２の実施形態−
次に、δドープ層とアンドープ層との積層構造を利用し
た大電流のスイッチングトランジスタとして機能するＡ
ＣＣＵＦＥＴ（Accumulation Mode ;ＦＥＴ）に関する
第２の実施形態について説明する。
た大電流のスイッチングトランジスタとして機能するＡ
ＣＣＵＦＥＴ（Accumulation Mode ;ＦＥＴ）に関する
第２の実施形態について説明する。
【００６０】図７は、本実施形態におけるＡＣＣＵＦＥ
Ｔの構造を示す断面図である。同図に示すように、濃度
１×１０18atoms ・ｃｍ-3のアルミニウム（ｐ型不純
物）がドープされたｐ型のＳｉＣ基板３０の上には、平
均濃度約１×１０17atoms ・ｃｍ-3のアルミニウムがド
ープされたｐ型の下部活性領域３１と、下部活性領域３
１の上に形成され平均濃度約１×１０17atoms ・ｃｍ-3
の窒素がドープされたｎ型の上部活性領域３２と、上部
活性領域３２及び下部活性領域３１内に濃度１×１０18
ｃｍ-3の窒素を注入して形成されたｎ型のソース領域３
３ａ及びドレイン領域３３ｂと、上部活性領域３２の上
に形成されたＳｉＯ2 からなるゲート絶縁膜３４と、ゲ
ート絶縁膜３４の上に形成されたＮｉ合金膜からなるゲ
ート電極３５と、ソース領域３３ａ及びドレイン領域３
３ｂにそれぞれオーミックコンタクトするＮｉ合金膜か
らなるソース電極３６ａ及びドレイン電極３６ｂと、Ｓ
ｉＣ基板３０の裏面にオーミックコンタクトするＮｉ合
金膜からなる裏面電極３７とを備えている。
Ｔの構造を示す断面図である。同図に示すように、濃度
１×１０18atoms ・ｃｍ-3のアルミニウム（ｐ型不純
物）がドープされたｐ型のＳｉＣ基板３０の上には、平
均濃度約１×１０17atoms ・ｃｍ-3のアルミニウムがド
ープされたｐ型の下部活性領域３１と、下部活性領域３
１の上に形成され平均濃度約１×１０17atoms ・ｃｍ-3
の窒素がドープされたｎ型の上部活性領域３２と、上部
活性領域３２及び下部活性領域３１内に濃度１×１０18
ｃｍ-3の窒素を注入して形成されたｎ型のソース領域３
３ａ及びドレイン領域３３ｂと、上部活性領域３２の上
に形成されたＳｉＯ2 からなるゲート絶縁膜３４と、ゲ
ート絶縁膜３４の上に形成されたＮｉ合金膜からなるゲ
ート電極３５と、ソース領域３３ａ及びドレイン領域３
３ｂにそれぞれオーミックコンタクトするＮｉ合金膜か
らなるソース電極３６ａ及びドレイン電極３６ｂと、Ｓ
ｉＣ基板３０の裏面にオーミックコンタクトするＮｉ合
金膜からなる裏面電極３７とを備えている。
【００６１】ここで、図７の右方に拡大して示すよう
に、下部活性領域３１は、高濃度（例えば１×１０18at
oms ・ｃｍ-3）のアルミニウムを含む厚みが約１０ｎｍ
のｐ型ドープ層３１ａと、アンドープのＳｉＣ単結晶か
らなる厚み約５０ｎｍのアンドープ層３１ｂとを交互
に、約４０層ずつ積層して構成されている。そして、ト
ータル厚みが約２４００ｎｍである。そして、ｐ型ドー
プ層３１ａは、量子効果によるアンドープ層３１ｂへの
キャリアの浸みだしが可能な程度に薄く形成されている
ことから、図３（ａ）に示すように、キャリアのしみ出
しに伴ってｐ型ドープ層３１ａには負の電荷がトラップ
される。
に、下部活性領域３１は、高濃度（例えば１×１０18at
oms ・ｃｍ-3）のアルミニウムを含む厚みが約１０ｎｍ
のｐ型ドープ層３１ａと、アンドープのＳｉＣ単結晶か
らなる厚み約５０ｎｍのアンドープ層３１ｂとを交互
に、約４０層ずつ積層して構成されている。そして、ト
ータル厚みが約２４００ｎｍである。そして、ｐ型ドー
プ層３１ａは、量子効果によるアンドープ層３１ｂへの
キャリアの浸みだしが可能な程度に薄く形成されている
ことから、図３（ａ）に示すように、キャリアのしみ出
しに伴ってｐ型ドープ層３１ａには負の電荷がトラップ
される。
【００６２】一方、図７の左方に拡大して示すように、
上部活性領域３２は、高濃度（例えば１×１０18atoms
・ｃｍ-3）の窒素を含む厚みが約１０ｎｍのｎ型ドープ
層３２ａと、アンドープのＳｉＣ単結晶からなる厚さ約
５０ｎｍのアンドープ層３２ｂとを交互に、各々５層ず
つ積層して構成されている。つまり、トータル厚みが約
３００ｎｍである。そして、量子効果によってｎ型ドー
プ層３２ａに量子準位が生じ、ｎ型ドープ層３２ａ中の
局在する電子の波動関数はある程度の広がりを持つよう
になる。その結果、図５に破線で示すように、電子がｎ
型ドープ層３２ａだけでなくアンドープ層３２ｂにも存
在するような分布状態となる。この状態で、上部活性領
域３２のポテンシャルが高められ、量子効果によってｎ
型ドープ層３２ａからアンドープ層３２ｂに電子が広が
った状態になると、ｎ型ドープ層３２ａ，アンドープ層
３２ｂに絶えず電子が供給される。そして、電子が不純
物濃度の低いアンドープ層３２ｂを流れるので、不純物
イオン散乱の低減により、高いチャネル移動度が得られ
る。一方、オフ状態では上部活性領域３２全体が空乏化
され、上部活性領域３２には電子が存在しなくなるの
で、不純物濃度の低いアンドープ層３２ｂによって耐圧
が規定され、上部活性領域３２全体において高い耐圧値
が得られることになる。よって、上部活性領域３２を利
用してソース・ドレイン領域３３ａ，３３ｂ間に大電流
を流すように構成されたＡＣＣＵＦＥＴにおいて、高い
チャネル移動度と、高い耐圧とを同時に実現することが
可能になる。
上部活性領域３２は、高濃度（例えば１×１０18atoms
・ｃｍ-3）の窒素を含む厚みが約１０ｎｍのｎ型ドープ
層３２ａと、アンドープのＳｉＣ単結晶からなる厚さ約
５０ｎｍのアンドープ層３２ｂとを交互に、各々５層ず
つ積層して構成されている。つまり、トータル厚みが約
３００ｎｍである。そして、量子効果によってｎ型ドー
プ層３２ａに量子準位が生じ、ｎ型ドープ層３２ａ中の
局在する電子の波動関数はある程度の広がりを持つよう
になる。その結果、図５に破線で示すように、電子がｎ
型ドープ層３２ａだけでなくアンドープ層３２ｂにも存
在するような分布状態となる。この状態で、上部活性領
域３２のポテンシャルが高められ、量子効果によってｎ
型ドープ層３２ａからアンドープ層３２ｂに電子が広が
った状態になると、ｎ型ドープ層３２ａ，アンドープ層
３２ｂに絶えず電子が供給される。そして、電子が不純
物濃度の低いアンドープ層３２ｂを流れるので、不純物
イオン散乱の低減により、高いチャネル移動度が得られ
る。一方、オフ状態では上部活性領域３２全体が空乏化
され、上部活性領域３２には電子が存在しなくなるの
で、不純物濃度の低いアンドープ層３２ｂによって耐圧
が規定され、上部活性領域３２全体において高い耐圧値
が得られることになる。よって、上部活性領域３２を利
用してソース・ドレイン領域３３ａ，３３ｂ間に大電流
を流すように構成されたＡＣＣＵＦＥＴにおいて、高い
チャネル移動度と、高い耐圧とを同時に実現することが
可能になる。
【００６３】また、図５（ａ）に示すごとく、アンドー
プ層３２ｂにおける不純物濃度が低いことから、上部活
性領域３２をチャネル層として用いることにより、ゲー
ト絶縁膜３４やゲート絶縁膜−上部活性領域３２間の界
面付近にトラップされる電荷の低減によるチャネル移動
度の向上と、不純物イオン散乱の低減によるチャネル移
動度の向上と、耐圧性の向上とを図ることができる。
プ層３２ｂにおける不純物濃度が低いことから、上部活
性領域３２をチャネル層として用いることにより、ゲー
ト絶縁膜３４やゲート絶縁膜−上部活性領域３２間の界
面付近にトラップされる電荷の低減によるチャネル移動
度の向上と、不純物イオン散乱の低減によるチャネル移
動度の向上と、耐圧性の向上とを図ることができる。
【００６４】さらに、本実施形態のＡＣＣＵＦＥＴにつ
いての電流電圧特性（ドレイン電流とドレイン電圧との
関係）のゲート電圧依存性を調べたところ、第１の実施
形態におけるｎチャネル型ＭＯＳＦＥＴに比べて飽和電
流量がさらに増大していることがわかった。さらに、ド
レイン電圧が４００Ｖ以上においてもブレークダウンな
しに安定なドレイン電流が得られ、オフ状態における絶
縁破壊電圧は６００Ｖ以上であり、オン抵抗も１ｍΩ・
ｃｍ2 という低い値が実現できた。
いての電流電圧特性（ドレイン電流とドレイン電圧との
関係）のゲート電圧依存性を調べたところ、第１の実施
形態におけるｎチャネル型ＭＯＳＦＥＴに比べて飽和電
流量がさらに増大していることがわかった。さらに、ド
レイン電圧が４００Ｖ以上においてもブレークダウンな
しに安定なドレイン電流が得られ、オフ状態における絶
縁破壊電圧は６００Ｖ以上であり、オン抵抗も１ｍΩ・
ｃｍ2 という低い値が実現できた。
【００６５】特に、ＡＣＣＵＦＥＴは、飽和電流値が大
きくオン抵抗が小さい点に特徴があるが、まだ実用化に
至っていない大きな理由の１つとして、オフ状態におけ
る耐圧性に乏しいという難点がある。ところが、本実施
形態のＡＣＣＵＦＥＴでは、上述のようにδドープ層と
アンドープ層との積層構造を利用することによって、オ
フ状態における高い耐圧性を確保することができるの
で、ＡＣＣＵＦＥＴの実用化に大きく前進したといえよ
う。
きくオン抵抗が小さい点に特徴があるが、まだ実用化に
至っていない大きな理由の１つとして、オフ状態におけ
る耐圧性に乏しいという難点がある。ところが、本実施
形態のＡＣＣＵＦＥＴでは、上述のようにδドープ層と
アンドープ層との積層構造を利用することによって、オ
フ状態における高い耐圧性を確保することができるの
で、ＡＣＣＵＦＥＴの実用化に大きく前進したといえよ
う。
【００６６】なお、本実施形態のＡＣＣＵＦＥＴの製造
工程は、基本的に第１の実施形態におけるｎチャネルＭ
ＯＳＦＥＴの製造工程とほとんど変わらないので、説明
を省略する。
工程は、基本的に第１の実施形態におけるｎチャネルＭ
ＯＳＦＥＴの製造工程とほとんど変わらないので、説明
を省略する。
【００６７】なお、本実施形態においては、δドープ層
とアンドープ層とを交互に積層してなる下部活性領域３
１を設けたが、下部活性領域は必ずしもなくてもよい。
また、下部活性領域に代えて均一にドープされた低濃度
ドープ層又はアンドープ層を儲けてもよい。ただし、δ
ドープ層とアンドープ層とを交互に積層してなる下部活
性領域３１を設けることにより、チャネル下方領域にお
ける耐圧をより高めることができる。
とアンドープ層とを交互に積層してなる下部活性領域３
１を設けたが、下部活性領域は必ずしもなくてもよい。
また、下部活性領域に代えて均一にドープされた低濃度
ドープ層又はアンドープ層を儲けてもよい。ただし、δ
ドープ層とアンドープ層とを交互に積層してなる下部活
性領域３１を設けることにより、チャネル下方領域にお
ける耐圧をより高めることができる。
【００６８】−第２の実施形態の変形例−
図８は、本変形例におけるＡＣＣＵＦＥＴの構造を示す
断面図である。この変形例においては、図７に示す第２
の実施形態のＡＣＣＵＦＥＴにおいて、上部活性領域３
２の上に、下部活性領域３１と同様の構造を有する活性
領域、つまり、ｐ型ドープ層３１ａとアンドープ層３１
ｂとを３層ずつ積層してなる直下活性領域３１’を備え
ている。その他の構造については、図７に示す第２の実
施形態のＡＣＣＵＦＥＴと同じである。
断面図である。この変形例においては、図７に示す第２
の実施形態のＡＣＣＵＦＥＴにおいて、上部活性領域３
２の上に、下部活性領域３１と同様の構造を有する活性
領域、つまり、ｐ型ドープ層３１ａとアンドープ層３１
ｂとを３層ずつ積層してなる直下活性領域３１’を備え
ている。その他の構造については、図７に示す第２の実
施形態のＡＣＣＵＦＥＴと同じである。
【００６９】本変形例のＡＣＣＵＦＥＴにおいては、第
２の実施形態と同様に上部活性領域３２がチャネル層と
なり、かつ、ゲート絶縁膜３４の直下方には直下活性領
域３１’中の低濃度の不純物を含むアンドープ層３１ｂ
が存在するので、ゲート絶縁膜３４やゲート絶縁膜−上
部活性領域間の界面付近にトラップされる電荷の低減に
よるチャネル移動度の向上と、不純物イオン散乱の抑制
作用によるチャネル移動度の向上と、オフ状態における
チャネル層全体の空乏化作用による耐圧の向上とを図る
ことができる。
２の実施形態と同様に上部活性領域３２がチャネル層と
なり、かつ、ゲート絶縁膜３４の直下方には直下活性領
域３１’中の低濃度の不純物を含むアンドープ層３１ｂ
が存在するので、ゲート絶縁膜３４やゲート絶縁膜−上
部活性領域間の界面付近にトラップされる電荷の低減に
よるチャネル移動度の向上と、不純物イオン散乱の抑制
作用によるチャネル移動度の向上と、オフ状態における
チャネル層全体の空乏化作用による耐圧の向上とを図る
ことができる。
【００７０】また、ポテンシャルが高められたときに
は、図２（ａ）に示すごとく直下活性領域３１’におけ
るｐ型ドープ層３１ａ中の不純物に負の電荷がトラップ
されるので、ゲート絶縁膜３４−直下活性領域３１’間
の界面付近にトラップされる正の電荷の作用を補償する
ことにより、さらにチャネル移動度の向上を図ることが
できる。特に、第２の実施形態に比べると、ゲート絶縁
膜３４の直下に負の電荷をトラップした不純物を含む直
下活性領域３１’のｐ型ドープ層３１ａが存在するの
で、ゲート絶縁膜３４−直下活性領域３１’間の界面付
近にトラップされる正の電荷の作用を補償する効果をよ
り顕著に発揮することができる。
は、図２（ａ）に示すごとく直下活性領域３１’におけ
るｐ型ドープ層３１ａ中の不純物に負の電荷がトラップ
されるので、ゲート絶縁膜３４−直下活性領域３１’間
の界面付近にトラップされる正の電荷の作用を補償する
ことにより、さらにチャネル移動度の向上を図ることが
できる。特に、第２の実施形態に比べると、ゲート絶縁
膜３４の直下に負の電荷をトラップした不純物を含む直
下活性領域３１’のｐ型ドープ層３１ａが存在するの
で、ゲート絶縁膜３４−直下活性領域３１’間の界面付
近にトラップされる正の電荷の作用を補償する効果をよ
り顕著に発揮することができる。
【００７１】−その他の実施形態−
上記各実施形態においては、ゲート絶縁膜を熱酸化膜に
より構成したが、本発明はかかる実施形態に限定される
ものではなく、ゲート絶縁膜を窒素を含む雰囲気中で酸
化，窒化することによって形成されるシリコン酸窒化膜
をはじめ、タンタル酸化膜などの他の材料からなる酸化
膜，酸窒化膜によって構成した場合にも適用することが
できる。
より構成したが、本発明はかかる実施形態に限定される
ものではなく、ゲート絶縁膜を窒素を含む雰囲気中で酸
化，窒化することによって形成されるシリコン酸窒化膜
をはじめ、タンタル酸化膜などの他の材料からなる酸化
膜，酸窒化膜によって構成した場合にも適用することが
できる。
【００７２】本発明は、ＳｉＣ基板上に設けられる半導
体装置だけではなく、例えばＧａＡｓ，ＧａＮ，ＡｌＧ
ａＡｓ，ＳｉＧｅ，ＳｉＧｅＣなど、複数の元素の化合
物からなる化合物半導体基板上に設けられる半導体装置
全般に適用することができる。その場合にも、δドープ
層と低濃度ドープ層（アンドープ層を含む）とを積層し
た活性領域をゲート絶縁膜の下方に備えていることによ
り、不純物イオン散乱の低減、オフ状態におけるチャネ
ル領域全体の空乏化，δドープ層の不純物への電荷のト
ラップを利用して、チャネル移動度の向上と耐圧の向上
とを図ることができる。
体装置だけではなく、例えばＧａＡｓ，ＧａＮ，ＡｌＧ
ａＡｓ，ＳｉＧｅ，ＳｉＧｅＣなど、複数の元素の化合
物からなる化合物半導体基板上に設けられる半導体装置
全般に適用することができる。その場合にも、δドープ
層と低濃度ドープ層（アンドープ層を含む）とを積層し
た活性領域をゲート絶縁膜の下方に備えていることによ
り、不純物イオン散乱の低減、オフ状態におけるチャネ
ル領域全体の空乏化，δドープ層の不純物への電荷のト
ラップを利用して、チャネル移動度の向上と耐圧の向上
とを図ることができる。
【００７３】上記第１〜第３の実施形態においては、活
性領域中のアンドープ層（低濃度ドープ層）とδドープ
層（高濃度ドープ層）とを同じ材料であるＳｉＣによっ
て構成したが、本発明の第１半導体層と第２の半導体層
とは必ずしも互いに共通の材料によって構成する必要は
ない。ただし、両者を互いに共通の材料によって構成す
ることにより、２つの層の間のポテンシャル障壁の傾斜
がなめらかになるので、キャリアを活性領域全体に亘っ
て分布させることが容易となる。
性領域中のアンドープ層（低濃度ドープ層）とδドープ
層（高濃度ドープ層）とを同じ材料であるＳｉＣによっ
て構成したが、本発明の第１半導体層と第２の半導体層
とは必ずしも互いに共通の材料によって構成する必要は
ない。ただし、両者を互いに共通の材料によって構成す
ることにより、２つの層の間のポテンシャル障壁の傾斜
がなめらかになるので、キャリアを活性領域全体に亘っ
て分布させることが容易となる。
【００７４】上記第１，第２の実施形態において、基板
自体が半導体によって構成されている必要は必ずしもな
く、例えばサファイア基板上のＧａＮ層など、絶縁性の
基板上に単結晶の化合物半導体層が形成されているもの
を利用することができる。
自体が半導体によって構成されている必要は必ずしもな
く、例えばサファイア基板上のＧａＮ層など、絶縁性の
基板上に単結晶の化合物半導体層が形成されているもの
を利用することができる。
【００７５】上記第２の実記形態において、第３の実施
形態のごとく基板にトレンチを設け、ゲート電極及びゲ
ート絶縁膜をトレンチ内に形成して、表面電極から裏面
電極に電流が流れるようにした縦型のＡＣＣＵＦＥＴを
形成してもよい。その場合にも、δドープ層と低濃度ド
ープ層（アンドープ層を含む）との積層膜からなる各活
性領域がゲート絶縁膜に沿って設けられていることによ
り、第２の実施形態の効果と同じ効果を発揮することが
できる。
形態のごとく基板にトレンチを設け、ゲート電極及びゲ
ート絶縁膜をトレンチ内に形成して、表面電極から裏面
電極に電流が流れるようにした縦型のＡＣＣＵＦＥＴを
形成してもよい。その場合にも、δドープ層と低濃度ド
ープ層（アンドープ層を含む）との積層膜からなる各活
性領域がゲート絶縁膜に沿って設けられていることによ
り、第２の実施形態の効果と同じ効果を発揮することが
できる。
【００７６】上記第１〜第３の実施形態においては、高
濃度ドープ層として窒素又はアルミニウムを用いて活性
領域を形成したが、活性領域の低濃度ドープ層（アンド
ープ層を含む），高濃度ドープ層のいずれにおいても、
他の元素（例えばリン（Ｐ），ボロン（Ｂ）など）を含
むドーピングガスを用いても差し支えない。
濃度ドープ層として窒素又はアルミニウムを用いて活性
領域を形成したが、活性領域の低濃度ドープ層（アンド
ープ層を含む），高濃度ドープ層のいずれにおいても、
他の元素（例えばリン（Ｐ），ボロン（Ｂ）など）を含
むドーピングガスを用いても差し支えない。
【００７７】本発明は、ＣＶＤ法だけでなくスパッタリ
ング法，蒸着法，ＭＢＥ法などの他の方法を用いて、低
濃度ドープ層（アンドープ層を含む）と、それよりも厚
みが小さく，量子効果により低濃度ドープ層へのキャリ
アの浸みだしが可能な程度に厚みの薄い（材料によって
異なるが、ＳｉＣ基板では２０ｎｍ程度以下）高濃度ド
ープ層とを積層したものにも適用することができる。そ
して、低濃度ドープ層（アンドープ層を含む）の厚み
は、１００ｎｍ程度に厚くてもよいし、量子効果が生じ
る程度に薄くてもよい。
ング法，蒸着法，ＭＢＥ法などの他の方法を用いて、低
濃度ドープ層（アンドープ層を含む）と、それよりも厚
みが小さく，量子効果により低濃度ドープ層へのキャリ
アの浸みだしが可能な程度に厚みの薄い（材料によって
異なるが、ＳｉＣ基板では２０ｎｍ程度以下）高濃度ド
ープ層とを積層したものにも適用することができる。そ
して、低濃度ドープ層（アンドープ層を含む）の厚み
は、１００ｎｍ程度に厚くてもよいし、量子効果が生じ
る程度に薄くてもよい。
【００７８】その際、低濃度ドープ層と高濃度ドープ層
との不純物濃度の値は上記各実施形態に示す値に限定さ
れるものではない。すなわち、高濃度ドープ層と低濃度
ドープ層との不純物濃度の差が所定値（例えば１桁程
度）以上であれば、本発明の効果を得ることができる。
との不純物濃度の値は上記各実施形態に示す値に限定さ
れるものではない。すなわち、高濃度ドープ層と低濃度
ドープ層との不純物濃度の差が所定値（例えば１桁程
度）以上であれば、本発明の効果を得ることができる。
【００７９】［実施例］
−第１の実験例−
以下、本発明の効果を確認するために行なったδドープ
層を有する活性領域の基本的特性に関する第１の実験例
について説明する。第１の実験例においては、大まかに
言って２種類の活性領域を有する基板を作成した。その
１つは、厚みが１０ｎｍで窒素濃度が１×１０18atoms
・ｃｍ-3である複数のｎ型δドープ層（高濃度ドープ
層）と、厚みが５０ｎｍの複数のアンドープ層（低濃度
ドープ層）とを積層してなる活性領域を有するサンプル
Ａである。もう１つは、厚みが２０ｎｍの複数のδドー
プ層と、厚みが１００ｎｍの複数のアンドープ層とを積
層してなる活性領域を有するサンプルＢである。そし
て、活性領域の基本的な特性を測定するために、この活
性領域の上にショットキー電極を設けて、２種類のショ
ットキーダイオードを形成している。このように、サン
プルＡとＢとにおけるδドープ層とアンドープ層との厚
みの比をいずれも１：５と共通化することにより、サン
プルＡ，Ｂの平均的な不純物濃度を同じにしている。な
お、以下の説明においては、複数のδドープ層と複数の
アンドープ層とを積層してなる活性領域（チャネル領
域）をδドープチャネル層ともいう。
層を有する活性領域の基本的特性に関する第１の実験例
について説明する。第１の実験例においては、大まかに
言って２種類の活性領域を有する基板を作成した。その
１つは、厚みが１０ｎｍで窒素濃度が１×１０18atoms
・ｃｍ-3である複数のｎ型δドープ層（高濃度ドープ
層）と、厚みが５０ｎｍの複数のアンドープ層（低濃度
ドープ層）とを積層してなる活性領域を有するサンプル
Ａである。もう１つは、厚みが２０ｎｍの複数のδドー
プ層と、厚みが１００ｎｍの複数のアンドープ層とを積
層してなる活性領域を有するサンプルＢである。そし
て、活性領域の基本的な特性を測定するために、この活
性領域の上にショットキー電極を設けて、２種類のショ
ットキーダイオードを形成している。このように、サン
プルＡとＢとにおけるδドープ層とアンドープ層との厚
みの比をいずれも１：５と共通化することにより、サン
プルＡ，Ｂの平均的な不純物濃度を同じにしている。な
お、以下の説明においては、複数のδドープ層と複数の
アンドープ層とを積層してなる活性領域（チャネル領
域）をδドープチャネル層ともいう。
【００８０】図１４は、本実験例において形成されたサ
ンプルＢの活性領域の深さ方向のドーパント濃度分布を
示す図であって、上述のように、δドープ層を形成する
際のパルスバルブ２０が開いている期間（パルス幅）を
１２０μｓ、閉じている期間（パルスとパルスとの間
隔）を４ｍｓとしている。同図の濃度プロファイルは、
二次イオン質量分析装置（ＳＩＭＳ）を用いて測定した
結果得られたものである。同図において、横軸は基板の
最上面からの深さを表し、縦軸はドーパントである窒素
の濃度（atoms ・ｃｍ-3）を表している。同図に示すよ
うに、本実験例の方法で形成された各δドープ層におけ
る窒素（Ｎ）の濃度はほぼ均一であり（約１×１０18at
oms ・ｃｍ-3）、しかもアンドープ層からδドープ層に
遷移する領域、δドープ層からアンドープ層に遷移する
領域のいずれにおいても、極めて急峻な不純物濃度の変
化を示している。なお、図１４のデータは、パルスバル
ブが開いている期間（パルス幅）を１２０μｓとして、
キャリアガスとして窒素ガスを流しながら形成したドー
プ層について得られたデータであるために、図１４に示
される窒素のピーク濃度は１×１０18atoms ・ｃｍ-3程
度であるが、パルスバルブが開いている期間（パルス
幅）を１１０μｓ程度の時間にすることにより、窒素の
ピーク濃度を１×１０19atmos ・ｃｍ-3程度に高めるこ
とが可能である。また、キャリアガスとしての窒素ガス
を流せば、アンドープ層の窒素濃度を１×１０16atoms
・ｃｍ-3程度に制御することも容易である。キャリアガ
スを流してアンドープ層にもある程度の流量の窒素を供
給することにより、アンドープ層の窒素濃度を安定して
一定濃度に制御できる利点もある。
ンプルＢの活性領域の深さ方向のドーパント濃度分布を
示す図であって、上述のように、δドープ層を形成する
際のパルスバルブ２０が開いている期間（パルス幅）を
１２０μｓ、閉じている期間（パルスとパルスとの間
隔）を４ｍｓとしている。同図の濃度プロファイルは、
二次イオン質量分析装置（ＳＩＭＳ）を用いて測定した
結果得られたものである。同図において、横軸は基板の
最上面からの深さを表し、縦軸はドーパントである窒素
の濃度（atoms ・ｃｍ-3）を表している。同図に示すよ
うに、本実験例の方法で形成された各δドープ層におけ
る窒素（Ｎ）の濃度はほぼ均一であり（約１×１０18at
oms ・ｃｍ-3）、しかもアンドープ層からδドープ層に
遷移する領域、δドープ層からアンドープ層に遷移する
領域のいずれにおいても、極めて急峻な不純物濃度の変
化を示している。なお、図１４のデータは、パルスバル
ブが開いている期間（パルス幅）を１２０μｓとして、
キャリアガスとして窒素ガスを流しながら形成したドー
プ層について得られたデータであるために、図１４に示
される窒素のピーク濃度は１×１０18atoms ・ｃｍ-3程
度であるが、パルスバルブが開いている期間（パルス
幅）を１１０μｓ程度の時間にすることにより、窒素の
ピーク濃度を１×１０19atmos ・ｃｍ-3程度に高めるこ
とが可能である。また、キャリアガスとしての窒素ガス
を流せば、アンドープ層の窒素濃度を１×１０16atoms
・ｃｍ-3程度に制御することも容易である。キャリアガ
スを流してアンドープ層にもある程度の流量の窒素を供
給することにより、アンドープ層の窒素濃度を安定して
一定濃度に制御できる利点もある。
【００８１】図１５は、窒素の濃度が１×１０18atoms
・ｃｍ-3の場合におけるδドープ層のプロファイルを詳
細に調べるために、ショットキーダイオードについての
Ｃ−Ｖ法による不純物濃度測定を行なった結果を示す図
である。Ｃ−Ｖ法による測定は、径が３００μｍの円形
Ｎｉショットキー電極を有するショットキーダイオード
に、バイアスを、０．５Ｖから−０．２Ｖまでの間と、
−０．２Ｖから−２Ｖの間とに変化させ、これに重畳し
て微小振幅の１ＭＨｚの高周波信号を印加して行なっ
た。そして、同図に示す不純物濃度のプロファイルは、
厚さが１０ｎｍのδドープ層と厚さが５０ｎｍのアンド
ープ層とを積層したものから抜き出したδドープ層につ
いてのものである。同図に示すように、深さ方向の濃度
プロファイルはほぼ上下対称形であり、本発明の実施形
態のエピタキシャル方法によって、ＣＶＤによるエピタ
キシャル成長中のドーピングメモリ効果（ドーパントの
残留効果）が無視できることを示している。そして、Ｃ
−Ｖ法によるδドープ層の平面的なキャリア濃度は１．
５×１０12ｃｍ-2であり、ホール係数の測定から得られ
た平面的なキャリア濃度約２．５×１０12ｃｍ-2に比較
的よく一致している。そして、このパルス状のプロファ
イルの半値幅は、１２ｎｍと形成されており、顕著な急
峻性を示している。
・ｃｍ-3の場合におけるδドープ層のプロファイルを詳
細に調べるために、ショットキーダイオードについての
Ｃ−Ｖ法による不純物濃度測定を行なった結果を示す図
である。Ｃ−Ｖ法による測定は、径が３００μｍの円形
Ｎｉショットキー電極を有するショットキーダイオード
に、バイアスを、０．５Ｖから−０．２Ｖまでの間と、
−０．２Ｖから−２Ｖの間とに変化させ、これに重畳し
て微小振幅の１ＭＨｚの高周波信号を印加して行なっ
た。そして、同図に示す不純物濃度のプロファイルは、
厚さが１０ｎｍのδドープ層と厚さが５０ｎｍのアンド
ープ層とを積層したものから抜き出したδドープ層につ
いてのものである。同図に示すように、深さ方向の濃度
プロファイルはほぼ上下対称形であり、本発明の実施形
態のエピタキシャル方法によって、ＣＶＤによるエピタ
キシャル成長中のドーピングメモリ効果（ドーパントの
残留効果）が無視できることを示している。そして、Ｃ
−Ｖ法によるδドープ層の平面的なキャリア濃度は１．
５×１０12ｃｍ-2であり、ホール係数の測定から得られ
た平面的なキャリア濃度約２．５×１０12ｃｍ-2に比較
的よく一致している。そして、このパルス状のプロファ
イルの半値幅は、１２ｎｍと形成されており、顕著な急
峻性を示している。
【００８２】図１６は、６Ｈ−ＳｉＣ基板中のδドープ
層のバンド端フォトルミネッセンススペクトルの測定結
果を示す図である。このスペクトルは温度８Ｋの下で得
られたものであり、励起源として強度０．５ｍＷのＨｅ
−Ｃｄレーザーが用いられている。ここでは、厚さ１０
ｎｍのδドープ層と厚さ５０ｎｍのアンドープ層とを積
層したもののアンドープ層から得られたスペクトルと、
厚さ１μｍのアンドープ層から得られたスペクトルとを
比較している。同図に示すように、両者のスペクトルパ
ターンが同じ波長領域で同じ強度の発光ピークを有して
いるので、両者の不純物濃度が同じであることがわか
る。言い換えると、δドープ層とアンドープ層とからな
る積層構造中のアンドープ層には、δドープ層からの不
純物の拡散による不純物濃度の上昇がほとんどみられ
ず、ほぼ所望の不純物濃度プロファイルを維持しながら
積層されていることがわかる。特筆すべきは、アンドー
プ層の不純物濃度が、５×１０16atoms ・ｃｍ-3程度の
低い値に制御されている点である。すなわち、図４に示
すデータでは、アンドープ層の不純物濃度が１０17atom
s ・ｃｍ-3オーダーであるように検出されているが、そ
れはＳＩＭＳによる測定感度の限界により生じた誤差で
ある。そして、ＰＬ法を用いることにより、本発明のδ
ドープ層とアンドープ層とを交互に積層して得られる活
性領域中のアンドープ層の不純物濃度が５×１０16atom
s ・ｃｍ-3程度の低濃度であることが確認された。
層のバンド端フォトルミネッセンススペクトルの測定結
果を示す図である。このスペクトルは温度８Ｋの下で得
られたものであり、励起源として強度０．５ｍＷのＨｅ
−Ｃｄレーザーが用いられている。ここでは、厚さ１０
ｎｍのδドープ層と厚さ５０ｎｍのアンドープ層とを積
層したもののアンドープ層から得られたスペクトルと、
厚さ１μｍのアンドープ層から得られたスペクトルとを
比較している。同図に示すように、両者のスペクトルパ
ターンが同じ波長領域で同じ強度の発光ピークを有して
いるので、両者の不純物濃度が同じであることがわか
る。言い換えると、δドープ層とアンドープ層とからな
る積層構造中のアンドープ層には、δドープ層からの不
純物の拡散による不純物濃度の上昇がほとんどみられ
ず、ほぼ所望の不純物濃度プロファイルを維持しながら
積層されていることがわかる。特筆すべきは、アンドー
プ層の不純物濃度が、５×１０16atoms ・ｃｍ-3程度の
低い値に制御されている点である。すなわち、図４に示
すデータでは、アンドープ層の不純物濃度が１０17atom
s ・ｃｍ-3オーダーであるように検出されているが、そ
れはＳＩＭＳによる測定感度の限界により生じた誤差で
ある。そして、ＰＬ法を用いることにより、本発明のδ
ドープ層とアンドープ層とを交互に積層して得られる活
性領域中のアンドープ層の不純物濃度が５×１０16atom
s ・ｃｍ-3程度の低濃度であることが確認された。
【００８３】図１７（ａ），（ｂ）は、それぞれ順に、
Ｈ−ＳｉＣ層の電子移動度の温度依存性と電子濃度の温
度依存性とを示すデータである。図１７（ａ），（ｂ）
において、○印のデータは、厚みが１０ｎｍのδドープ
層（ドーパントは窒素）と、厚みが５０ｎｍのアンドー
プ層とを積層してなる６Ｈ−ＳｉＣ層（サンプルＡ）に
ついてのデータである。■印のデータは、６Ｈ−ＳｉＣ
の低濃度均一ドープ層（１．８×１０16ｃｍ-3）につい
てのデータであり、▲印のデータは６Ｈ−ＳｉＣの高濃
度均一ドープ層（１．３×１０18ｃｍ-3）についてのデ
ータである。図１７（ａ），（ｂ）に示すように、６Ｈ
−ＳｉＣの低濃度均一ドープ層（１．８×１０16ｃ
ｍ-3）においては、不純物濃度が低いので、キャリアの
走行時にキャリアが不純物から受ける散乱が小さくなる
ことにより、電子の移動度が大きい。一方、６Ｈ−Ｓｉ
Ｃの高濃度均一ドープ層（１．３×１０18ｃｍ-3）にお
いては、不純物濃度が高いので、キャリアの走行時にキ
ャリアが不純物から受ける散乱が大きくなることによ
り、電子移動度が小さい。つまり、キャリア濃度とキャ
リアの走行特性とは、互いにトレードオフの関係にあ
る。それに対し、サンプルＡの活性領域中のδドープ層
においては、高濃度均一ドープ層と同程度に電子濃度が
高く、かつ、電子の移動度が高いことがわかる。すなわ
ち、本発明の活性領域は、高い電子濃度を有していなが
ら、高い電子移動度を実現することができるので、ダイ
オードやトランジスタの電子が走行する領域に適した構
造となっていることがわかる。なお、キャリアがホール
である場合にも、原理的には電子の場合と変わりがない
ので、ｐ型のδ層におけるホール濃度を高くしつつ、高
いホール移動度を実現することができると考えることが
できる。
Ｈ−ＳｉＣ層の電子移動度の温度依存性と電子濃度の温
度依存性とを示すデータである。図１７（ａ），（ｂ）
において、○印のデータは、厚みが１０ｎｍのδドープ
層（ドーパントは窒素）と、厚みが５０ｎｍのアンドー
プ層とを積層してなる６Ｈ−ＳｉＣ層（サンプルＡ）に
ついてのデータである。■印のデータは、６Ｈ−ＳｉＣ
の低濃度均一ドープ層（１．８×１０16ｃｍ-3）につい
てのデータであり、▲印のデータは６Ｈ−ＳｉＣの高濃
度均一ドープ層（１．３×１０18ｃｍ-3）についてのデ
ータである。図１７（ａ），（ｂ）に示すように、６Ｈ
−ＳｉＣの低濃度均一ドープ層（１．８×１０16ｃ
ｍ-3）においては、不純物濃度が低いので、キャリアの
走行時にキャリアが不純物から受ける散乱が小さくなる
ことにより、電子の移動度が大きい。一方、６Ｈ−Ｓｉ
Ｃの高濃度均一ドープ層（１．３×１０18ｃｍ-3）にお
いては、不純物濃度が高いので、キャリアの走行時にキ
ャリアが不純物から受ける散乱が大きくなることによ
り、電子移動度が小さい。つまり、キャリア濃度とキャ
リアの走行特性とは、互いにトレードオフの関係にあ
る。それに対し、サンプルＡの活性領域中のδドープ層
においては、高濃度均一ドープ層と同程度に電子濃度が
高く、かつ、電子の移動度が高いことがわかる。すなわ
ち、本発明の活性領域は、高い電子濃度を有していなが
ら、高い電子移動度を実現することができるので、ダイ
オードやトランジスタの電子が走行する領域に適した構
造となっていることがわかる。なお、キャリアがホール
である場合にも、原理的には電子の場合と変わりがない
ので、ｐ型のδ層におけるホール濃度を高くしつつ、高
いホール移動度を実現することができると考えることが
できる。
【００８４】図１８は、上述の厚みが１０ｎｍのδドー
プ層と厚みが５０ｎｍのアンドープ層とを積層してなる
活性領域を有するサンプルＡと、厚みが２０ｎｍのδド
ープ層と厚みが１００ｎｍのアンドープ層とを積層して
なる活性領域を有するサンプルＢとにおける電子移動度
の温度依存性を示すデータである。この電子移動度のデ
ータは、温度７７〜３００Ｋの範囲において測定されて
いる。上述のように、サンプルＡとＢとにおけるδドー
プ層とアンドープ層との厚みの比をいずれも１：５と共
通化してサンプルＡ，Ｂの平均的な不純物濃度を同じに
しているにも拘わらず、同図に示すように、サンプルＡ
における電子移動度は、サンプルＢにおける電子移動度
に比べて大きいことがわかる。特に、低温領域において
は、サンプルＢにおける電子移動度は、温度が低くなる
にしたがって、イオン化された不純物による散乱のため
に低下しているが、サンプルＡにおいては、温度が低く
なっても高い電子移動度が維持されていることが示され
ている。
プ層と厚みが５０ｎｍのアンドープ層とを積層してなる
活性領域を有するサンプルＡと、厚みが２０ｎｍのδド
ープ層と厚みが１００ｎｍのアンドープ層とを積層して
なる活性領域を有するサンプルＢとにおける電子移動度
の温度依存性を示すデータである。この電子移動度のデ
ータは、温度７７〜３００Ｋの範囲において測定されて
いる。上述のように、サンプルＡとＢとにおけるδドー
プ層とアンドープ層との厚みの比をいずれも１：５と共
通化してサンプルＡ，Ｂの平均的な不純物濃度を同じに
しているにも拘わらず、同図に示すように、サンプルＡ
における電子移動度は、サンプルＢにおける電子移動度
に比べて大きいことがわかる。特に、低温領域において
は、サンプルＢにおける電子移動度は、温度が低くなる
にしたがって、イオン化された不純物による散乱のため
に低下しているが、サンプルＡにおいては、温度が低く
なっても高い電子移動度が維持されていることが示され
ている。
【００８５】図１９（ａ），（ｂ）は、厚みが１０ｎｍ
のδドープ層を有するサンプルＡにおける伝導帯端のバ
ンド構造をシミュレーションした結果を示す図、及びキ
ャリア濃度分布をシミュレーションした結果を示す図で
ある。図２０（ａ），（ｂ）は、厚みが２０ｎｍのδド
ープ層を有するサンプルＢにおける伝導帯端のバンド構
造をシミュレーションした結果を示す図、及びキャリア
濃度分布をシミュレーションした結果を示す図である。
図１９（ａ），図２０（ａ）に示すように、δドープ層
に対して直交する断面においては、電子は、正にチャー
ジしたドナー層によって挟まれたＶ型のクーロンポテン
シャル（量子井戸）に閉じ込められ、この井戸内で量子
状態が形成される。電子の実効質量は１．１であり、６
Ｈ−ＳｉＣ層の比誘電率は９．６６である。アンドープ
層に用いられる６Ｈ−ＳｉＣ層のバックグラウンドのキ
ャリア濃度は約１×１０15ｃｍ-3であり、ｎ型δドープ
層のキャリア濃度は１×１０18ｃｍ-3である。
のδドープ層を有するサンプルＡにおける伝導帯端のバ
ンド構造をシミュレーションした結果を示す図、及びキ
ャリア濃度分布をシミュレーションした結果を示す図で
ある。図２０（ａ），（ｂ）は、厚みが２０ｎｍのδド
ープ層を有するサンプルＢにおける伝導帯端のバンド構
造をシミュレーションした結果を示す図、及びキャリア
濃度分布をシミュレーションした結果を示す図である。
図１９（ａ），図２０（ａ）に示すように、δドープ層
に対して直交する断面においては、電子は、正にチャー
ジしたドナー層によって挟まれたＶ型のクーロンポテン
シャル（量子井戸）に閉じ込められ、この井戸内で量子
状態が形成される。電子の実効質量は１．１であり、６
Ｈ−ＳｉＣ層の比誘電率は９．６６である。アンドープ
層に用いられる６Ｈ−ＳｉＣ層のバックグラウンドのキ
ャリア濃度は約１×１０15ｃｍ-3であり、ｎ型δドープ
層のキャリア濃度は１×１０18ｃｍ-3である。
【００８６】図１９（ｂ）に示すように、厚みが１０ｎ
ｍのδドープ層（サンプルＡ）においては、２次元電子
が２つのδドープ層によって挟まれたアンドープ層にま
で広く分布していて、電子濃度が２×１０16ｍ-3以上の
領域は界面から２５ｎｍの範囲である。つまり、図５
（ａ）において模式的に描かれているキャリアの分布状
態と一致しており、キャリアがδドープ層からアンドー
プ層にまで浸みだしていることがわかる。
ｍのδドープ層（サンプルＡ）においては、２次元電子
が２つのδドープ層によって挟まれたアンドープ層にま
で広く分布していて、電子濃度が２×１０16ｍ-3以上の
領域は界面から２５ｎｍの範囲である。つまり、図５
（ａ）において模式的に描かれているキャリアの分布状
態と一致しており、キャリアがδドープ層からアンドー
プ層にまで浸みだしていることがわかる。
【００８７】一方、図２０（ｂ）に示すように、厚みが
２０ｎｍの厚いδドープ層（サンプルＢ）においては、
電子の波動関数によって規定されるキャリアの存在確率
の高い領域と、イオン化散乱中心を有するδドープ層と
が強くオーバーラップしていて、電子濃度が２×１０16
ｃｍ-3以上の領域は界面から１１ｎｍの範囲である。つ
まり、キャリアのδドープ層からアンドープ層への浸み
だしが比較的少ないことがわかる。
２０ｎｍの厚いδドープ層（サンプルＢ）においては、
電子の波動関数によって規定されるキャリアの存在確率
の高い領域と、イオン化散乱中心を有するδドープ層と
が強くオーバーラップしていて、電子濃度が２×１０16
ｃｍ-3以上の領域は界面から１１ｎｍの範囲である。つ
まり、キャリアのδドープ層からアンドープ層への浸み
だしが比較的少ないことがわかる。
【００８８】−第２の実験例−
第２の実験例においては、第１の実験例で示されるよう
な高い電子の移動度を示すδドープ層を有する活性領域
をＭＯＳＦＥＴのチャネル領域として用いる例について
説明する。
な高い電子の移動度を示すδドープ層を有する活性領域
をＭＯＳＦＥＴのチャネル領域として用いる例について
説明する。
【００８９】図２１は、本実験例におけるＡＣＣＵＦＥ
Ｔの構造を示す断面図である。同図に示すように、濃度
１×１０18atoms ・ｃｍ-3のアルミニウム（ｐ型不純
物）がドープされたｐ型のＳｉＣ基板６０の上には、濃
度約９×１０15atoms ・ｃｍ-3のアルミニウムがドープ
されたｐ型の下部活性領域６１と、下部活性領域６１の
上に形成され窒素がドープされたｎ型の上部活性領域６
２と、上部活性領域６２及び下部活性領域６１内に濃度
１×１０18ｃｍ-3の窒素を注入して形成されたｎ型のソ
ース領域６３ａ及びドレイン領域６３ｂと、上部活性領
域６２の上に形成されたＳｉＯ2 からなるゲート絶縁膜
６４と、ゲート絶縁膜６４の上に形成されたＮｉ合金膜
からなるゲート電極６５と、ソース領域６３ａ及びドレ
イン領域６３ｂにそれぞれオーミックコンタクトするＮ
ｉ合金膜からなるソース電極６６ａ及びドレイン電極６
６ｂと、ＳｉＣ基板６０の裏面にオーミックコンタクト
するＮｉ合金膜からなる裏面電極６７とを備えている。
ソース領域６３ａ及びドレイン領域６３ｂは、温度が５
００℃で、イオンの加速電圧及びドーズ量を、それぞ
れ、３０ｋｅＶ及び５×１０13atoms ・ｃｍ-2、６０ｋ
ｅＶ及び６×１０13atoms ・ｃｍ-2、１００ｋｅＶ及び
８×１０13atoms ・ｃｍ-2、１１０ｋｅＶ及び５×１０
13atoms ・ｃｍ-2、１３０ｋｅＶ及び１０×１０13atom
s ・ｃｍ-2、１８０ｋｅＶ及び１５×１０13atoms ・ｃ
ｍ-2、２４０ｋｅＶ及び１０×１０13atoms ・ｃｍ-2と
した多段のイオン注入によって形成されている。
Ｔの構造を示す断面図である。同図に示すように、濃度
１×１０18atoms ・ｃｍ-3のアルミニウム（ｐ型不純
物）がドープされたｐ型のＳｉＣ基板６０の上には、濃
度約９×１０15atoms ・ｃｍ-3のアルミニウムがドープ
されたｐ型の下部活性領域６１と、下部活性領域６１の
上に形成され窒素がドープされたｎ型の上部活性領域６
２と、上部活性領域６２及び下部活性領域６１内に濃度
１×１０18ｃｍ-3の窒素を注入して形成されたｎ型のソ
ース領域６３ａ及びドレイン領域６３ｂと、上部活性領
域６２の上に形成されたＳｉＯ2 からなるゲート絶縁膜
６４と、ゲート絶縁膜６４の上に形成されたＮｉ合金膜
からなるゲート電極６５と、ソース領域６３ａ及びドレ
イン領域６３ｂにそれぞれオーミックコンタクトするＮ
ｉ合金膜からなるソース電極６６ａ及びドレイン電極６
６ｂと、ＳｉＣ基板６０の裏面にオーミックコンタクト
するＮｉ合金膜からなる裏面電極６７とを備えている。
ソース領域６３ａ及びドレイン領域６３ｂは、温度が５
００℃で、イオンの加速電圧及びドーズ量を、それぞ
れ、３０ｋｅＶ及び５×１０13atoms ・ｃｍ-2、６０ｋ
ｅＶ及び６×１０13atoms ・ｃｍ-2、１００ｋｅＶ及び
８×１０13atoms ・ｃｍ-2、１１０ｋｅＶ及び５×１０
13atoms ・ｃｍ-2、１３０ｋｅＶ及び１０×１０13atom
s ・ｃｍ-2、１８０ｋｅＶ及び１５×１０13atoms ・ｃ
ｍ-2、２４０ｋｅＶ及び１０×１０13atoms ・ｃｍ-2と
した多段のイオン注入によって形成されている。
【００９０】ここで、ゲート電極６５のゲート長Ｌｇは
５μｍ，ゲート幅Ｗｇは１８０μｍ，ゲート絶縁膜６４
の厚みは約４０ｎｍ、ｐ型ＳｉＣからなる下部活性領域
６１の厚みは５μｍである。
５μｍ，ゲート幅Ｗｇは１８０μｍ，ゲート絶縁膜６４
の厚みは約４０ｎｍ、ｐ型ＳｉＣからなる下部活性領域
６１の厚みは５μｍである。
【００９１】また、図２１の左方に拡大して示すよう
に、上部活性領域６２は、高濃度（１×１０18atoms ・
ｃｍ-3）の窒素を含む厚みが約１０ｎｍのｎ型ドープ層
６２ａと、アンドープのＳｉＣ単結晶からなる厚さ約５
０ｎｍのアンドープ層６２ｂとを交互に、各々５層ずつ
積層して構成されている。つまり、トータル厚みが約３
００ｎｍである。このＡＣＣＵＦＥＴは、ノーマリーオ
フ型であり、しきい値電圧は４．２Ｖである。
に、上部活性領域６２は、高濃度（１×１０18atoms ・
ｃｍ-3）の窒素を含む厚みが約１０ｎｍのｎ型ドープ層
６２ａと、アンドープのＳｉＣ単結晶からなる厚さ約５
０ｎｍのアンドープ層６２ｂとを交互に、各々５層ずつ
積層して構成されている。つまり、トータル厚みが約３
００ｎｍである。このＡＣＣＵＦＥＴは、ノーマリーオ
フ型であり、しきい値電圧は４．２Ｖである。
【００９２】つまり、本実験例においては、図７に示す
構造を有するＡＣＣＵＦＥＴにおける下部活性領域６１
にはδドープ層を設けずに、均一ドープ層としている。
構造を有するＡＣＣＵＦＥＴにおける下部活性領域６１
にはδドープ層を設けずに、均一ドープ層としている。
【００９３】図２２は、本実験例のＡＣＣＵＦＥＴにつ
いて、ゲートバイアスＶｇを−５Ｖから２５Ｖまで５Ｖ
刻みに変えたときのＩ−Ｖ特性（ドレイン電圧の変化に
対するドレイン電流の変化特性）を示す図である。この
Ｉ−Ｖ特性からわかるように、ゲートバイアスが１５Ｖ
とパワーデバイスでは比較的低い値に設定しても、２２
０ｍＡ／ｍｍ程度の大きなドレイン電流が得られてい
る。つまり、本発明のＡＣＣＵＦＥＴの電流駆動力が大
きいことが確認された。
いて、ゲートバイアスＶｇを−５Ｖから２５Ｖまで５Ｖ
刻みに変えたときのＩ−Ｖ特性（ドレイン電圧の変化に
対するドレイン電流の変化特性）を示す図である。この
Ｉ−Ｖ特性からわかるように、ゲートバイアスが１５Ｖ
とパワーデバイスでは比較的低い値に設定しても、２２
０ｍＡ／ｍｍ程度の大きなドレイン電流が得られてい
る。つまり、本発明のＡＣＣＵＦＥＴの電流駆動力が大
きいことが確認された。
【００９４】図２３は、図２２のデータに基づく計算に
よって得られた，実効チャネル移動度のゲート電圧依存
性を示す図である。同図に示すように、本実験例のＡＣ
ＣＵＦＥＴは、ゲートバイアスを高くしたときでも５０
（ｃｍ2 ／Ｖｓ）以上の実効チャネル移動度を有するこ
とが確認されている。つまり、ＦＥＴの電流駆動力は実
効チャネル移動度に比例するが、本実験例のＡＣＣＵＦ
ＥＴは、上述のようなδドープ層とアンドープ層とを交
互に積層した構造を有していることから、高い実効チャ
ネル移動度を発揮し、その結果、大きな電流駆動力を発
揮していることがわかる。
よって得られた，実効チャネル移動度のゲート電圧依存
性を示す図である。同図に示すように、本実験例のＡＣ
ＣＵＦＥＴは、ゲートバイアスを高くしたときでも５０
（ｃｍ2 ／Ｖｓ）以上の実効チャネル移動度を有するこ
とが確認されている。つまり、ＦＥＴの電流駆動力は実
効チャネル移動度に比例するが、本実験例のＡＣＣＵＦ
ＥＴは、上述のようなδドープ層とアンドープ層とを交
互に積層した構造を有していることから、高い実効チャ
ネル移動度を発揮し、その結果、大きな電流駆動力を発
揮していることがわかる。
【００９５】以上の実験例や他のシミュレーションデー
タなどを総合すると、高濃度ドープ層の厚みは、ＳｉＣ
層を用いる場合には、１モノレイヤー以上で２０ｎｍ未
満であることが好ましいことがわかった。また、低濃度
ドープ層（アンドープ層を含む）の厚みは、約１０ｎｍ
以上で約１００ｎｍ以下であることが好ましい。これら
の高濃度ドープ層と低濃度ドープ層の厚みは、それぞ
れ、これらを利用して形成される能動素子（ダイオー
ド，トランジスタなど）の種類や目的に応じて適宜選択
することができる。
タなどを総合すると、高濃度ドープ層の厚みは、ＳｉＣ
層を用いる場合には、１モノレイヤー以上で２０ｎｍ未
満であることが好ましいことがわかった。また、低濃度
ドープ層（アンドープ層を含む）の厚みは、約１０ｎｍ
以上で約１００ｎｍ以下であることが好ましい。これら
の高濃度ドープ層と低濃度ドープ層の厚みは、それぞ
れ、これらを利用して形成される能動素子（ダイオー
ド，トランジスタなど）の種類や目的に応じて適宜選択
することができる。
【００９６】また、ＳｉＣ層以外の半導体層、例えばＧ
ａＡｓ層，ＡｌＧａＡｓ層，ＧａＮ層，ＡｌＧａＮ層，
ＳｉＧｅ層，ＳｉＧｅＣ層などの場合には、高濃度ドー
プ層（δドープ層）の厚みはその材料に応じて適正な厚
みが定められる。例えば、ＧａＡｓ層を用いる場合に
は、１モノレイヤーのδドープ層を設けることができ
る。一般的には、キャリアの供給能力を適正に維持でき
さえすれば、同じ厚みで耐圧値を向上させるためには、
高濃度ドープ層（δドープ層）の厚みは薄いほど好まし
いといえる。
ａＡｓ層，ＡｌＧａＡｓ層，ＧａＮ層，ＡｌＧａＮ層，
ＳｉＧｅ層，ＳｉＧｅＣ層などの場合には、高濃度ドー
プ層（δドープ層）の厚みはその材料に応じて適正な厚
みが定められる。例えば、ＧａＡｓ層を用いる場合に
は、１モノレイヤーのδドープ層を設けることができ
る。一般的には、キャリアの供給能力を適正に維持でき
さえすれば、同じ厚みで耐圧値を向上させるためには、
高濃度ドープ層（δドープ層）の厚みは薄いほど好まし
いといえる。
【００９７】本発明の半導体装置は、電子機器に搭載さ
れるＭＯＳＦＥＴ，ＡＣＣＵＦＥＴ，縦型ＭＯＳＦＥ
Ｔ，ＤＭＯＳデバイスなどのデバイス、特に、高周波信
号を扱うデバイスや、パワーデバイスに利用される。 ［図面の簡単な説明］
れるＭＯＳＦＥＴ，ＡＣＣＵＦＥＴ，縦型ＭＯＳＦＥ
Ｔ，ＤＭＯＳデバイスなどのデバイス、特に、高周波信
号を扱うデバイスや、パワーデバイスに利用される。 ［図面の簡単な説明］
【図１】第１の実施形態のｎチャネル型ＭＯＳＦＥＴの
概略的な構造を示す断面図である。
概略的な構造を示す断面図である。
【図２】（ａ），（ｂ）は、第１の実施形態における基
本構造を有する活性領域の深さ方向におけるアルミニウ
ムの濃度プロファイルとキャリア分布との関係を模式的
に示す図、及び活性領域の深さ方向に沿った価電子帯端
の形状を示す部分バンド図である。
本構造を有する活性領域の深さ方向におけるアルミニウ
ムの濃度プロファイルとキャリア分布との関係を模式的
に示す図、及び活性領域の深さ方向に沿った価電子帯端
の形状を示す部分バンド図である。
【図３】第１の実施形態のｎチャネル型ＭＯＳＦＥＴに
おける反転状態のときのゲート電極，ゲート絶縁膜及び
活性領域におけるエネルギーバンド図である。
おける反転状態のときのゲート電極，ゲート絶縁膜及び
活性領域におけるエネルギーバンド図である。
【図４】（ａ）〜（ｄ）は、第１の実施形態におけるｎ
チャネル型ＭＯＳＦＥＴの製造工程を示す断面図であ
る。
チャネル型ＭＯＳＦＥＴの製造工程を示す断面図であ
る。
【図５】（ａ），（ｂ）は、第１の実施形態の第１の変
形例における活性領域の深さ方向における窒素の濃度プ
ロファイルとキャリア分布との関係を模式的に示す図、
及び活性領域の深さ方向に沿った伝導帯端の形状を示す
部分バンド図である。
形例における活性領域の深さ方向における窒素の濃度プ
ロファイルとキャリア分布との関係を模式的に示す図、
及び活性領域の深さ方向に沿った伝導帯端の形状を示す
部分バンド図である。
【図６】第１の実施形態の変形例におけるｐチャネル型
ＭＯＳＦＥＴの反転状態時におけるエネルギーバンド構
造を示すバンド図である。
ＭＯＳＦＥＴの反転状態時におけるエネルギーバンド構
造を示すバンド図である。
【図７】第２の実施形態におけるＡＣＣＵＦＥＴの構造
を示す断面図である。
を示す断面図である。
【図８】第２の実施形態の第１の変形例におけるＡＣＣ
ＵＦＥＴの構造を示す断面図である。
ＵＦＥＴの構造を示す断面図である。
【図９】（ａ），（ｂ）は、第３の実施形態における縦
型パワーＭＯＳＦＥＴの平面図及び断面図である。
型パワーＭＯＳＦＥＴの平面図及び断面図である。
【図１０】（ａ）〜（ｃ）は、第３の実施形態の縦型Ｍ
ＯＳＦＥＴの製造工程のうちδドープ層とアンドープ層
との積層膜からなる活性領域を形成するまでの工程を示
す断面図である。
ＯＳＦＥＴの製造工程のうちδドープ層とアンドープ層
との積層膜からなる活性領域を形成するまでの工程を示
す断面図である。
【図１１】（ａ）〜（ｃ）は、第３の実施形態の縦型Ｍ
ＯＳＦＥＴの製造工程のうちδドープ層とアンドープ層
との積層膜からなる活性領域を形成した後の工程を示す
断面図である。
ＯＳＦＥＴの製造工程のうちδドープ層とアンドープ層
との積層膜からなる活性領域を形成した後の工程を示す
断面図である。
【図１２】従来の炭化珪素を用いたｎチャネル型ＭＯＳ
ＦＥＴの構造を示す断面図である。
ＦＥＴの構造を示す断面図である。
【図１３】従来のｎチャネル型ＭＯＳＦＥＴにおける反
転状態のときのゲート電極，ゲート絶縁膜及びチャネル
ドープＳｉＣ層におけるエネルギーバンド図である。
転状態のときのゲート電極，ゲート絶縁膜及びチャネル
ドープＳｉＣ層におけるエネルギーバンド図である。
【図１４】第１の実験例において形成された活性領域の
深さ方向のドーパント濃度分布を示す図である。
深さ方向のドーパント濃度分布を示す図である。
【図１５】第１の実験例におけるショットキーダイオー
ドについてのＣ−Ｖ法による不純物濃度測定を行なった
結果を示す図である。
ドについてのＣ−Ｖ法による不純物濃度測定を行なった
結果を示す図である。
【図１６】第１の実験例に係る６Ｈ−ＳｉＣ基板中のδ
ドープ層のバンド端フォトルミネッセンススペクトルの
測定結果を示す図である。
ドープ層のバンド端フォトルミネッセンススペクトルの
測定結果を示す図である。
【図１７】（ａ），（ｂ）は、それぞれ順に、第１の実
験例における６Ｈ−ＳｉＣ層の電子移動度の温度依存性
と電子濃度の温度依存性とを示すデータである。
験例における６Ｈ−ＳｉＣ層の電子移動度の温度依存性
と電子濃度の温度依存性とを示すデータである。
【図１８】第１の実験例におけるサンプルＡ，Ｂにおけ
る電子移動度の温度依存性を示すデータである。
る電子移動度の温度依存性を示すデータである。
【図１９】（ａ），（ｂ）は、第１の実験例におけるサ
ンプルＡにおける伝導帯端のバンド構造をシミュレーシ
ョンした結果を示す図、及びキャリア濃度分布をシミュ
レーションした結果を示す図である。
ンプルＡにおける伝導帯端のバンド構造をシミュレーシ
ョンした結果を示す図、及びキャリア濃度分布をシミュ
レーションした結果を示す図である。
【図２０】（ａ），（ｂ）は、第１の実験例におけるサ
ンプルＢにおける伝導帯端のバンド構造をシミュレーシ
ョンした結果を示す図、及びキャリア濃度分布をシミュ
レーションした結果を示す図である。
ンプルＢにおける伝導帯端のバンド構造をシミュレーシ
ョンした結果を示す図、及びキャリア濃度分布をシミュ
レーションした結果を示す図である。
【図２１】第２の実験例におけるＡＣＣＵＦＥＴの断面
図である。
図である。
【図２２】第２の実験例で作成したＡＣＣＵＦＥＴのＩ
−Ｖ特性を示す図である。
−Ｖ特性を示す図である。
【図２３】図２２のデータに基づく計算によって得られ
た，実効チャネル移動度のゲート電圧依存性を示す図で
ある。
た，実効チャネル移動度のゲート電圧依存性を示す図で
ある。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 21/265 Ｈ０１Ｌ 29/78 ３０１Ｂ
21/28 ３０１ ３０１Ｈ
29/43 29/62
21/265 Ｆ
(72)発明者 上野山 雄
日本国京都府京田辺市草内鐘鉦割42−１
−１−601
(56)参考文献 特開 昭62−271475（ＪＰ，Ａ)
特開 平５−190842（ＪＰ，Ａ)
特開 昭64−74759（ＪＰ，Ａ)
特開 平10−321854（ＪＰ，Ａ)
特開2000−294768（ＪＰ，Ａ)
特開 昭57−166071（ＪＰ，Ａ)
特開 昭53−95571（ＪＰ，Ａ)
特開 昭57−164573（ＪＰ，Ａ)
特開 昭59−10278（ＪＰ，Ａ)
特開 平１−225173（ＪＰ，Ａ)
特開 平２−71563（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/205
H01L 21/265
H01L 21/28 301
H01L 29/43
Claims (3)
- 【請求項１】基板上に設けられた化合物半導体層と、 上記化合物半導体層内に互いに離間して設けられ各々第
１導電型不純物を含む２つの高濃度ドープ領域からなる
ソース・ドレイン領域と 上記ソース・ドレイン領域に挟まれて設けられ第２導電
型不純物を含む活性領域と、 上記活性領域の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極とを備
え、 上記活性領域は、キャリア走行領域として機能する複数
層のアンドープ層からなる第１の半導体層と、高濃度の
キャリア用不純物を含み上記第１の半導体層よりも膜厚
が薄く量子効果によるキャリアの分布が可能な複数層の
第２の半導体層とを交互に積層して構成され、 上記各第１の半導体層と上記各第２の半導体層とがＳｉ
Ｃから構成され、 上記各第１の半導体層はいずれも５０ｎｍの厚みを有し
ており、 上記各第２の半導体層はいずれも１０ｎｍの厚みを有し
ており、 上記各第２の半導体層はδドープ層であり、 上記第２の半導体層におけるキャリア用不純物濃度は１
×１０18atoms ・ｃｍ-3であり、 上記第１の半導体層と上記第２の半導体層との界面から
の電子濃度が２×１０16ｃｍ-3以上である領域が２５ｎ
ｍの範囲にあるように上記各第２の半導体層から上記各
第１の半導体層へ量子効果によりキャリアが浸みだし、 上記活性領域のうち上記ゲート絶縁膜と接する領域は上
記第１の半導体層によって占められている、半導体装
置。 - 【請求項２】基板上に設けられた化合物半導体層と、 上記化合物半導体層内に互いに離間して設けられ各々第
１導電型不純物を含む２つの高濃度ドープ領域からなる
ソース・ドレイン領域と 上記ソース・ドレイン領域に挟まれて設けられ第１導電
型不純物を含む第１の活性領域と、 上記活性領域の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記化合物半導体層内で上記第１の活性領域を挟んで上
記ゲート絶縁膜と対向する領域に設けられ、第２導電型
不純物を含む第２の活性領域とを備え、 上記第１の活性領域および上記第２の活性領域は、それ
ぞれ、キャリア走行領域として機能する複数層のアンド
ープ層からなる第１の半導体層と、高濃度のキャリア用
不純物を含み上記第１の半導体層よりも膜厚が薄く量子
効果によるキャリアの分布が可能な複数層の第２の半導
体層とを交互に積層して構成され、 上記各第１の半導体層と上記各第２の半導体層とがＳｉ
Ｃから構成され、 上記各第１の半導体層はいずれも５０ｎｍの厚みを有し
ており、 上記各第２の半導体層はいずれも１０ｎｍの厚みを有し
ており、 上記各第２の半導体層はδドープ層であり、 上記第２の半導体層におけるキャリア用不純物濃度は１
×１０18atoms ・ｃｍ-3であり、 上記第１の半導体層と上記第２の半導体層との界面から
の電子濃度が２×１０16ｃｍ-3以上である領域が２５ｎ
ｍの範囲にあるように上記各第２の半導体層から上記各
第１の半導体層へ量子効果によりキャリアが浸みだす、
半導体装置。 - 【請求項３】基板上に設けられた化合物半導体層と、 上記化合物半導体層内に互いに離間して設けられ各々第
１導電型不純物を含む２つの高濃度ドープ領域からなる
ソース・ドレイン領域（３３ａ・３３ｂ）と 上記ソース・ドレイン領域（３３ａ・３３ｂ）に挟まれ
て設けられ第１導電型不純物を含む第１の活性領域と、 上記活性領域の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記化合物半導体層内で上記第１の活性領域を挟んで上
記ゲート絶縁膜と対向する領域に設けられ、第２導電型
不純物を含む第２の活性領域と、 上記第１の活性領域と上記ゲート絶縁膜との間に設けら
れ、第２導電型不純物を含む第３の活性領域とを備え、 上記第１の活性領域、上記第２の活性領域、および上記
第３の活性領域は、それぞれ、キャリア走行領域として
機能する複数層のアンドープ層からなる第１の半導体層
と、高濃度のキャリア用不純物を含み上記第１の半導体
層よりも膜厚が薄く量子効果によるキャリアの分布が可
能な複数層の第２の半導体層とを交互に積層して構成さ
れ、 上記各第１の半導体層と上記各第２の半導体層とがＳｉ
Ｃから構成され、 上記各第１の半導体層はいずれも５０ｎｍの厚みを有し
ており、 上記各第２の半導体層はいずれも１０ｎｍの厚みを有し
ており、 上記各第２の半導体層はδドープ層であり、 上記第２の半導体層におけるキャリア用不純物濃度は１
×１０18atoms ・ｃｍ-3であり、 上記第１の半導体層と上記第２の半導体層との界面から
の電子濃度が２×１０16ｃｍ-3以上である領域が２５ｎ
ｍの範囲にあるように上記各第２の半導体層から上記各
第１の半導体層へ量子効果によりキャリアが浸みだす、
半導体装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000161598 | 2000-05-31 | ||
| JP2000-161598 | 2000-05-31 | ||
| PCT/JP2000/008156 WO2001093339A1 (fr) | 2000-05-31 | 2000-11-20 | Transistor misfet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3527503B2 true JP3527503B2 (ja) | 2004-05-17 |
Family
ID=18665600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002500456A Expired - Lifetime JP3527503B2 (ja) | 2000-05-31 | 2000-11-20 | 半導体装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (2) | US6617653B1 (ja) |
| EP (2) | EP1286398B1 (ja) |
| JP (1) | JP3527503B2 (ja) |
| KR (1) | KR100708028B1 (ja) |
| CN (1) | CN100345306C (ja) |
| AT (1) | ATE341836T1 (ja) |
| AU (1) | AU1416701A (ja) |
| DE (1) | DE60031173T2 (ja) |
| TW (1) | TW475268B (ja) |
| WO (1) | WO2001093339A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1968104A2 (en) | 2002-07-11 | 2008-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing same |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001067521A1 (fr) * | 2000-03-03 | 2001-09-13 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semiconducteur |
| KR100454199B1 (ko) * | 2000-11-21 | 2004-10-26 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 그 제조방법 |
| CN1254026C (zh) * | 2000-11-21 | 2006-04-26 | 松下电器产业株式会社 | 通信系统用仪器 |
| JP3940560B2 (ja) * | 2001-01-25 | 2007-07-04 | 独立行政法人産業技術総合研究所 | 半導体装置の製造方法 |
| US6852602B2 (en) * | 2001-01-31 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor crystal film and method for preparation thereof |
| JP3811624B2 (ja) * | 2001-04-27 | 2006-08-23 | 松下電器産業株式会社 | 半導体装置 |
| JP4381807B2 (ja) | 2001-09-14 | 2009-12-09 | パナソニック株式会社 | 半導体装置 |
| JP2004134547A (ja) * | 2002-10-10 | 2004-04-30 | Hitachi Ltd | 半導体装置 |
| JP2005005580A (ja) * | 2003-06-13 | 2005-01-06 | Renesas Technology Corp | 半導体装置 |
| US7473929B2 (en) * | 2003-07-02 | 2009-01-06 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| US7410846B2 (en) | 2003-09-09 | 2008-08-12 | International Business Machines Corporation | Method for reduced N+ diffusion in strained Si on SiGe substrate |
| CN1307707C (zh) * | 2003-09-19 | 2007-03-28 | 中国科学院上海微系统与信息技术研究所 | 一种含镁锌氧的金属－绝缘层－半导体结构及制备工艺 |
| US7074657B2 (en) * | 2003-11-14 | 2006-07-11 | Advanced Micro Devices, Inc. | Low-power multiple-channel fully depleted quantum well CMOSFETs |
| GB0403934D0 (en) * | 2004-02-21 | 2004-03-24 | Koninkl Philips Electronics Nv | Trench-gate semiconductor devices and the manufacture thereof |
| US7282782B2 (en) * | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| JP4537750B2 (ja) * | 2004-04-02 | 2010-09-08 | シャープ株式会社 | 固体撮像素子およびその製造方法 |
| JP3945519B2 (ja) * | 2004-06-21 | 2007-07-18 | 東京エレクトロン株式会社 | 被処理体の熱処理装置、熱処理方法及び記憶媒体 |
| US7667264B2 (en) * | 2004-09-27 | 2010-02-23 | Alpha And Omega Semiconductor Limited | Shallow source MOSFET |
| KR100613294B1 (ko) * | 2004-12-30 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그제조 방법 |
| JP5055771B2 (ja) * | 2005-02-28 | 2012-10-24 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| US7365382B2 (en) | 2005-02-28 | 2008-04-29 | Infineon Technologies Ag | Semiconductor memory having charge trapping memory cells and fabrication method thereof |
| US20060260956A1 (en) * | 2005-05-23 | 2006-11-23 | Bausch & Lomb Incorporated | Methods for preventing or reducing interaction between packaging materials and polymeric articles contained therein |
| JP5033316B2 (ja) * | 2005-07-05 | 2012-09-26 | 日産自動車株式会社 | 半導体装置の製造方法 |
| US8183595B2 (en) | 2005-07-29 | 2012-05-22 | International Rectifier Corporation | Normally off III-nitride semiconductor device having a programmable gate |
| US8482035B2 (en) * | 2005-07-29 | 2013-07-09 | International Rectifier Corporation | Enhancement mode III-nitride transistors with single gate Dielectric structure |
| JP2007096263A (ja) * | 2005-08-31 | 2007-04-12 | Denso Corp | 炭化珪素半導体装置およびその製造方法。 |
| JP5082853B2 (ja) | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | Ｍｏｓｆｅｔ |
| US8258632B1 (en) * | 2005-10-24 | 2012-09-04 | Lawrence Livermore National Security, Llc | Optically-initiated silicon carbide high voltage switch with contoured-profile electrode interfaces |
| EP1941552A2 (en) * | 2005-10-24 | 2008-07-09 | Lawrence Livermore National Security, LLC | Optically- initiated silicon carbide high voltage switch |
| CN101461067B (zh) | 2006-03-20 | 2011-01-19 | St微电子有限公司 | 半导体场效应晶体管、存储器单元和存储器设备 |
| US8269262B2 (en) * | 2006-05-02 | 2012-09-18 | Ss Sc Ip Llc | Vertical junction field effect transistor with mesa termination and method of making the same |
| JP2008108785A (ja) * | 2006-10-23 | 2008-05-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7795691B2 (en) | 2008-01-25 | 2010-09-14 | Cree, Inc. | Semiconductor transistor with P type re-grown channel layer |
| JPWO2009104299A1 (ja) * | 2008-02-22 | 2011-06-16 | 住友電気工業株式会社 | 半導体装置および半導体装置の製造方法 |
| US8841682B2 (en) | 2009-08-27 | 2014-09-23 | Cree, Inc. | Transistors with a gate insulation layer having a channel depleting interfacial charge and related fabrication methods |
| CA2793969A1 (en) * | 2010-03-23 | 2011-09-29 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for producing same |
| KR20130118215A (ko) | 2010-08-03 | 2013-10-29 | 스미토모덴키고교가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| TW201240016A (en) * | 2011-03-25 | 2012-10-01 | Taiwan Semiconductor Co Ltd | Manufacturing method of semiconductor substrate |
| JP5699878B2 (ja) | 2011-09-14 | 2015-04-15 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP2013069964A (ja) | 2011-09-26 | 2013-04-18 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| JP5764046B2 (ja) | 2011-11-21 | 2015-08-12 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP6239250B2 (ja) * | 2013-03-22 | 2017-11-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR20140122328A (ko) * | 2013-04-09 | 2014-10-20 | 에스케이하이닉스 주식회사 | 반도체 기판 및 제조 방법과, 이를 이용한 반도체 장치 및 제조 방법 |
| JP6168945B2 (ja) * | 2013-09-20 | 2017-07-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
| TWI626746B (zh) * | 2014-04-03 | 2018-06-11 | 財團法人工業技術研究院 | 半導體結構 |
| JP6526528B2 (ja) * | 2015-09-11 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
| CN105470288B (zh) * | 2015-10-14 | 2018-10-19 | 西安电子科技大学宁波信息技术研究院 | Delta沟道掺杂SiC垂直功率MOS器件制作方法 |
| WO2018220741A1 (ja) * | 2017-05-31 | 2018-12-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP6791083B2 (ja) * | 2017-09-28 | 2020-11-25 | 豊田合成株式会社 | 半導体装置の製造方法 |
| US11107951B2 (en) * | 2019-03-06 | 2021-08-31 | Bolb Inc. | Heterostructure for light emitting device or photodetector and light-emitting device employing the same |
| CN113707774B (zh) * | 2019-03-06 | 2022-06-14 | 博尔博公司 | 异质结构以及采用异质结构的发光器件 |
| US11145772B2 (en) | 2019-03-11 | 2021-10-12 | At&T Intellectual Property I, L.P. | Device for photo spectroscopy having an atomic-scale bilayer |
| WO2021046805A1 (zh) | 2019-09-12 | 2021-03-18 | 苏州晶湛半导体有限公司 | 垂直型器件的制作方法 |
| US10909298B1 (en) * | 2020-04-15 | 2021-02-02 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Well contact cell with doped tap region separated from active region, and methods to form same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3626328A (en) * | 1969-04-01 | 1971-12-07 | Ibm | Semiconductor bulk oscillator |
| JPS5915388B2 (ja) | 1977-02-02 | 1984-04-09 | 株式会社日立製作所 | 半導体装置 |
| US4882609A (en) * | 1984-11-19 | 1989-11-21 | Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. | Semiconductor devices with at least one monoatomic layer of doping atoms |
| JP2770340B2 (ja) | 1988-09-06 | 1998-07-02 | ソニー株式会社 | 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ |
| US5212104A (en) * | 1991-04-26 | 1993-05-18 | Siemens Aktiengesellschaft | Method for manufacturing an mos transistor |
| JPH0513446A (ja) | 1991-07-08 | 1993-01-22 | Nippondenso Co Ltd | 化合物半導体装置 |
| US5488237A (en) | 1992-02-14 | 1996-01-30 | Sumitomo Electric Industries, Ltd. | Semiconductor device with delta-doped layer in channel region |
| JP2800675B2 (ja) * | 1994-03-24 | 1998-09-21 | 日本電気株式会社 | トンネルトランジスタ |
| US6498376B1 (en) * | 1994-06-03 | 2002-12-24 | Seiko Instruments Inc | Semiconductor device and manufacturing method thereof |
| JP3461274B2 (ja) * | 1996-10-16 | 2003-10-27 | 株式会社東芝 | 半導体装置 |
| US6057558A (en) | 1997-03-05 | 2000-05-02 | Denson Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| JPH11251592A (ja) * | 1998-01-05 | 1999-09-07 | Denso Corp | 炭化珪素半導体装置 |
| WO2002001641A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
-
2000
- 2000-11-20 EP EP00976351A patent/EP1286398B1/en not_active Expired - Lifetime
- 2000-11-20 AT AT00976351T patent/ATE341836T1/de not_active IP Right Cessation
- 2000-11-20 KR KR1020027001356A patent/KR100708028B1/ko not_active IP Right Cessation
- 2000-11-20 US US10/048,344 patent/US6617653B1/en not_active Expired - Lifetime
- 2000-11-20 TW TW089124536A patent/TW475268B/zh not_active IP Right Cessation
- 2000-11-20 EP EP06008439A patent/EP1684359A3/en not_active Withdrawn
- 2000-11-20 WO PCT/JP2000/008156 patent/WO2001093339A1/ja active IP Right Grant
- 2000-11-20 JP JP2002500456A patent/JP3527503B2/ja not_active Expired - Lifetime
- 2000-11-20 DE DE60031173T patent/DE60031173T2/de not_active Expired - Fee Related
- 2000-11-20 AU AU14167/01A patent/AU1416701A/en not_active Abandoned
- 2000-11-20 CN CNB008111928A patent/CN100345306C/zh not_active Expired - Fee Related
-
2003
- 2003-06-12 US US10/459,807 patent/US6864507B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1968104A2 (en) | 2002-07-11 | 2008-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE341836T1 (de) | 2006-10-15 |
| EP1286398A4 (en) | 2003-02-26 |
| TW475268B (en) | 2002-02-01 |
| KR100708028B1 (ko) | 2007-04-16 |
| US20030227061A1 (en) | 2003-12-11 |
| WO2001093339A1 (fr) | 2001-12-06 |
| EP1286398B1 (en) | 2006-10-04 |
| DE60031173T2 (de) | 2007-01-18 |
| CN1367937A (zh) | 2002-09-04 |
| US6864507B2 (en) | 2005-03-08 |
| EP1684359A3 (en) | 2006-10-25 |
| CN100345306C (zh) | 2007-10-24 |
| US6617653B1 (en) | 2003-09-09 |
| DE60031173D1 (de) | 2006-11-16 |
| EP1286398A1 (en) | 2003-02-26 |
| EP1684359A9 (en) | 2006-12-27 |
| AU1416701A (en) | 2001-12-11 |
| KR20020020949A (ko) | 2002-03-16 |
| EP1684359A2 (en) | 2006-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3527503B2 (ja) | 半導体装置 | |
| JP3527496B2 (ja) | 半導体装置 | |
| US11777024B2 (en) | Nitride semiconductor device and fabrication method therefor | |
| US6580125B2 (en) | Semiconductor device and method for fabricating the same | |
| JP4463482B2 (ja) | Ｍｉｓｆｅｔ及びその製造方法 | |
| JP4755961B2 (ja) | 窒化物半導体装置及びその製造方法 | |
| JP5064824B2 (ja) | 半導体素子 | |
| JP2007335677A (ja) | Ｉｉｉ族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法 | |
| US10886365B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP4224423B2 (ja) | 半導体装置およびその製造方法 | |
| US11139394B2 (en) | Silicon carbide field-effect transistors | |
| US9484429B2 (en) | High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently and method for manufacturing the same | |
| JP2006114795A (ja) | 半導体装置 | |
| JP2006190988A (ja) | 半導体装置 | |
| JP3637052B2 (ja) | ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法 | |
| JP2008098674A (ja) | 半導体装置 | |
| US11894454B2 (en) | Silicon carbide field-effect transistors | |
| JP2005085872A (ja) | 半導体素子及びその製造方法 | |
| CN113555443A (zh) | 一种pin肖特基二极管的氧化镓mosfet及制备方法 | |
| JP2002246397A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| CN117637810A (zh) | 碳化硅基电子器件及其制造方法以及二极管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040219 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3527503 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140227 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |