JP2002246397A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- JP2002246397A JP2002246397A JP2001040497A JP2001040497A JP2002246397A JP 2002246397 A JP2002246397 A JP 2002246397A JP 2001040497 A JP2001040497 A JP 2001040497A JP 2001040497 A JP2001040497 A JP 2001040497A JP 2002246397 A JP2002246397 A JP 2002246397A
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Abstract
(57)【要約】
【課題】 炭化珪素半導体装置のイオン注入領域におい
て更なる高活性率化を図る。 【解決手段】 ｐ型ベース領域３の形成時に、ＢとＣと
の結合分子をイオン注入することで、Ｂ及びＣを同時に
イオン注入する。これにより、ｐ型ドーパントであるＢ
とＣ空孔を埋めるためのＣとがイオン注入直後から近接
した場所に位置するようにできるため、Ｃの注入量が少
なくても十分にＢの置換が行われる。このため、さらな
る高活性率化を図ることができると共に、Ｃの注入量低
減により結晶欠陥抑制を図ることも可能となる。
て更なる高活性率化を図る。 【解決手段】 ｐ型ベース領域３の形成時に、ＢとＣと
の結合分子をイオン注入することで、Ｂ及びＣを同時に
イオン注入する。これにより、ｐ型ドーパントであるＢ
とＣ空孔を埋めるためのＣとがイオン注入直後から近接
した場所に位置するようにできるため、Ｃの注入量が少
なくても十分にＢの置換が行われる。このため、さらな
る高活性率化を図ることができると共に、Ｃの注入量低
減により結晶欠陥抑制を図ることも可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
【０００２】
【従来の技術】従来、炭化珪素を用いた半導体装置の不
純物層をイオン注入により形成する場合において、高い
活性率化の実現が所望されている。
純物層をイオン注入により形成する場合において、高い
活性率化の実現が所望されている。
【０００３】例えば、ｐ型ベース領域形成において、Ｂ
（ボロン）をドーパントとしてイオン注入する場合に
は、Ｃ（炭素）とＢとをイオン注入することによりＢを
選択的にＳｉサイトに置換できることが特開平９−６３
９６８号公報で提案されている。この従来公報に示され
る半導体装置におけるｐ型ベース領域形成では、ＢとＣ
とを別々にイオン注入しており、高活性率化を実現する
ためには、Ｂの原子密度（以下、ｄＢという）とＣの原
子密度（以下、ｄＣという）とがｄＢ＜ｄＣの関係を満
たせば良いとしている。
（ボロン）をドーパントとしてイオン注入する場合に
は、Ｃ（炭素）とＢとをイオン注入することによりＢを
選択的にＳｉサイトに置換できることが特開平９−６３
９６８号公報で提案されている。この従来公報に示され
る半導体装置におけるｐ型ベース領域形成では、ＢとＣ
とを別々にイオン注入しており、高活性率化を実現する
ためには、Ｂの原子密度（以下、ｄＢという）とＣの原
子密度（以下、ｄＣという）とがｄＢ＜ｄＣの関係を満
たせば良いとしている。
【０００４】
【発明が解決しようとする課題】上記従来公報に示され
るように、ＢとＣとを別々にイオン注入することによっ
てもイオン注入領域の高活性率化を図ることが可能であ
るが、十分なものではなく、更なる高活性化率化が望ま
れる。
るように、ＢとＣとを別々にイオン注入することによっ
てもイオン注入領域の高活性率化を図ることが可能であ
るが、十分なものではなく、更なる高活性化率化が望ま
れる。
【０００５】本発明は上記点に鑑みて、炭化珪素半導体
装置のイオン注入領域において更なる高活性率化を図る
ことを目的とする。
装置のイオン注入領域において更なる高活性率化を図る
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するべ
く、本発明者らがＢとＣとを連続的にイオン注入する場
合について実験したところ、Ｃ／Ｂ比が１０の時にＣサ
イトに置換されるＢが極めて小さくなることが明確とな
った（例えばＪｐｎ．Ｊ．Ａｐｐ．ｐｈｙｓ，Ｖｏｌ３
９（２０００）ｐ．２００１参照）。すなわち、イオン
注入されたＣをＢが置換されるＳｉサイト近傍のＣ空孔
に置換するには、Ｂの注入量の１０倍のＣをイオン注入
する必要がある。これは、例えば１×１０19ｃｍ-3程度
のＢをイオン注入した場合において、隣り合うＢの距離
が平均で約２０〜３０原子程度であることから、ＣをＢ
の１０倍イオン注入することによりＢとＣとが近接する
確率を上昇させる必要があるためだと予測される。
く、本発明者らがＢとＣとを連続的にイオン注入する場
合について実験したところ、Ｃ／Ｂ比が１０の時にＣサ
イトに置換されるＢが極めて小さくなることが明確とな
った（例えばＪｐｎ．Ｊ．Ａｐｐ．ｐｈｙｓ，Ｖｏｌ３
９（２０００）ｐ．２００１参照）。すなわち、イオン
注入されたＣをＢが置換されるＳｉサイト近傍のＣ空孔
に置換するには、Ｂの注入量の１０倍のＣをイオン注入
する必要がある。これは、例えば１×１０19ｃｍ-3程度
のＢをイオン注入した場合において、隣り合うＢの距離
が平均で約２０〜３０原子程度であることから、ＣをＢ
の１０倍イオン注入することによりＢとＣとが近接する
確率を上昇させる必要があるためだと予測される。
【０００７】しかしながら、Ｃの注入量を多くすると、
注入欠陥を増加させる原因ともなり、好ましくない。
注入欠陥を増加させる原因ともなり、好ましくない。
【０００８】そこで、請求項１に記載の発明では、炭化
珪素半導体（２）にイオン注入を行うことにより不純物
層（３）を形成する不純物層形成工程を含んだ炭化珪素
半導体装置の製造方法において、不純物層形成工程で
は、二つ以上の元素を同時にイオン化して炭化珪素半導
体に注入することを特徴としている。
珪素半導体（２）にイオン注入を行うことにより不純物
層（３）を形成する不純物層形成工程を含んだ炭化珪素
半導体装置の製造方法において、不純物層形成工程で
は、二つ以上の元素を同時にイオン化して炭化珪素半導
体に注入することを特徴としている。
【０００９】このように、同時に二つ以上の元素をイオ
ン注入することで、これら各元素をイオン注入直後から
近接させることが可能となる。このため、さらなる高活
性率化を図ることができる。
ン注入することで、これら各元素をイオン注入直後から
近接させることが可能となる。このため、さらなる高活
性率化を図ることができる。
【００１０】具体的には、請求項２に示すように、少な
くとも一つの元素をドーパントとし、残りの元素を炭化
珪素の主元素とすることで、効率良くドーパントを所望
のサイトに置換することができ、この場合の、ドーパン
トとなる原子としては、例えば、請求項３に示すよう
に、ｐ型ドーパントとなるＢ、Ａｌ、Ｇａ、ｎ型ドーパ
ントとなるＮ、Ｐが挙げられる。
くとも一つの元素をドーパントとし、残りの元素を炭化
珪素の主元素とすることで、効率良くドーパントを所望
のサイトに置換することができ、この場合の、ドーパン
トとなる原子としては、例えば、請求項３に示すよう
に、ｐ型ドーパントとなるＢ、Ａｌ、Ｇａ、ｎ型ドーパ
ントとなるＮ、Ｐが挙げられる。
【００１１】請求項４に記載の発明では、ドーパントと
してＢを用いると共に、炭化珪素の主元素としてＣを用
い、かつドーパントと炭化珪素の主元素とをＢｘＣｙの
形としてイオン化し、炭化珪素半導体に注入することを
特徴としている。このように、例えばＢｘＣｙの形とし
てイオン注入を行えば、各元素を同時にイオン注入する
ことができる。
してＢを用いると共に、炭化珪素の主元素としてＣを用
い、かつドーパントと炭化珪素の主元素とをＢｘＣｙの
形としてイオン化し、炭化珪素半導体に注入することを
特徴としている。このように、例えばＢｘＣｙの形とし
てイオン注入を行えば、各元素を同時にイオン注入する
ことができる。
【００１２】例えば、請求項５に示すように、ＢｘＣｙ
におけるｘ、ｙそれぞれを、ｘ＝４、ｙ＝１としても良
いし、請求項６に示すように、ＢｘＣｙにおけるｘ、ｙ
それぞれを、ｘ＝１、ｙ＝１としても良い。
におけるｘ、ｙそれぞれを、ｘ＝４、ｙ＝１としても良
いし、請求項６に示すように、ＢｘＣｙにおけるｘ、ｙ
それぞれを、ｘ＝１、ｙ＝１としても良い。
【００１３】この場合、ＢｘＣｙの形を成すイオン化物
の生成原料としては、例えば請求項７に示すように、Ｂ
とＣとを有する化合物を用いることができ、具体的に
は、請求項８に示すＢ4Ｃ、請求項９に示すＢ有機物、
請求項１０に示す酢酸ボリルを用いることができる。
の生成原料としては、例えば請求項７に示すように、Ｂ
とＣとを有する化合物を用いることができ、具体的に
は、請求項８に示すＢ4Ｃ、請求項９に示すＢ有機物、
請求項１０に示す酢酸ボリルを用いることができる。
【００１４】なお、生成原料からＢｘＣｙの形を成すイ
オン化物の取り出しは、例えば、請求項１１に示すイオ
ンビームで行われ、電子ビームやイオンビーム等のよう
な高エネルギービームを用いることで、Ｂ4Ｃのように
融点が極めて高く、イオン注入原料として使用し難いも
のにおいても分子単体を取り出すことができる。
オン化物の取り出しは、例えば、請求項１１に示すイオ
ンビームで行われ、電子ビームやイオンビーム等のよう
な高エネルギービームを用いることで、Ｂ4Ｃのように
融点が極めて高く、イオン注入原料として使用し難いも
のにおいても分子単体を取り出すことができる。
【００１５】また、請求項１２に示すようにプラズマに
よっても生成原料からのイオン化物の取り出しを行うこ
とができる。上記高エネルギービームを用いた分子単体
の取り出しの場合には、高エネルギービームの照射のみ
によってイオン化が可能であるが、プラズマを用いる場
合には、分子単体をプラズマ内に導入することイオン化
を行えるため、高効率なイオン化が可能である。
よっても生成原料からのイオン化物の取り出しを行うこ
とができる。上記高エネルギービームを用いた分子単体
の取り出しの場合には、高エネルギービームの照射のみ
によってイオン化が可能であるが、プラズマを用いる場
合には、分子単体をプラズマ内に導入することイオン化
を行えるため、高効率なイオン化が可能である。
【００１６】以上説明した請求項１乃至１２に記載の発
明における半導体層形成工程は、例えば請求項１３乃至
１７に示す各素子の不純物層の形成に適用される。そし
て、このような半導体層形成工程を適用することによ
り、高活性率な不純物層を形成することが可能となる。
明における半導体層形成工程は、例えば請求項１３乃至
１７に示す各素子の不純物層の形成に適用される。そし
て、このような半導体層形成工程を適用することによ
り、高活性率な不純物層を形成することが可能となる。
【００１７】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１８】
【発明の実施の形態】（第１実施形態）以下、本発明を
図に示す実施形態について説明する。
図に示す実施形態について説明する。
【００１９】図１に、本実施形態におけるノーマリオフ
型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パ
ワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、イ
ンバータや車両用オルタネータのレクチファイヤに適用
すると好適なものである。図１に基づいて縦型パワーＭ
ＯＳＦＥＴの構造について説明する。
型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パ
ワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、イ
ンバータや車両用オルタネータのレクチファイヤに適用
すると好適なものである。図１に基づいて縦型パワーＭ
ＯＳＦＥＴの構造について説明する。
【００２０】炭化珪素からなるｎ+型半導体基板１は、
上面を主表面１ａとし、主表面の反対面である下面を裏
面１ｂとしている。このｎ+型半導体基板１の主表面１
ａ上には、基板１よりも低いドーパント濃度を有する炭
化珪素からなるｎ-型エピタキシャル層（以下、ｎ-型エ
ピ層という）２が積層されている。
上面を主表面１ａとし、主表面の反対面である下面を裏
面１ｂとしている。このｎ+型半導体基板１の主表面１
ａ上には、基板１よりも低いドーパント濃度を有する炭
化珪素からなるｎ-型エピタキシャル層（以下、ｎ-型エ
ピ層という）２が積層されている。
【００２１】ｎ-型エピ層２の表層部における所定領域
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３は、ＢとＣとの結合分子を
イオン注入すること、つまりＢ及びＣを同時にイオン注
入することで形成されており、約１×１０17ｃｍ-3以上
の濃度となっている。なお、ｐ型ベース領域３を部分的
に深くした領域３０はディープベース層であり、このデ
ィープベース層で優先的にアバランシェブレークダウン
させることで、サージ耐量を向上させている。
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３は、ＢとＣとの結合分子を
イオン注入すること、つまりＢ及びＣを同時にイオン注
入することで形成されており、約１×１０17ｃｍ-3以上
の濃度となっている。なお、ｐ型ベース領域３を部分的
に深くした領域３０はディープベース層であり、このデ
ィープベース層で優先的にアバランシェブレークダウン
させることで、サージ耐量を向上させている。
【００２２】また、ｐ型ベース領域３の表層部の所定領
域には、該ベース領域３よりも浅いｎ+型ソース領域４
が形成されている。そして、ｎ+型ソース領域４とｎ-型
エピ層２とを繋ぐように、ｐ型ベース領域３の表面部に
はｎ-型ＳｉＣ層５が延設されている。このｎ-型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、デバイスの動作時にチャネル形成層として機能す
る。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
域には、該ベース領域３よりも浅いｎ+型ソース領域４
が形成されている。そして、ｎ+型ソース領域４とｎ-型
エピ層２とを繋ぐように、ｐ型ベース領域３の表面部に
はｎ-型ＳｉＣ層５が延設されている。このｎ-型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、デバイスの動作時にチャネル形成層として機能す
る。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
【００２３】また、表面チャネル層５の上面およびｎ+
型ソース領域４の上面には熱酸化にてゲート酸化膜７が
形成され、このゲート酸化膜７の上にゲート電極８が形
成されている。ゲート電極８は、ＬＴＯ（Ｌｏｗ Ｔｅ
ｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）等で構成された絶縁
膜９で覆われ、この絶縁膜９の上にｎ+型ソース領域４
およびｐ型ベース領域３と電気的に接続されたソース電
極１０が形成されている。そして、ｎ+型半導体基板１
の裏面１ｂにドレイン電極１１が形成され、縦型パワー
ＭＯＳＦＥＴが構成されている。
型ソース領域４の上面には熱酸化にてゲート酸化膜７が
形成され、このゲート酸化膜７の上にゲート電極８が形
成されている。ゲート電極８は、ＬＴＯ（Ｌｏｗ Ｔｅ
ｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）等で構成された絶縁
膜９で覆われ、この絶縁膜９の上にｎ+型ソース領域４
およびｐ型ベース領域３と電気的に接続されたソース電
極１０が形成されている。そして、ｎ+型半導体基板１
の裏面１ｂにドレイン電極１１が形成され、縦型パワー
ＭＯＳＦＥＴが構成されている。
【００２４】次に、図１に示す縦型パワーＭＯＳＦＥＴ
の製造工程を、図２〜図４を用いて説明する。
の製造工程を、図２〜図４を用いて説明する。
【００２５】〔図２（ａ）に示す工程〕まず、ｎ型４Ｈ
または６Ｈまたは３Ｃ−ＳｉＣからなる半導体基板、す
なわちｎ+型基板１を用意する。例えば、ｎ+型基板１と
して、厚さが４００μｍ、主表面１ａが（０００１）Ｓ
ｉ面、又は、（１１２−０）ａ面のものを用意する。そ
して、このｎ+型基板１の主表面１ａに厚さ５μｍのｎ-
型エピ層２をエピタキシャル成長させる。この場合、ｎ
-型エピ層２は下地の基板１と同様の結晶で得られ、ｎ
型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
または６Ｈまたは３Ｃ−ＳｉＣからなる半導体基板、す
なわちｎ+型基板１を用意する。例えば、ｎ+型基板１と
して、厚さが４００μｍ、主表面１ａが（０００１）Ｓ
ｉ面、又は、（１１２−０）ａ面のものを用意する。そ
して、このｎ+型基板１の主表面１ａに厚さ５μｍのｎ-
型エピ層２をエピタキシャル成長させる。この場合、ｎ
-型エピ層２は下地の基板１と同様の結晶で得られ、ｎ
型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２６】〔図２（ｂ）に示す工程〕ｎ-型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢとＣとの結合分子をイオン注入する。このとき
のイオン注入条件は、例えば、温度を７００℃、ドーズ
量を１×１０16ｃｍ-2とする。また、ＢとＣとの結合分
子としては、ボロン有機化合物を加熱蒸発させた後、プ
ラズマによりＢｘＣｙの形でイオン化させ、マスナンバ
ー＝２３（ＢｘＣｙにおけるｘ＝１、ｙ＝１）となるも
のを選択する。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢとＣとの結合分子をイオン注入する。このとき
のイオン注入条件は、例えば、温度を７００℃、ドーズ
量を１×１０16ｃｍ-2とする。また、ＢとＣとの結合分
子としては、ボロン有機化合物を加熱蒸発させた後、プ
ラズマによりＢｘＣｙの形でイオン化させ、マスナンバ
ー＝２３（ＢｘＣｙにおけるｘ＝１、ｙ＝１）となるも
のを選択する。
【００２７】これにより、Ｂ及びＣが同時にイオン注入
され、ｐ型ドーパントであるＢとＣ空孔を埋めるための
Ｃとがイオン注入直後から近接した場所に位置するよう
にできるため、Ｃの注入量が少なくても十分にＢの置換
が行われる。このため、さらなる高活性率化を図ること
ができると共に、Ｃの注入量低減により結晶欠陥抑制を
図ることも可能となる。
され、ｐ型ドーパントであるＢとＣ空孔を埋めるための
Ｃとがイオン注入直後から近接した場所に位置するよう
にできるため、Ｃの注入量が少なくても十分にＢの置換
が行われる。このため、さらなる高活性率化を図ること
ができると共に、Ｃの注入量低減により結晶欠陥抑制を
図ることも可能となる。
【００２８】なお、ここではＢとＣとの結合分子（Ｂｘ
Ｃｙ）がｘ＝１、ｙ＝１となるようにしているが、ｘ＝
４、ｙ＝１となるようにしても良い。また、ここではＢ
の結合分子としてＢ有機物であるＢ有機化合物を用いて
いるが、ＢとＣを有する化合物、例えばＢ4Ｃ、酢酸ボ
リルを用いても良い。また、ここではプラズマによって
ＢｘＣｙの形でＢとＣとの結合分子を取り出している
が、イオンビームを用いて生成原料から分離させること
によっても取り出すことができる。これらプラズマやイ
オンビームは、特にＢ4Ｃのように融点が極めて高く、
イオン注入原料として使用し難いものにおいて、分子単
体が取り出せることから有効である。
Ｃｙ）がｘ＝１、ｙ＝１となるようにしているが、ｘ＝
４、ｙ＝１となるようにしても良い。また、ここではＢ
の結合分子としてＢ有機物であるＢ有機化合物を用いて
いるが、ＢとＣを有する化合物、例えばＢ4Ｃ、酢酸ボ
リルを用いても良い。また、ここではプラズマによって
ＢｘＣｙの形でＢとＣとの結合分子を取り出している
が、イオンビームを用いて生成原料から分離させること
によっても取り出すことができる。これらプラズマやイ
オンビームは、特にＢ4Ｃのように融点が極めて高く、
イオン注入原料として使用し難いものにおいて、分子単
体が取り出せることから有効である。
【００２９】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去した後、ｐ-型ベース領域３を含むｎ-型エピ層２上
に化学気相成長法（ＣＶＤ法）により表面チャネル層５
をエピタキシャル成長させる。
除去した後、ｐ-型ベース領域３を含むｎ-型エピ層２上
に化学気相成長法（ＣＶＤ法）により表面チャネル層５
をエピタキシャル成長させる。
【００３０】このとき、縦型パワーＭＯＳＦＥＴをノー
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）は以下の数式に基づいて決定している。縦型パワー
ＭＯＳＦＥＴをノーマリオフ型とするためには、ゲート
電圧を印加していない状態の際に、表面チャネル層５に
広がる空乏層が電気伝導を妨げるように十分なバリア高
さを有している必要がある。この条件は次式にて示され
る。
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）は以下の数式に基づいて決定している。縦型パワー
ＭＯＳＦＥＴをノーマリオフ型とするためには、ゲート
電圧を印加していない状態の際に、表面チャネル層５に
広がる空乏層が電気伝導を妨げるように十分なバリア高
さを有している必要がある。この条件は次式にて示され
る。
【００３１】
【数１】 但し、Ｔepiは表面チャネル層５に広がる空乏層の高
さ、φｍｓは金属と半導体の仕事関数差（電子のエネル
ギー差）、Ｑｓはゲート絶縁膜７中の空間電荷、Ｑｆｃ
はゲート絶縁膜（ＳｉＯ2）７と表面チャネル層５との
間の界面の固定電荷、Ｑｉは酸化膜中の可動イオン、Ｑ
ｓｓはゲート絶縁膜７と表面チャネル層５の界面の表面
電荷、ＣｏｘはＬＴＯ膜７の容量である。
さ、φｍｓは金属と半導体の仕事関数差（電子のエネル
ギー差）、Ｑｓはゲート絶縁膜７中の空間電荷、Ｑｆｃ
はゲート絶縁膜（ＳｉＯ2）７と表面チャネル層５との
間の界面の固定電荷、Ｑｉは酸化膜中の可動イオン、Ｑ
ｓｓはゲート絶縁膜７と表面チャネル層５の界面の表面
電荷、ＣｏｘはＬＴＯ膜７の容量である。
【００３２】この数１に示される右辺第１項は表面チャ
ネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン
電圧Ｖbuiltによる空乏層の伸び量、すなわちｐ型ベー
ス領域３から表面チャネル層５に広がる空乏層の伸び量
であり、第２項はゲート絶縁膜７の電荷とφｍｓによる
空乏層の伸び量、すなわちゲート絶縁膜７から表面チャ
ネル層５に広がる空乏層の伸び量である。従って、ｐ型
ベース領域３から広がる空乏層の伸び量と、ゲート絶縁
膜７から広がる空乏層の伸び量との和が表面チャネル層
５の厚み以上となるようにすれば縦型パワーＭＯＳＦＥ
Ｔをノーマリオフ型にすることができるため、この条件
を満たすようなイオン注入条件で表面チャネル層５を形
成している。
ネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン
電圧Ｖbuiltによる空乏層の伸び量、すなわちｐ型ベー
ス領域３から表面チャネル層５に広がる空乏層の伸び量
であり、第２項はゲート絶縁膜７の電荷とφｍｓによる
空乏層の伸び量、すなわちゲート絶縁膜７から表面チャ
ネル層５に広がる空乏層の伸び量である。従って、ｐ型
ベース領域３から広がる空乏層の伸び量と、ゲート絶縁
膜７から広がる空乏層の伸び量との和が表面チャネル層
５の厚み以上となるようにすれば縦型パワーＭＯＳＦＥ
Ｔをノーマリオフ型にすることができるため、この条件
を満たすようなイオン注入条件で表面チャネル層５を形
成している。
【００３３】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
【００３４】また、図１に示すように、ｐ-型ベース領
域３は、ソース電極１０と接触していて接地状態となっ
ている。このため、表面チャネル層５とｐ-型ベース領
域３とのＰＮ接合のビルトイン電圧を利用して表面チャ
ネル層５をピンチオフすることができる。例えば、ｐ-
型ベース領域３が接地されてなくてフローティング状態
となっている場合には、ビルトイン電圧を利用してｐ-
型ベース領域３から空乏層を延ばすということができな
いため、ｐ-型ベース領域３をソース電極１０と接触さ
せることは、表面チャネル層５をピンチオフするのに有
効な構造であるといえる。
域３は、ソース電極１０と接触していて接地状態となっ
ている。このため、表面チャネル層５とｐ-型ベース領
域３とのＰＮ接合のビルトイン電圧を利用して表面チャ
ネル層５をピンチオフすることができる。例えば、ｐ-
型ベース領域３が接地されてなくてフローティング状態
となっている場合には、ビルトイン電圧を利用してｐ-
型ベース領域３から空乏層を延ばすということができな
いため、ｐ-型ベース領域３をソース電極１０と接触さ
せることは、表面チャネル層５をピンチオフするのに有
効な構造であるといえる。
【００３５】なお、本実施形態では、不純物濃度が低い
ものでｐ-型ベース領域３を形成しているが、不純物濃
度を高くすることによりビルトイン電圧をより大きく利
用することができる。
ものでｐ-型ベース領域３を形成しているが、不純物濃
度を高くすることによりビルトイン電圧をより大きく利
用することができる。
【００３６】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ-型ベース領域３や
表面チャネル層５等の不純物層を形成する際における熱
拡散の拡散量の制御が困難であるため、上記構成と同様
のノーマリオフ型のＭＯＳＦＥＴを製造することが困難
となる。このため、本実施形態のようにＳｉＣを用いる
ことにより、シリコンを用いた場合と比べて精度よく縦
型パワーＭＯＳＦＥＴを製造することができる。
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ-型ベース領域３や
表面チャネル層５等の不純物層を形成する際における熱
拡散の拡散量の制御が困難であるため、上記構成と同様
のノーマリオフ型のＭＯＳＦＥＴを製造することが困難
となる。このため、本実施形態のようにＳｉＣを用いる
ことにより、シリコンを用いた場合と比べて精度よく縦
型パワーＭＯＳＦＥＴを製造することができる。
【００３７】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記数式１の条件を満たすよう
に表面チャネル層５の厚みを設定する必要があるが、シ
リコンを用いた場合にはビルトイン電圧が低いため、表
面チャネル層５の厚みを薄くしたり不純物濃度を薄くし
て形成しなければならず、不純物イオンの拡散量の制御
が困難なことを考慮すると、非常に製造が困難であると
いえる。しかしながら、ＳｉＣを用いた場合にはビルト
イン電圧がシリコンの約３倍と高く、表面チャネル層５
の厚みを厚くしたり不純物濃度を濃くして形成できるた
め、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造するこ
とが容易であるといえる。
ＦＥＴにするためには、上記数式１の条件を満たすよう
に表面チャネル層５の厚みを設定する必要があるが、シ
リコンを用いた場合にはビルトイン電圧が低いため、表
面チャネル層５の厚みを薄くしたり不純物濃度を薄くし
て形成しなければならず、不純物イオンの拡散量の制御
が困難なことを考慮すると、非常に製造が困難であると
いえる。しかしながら、ＳｉＣを用いた場合にはビルト
イン電圧がシリコンの約３倍と高く、表面チャネル層５
の厚みを厚くしたり不純物濃度を濃くして形成できるた
め、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造するこ
とが容易であるといえる。
【００３８】〔図３（ａ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ
+型ソース領域４を形成する。このときのイオン注入条
件は、温度を７００℃、ドーズ量を１×１０15ｃｍ-2と
している。
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ
+型ソース領域４を形成する。このときのイオン注入条
件は、温度を７００℃、ドーズ量を１×１０15ｃｍ-2と
している。
【００３９】〔図３（ｂ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ-型ベース領域３上の
表面チャネル層５を部分的にエッチング除去する。
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ-型ベース領域３上の
表面チャネル層５を部分的にエッチング除去する。
【００４０】〔図３（ｃ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてＢ+をイオン注入し、ディープベ
ース層３０を形成する。これにより、ベース領域３の一
部が厚くなったものとなる。このディープベース層３０
は、ｎ+型ソース領域４と重ならない部分に形成される
と共に、ｐ-型ベース領域３のうちディープベース層３
０が形成された厚みが厚くなった部分が、ディープベー
ス層３０が形成されていない厚みの薄い部分よりも不純
物濃度が濃く形成される。
膜２２をマスクにしてＢ+をイオン注入し、ディープベ
ース層３０を形成する。これにより、ベース領域３の一
部が厚くなったものとなる。このディープベース層３０
は、ｎ+型ソース領域４と重ならない部分に形成される
と共に、ｐ-型ベース領域３のうちディープベース層３
０が形成された厚みが厚くなった部分が、ディープベー
ス層３０が形成されていない厚みの薄い部分よりも不純
物濃度が濃く形成される。
【００４１】〔図４（ａ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化（Ｈ2＋Ｏ2による
パイロジェニック法を含む）によりゲート酸化膜７を形
成する。このとき、雰囲気温度は例えば１０８０℃とす
る。その後、ゲート絶縁膜７の上にポリシリコンからな
るゲート電極８をＬＰＣＶＤにより堆積する。このとき
の成膜温度は例えば６００℃とする。
除去した後、基板の上にウェット酸化（Ｈ2＋Ｏ2による
パイロジェニック法を含む）によりゲート酸化膜７を形
成する。このとき、雰囲気温度は例えば１０８０℃とす
る。その後、ゲート絶縁膜７の上にポリシリコンからな
るゲート電極８をＬＰＣＶＤにより堆積する。このとき
の成膜温度は例えば６００℃とする。
【００４２】〔図４（ｂ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を例えば４２５℃で成膜し、さらに約１０００℃
でのアニールを行うことでゲート電極８を覆う。
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を例えば４２５℃で成膜し、さらに約１０００℃
でのアニールを行うことでゲート電極８を覆う。
【００４３】〔図４（ｃ）に示す工程〕そして、室温で
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。
【００４４】次に、この縦型パワーＭＯＳＦＥＴの作用
（動作）を説明する。
（動作）を説明する。
【００４５】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極に電圧を印加
しない場合は、表面チャネル層５においてキャリアは、
ｐ-型ベース領域３と表面チャネル層５との間の静電ポ
テンシャルの差、及び表面チャネル層５とゲート電極８
との間の仕事関数の差により生じた電位によって全域空
乏化された状態となる。
ードで動作するものであって、ゲート電極に電圧を印加
しない場合は、表面チャネル層５においてキャリアは、
ｐ-型ベース領域３と表面チャネル層５との間の静電ポ
テンシャルの差、及び表面チャネル層５とゲート電極８
との間の仕事関数の差により生じた電位によって全域空
乏化された状態となる。
【００４６】この状態において、ゲート電極８に電圧を
印加することで、表面チャネル層５とゲート電極８との
間の仕事関数の差と外部からの印加電圧の和により生じ
る電位差を変化させることができ、これにより、チャネ
ルの状態を制御することができる。
印加することで、表面チャネル層５とゲート電極８との
間の仕事関数の差と外部からの印加電圧の和により生じ
る電位差を変化させることができ、これにより、チャネ
ルの状態を制御することができる。
【００４７】そして、オフ状態においては、ｐ-型ベー
ス領域３及びゲート電極８により作られた電界によっ
て、空乏領域が表面チャネル層５内に形成されているた
め、この状態からゲート電極８に対して正のバイアスを
供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネ
ル層５との間の界面においてｎ+型ソース領域４からｎ-
型ドリフト領域２方向へ延びるチャネル領域が形成さ
れ、オン状態にスイッチングされる。これにより、ｎ+
型ソース領域４→表面チャネル層５→ｎ-型エピ層２を
順に経由したのち、ｎ-型エピ層２（ドリフト領域）か
らｎ+型基板１（ｎ+ ドレイン）に対して垂直を成すよ
うに電子が流れる。
ス領域３及びゲート電極８により作られた電界によっ
て、空乏領域が表面チャネル層５内に形成されているた
め、この状態からゲート電極８に対して正のバイアスを
供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネ
ル層５との間の界面においてｎ+型ソース領域４からｎ-
型ドリフト領域２方向へ延びるチャネル領域が形成さ
れ、オン状態にスイッチングされる。これにより、ｎ+
型ソース領域４→表面チャネル層５→ｎ-型エピ層２を
順に経由したのち、ｎ-型エピ層２（ドリフト領域）か
らｎ+型基板１（ｎ+ ドレイン）に対して垂直を成すよ
うに電子が流れる。
【００４８】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させることができ、ソース電極１０とドレイン電極
１１との間にキャリアを流すことができる。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させることができ、ソース電極１０とドレイン電極
１１との間にキャリアを流すことができる。
【００４９】（他の実施形態）上記実施形態では、ｎチ
ャネルタイプの縦型パワーＭＯＳＦＥＴの不純物層形成
技術として本発明の一実施形態を適用した場合を説明し
たが、導電型を反転させたｐチャネルタイプの縦型パワ
ーＭＯＳＦＥＴは勿論のこと、他の電界効果トランジス
タにおける不純物層形成技術として適用可能であり、ま
た、図５や図６に示すような他の素子における不純物層
形成技術としても適用可能である。
ャネルタイプの縦型パワーＭＯＳＦＥＴの不純物層形成
技術として本発明の一実施形態を適用した場合を説明し
たが、導電型を反転させたｐチャネルタイプの縦型パワ
ーＭＯＳＦＥＴは勿論のこと、他の電界効果トランジス
タにおける不純物層形成技術として適用可能であり、ま
た、図５や図６に示すような他の素子における不純物層
形成技術としても適用可能である。
【００５０】図５は、接合形トランジスタの断面構成を
示している。この図に示されるように、接合形トランジ
スタは、ｎ+型基板１２の表面側に備えられたｎ-型エピ
層１３と、ｎ-型エピ層１３の表層部に形成されたｐ+型
ベース領域１４と、ｎ-型エピ層１３の表面に形成され
たソース電極１５と、ｎ+型基板１２の裏面側に備えら
れたドレイン電極１６とを有して構成されている。そし
て、各ｐ+型ベース領域１４への電圧印加量を変化させ
ることで、隣接するｐ+型ベース領域１４からｎ-型エピ
層１３側に伸びる空乏層の伸び量を調整し、ソース−ド
レイン間に流れるキャリアの量を制御するようになって
いる。
示している。この図に示されるように、接合形トランジ
スタは、ｎ+型基板１２の表面側に備えられたｎ-型エピ
層１３と、ｎ-型エピ層１３の表層部に形成されたｐ+型
ベース領域１４と、ｎ-型エピ層１３の表面に形成され
たソース電極１５と、ｎ+型基板１２の裏面側に備えら
れたドレイン電極１６とを有して構成されている。そし
て、各ｐ+型ベース領域１４への電圧印加量を変化させ
ることで、隣接するｐ+型ベース領域１４からｎ-型エピ
層１３側に伸びる空乏層の伸び量を調整し、ソース−ド
レイン間に流れるキャリアの量を制御するようになって
いる。
【００５１】このような構成のうちのｐ+型ベース領域
１４の形成工程に対して、上記したＢとＣとの結合分子
のイオン注入を行うことで、第１実施形態と同様にｐ型
不純物の高活性率化を図ることが可能となる。
１４の形成工程に対して、上記したＢとＣとの結合分子
のイオン注入を行うことで、第１実施形態と同様にｐ型
不純物の高活性率化を図ることが可能となる。
【００５２】一方、図６は、ＰＮダイオードの断面構成
を示している。この図に示されるように、ＰＮダイオー
ドは、ｎ+型基板２１の表面側に備えられたｎ-型エピ層
２２と、ｎ-型エピ層２２の表層部に形成されたｐ+型領
域２３と、ｐ+型領域２３の表面に形成されたアノード
電極２４と、ｎ+型基板２１の裏面側に備えられたカソ
ード電極２５とを有して構成されている。
を示している。この図に示されるように、ＰＮダイオー
ドは、ｎ+型基板２１の表面側に備えられたｎ-型エピ層
２２と、ｎ-型エピ層２２の表層部に形成されたｐ+型領
域２３と、ｐ+型領域２３の表面に形成されたアノード
電極２４と、ｎ+型基板２１の裏面側に備えられたカソ
ード電極２５とを有して構成されている。
【００５３】このような構成のうちのｐ+型ベース領域
２３の形成工程に対して、上記したＢとＣとの結合分子
のイオン注入を行うことで、第１実施形態と同様にｐ型
不純物の高活性率化を図ることが可能となる。
２３の形成工程に対して、上記したＢとＣとの結合分子
のイオン注入を行うことで、第１実施形態と同様にｐ型
不純物の高活性率化を図ることが可能となる。
【００５４】また、ここでは図示しないが、トレンチ型
の縦型パワーＭＯＳＦＥＴにも適用可能である。例え
ば、ｎ+型基板上にｎ-型エピ層、ｐ+型ベース層が成膜
された基板に対して、ｐ+型ベース層を貫通してｎ-型エ
ピ層まで達するような溝を形成したのち、その溝内にゲ
ート絶縁膜を介してゲート電極を形成することにより形
成されるトレンチ型の縦型パワーＭＯＳＦＥＴのｐ+型
ベース領域の製造に適用できる。
の縦型パワーＭＯＳＦＥＴにも適用可能である。例え
ば、ｎ+型基板上にｎ-型エピ層、ｐ+型ベース層が成膜
された基板に対して、ｐ+型ベース層を貫通してｎ-型エ
ピ層まで達するような溝を形成したのち、その溝内にゲ
ート絶縁膜を介してゲート電極を形成することにより形
成されるトレンチ型の縦型パワーＭＯＳＦＥＴのｐ+型
ベース領域の製造に適用できる。
【００５５】また、上記実施形態では、ｐ型ドーパント
であるＢを用いる場合について説明しているが、この他
のドーパントの場合であっても本発明を適用することが
可能である。例えば、他のｐ型ドーパントであるＡｌ、
Ｇａだけでなく、ｎ型ドーパントであるＮ、Ｐにおいて
も本発明を適用可能である。
であるＢを用いる場合について説明しているが、この他
のドーパントの場合であっても本発明を適用することが
可能である。例えば、他のｐ型ドーパントであるＡｌ、
Ｇａだけでなく、ｎ型ドーパントであるＮ、Ｐにおいて
も本発明を適用可能である。
【００５６】さらに、上記実施形態では、ｐ型ドーパン
トと共に炭化珪素の主元素であるＣをイオン注入してい
るが、Ｃに限らず、例えば炭化珪素の他の主元素、つま
りＳｉをイオン注入するようにしてもよい。なお、上記
実施形態ではＢとＣという二つの元素を同時にイオン注
入するようにしているが、二つ以上の原子を同時にイオ
ン注入するようにしてもよい。
トと共に炭化珪素の主元素であるＣをイオン注入してい
るが、Ｃに限らず、例えば炭化珪素の他の主元素、つま
りＳｉをイオン注入するようにしてもよい。なお、上記
実施形態ではＢとＣという二つの元素を同時にイオン注
入するようにしているが、二つ以上の原子を同時にイオ
ン注入するようにしてもよい。
【００５７】また、以上の説明では、不純物層としてｐ
+型ベース領域３を形成する場合について説明している
が、ｐ型、ｎ型不純物層をイオン注入によって形成する
もの（例えばｎ+型ソース領域４）であれば、どのよう
な場合においても本発明を適用することができる。
+型ベース領域３を形成する場合について説明している
が、ｐ型、ｎ型不純物層をイオン注入によって形成する
もの（例えばｎ+型ソース領域４）であれば、どのよう
な場合においても本発明を適用することができる。
【図１】本発明の第１実施形態における縦型パワーＭＯ
ＳＦＥＴの断面構成を示す図である。
ＳＦＥＴの断面構成を示す図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】他の実施形態で示す接合型トランジスタの断面
構成を示す図である。
構成を示す図である。
【図６】他の実施形態で示すＰＮダイオードの断面構成
を示す図である。
を示す図である。
１…ｎ+型半導体基板、２…ｎ-型エピ層、３…ｐ型ベー
ス領域、４…ｎ+型ソース領域、５…表面チャネル層、
６…Ｊ−ＦＥＴ部、７…ゲート酸化膜、８…ゲート電
極、１０…ソース電極、１１…ドレイン電極。
ス領域、４…ｎ+型ソース領域、５…表面チャネル層、
６…Ｊ−ＦＥＴ部、７…ゲート酸化膜、８…ゲート電
極、１０…ソース電極、１１…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/80 Ｖ
Claims (17)
- 【請求項１】 炭化珪素半導体（２）にイオン注入を行
うことにより不純物層（３）を形成する不純物層形成工
程を含んだ炭化珪素半導体装置の製造方法において、 前記不純物層形成工程では、二つ以上の元素を同時にイ
オン化して前記炭化珪素半導体に注入することを特徴と
する炭化珪素半導体装置の製造方法。 - 【請求項２】 前記不純物層形成工程では、少なくとも
一つの元素をドーパントとし、残りの元素を炭化珪素の
主元素とすることを特徴とする請求項１に記載の炭化珪
素半導体装置の製造方法。 - 【請求項３】 前記ドーパントとなる元素として、Ｂ、
Ａｌ、Ｇａ、Ｎ、Ｐのいずれかを用いることを特徴とす
る請求項２に記載の炭化珪素半導体装置の製造方法。 - 【請求項４】 前記ドーパントとしてＢを用いると共
に、前記炭化珪素の主元素としてＣを用い、かつ前記ド
ーパントと前記炭化珪素の主元素とをＢｘＣｙの形とし
てイオン化し、前記炭化珪素半導体に注入することを特
徴とする請求項２に記載の炭化珪素半導体装置の製造方
法。 - 【請求項５】 前記ＢｘＣｙにおけるｘ、ｙそれぞれ
を、ｘ＝４、ｙ＝１とすることを特徴とする請求項４に
記載の炭化珪素半導体装置の製造方法。 - 【請求項６】 前記ＢｘＣｙにおけるｘ、ｙそれぞれ
を、ｘ＝１、ｙ＝１とすることを特徴とする請求項４に
記載の炭化珪素半導体装置の製造方法。 - 【請求項７】 前記ＢｘＣｙの形を成すイオン化物の生
成原料として、ＢとＣとを有する化合物を用いることを
特徴とする請求項４に記載の炭化珪素半導体装置の製造
方法。 - 【請求項８】 前記生成原料として、Ｂ4Ｃを用いるこ
とを特徴とする請求項７に記載の炭化珪素半導体装置の
製造方法。 - 【請求項９】 前記生成原料として、Ｂ有機物を用いる
ことを特徴とする請求項７に記載の炭化珪素半導体装置
の製造方法。 - 【請求項１０】 前記生成原料として、酢酸ボリルを用
いることを特徴とする請求項７に記載の炭化珪素半導体
装置の製造方法。 - 【請求項１１】 前記不純物層形成工程では、イオンビ
ームを用いて、前記生成原料から前記ＢｘＣｙの形を成
すイオン化物を分離することを特徴とする請求項７乃至
１０のいずれか１つに記載の炭化珪素半導体装置の製造
方法。 - 【請求項１２】 前記不純物層形成工程では、プラズマ
により、前記生成原料からＢｘＣｙの形を成すイオン化
物を形成することを特徴とする請求項７乃至１０のいず
れか１つに記載の炭化珪素半導体装置の製造方法。 - 【請求項１３】 炭化珪素半導体を用いた電界効果トラ
ンジスタの少なくとも一つの不純物層を、請求項１乃至
１２のいずれか１つに記載の不純物層形成工程にて形成
することを特徴とする電界効果トランジスタの製造方
法。 - 【請求項１４】 炭化珪素半導体を用いた接合型トラン
ジスタの少なくとも一つの不純物層を、請求項１乃至１
２のいずれか１つに記載の不純物層形成工程にて形成す
ることを特徴とする接合型トランジスタの製造方法。 - 【請求項１５】 炭化珪素半導体を用いたＰＮダイオー
ドの少なくとも一つの不純物層を、請求項１乃至１２の
いずれか１つに記載の不純物層形成工程にて形成するこ
とを特徴とするＰＮダイオードの製造方法。 - 【請求項１６】 主表面（１ａ）及び主表面と反対面で
ある裏面（１ｂ）を有し、炭化珪素よりなる第１導伝型
の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなる第１導伝型の半導体層
（２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有する第２導伝型べ一ス領域（３）と、 前記べ一ス領域の表層部の所定領域に形成され、該べ一
ス領域の深さよりも浅い第１導伝型のソース領域（４）
と、 前記べ一ス領域の表面部及び前記半導体層の表面部にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなる第１導伝型の表面チャネル
層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記べ一ス領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備えた半導体装置の製造方法において、 前記べ一ス領域と前記ソース領域の少なくとも一方を請
求項１乃至請求項１２のいずれか１つに記載された不純
物層形成工程にて形成することを特徴とするプレーナ型
の縦型ＭＯＳＦＥＴの製造方法。 - 【請求項１７】 第１導伝型の低抵抗半導体層と第１導
伝型の高抵抗半導体層と第２導伝型の第１の半導体層と
が積層され炭化珪素よりなる半導体基板と、 前記第１の半導体層の表層部の所定領域に形成された第
１導伝型の半導体領域と、 前記半導体基板の表面から前記半導体領域と前記第１の
半導体層を貫通する溝と、 前記溝の側面における少なくとも前記第１の半導体層の
表面に形成された炭化珪素の薄膜よりなる第２の半導体
層としてのチャネル層と、 少なくとも前記チャネル層の表面に形成されたゲート酸
化膜と、 前記溝内における前記ゲート酸化膜の上に形成されたゲ
ート電極と、 前記半導体基板の表面のうち少なくとも前記半導体領域
の一部の表面上に形成された第１の電極層と、 前記半導体基板の裏面に形成された第２の電極層とを備
え、 前記べ一ス領域と前記ソース領域の少なくとも一方を請
求項１乃至請求項１２のいずれか１つに記載された不純
物層形成工程にて形成することを特徴とするトレンチ型
の縦型ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040497A JP4765175B2 (ja) | 2001-02-16 | 2001-02-16 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040497A JP4765175B2 (ja) | 2001-02-16 | 2001-02-16 | 炭化珪素半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002246397A true JP2002246397A (ja) | 2002-08-30 |
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ID=18903091
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|---|---|---|---|
| JP2001040497A Expired - Lifetime JP4765175B2 (ja) | 2001-02-16 | 2001-02-16 | 炭化珪素半導体装置の製造方法 |
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|---|---|
| JP (1) | JP4765175B2 (ja) |
Cited By (3)
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|---|---|---|---|---|
| JP2006524433A (ja) * | 2003-04-24 | 2006-10-26 | クリー インコーポレイテッド | 自己整合ソースおよびウェル領域を有する炭化珪素パワーデバイスならびにその製造方法 |
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| JP2000068225A (ja) * | 1998-08-26 | 2000-03-03 | Japan Atom Energy Res Inst | 炭化珪素半導体へのイオン注入方法 |
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-
2001
- 2001-02-16 JP JP2001040497A patent/JP4765175B2/ja not_active Expired - Lifetime
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