JP4765175B2 - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4765175B2 JP4765175B2 JP2001040497A JP2001040497A JP4765175B2 JP 4765175 B2 JP4765175 B2 JP 4765175B2 JP 2001040497 A JP2001040497 A JP 2001040497A JP 2001040497 A JP2001040497 A JP 2001040497A JP 4765175 B2 JP4765175 B2 JP 4765175B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- layer
- semiconductor
- region
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーMOSFETに関するものである。
【0002】
【従来の技術】
従来、炭化珪素を用いた半導体装置の不純物層をイオン注入により形成する場合において、高い活性率化の実現が所望されている。
【0003】
例えば、p型ベース領域形成において、B(ボロン)をドーパントとしてイオン注入する場合には、C(炭素)とBとをイオン注入することによりBを選択的にSiサイトに置換できることが特開平9−63968号公報で提案されている。この従来公報に示される半導体装置におけるp型ベース領域形成では、BとCとを別々にイオン注入しており、高活性率化を実現するためには、Bの原子密度(以下、dBという)とCの原子密度(以下、dCという)とがdB<dCの関係を満たせば良いとしている。
【0004】
【発明が解決しようとする課題】
上記従来公報に示されるように、BとCとを別々にイオン注入することによってもイオン注入領域の高活性率化を図ることが可能であるが、十分なものではなく、更なる高活性化率化が望まれる。
【0005】
本発明は上記点に鑑みて、炭化珪素半導体装置のイオン注入領域において更なる高活性率化を図ることを目的とする。
【0006】
【課題を解決するための手段】
上記目的を達成するべく、本発明者らがBとCとを連続的にイオン注入する場合について実験したところ、C/B比が10の時にCサイトに置換されるBが極めて小さくなることが明確となった(例えばJpn.J.App.phys,Vol39(2000)p.2001参照)。すなわち、イオン注入されたCをBが置換されるSiサイト近傍のC空孔に置換するには、Bの注入量の10倍のCをイオン注入する必要がある。これは、例えば1×1019cm-3程度のBをイオン注入した場合において、隣り合うBの距離が平均で約20〜30原子程度であることから、CをBの10倍イオン注入することによりBとCとが近接する確率を上昇させる必要があるためだと予測される。
【0007】
しかしながら、Cの注入量を多くすると、注入欠陥を増加させる原因ともなり、好ましくない。
【0008】
そこで、請求項1に記載の発明では、炭化珪素半導体(2)にイオン注入を行うことにより不純物層(3)を形成する不純物層形成工程を含んだ炭化珪素半導体装置の製造方法において、不純物層形成工程では、二つ以上の元素を同時にイオン化して炭化珪素半導体に注入することを特徴としている。
【0009】
このように、同時に二つ以上の元素をイオン注入することで、これら各元素をイオン注入直後から近接させることが可能となる。このため、さらなる高活性率化を図ることができる。
【0010】
具体的には、少なくとも一つの元素をドーパントとし、残りの元素を炭化珪素の主元素とすることで、効率良くドーパントを所望のサイトに置換することができる。
【0011】
そして、請求項1に記載の発明では、ドーパントとしてBを用いると共に、炭化珪素の主元素としてCを用い、かつドーパントと炭化珪素の主元素とを結合分子BxCyの形としてイオン化し、炭化珪素半導体に注入することを特徴としている。このように、結合分子BxCyの形としてイオン注入を行えば、各元素を同時にイオン注入することができる。
【0012】
例えば、請求項2に示すように、結合分子BxCyにおけるx、yそれぞれを、x=4、y=1としても良いし、請求項3に示すように、結合分子BxCyにおけるx、yそれぞれを、x=1、y=1としても良い。
【0013】
この場合、結合分子BxCyの形を成すイオン化物の生成原料としては、例えば請求項4に示すように、BとCとを有する化合物を用いることができ、具体的には、請求項5に示すB4C、請求項6に示すB有機物、請求項7に示す酢酸ボリルを用いることができる。
【0014】
なお、生成原料から結合分子BxCyの形を成すイオン化物の取り出しは、例えば、請求項8に示すイオンビームで行われ、電子ビームやイオンビーム等のような高エネルギービームを用いることで、結合分子B4Cのように融点が極めて高く、イオン注入原料として使用し難いものにおいても分子単体を取り出すことができる。
【0015】
また、請求項9に示すようにプラズマによっても生成原料からのイオン化物の取り出しを行うことができる。上記高エネルギービームを用いた分子単体の取り出しの場合には、高エネルギービームの照射のみによってイオン化が可能であるが、プラズマを用いる場合には、分子単体をプラズマ内に導入することイオン化を行えるため、高効率なイオン化が可能である。
【0016】
以上説明した請求項1乃至9に記載の発明における半導体層形成工程は、例えば請求項10乃至14に示す各素子の不純物層の形成に適用される。そして、このような半導体層形成工程を適用することにより、高活性率な不純物層を形成することが可能となる。
【0017】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0018】
【発明の実施の形態】
(第1実施形態)
以下、本発明を図に示す実施形態について説明する。
【0019】
図1に、本実施形態におけるノーマリオフ型のnチャネルタイププレーナ型MOSFET(縦型パワーMOSFET)の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。図1に基づいて縦型パワーMOSFETの構造について説明する。
【0020】
炭化珪素からなるn+型半導体基板1は、上面を主表面1aとし、主表面の反対面である下面を裏面1bとしている。このn+型半導体基板1の主表面1a上には、基板1よりも低いドーパント濃度を有する炭化珪素からなるn-型エピタキシャル層(以下、n-型エピ層という)2が積層されている。
【0021】
n-型エピ層2の表層部における所定領域には、所定深さを有するp型ベース領域3が形成されている。このp型ベース領域3は、BとCとの結合分子をイオン注入すること、つまりB及びCを同時にイオン注入することで形成されており、約1×1017cm-3以上の濃度となっている。なお、p型ベース領域3を部分的に深くした領域30はディープベース層であり、このディープベース層で優先的にアバランシェブレークダウンさせることで、サージ耐量を向上させている。
【0022】
また、p型ベース領域3の表層部の所定領域には、該ベース領域3よりも浅いn+型ソース領域4が形成されている。そして、n+型ソース領域4とn-型エピ層2とを繋ぐように、p型ベース領域3の表面部にはn-型SiC層5が延設されている。このn-型SiC層5は、エピタキシャル成長にて形成されたものであり、デバイスの動作時にチャネル形成層として機能する。以下、n-型SiC層5を表面チャネル層という。
【0023】
また、表面チャネル層5の上面およびn+型ソース領域4の上面には熱酸化にてゲート酸化膜7が形成され、このゲート酸化膜7の上にゲート電極8が形成されている。ゲート電極8は、LTO(Low Temperature Oxide)等で構成された絶縁膜9で覆われ、この絶縁膜9の上にn+型ソース領域4およびp型ベース領域3と電気的に接続されたソース電極10が形成されている。そして、n+型半導体基板1の裏面1bにドレイン電極11が形成され、縦型パワーMOSFETが構成されている。
【0024】
次に、図1に示す縦型パワーMOSFETの製造工程を、図2〜図4を用いて説明する。
【0025】
〔図2(a)に示す工程〕
まず、n型4Hまたは6Hまたは3C−SiCからなる半導体基板、すなわちn+型基板1を用意する。例えば、n+型基板1として、厚さが400μm、主表面1aが(0001)Si面、又は、(112−0)a面のものを用意する。そして、このn+型基板1の主表面1aに厚さ5μmのn-型エピ層2をエピタキシャル成長させる。この場合、n-型エピ層2は下地の基板1と同様の結晶で得られ、n型4Hまたは6Hまたは3C−SiC層となる。
【0026】
〔図2(b)に示す工程〕
n-型エピ層2の上の所定領域にLTO膜20を配置し、これをマスクとしてBとCとの結合分子をイオン注入する。このときのイオン注入条件は、例えば、温度を700℃、ドーズ量を1×1016cm-2とする。また、BとCとの結合分子としては、ボロン有機化合物を加熱蒸発させた後、プラズマによりBxCyの形でイオン化させ、マスナンバー=23(BxCyにおけるx=1、y=1)となるものを選択する。
【0027】
これにより、B及びCが同時にイオン注入され、p型ドーパントであるBとC空孔を埋めるためのCとがイオン注入直後から近接した場所に位置するようにできるため、Cの注入量が少なくても十分にBの置換が行われる。このため、さらなる高活性率化を図ることができると共に、Cの注入量低減により結晶欠陥抑制を図ることも可能となる。
【0028】
なお、ここではBとCとの結合分子(BxCy)がx=1、y=1となるようにしているが、x=4、y=1となるようにしても良い。また、ここではBの結合分子としてB有機物であるB有機化合物を用いているが、BとCを有する化合物、例えばB4C、酢酸ボリルを用いても良い。また、ここではプラズマによってBxCyの形でBとCとの結合分子を取り出しているが、イオンビームを用いて生成原料から分離させることによっても取り出すことができる。これらプラズマやイオンビームは、特にB4Cのように融点が極めて高く、イオン注入原料として使用し難いものにおいて、分子単体が取り出せることから有効である。
【0029】
〔図2(c)に示す工程〕
LTO膜20を除去した後、p-型ベース領域3を含むn-型エピ層2上に化学気相成長法(CVD法)により表面チャネル層5をエピタキシャル成長させる。
【0030】
このとき、縦型パワーMOSFETをノーマリオフ型にするために、表面チャネル層5の厚み(膜厚)は以下の数式に基づいて決定している。縦型パワーMOSFETをノーマリオフ型とするためには、ゲート電圧を印加していない状態の際に、表面チャネル層5に広がる空乏層が電気伝導を妨げるように十分なバリア高さを有している必要がある。この条件は次式にて示される。
【0031】
【数1】
但し、Tepiは表面チャネル層5に広がる空乏層の高さ、φmsは金属と半導体の仕事関数差(電子のエネルギー差)、Qsはゲート絶縁膜7中の空間電荷、Qfcはゲート絶縁膜(SiO2)7と表面チャネル層5との間の界面の固定電荷、Qiは酸化膜中の可動イオン、Qssはゲート絶縁膜7と表面チャネル層5の界面の表面電荷、CoxはLTO膜7の容量である。
【0032】
この数1に示される右辺第1項は表面チャネル層5とp型ベース領域3とのPN接合のビルトイン電圧Vbuiltによる空乏層の伸び量、すなわちp型ベース領域3から表面チャネル層5に広がる空乏層の伸び量であり、第2項はゲート絶縁膜7の電荷とφmsによる空乏層の伸び量、すなわちゲート絶縁膜7から表面チャネル層5に広がる空乏層の伸び量である。従って、p型ベース領域3から広がる空乏層の伸び量と、ゲート絶縁膜7から広がる空乏層の伸び量との和が表面チャネル層5の厚み以上となるようにすれば縦型パワーMOSFETをノーマリオフ型にすることができるため、この条件を満たすようなイオン注入条件で表面チャネル層5を形成している。
【0033】
このようなノーマリオフ型の縦型パワーMOSFETは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【0034】
また、図1に示すように、p-型ベース領域3は、ソース電極10と接触していて接地状態となっている。このため、表面チャネル層5とp-型ベース領域3とのPN接合のビルトイン電圧を利用して表面チャネル層5をピンチオフすることができる。例えば、p-型ベース領域3が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してp-型ベース領域3から空乏層を延ばすということができないため、p-型ベース領域3をソース電極10と接触させることは、表面チャネル層5をピンチオフするのに有効な構造であるといえる。
【0035】
なお、本実施形態では、不純物濃度が低いものでp-型ベース領域3を形成しているが、不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
【0036】
また、本実施形態では炭化珪素によって縦型パワーMOSFETを製造しているが、これをシリコンを用いて製造しようとすると、p-型ベース領域3や表面チャネル層5等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のMOSFETを製造することが困難となる。このため、本実施形態のようにSiCを用いることにより、シリコンを用いた場合と比べて精度よく縦型パワーMOSFETを製造することができる。
【0037】
また、ノーマリオフ型の縦型パワーMOSFETにするためには、上記数式1の条件を満たすように表面チャネル層5の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層5の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、SiCを用いた場合にはビルトイン電圧がシリコンの約3倍と高く、表面チャネル層5の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型MOSFETを製造することが容易であるといえる。
【0038】
〔図3(a)に示す工程〕
表面チャネル層5の上の所定領域にLTO膜21を配置し、これをマスクとしてN(窒素)等のn型不純物をイオン注入し、n+型ソース領域4を形成する。このときのイオン注入条件は、温度を700℃、ドーズ量を1×1015cm-2としている。
【0039】
〔図3(b)に示す工程〕
そして、LTO膜21を除去した後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜22を配置し、これをマスクとしてRIEによりp-型ベース領域3上の表面チャネル層5を部分的にエッチング除去する。
【0040】
〔図3(c)に示す工程〕
さらに、LTO膜22をマスクにしてB+をイオン注入し、ディープベース層30を形成する。これにより、ベース領域3の一部が厚くなったものとなる。このディープベース層30は、n+型ソース領域4と重ならない部分に形成されると共に、p-型ベース領域3のうちディープベース層30が形成された厚みが厚くなった部分が、ディープベース層30が形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【0041】
〔図4(a)に示す工程〕
LTO膜22を除去した後、基板の上にウェット酸化(H2+O2によるパイロジェニック法を含む)によりゲート酸化膜7を形成する。このとき、雰囲気温度は例えば1080℃とする。その後、ゲート絶縁膜7の上にポリシリコンからなるゲート電極8をLPCVDにより堆積する。このときの成膜温度は例えば600℃とする。
【0042】
〔図4(b)に示す工程〕
引き続き、ゲート絶縁膜7の不要部分を除去した後、LTOよりなる絶縁膜9を例えば425℃で成膜し、さらに約1000℃でのアニールを行うことでゲート電極8を覆う。
【0043】
〔図4(c)に示す工程〕
そして、室温での金属スパッタリングによりソース電極10及びドレイン電極11を配置する。また、成膜後に1000℃のアニールを行う。このようにして、図1に示す縦型パワーMOSFETが完成する。
【0044】
次に、この縦型パワーMOSFETの作用(動作)を説明する。
【0045】
本MOSFETはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極に電圧を印加しない場合は、表面チャネル層5においてキャリアは、p-型ベース領域3と表面チャネル層5との間の静電ポテンシャルの差、及び表面チャネル層5とゲート電極8との間の仕事関数の差により生じた電位によって全域空乏化された状態となる。
【0046】
この状態において、ゲート電極8に電圧を印加することで、表面チャネル層5とゲート電極8との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させることができ、これにより、チャネルの状態を制御することができる。
【0047】
そして、オフ状態においては、p-型ベース領域3及びゲート電極8により作られた電界によって、空乏領域が表面チャネル層5内に形成されているため、この状態からゲート電極8に対して正のバイアスを供給すると、ゲート絶縁膜(SiO2 )7と表面チャネル層5との間の界面においてn+型ソース領域4からn-型ドリフト領域2方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。これにより、n+型ソース領域4→表面チャネル層5→n-型エピ層2を順に経由したのち、n-型エピ層2(ドリフト領域)からn+型基板1(n+ ドレイン)に対して垂直を成すように電子が流れる。
【0048】
このようにゲート電極8に正の電圧を印加することにより、表面チャネル層5に蓄積型チャネルを誘起させることができ、ソース電極10とドレイン電極11との間にキャリアを流すことができる。
【0049】
(他の実施形態)
上記実施形態では、nチャネルタイプの縦型パワーMOSFETの不純物層形成技術として本発明の一実施形態を適用した場合を説明したが、導電型を反転させたpチャネルタイプの縦型パワーMOSFETは勿論のこと、他の電界効果トランジスタにおける不純物層形成技術として適用可能であり、また、図5や図6に示すような他の素子における不純物層形成技術としても適用可能である。
【0050】
図5は、接合形トランジスタの断面構成を示している。この図に示されるように、接合形トランジスタは、n+型基板12の表面側に備えられたn-型エピ層13と、n-型エピ層13の表層部に形成されたp+型ベース領域14と、n-型エピ層13の表面に形成されたソース電極15と、n+型基板12の裏面側に備えられたドレイン電極16とを有して構成されている。そして、各p+型ベース領域14への電圧印加量を変化させることで、隣接するp+型ベース領域14からn-型エピ層13側に伸びる空乏層の伸び量を調整し、ソース−ドレイン間に流れるキャリアの量を制御するようになっている。
【0051】
このような構成のうちのp+型ベース領域14の形成工程に対して、上記したBとCとの結合分子のイオン注入を行うことで、第1実施形態と同様にp型不純物の高活性率化を図ることが可能となる。
【0052】
一方、図6は、PNダイオードの断面構成を示している。この図に示されるように、PNダイオードは、n+型基板21の表面側に備えられたn-型エピ層22と、n-型エピ層22の表層部に形成されたp+型領域23と、p+型領域23の表面に形成されたアノード電極24と、n+型基板21の裏面側に備えられたカソード電極25とを有して構成されている。
【0053】
このような構成のうちのp+型ベース領域23の形成工程に対して、上記したBとCとの結合分子のイオン注入を行うことで、第1実施形態と同様にp型不純物の高活性率化を図ることが可能となる。
【0054】
また、ここでは図示しないが、トレンチ型の縦型パワーMOSFETにも適用可能である。例えば、n+型基板上にn-型エピ層、p+型ベース層が成膜された基板に対して、p+型ベース層を貫通してn-型エピ層まで達するような溝を形成したのち、その溝内にゲート絶縁膜を介してゲート電極を形成することにより形成されるトレンチ型の縦型パワーMOSFETのp+型ベース領域の製造に適用できる。
【0055】
また、上記実施形態では、p型ドーパントであるBを用いる場合について説明しているが、この他のドーパントの場合であっても本発明を適用することが可能である。例えば、他のp型ドーパントであるAl、Gaだけでなく、n型ドーパントであるN、Pにおいても本発明を適用可能である。
【0056】
さらに、上記実施形態では、p型ドーパントと共に炭化珪素の主元素であるCをイオン注入しているが、Cに限らず、例えば炭化珪素の他の主元素、つまりSiをイオン注入するようにしてもよい。なお、上記実施形態ではBとCという二つの元素を同時にイオン注入するようにしているが、二つ以上の原子を同時にイオン注入するようにしてもよい。
【0057】
また、以上の説明では、不純物層としてp+型ベース領域3を形成する場合について説明しているが、p型、n型不純物層をイオン注入によって形成するもの(例えばn+型ソース領域4)であれば、どのような場合においても本発明を適用することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態における縦型パワーMOSFETの断面構成を示す図である。
【図2】図1に示す縦型パワーMOSFETの製造工程を示す図である。
【図3】図2に続く縦型パワーMOSFETの製造工程を示す図である。
【図4】図3に続く縦型パワーMOSFETの製造工程を示す図である。
【図5】他の実施形態で示す接合型トランジスタの断面構成を示す図である。
【図6】他の実施形態で示すPNダイオードの断面構成を示す図である。
【符号の説明】
1…n+型半導体基板、2…n-型エピ層、3…p型ベース領域、4…n+型ソース領域、5…表面チャネル層、6…J−FET部、7…ゲート酸化膜、8…ゲート電極、10…ソース電極、11…ドレイン電極。
Claims (14)
- 炭化珪素半導体(2)にイオン注入を行うことにより不純物層(3)を形成する不純物層形成工程を含んだ炭化珪素半導体装置の製造方法において、
前記不純物層形成工程では、二つ以上の元素を同時にイオン化して前記炭化珪素半導体に注入し、少なくとも一つの元素をドーパントとし、残りの元素を炭化珪素の主元素とすると共に、前記ドーパントとしてBを用い、前記炭化珪素の主元素としてCを用い、かつ、前記ドーパントと前記炭化珪素の主元素とを結合分子BxCyの形としてイオン化し、前記炭化珪素半導体に注入することを特徴とする炭化珪素半導体装置の製造方法。 - 前記結合分子BxCyにおけるx、yそれぞれを、x=4、y=1とすることを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。
- 前記結合分子BxCyにおけるx、yそれぞれを、x=1、y=1とすることを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。
- 前記結合分子BxCyの形を成すイオン化物の生成原料として、BとCとを有する化合物を用いることを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。
- 前記生成原料として、結合分子B4Cを用いることを特徴とする請求項4に記載の炭化珪素半導体装置の製造方法。
- 前記生成原料として、B有機物を用いることを特徴とする請求項4に記載の炭化珪素半導体装置の製造方法。
- 前記生成原料として、酢酸ボリルを用いることを特徴とする請求項4に記載の炭化珪素半導体装置の製造方法。
- 前記不純物層形成工程では、イオンビームを用いて、前記生成原料から前記結合分子BxCyの形を成すイオン化物を分離することを特徴とする請求項4乃至7のいずれか1つに記載の炭化珪素半導体装置の製造方法。
- 前記不純物層形成工程では、プラズマにより、前記生成原料から結合分子BxCyの形を成すイオン化物を形成することを特徴とする請求項4乃至7のいずれか1つに記載の炭化珪素半導体装置の製造方法。
- 炭化珪素半導体を用いた電界効果トランジスタの少なくとも一つの不純物層を、請求項1乃至9のいずれか1つに記載の不純物層形成工程にて形成することを特徴とする電界効果トランジスタの製造方法。
- 炭化珪素半導体を用いた接合型トランジスタの少なくとも一つの不純物層を、請求項1乃至9のいずれか1つに記載の不純物層形成工程にて形成することを特徴とする接合型トランジスタの製造方法。
- 炭化珪素半導体を用いたPNダイオードの少なくとも一つの不純物層を、請求項1乃至9のいずれか1つに記載の不純物層形成工程にて形成することを特徴とするPNダイオードの製造方法。
- 主表面(1a)及び主表面と反対面である裏面(1b)を有し、炭化珪素よりなる第1導伝型の半導体基板(1)と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第1導伝型の半導体層(2)と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第2導伝型べ一ス領域(3)と、
前記べ一ス領域の表層部の所定領域に形成され、該べ一ス領域の深さよりも浅い第1導伝型のソース領域(4)と、
前記べ一ス領域の表面部及び前記半導体層の表面部において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる第1導伝型の表面チャネル層(5)と、
前記表面チャネル層の表面に形成されたゲート絶縁膜(7)と、
前記ゲート絶縁膜の上に形成されたゲート電極(8)と、
前記べ一ス領域及び前記ソース領域に接触するように形成されたソース電極(10)と、
前記半導体基板の裏面に形成されたドレイン電極(11)とを備えた半導体装置の製造方法において、
前記べ一ス領域と前記ソース領域の少なくとも一方を請求項1乃至請求項9のいずれか1つに記載された不純物層形成工程にて形成することを特徴とするプレーナ型の縦型MOSFETの製造方法。 - 第1導伝型の低抵抗半導体層と第1導伝型の高抵抗半導体層と第2導伝型の第1の半導体層とが積層され炭化珪素よりなる半導体基板と、
前記第1の半導体層の表層部の所定領域に形成された第1導伝型の半導体領域と、
前記半導体基板の表面から前記半導体領域と前記第1の半導体層を貫通する溝と、
前記溝の側面における少なくとも前記第1の半導体層の表面に形成された炭化珪素の薄膜よりなる第2の半導体層としてのチャネル層と、
少なくとも前記チャネル層の表面に形成されたゲート酸化膜と、
前記溝内における前記ゲート酸化膜の上に形成されたゲート電極と、
前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第1の電極層と、
前記半導体基板の裏面に形成された第2の電極層とを備え、
前記べ一ス領域と前記ソース領域の少なくとも一方を請求項1乃至請求項9のいずれか1つに記載された不純物層形成工程にて形成することを特徴とするトレンチ型の縦型MOSFETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001040497A JP4765175B2 (ja) | 2001-02-16 | 2001-02-16 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001040497A JP4765175B2 (ja) | 2001-02-16 | 2001-02-16 | 炭化珪素半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002246397A JP2002246397A (ja) | 2002-08-30 |
JP4765175B2 true JP4765175B2 (ja) | 2011-09-07 |
Family
ID=18903091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001040497A Expired - Lifetime JP4765175B2 (ja) | 2001-02-16 | 2001-02-16 | 炭化珪素半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4765175B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7074643B2 (en) * | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
JP4844330B2 (ja) * | 2006-10-03 | 2011-12-28 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
JP2019117871A (ja) * | 2017-12-27 | 2019-07-18 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000068225A (ja) * | 1998-08-26 | 2000-03-03 | Japan Atom Energy Res Inst | 炭化珪素半導体へのイオン注入方法 |
JP2002016013A (ja) * | 2000-06-27 | 2002-01-18 | Nissan Motor Co Ltd | 炭化珪素半導体装置の製造方法 |
-
2001
- 2001-02-16 JP JP2001040497A patent/JP4765175B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002246397A (ja) | 2002-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5433352B2 (ja) | 半導体装置の製造方法 | |
JP4595144B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
JP3428459B2 (ja) | 炭化けい素nチャネルMOS半導体素子およびその製造方法 | |
JP2000106371A (ja) | 炭化珪素半導体装置の製造方法 | |
JP2004247545A (ja) | 半導体装置及びその製造方法 | |
JP2008503894A (ja) | 炭化ケイ素デバイスおよびその作製方法 | |
JP6438933B2 (ja) | 埋め込みウェル領域およびエピタキシャル層を有する電界効果型トランジスタデバイス | |
WO2010098076A1 (ja) | 蓄積型絶縁ゲート型電界効果型トランジスタ | |
JP6766512B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US10665679B2 (en) | Silicon carbide semiconductor device and method for manufacturing same | |
JP2012243966A (ja) | 半導体装置 | |
JP2018026562A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2019004010A (ja) | 半導体装置およびその製造方法 | |
US10510844B2 (en) | Semiconductor device and method of manufacturing same | |
JP4678902B2 (ja) | 炭化けい素umos半導体素子およびその製造方法 | |
JP4296633B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP6991476B2 (ja) | 半導体装置 | |
JP2010027833A (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP3496509B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP3941641B2 (ja) | 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置 | |
JP4765175B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP4048856B2 (ja) | 半導体装置の製造方法 | |
JP4595224B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2005353877A (ja) | 半導体装置 | |
JP4320810B2 (ja) | 炭化珪素半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070326 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110222 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110421 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110517 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110530 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4765175 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140624 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |