JP4537750B2 - 固体撮像素子およびその製造方法 - Google Patents

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Description

本発明は、固体撮像素子及びその製造方法に関する。
従来の固体撮像素子として固体撮像素子の光電変換部及び垂直転送部を主として、その構成を説明する。図4は、従来の固体撮像素子を示す断面図である。n型のシリコン基板51にpウェル52とn-型拡散層からなる光電変換部63とn-型拡散層からなる垂直転送部54が形成されている。光電変換部63と垂直転送部54との間には、チャネルドープされたチャネル領域59が形成されている。垂直転送部54及びチャネル領域59上にはゲート絶縁膜60を介して遮光膜66で覆われたゲート電極(読み出し・転送電極)62が形成されている。また、垂直転送部54に隣接してpウェル52内に画素分離領域55が形成されている。
この固体撮像素子の光電変換部63に光が入射した場合、入射した光によりキャリアが発生し、光電変換部63に蓄積される。この状態でゲート電極62に所定の電圧を印加するとチャネル領域59にチャネルが形成されると同時に垂直転送部54の空乏層(ポテンシャルウェル)を広げ、このチャネルを介して光電変換部63に蓄積されたキャリアが垂直転送部54に取り出される。取り出されたキャリアは垂直転送部54内で順次転送される。
光電変換部63の面積が大きいほど、光電変換部63に入射する光の量が多くなり、固体撮像素子の感度が向上する。また、垂直転送部54に取り込まれたキャリアを効果的に転送するには、垂直転送部54の表面積を光電変換部63と同程度の大きさにすることが好ましいと考えられている。そのため、単位セルあたりの表面積を変えることなく、光電変換部63の表面積を大きくすることは困難であった。
これに対して、例えば、特許文献1や特許文献2では、ゲート電極をトレンチ構造にして垂直転送部の表面積を小さくすることにより、光電変換部の単位セルあたりの表面積を大きくする方法が提案されている。
特開平2−207571号公報 特開2001−94090号公報
しかしこの方法では、チャネル領域の表面積を確保する必要があること、十分な光電変換部容量を維持したセルサイズの縮小化が困難であること、光電変換部の深い領域の読み出し感度が低いこと、シリコン表面の電極段差により光電変換部とマイクロレンズの距離が大きくなって感度が低下することなどの問題がある。
本発明は係る事情に鑑みてなされたものであり、光電変換部の表面積を大きくし、かつ、垂直転送部に取り込まれたキャリアを効果的に転送することができる固体撮像素子を提供するものである。
本発明の固体撮像素子は、受光面側にトレンチを有する基板と、第1絶縁膜を介してトレンチを埋めるように形成されたゲート電極と、トレンチの側面に隣接して形成された垂直転送部と、垂直転送部と電気的に分離されて形成された光電変換部と、光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる埋め込みキャリア蓄積層と、垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接して形成されたチャネル領域とを備える。
光電変換部に入射した光は、一対のキャリアを発生させる。発生したキャリアの一方は、埋め込みキャリア蓄積層に蓄積される。ゲート電極に電圧を加えると、チャネル領域にチャネルが形成され、埋め込みキャリア蓄積層に蓄積されたキャリアが垂直転送部に取り出される。
本発明によれば、基板表面に対して実質的に垂直方向にチャネルが形成され、埋め込みキャリア蓄積層から垂直転送部にキャリアが取り出される。従って、基板表面にチャネル領域を確保する必要がない。また、トレンチ内にゲート電極が形成されているので、垂直転送部を深く形成し、垂直転送部の側面から電界を加えることにより、キャリアの垂直転送を行うことができる。この場合、基板表面での垂直転送部の面積を大きくする必要がなく、基板表面での垂直転送部の面積を縮小することができる。これらの理由により、単位素子あたり表面積を縮小することができ、又は単位素子あたりの表面積を拡大することなく光電変換部の表面積を拡大することができる。
また、従来は基板表面付近にチャネルが形成されていた。基板表面では、一般に、結晶欠陥の密度が高い。従って、従来は、結晶欠陥密度の高い基板表面付近にキャリアが蓄積され、かつ、基板表面付近に形成されたチャネルを通って、キャリアが垂直転送部に移動していた。結晶欠陥は、キャリアの再結合中心になるので、固体撮像素子の感度を低下させる要因の1つとなる。本発明では、チャネル層は基板の内部に存在する。また、埋め込みキャリア蓄積層も基板内部に形成される。そして、基板内部では、一般に、結晶欠陥密度が基板表面よりも低い。従って、本発明によれば、キャリアの再結合を抑制することができ、その結果、固体撮像素子の感度を向上させることができる。また、埋め込みキャリア蓄積層は光電変換部としても働くので、埋め込みキャリア蓄積層を広い範囲に渡って備えることにより、光電変換部の容量が大きくなり飽和特性を改善できる。
また、本発明によれば、トレンチ内にのみゲート電極を形成し、ゲート電極の上面を基板表面と実質的に同一平面になるようにすることができる。従来は、基板上にゲート電極を形成し、その上に遮光膜などを形成したため、基板上に大きな凹凸が形成されていた。 この凹凸の存在により、斜め方向からの光が光電変換部に入射することができず、固体撮像素子の感度の低下につながっていた。本発明によれば、基板上の凹凸を小さくすることができ、斜め方向からの光を効果的に受けることができ、その結果、固体撮像素子の感度を向上させることができる。また、後工程で通常形成されるマイクロレンズと、光電変換部との距離を小さくすることができるので、この点からも固体撮像素子の感度を向上させることができる。
1.固体撮像素子
本発明の固体撮像素子は、受光面側にトレンチを有する基板と、第1絶縁膜を介してトレンチを埋めるように形成されたゲート電極と、トレンチの側面に隣接して形成された垂直転送部と、垂直転送部と電気的に分離されて形成された光電変換部と、光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる埋め込みキャリア蓄積層と、垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接して形成されたチャネル領域とを備える。
1−1.基板
基板には、シリコンなどの半導体基板などを用いることができる。基板は、n型又はp型である。また、基板は、n型又はp型のウェルを備えてもよい。基板がウェルを備える場合は、トレンチ、垂直転送部、光電変換部、埋め込みキャリア蓄積層及びチャネル領域は、好ましくは、ウェル内に形成される。
1−2.トレンチ
基板の受光面側にトレンチが形成される。トレンチは、好ましくは、細長い溝状である。トレンチは、好ましくは、その幅が、50〜500nmである。500nm以上であれば単位セルあたりの表面積が増大しセルサイズ縮小が困難になるからであり、50nm以下であればトレンチのアスペクト比が大きくなりポリシリコンの埋め込み性が悪くなるからである。トレンチは、好ましくは、その深さが、1000nm〜3000nmである。3000nm以上であればポリシリコンの埋め込み性が悪くなるからであり、1000nm以下であれば垂直転送部容量が低下するからである。トレンチは、好ましくは、底部の深さが埋め込みキャリア蓄積層よりも10〜500nm浅くなるように形成する。500nm以上であれば読み出し時の電圧が設定より高くなるからであり、10nm以下であればキャリア蓄積層がゲート電圧の影響を受けポテンシャル溜まりができてしまうからである。トレンチは、例えば、(a)基板上にフォトレジストからなるマスク層を形成し、(b)このマスク層を用いて、基板を、好ましくは異方性の、ドライエッチングすることにより形成することができる。
1−3.第1絶縁膜
トレンチ内に第1絶縁膜(ゲート絶縁膜)が形成される。第1絶縁膜は、酸化膜若しくは窒化膜又はこれらの積層膜などからなる。酸化膜又は窒化膜は、例えば、それぞれ酸化シリコン膜又は窒化シリコン膜からなる。第1絶縁膜は、好ましくは、その厚さが5〜60nmである。60nm以上であれば読み出し電圧、転送電圧が設定より高くなるからであり、5nm以下であれば絶縁膜の耐圧低下やリーク電流の増加を招くからである。第1絶縁膜は、例えば、基板を熱酸化することにより形成することができる。
1−4.ゲート電極
ゲート電極は、第1絶縁膜を介してトレンチを埋めるように形成される。ゲート電極は、読み出し・転送電極として働く。ゲート電極は、好ましくは、ポリシリコンからなる。ゲート電極は、好ましくは、その上面が基板表面と実質的に同一平面である。この場合、基板上の凹凸を小さくすることができ、斜め方向からの光を効果的に受けることができ、その結果、固体撮像素子の感度を向上させることができる。また、この場合、後工程で通常形成されるマイクロレンズと、光電変換部との距離を小さくすることができるので、この点からも固体撮像素子の感度を向上させることができる。
ゲート電極は、例えば、(a)第1絶縁膜を介してトレンチを埋め、かつ、基板を覆うようにゲート電極用導電層を形成し、(b)ゲート電極用導電層を平坦化することにより、ゲート電極用導電層であって基板を覆う部分を除去して形成される。平坦化は、好ましくはCMP法で行われる。ゲート電極用導電層は、好ましくは、ポリシリコンからなる。ゲート電極用導電層は、好ましくは、基板表面での厚さが50〜500nmとなるように形成する。500nm以上であれば平坦化研磨時間が必要以上に増加するからであり、50nm以下であれば平坦化研磨制御性が悪く研磨残りが発生するからである。ゲート電極用導電層は、CVD法などで形成することができる。
ゲート電極は、例えば、第1ゲート電極及び第2ゲート電極からなる。この場合、第1ゲート電極と第2ゲート電極とは、層間絶縁膜などで互いに絶縁されている。層間絶縁膜は、例えば、酸化シリコンからなる。層間絶縁膜は、好ましくは、その厚さが5〜60nmである。また、この場合、ゲート電極は、例えば、(1)第1絶縁膜を介してトレンチを埋め、かつ、基板を覆うように第1ゲート電極用導電層を形成し、(2)トレンチの一部を露出させる開口を有するマスク層を形成し、(3)このマスク層を用いてエッチングすることにより、トレンチ内の第1ゲート電極用導電層の一部を除去して開口を形成し、(4)トレンチ内の開口であって、第1ゲート電極用導電層の側面に層間絶縁膜を形成し、(5)トレンチ内の開口を埋めるように第2ゲート電極用導電層を形成し、(6)第1及び第2ゲート電極用導電層を平坦化することにより、第1及び第2ゲート電極用導電層であって基板を覆う部分を除去して形成することができる。平坦化は、好ましくはCMP法で行われる。第1及び第2ゲート電極用導電層は、好ましくは、ポリシリコンからなる。第1及び第2ゲート電極用導電層は、好ましくは、それぞれ基板表面での厚さが50〜500nmとなるように形成する。500nm以上であれば平坦化研磨時間が必要以上に増加するからあり、50nm以下であれば平坦化研磨制御性が悪く研磨残りが発生するからである。第1及び第2ゲート電極用導電層は、CVD法などで形成することができる。層間絶縁膜は、例えば、第1ゲート電極用導電層を熱酸化することにより、形成することができる。また、層間絶縁膜は、CVD法などで形成してもよい。
1−5.垂直転送部
垂直転送部は、トレンチの側面に隣接して形成される。垂直転送部は、トレンチの側面に接触して形成されることが好ましいが、ゲート電極からの電界の効果が及ぶ範囲であれば、トレンチの側面に対して所定の間隔を有して形成されてもよい。垂直転送部は、トレンチ内に形成されたゲート電極によって、制御される。従って、垂直転送部を深く形成し、垂直転送部の側面から電界を加えることにより、キャリアの垂直転送を行うことができる。この場合、基板表面での垂直転送部の面積を大きくする必要がなく、基板表面での垂直転送部の面積を縮小することができる。具体的には、垂直転送部は、好ましくは、基板表面からの深さが1000〜2500nmである。2500nm以上であれば埋め込みキャリア蓄積層との距離が近くなり、垂直転送部と埋め込みキャリア蓄積層間の耐圧が低下するからであり、1000nm以下であれば垂直転送部の容量が不足するからである。
垂直転送部は、基板の導電型(垂直転送部がウェル内に形成される場合は、ウェルの導電型)(第1導電型)と異なる導電型(第2導電型)の不純物を、例えば、イオン注入して形成することができる。イオン注入のエネルギーは、好ましくは、例えば注入イオン種が砒素ならば100keV〜3MeVである。また、垂直転送部は、好ましくは、埋め込みキャリア蓄積層よりも10〜500nm浅い位置に形成する。500nm以上であればチャネル距離が長くなり読み出し効率が低下するからであり、10nm以下であれば埋め込みキャリア蓄積層と垂直転送部間耐圧が低下するからである。
1−6.光電変換部
光電変換部は、垂直転送部と電気的に分離されて形成される。光電変換部は、基板の導電型(基板がウェルを備える場合は、ウェルの導電型)と異なる導電型の不純物を、例えば、イオン注入して形成することができる。
光電変換部は、好ましくは、トレンチを挟んで垂直転送部に対向するように形成される。この場合、隣接する2つの固体撮像素子を電気的に分離する画素分離領域を形成した場合であっても、垂直転送部を隣接する2つの光電変換部の中間に配置することができ、後工程で通常形成される遮光膜で垂直転送部を効果的に覆うことができるからである。
また、光電変換部は、好ましくは、光電変換部の導電型とは異なる導電型のバリア層を挟んでトレンチに対向するように形成される。この場合、バリア層がゲート電極からの電界を遮蔽するため、この電界の効果が光電変換部に及ばず、この電界が光電変換部に悪影響を及ぼすのを防ぐことができるからである。基板又はウェルをそのままバリア層と用いてもよく、また、新たにイオン注入を行うことにより、バリア層を形成してもよい。
また、光電変換部は、その受光面側に表面層を備えることが好ましい。表面層は、光電変換部の導電型とは異なる導電型である。表面層を備えることにより、結晶欠陥密度の高い表面付近での光吸収が減少し、その結果、キャリア再結合が減少し、固体撮像素子の感度を向上させることができるからである。また、表面層を備えることにより、電子シャッター機能使用時に不要となったキャリアを基板へはきだす際、光電変換部表面電位を固定するという効果もある。表面層は、光電変換部の導電型とは異なる導電型の不純物を、例えば、イオン注入して形成することができる。
1−7.埋め込みキャリア蓄積層
埋め込みキャリア蓄積層は、光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる。埋め込みキャリア蓄積層は、基板の導電型(埋め込みキャリア蓄積層がウェル内に形成される場合は、ウェルの導電型)と異なる導電型の不純物を、例えば、イオン注入して形成することができる。イオン注入のエネルギーは、好ましくは、注入イオン種が砒素の場合は500k〜4MeVである。4MeV以上であればトレンチを深くする必要がありその埋め込み性が悪化するからであり、500keV以下であればトレンチ深さが浅くなって垂直転送部の容量が不足するからである。埋め込みキャリア蓄積層は、好ましくは、その不純物濃度のピーク深さが、1000nm〜4000nmとなるように形成する。4000nm以上であれば、トレンチ深さが深くなり埋め込み性が悪化するからであり、1000nm以下であれば、トレンチ深さが浅くなって垂直転送部の容量が不足するからである。また、このピーク深さと、トレンチの底部との距離は、好ましくは、10〜500nmである。500nm以上であれば、読み出し時の電圧が設定より高くなるからであり、10nm以下であれば、キャリア蓄積層がゲート電圧の影響を受けポテンシャル溜まりができてしまうからである。また、埋め込みキャリア蓄積層は、好ましくは、その厚さが100〜500nmである。500nm以上であれば、シングル注入による形成が困難になるからであり、100nm以下であれば、フォトダイオード容量が設定よりも小さくなるからである。埋め込みキャリア蓄積層は、光電変換部と同じ導電型であり、基板又はウェルとフォトダイオードを構成する。従って、埋め込みキャリア蓄積層を形成することにより、固体撮像素子全体のフォトダイオード容量が大きくなり、飽和特性が改善する。また、埋め込みキャリア蓄積層を形成した後に、埋め込みキャリア蓄積層を貫通し、かつ、隣接する2つの固体撮像素子を電気的に分離する画素分離領域を形成してもよい。
1−8.チャネル領域
チャネル領域は、垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接して形成される。チャネル領域は、垂直転送部及び埋め込みキャリア蓄積層と異なる導電型である。基板又はウェルをそのままチャネル領域と用いてもよく、また、新たにイオン注入を行うことにより、チャネル領域を形成してもよい。チャネル領域は、好ましくは、傾斜角度5〜20度の傾斜回転注入により、形成される。20度以上であればトレンチ底部のチャネル領域形成ができないからであり、5度以下であればトレンチの側壁のチャネル領域形成ができないからである。これにより、トレンチの底部及び側壁にチャネル領域が形成される。また、イオン注入のドーズ量を調節することにより、垂直転送部と埋め込みキャリア蓄積層とを電気的に接続するときのしきい値電圧を調節することができる。 チャネル領域は、通常、ゲート電極に電圧が印加されていないときは、垂直転送部と埋め込みキャリア蓄積層を絶縁し、ゲート電極に電圧が印加されたときに、両者を電気的に接続する。
1−9.その他
本発明の固体撮像素子は、基板上に、第2絶縁膜を介して、垂直転送部を覆う遮光膜をさらに備えてもよい。この場合、垂直転送部での光電変換を防ぎ、ノイズを減少させることができるからである。第2絶縁膜は、例えば、酸化シリコン膜若しくは窒化シリコン膜、又はこれらの組合せなどからなる。第2絶縁膜は、好ましくは、その厚さが50〜200nmである。遮光膜は、好ましくは、タングステンまたは窒化チタンからなる。遮光膜は、好ましくは、その厚さが10〜100nmである。第2絶縁膜及び遮光膜は、CVD法などで形成することができる。
例えば遮光膜を形成したあとに、隣接する2つの固体撮像素子のゲート電極を接続する導線を形成してもよい。導線は、例えば、各転送電極に到達するコンタクトホールを形成し、タングステンなどの導電体でコンタクトホールを充填し、それぞれ隣接するコンタクトホールを互いに電気的に接続する導線を形成することによって行う。コンタクトホール又は導線を形成する部分については、予め遮光膜を除去しておく。
2.固体撮像素子の製造方法
本発明の固体撮像素子の製造方法は、(1)基板内部の所定の深さの位置に埋め込みキャリア蓄積層を形成し、(2)基板の受光面側であって、埋め込みキャリア蓄積層よりも浅い位置に垂直転送部を形成し、(3)垂直転送部に隣接し、底部の深さが埋め込みキャリア蓄積層よりも浅くなるようにトレンチを形成し、(4)垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接するチャネル領域を形成し、(5)第1絶縁膜を介してトレンチを埋めるゲート電極を形成し、(6)垂直転送部と電気的に分離され、かつ、埋め込みキャリア蓄積層に電気的に接続されるように光電変換部を形成する工程を備える。
工程(1)の前に、基板にウェルを形成する工程をさらに備え、工程(1)は、基板のウェル内の所定の深さの位置に埋め込みキャリア蓄積層を形成する工程であってもよい。 埋め込みキャリア蓄積層を貫通し、かつ、隣接する2つの固体撮像素子を電気的に分離する画素分離領域を形成する工程をさらに備えてもよい。また、光電変換部の受光面側に表面層を形成する工程をさらに備えることが好ましい。基板上に、第2絶縁膜を介して、垂直転送部を覆う遮光膜を形成する工程さらに備えることが好ましい。その他、固体撮像素子について説明は、その趣旨に反しない限り、その製造方法についても当てはまる。以上の工程の順序は、本発明の趣旨に反しない限り、互いに任意に入れ替えることができ、入れ替えたものも本発明の範囲に含まれる。例えば、トレンチを形成する前に光電変換部を形成してもよい。
1.固体撮像素子
図1はこの発明の実施例1の固体撮像素子の構造を示す断面図であり、図2はその製造工程を示す断面図である。ただし図1、2ではポリシリコン電極形成以降に形成する層間絶縁膜、カラーフィルタおよびマイクロレンズは示されていない。
図1に示すように、本実施例の固体撮像素子は、受光面側にトレンチ7を有するn型基板1と、基板1に形成されたp型ウェル2を備える。また、本実施例の固体撮像素子は、第1絶縁膜10を介してトレンチ7を埋めるように形成されたゲート電極12と、トレンチ7の側面に隣接して形成されたn-型垂直転送部4と、垂直転送部4と電気的に分離されて形成されたn-型光電変換部13と、光電変換部13に電気的に接続されて光電変換部13の下方に形成され、かつ、トレンチ7及び垂直転送部4の下方に延びるn-型埋め込みキャリア蓄積層3と、垂直転送部4と埋め込みキャリア蓄積層3の間であって、トレンチ7に隣接して形成されたp-型チャネル領域9とを備える。
また、トレンチ7、垂直転送部4、光電変換部13、埋め込みキャリア蓄積層3及びチャネル領域9は、ウェル2内に形成されている。また、ゲート電極12は、その上面が基板1表面と実質的に同一平面である。また、光電変換部13は、トレンチ7を挟んで垂直転送部4に対向するように形成されている。光電変換部13は、p型のバリア層2aを挟んでトレンチ7に対向するように形成されている。また、光電変換部13は、その受光面側にp+型表面層14を備えている。また、基板1上に、第2絶縁膜15を介して、垂直転送部4を覆う遮光膜16が形成されている。また、垂直転送部4に隣接して埋め込みキャリア蓄積層3を貫通する画素分離領域5がウェル2内に形成されている。
2.固体撮像素子の製造方法
本実施例の固体撮像素子の製造方法を図2を用いて説明する。
まず、n型シリコン基板1に例えばボロンを注入することによりp型ウェル2を形成する。次に、例えば砒素を1.5MeV程度のエネルギーで注入することにより、基板1のウェル2内の深さ2500nmの位置に埋め込みキャリア蓄積層3を形成し、図2(a)に示す構造を得る。
次に、リンまたは砒素を注入することによりウェル2内に、基板1の受光面側であって、埋め込みキャリア蓄積層3よりも浅い位置に垂直転送部4を形成する。次に、ボロンを注入することにより埋め込みキャリア蓄積層3を貫通する画素分離領域5を形成し、図2(b)に示す構造を得る。垂直転送部4は、基板1の表面からの深さが概ね2000nmとなるように形成する。
次に、フォトレジストからなるマスク6を形成し、このマスク6を利用して垂直転送部4に隣接し、かつ、底部の深さが埋め込みキャリア蓄積層3よりも浅くなるようにトレンチ7をドライエッチングにより形成し、図2(c)に示す構造を得る。トレンチ7は、その幅が300nmであり、その深さが2300nmである。
次に、トレンチ7内にボロンを例えば傾斜角度7度の傾斜回転注入することにより、垂直転送部4と埋め込みキャリア蓄積層3の間であって、トレンチ7に隣接するチャネル領域9を形成し、図2(d)に示す構造を得る。イオン注入のエネルギーは、例えば注入イオン種がボロンならば30keVである。
次に、基板を1000℃で20分間熱処理することにより、酸化シリコンからなる第1酸化膜10を形成する。次に、第1酸化膜10を介して、トレンチ7を埋め、かつ、基板を覆うようにポリシリコンからなるゲート電極用導電層11を形成し、図3(e)に示す構造を得る。ゲート電極用導電層11は、減圧CVD法を用いて形成する。第1酸化膜10の厚さは、40nmである。ゲート電極用導電層11は、基板1表面での厚さが300nmとなるように形成する。
次に、CMP法を用いてゲート電極用導電層11を平坦化することにより、ゲート電極用導電層11であって基板1を覆う部分を除去してゲート電極12を形成し、図3(f)に示す構造を得る。
次に、例えば砒素を注入することにより、垂直転送部4と電気的に分離され、かつ、埋め込みキャリア蓄積層3に電気的に接続されるように光電変換部13を形成する。次に、ボロンを注入することにより、光電変換部13の受光面側に表面層14を形成し、図3(g)に示す構造を得る。光電変換部13は、トレンチ7に対して100nmの間隔を空けて形成される。この間隔がバリア層2aとなり、ゲート電極12から光電変換部13への電界が遮蔽される。
基板1上に、酸化シリコンからなる第2絶縁膜15を介して、垂直転送部4を覆うタングステンからなる遮光膜16を形成し、図3(h)に示す構造を得る。
なお、上記した本発明の実施形態において、トレンチ型のゲート電極12を形成した後に図3(g)に示す光電変換部13を形成しているが、この順は入れ替えてもよい。つまり図3(g)に示す工程を行った後に図2(c)、(d)、図3(e)及び(f)に示す工程を行ってもよい。
本発明の実施例1に係る固体撮像素子の構造を示す断面図である。 本発明の実施例1に係る固体撮像素子の製造工程を示す断面図である。 本発明の実施例1に係る固体撮像素子の製造工程を示す断面図である。 従来の固体撮像素子の構造を示す断面図である。
符号の説明
1、51 基板
2、52 ウェル
3 埋め込みキャリア蓄積層
4、54 垂直転送部
5、55 画素分離領域
6 マスク
7 トレンチ
9 チャネル領域
10 第1絶縁膜
11 ゲート電極用導電層
12、62 ゲート電極
13、63 光電変換部
14、64 表面層
15 第2絶縁膜
16、66 遮光膜
60 ゲート絶縁膜
65 シリコン酸化膜

Claims (13)

  1. 受光面側にトレンチを有する基板と、
    第1絶縁膜を介してトレンチを埋めるように形成されたゲート電極と、
    トレンチの側面に隣接して形成された垂直転送部と、
    垂直転送部と電気的に分離されるとともにトレンチを挟んで垂直転送部に対向するように形成され光電変換部と、
    光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる埋め込みキャリア蓄積層と、
    垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチの底部及び側部に形成されたチャネル領域と、
    を備える固体撮像素子。
  2. 基板は、ウェルをさらに備え、
    トレンチ、垂直転送部、光電変換部、埋め込みキャリア蓄積層及びチャネル領域は、ウェル内に形成される請求項1に記載の素子。
  3. ゲート電極は、その上面が基板表面と実質的に同一平面である請求項1に記載の素子。
  4. 光電変換部は、光電変換部の導電型とは異なる導電型のバリア層を挟んでトレンチに対向するように形成される請求項1に記載の素子。
  5. 光電変換部は、光電変換部の導電型とは異なる導電型の表面層を受光面側に備える請求項1に記載の素子。
  6. 基板上に、第2絶縁膜を介して、垂直転送部を覆う遮光膜をさらに備える請求項1に記載の素子。
  7. (1)基板内部の所定の深さの位置に埋め込みキャリア蓄積層を形成し、(2)基板の受光面側であって、埋め込みキャリア蓄積層よりも浅い位置に垂直転送部を形成し、(3)垂直転送部に隣接し、底部の深さが埋め込みキャリア蓄積層よりも浅くなるようにトレンチを形成し、(4)垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチの底部及び側部にチャネル領域を形成し、(5)第1絶縁膜を介してトレンチを埋めるゲート電極を形成し、(6)垂直転送部と電気的に分離されるとともにトレンチを挟んで垂直転送部に対向し、かつ、埋め込みキャリア蓄積層に電気的に接続されるように光電変換部を形成する工程を備える固体撮像素子の製造方法。
  8. 工程(1)の前に、基板にウェルを形成する工程をさらに備え、
    工程(1)は、基板のウェル内の所定の深さの位置に埋め込みキャリア蓄積層を形成する工程である請求項に記載の方法。
  9. ゲート電極は、(a)第1絶縁膜を介してトレンチを埋め、かつ、基板を覆うようにゲート電極用導電層を形成し、(b)ゲート電極用導電層を平坦化することにより、ゲート電極用導電層であって基板を覆う部分を除去して形成される請求項に記載の方法。
  10. 光電変換部は、光電変換部の導電型とは異なる導電型のバリア層を挟んでトレンチに対向するように形成される請求項に記載の方法。
  11. 光電変換部の受光面側に表面層を形成する工程をさらに備える請求項に記載の方法。
  12. チャネル領域は、傾斜角度5度以上の傾斜回転注入により、形成される請求項又は1に記載の方法。
  13. 基板上に、第2絶縁膜を介して、垂直転送部を覆う遮光膜を形成する工程さらに備える請求項に記載の方法。
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KR101448152B1 (ko) * 2008-03-26 2014-10-07 삼성전자주식회사 수직 포토게이트를 구비한 거리측정 센서 및 그를 구비한입체 컬러 이미지 센서
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60105382A (ja) * 1983-11-11 1985-06-10 Matsushita Electronics Corp 固体撮像素子
JPS61260672A (ja) * 1985-05-15 1986-11-18 Nec Corp 固体撮像装置
JPH08255888A (ja) * 1995-03-16 1996-10-01 Matsushita Electron Corp 固体撮像装置およびその製造方法
WO2001093339A1 (fr) * 2000-05-31 2001-12-06 Matsushita Electric Industrial Co. Ltd. Transistor misfet

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60105382A (ja) * 1983-11-11 1985-06-10 Matsushita Electronics Corp 固体撮像素子
JPS61260672A (ja) * 1985-05-15 1986-11-18 Nec Corp 固体撮像装置
JPH08255888A (ja) * 1995-03-16 1996-10-01 Matsushita Electron Corp 固体撮像装置およびその製造方法
WO2001093339A1 (fr) * 2000-05-31 2001-12-06 Matsushita Electric Industrial Co. Ltd. Transistor misfet

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