JP2005294701A - 固体撮像素子およびその製造方法 - Google Patents
固体撮像素子およびその製造方法 Download PDFInfo
- Publication number
- JP2005294701A JP2005294701A JP2004110207A JP2004110207A JP2005294701A JP 2005294701 A JP2005294701 A JP 2005294701A JP 2004110207 A JP2004110207 A JP 2004110207A JP 2004110207 A JP2004110207 A JP 2004110207A JP 2005294701 A JP2005294701 A JP 2005294701A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- vertical transfer
- photoelectric conversion
- substrate
- conversion unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 239000010410 layer Substances 0.000 claims description 99
- 238000006243 chemical reaction Methods 0.000 claims description 76
- 238000003860 storage Methods 0.000 claims description 41
- 238000003384 imaging method Methods 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 17
- 239000002344 surface layer Substances 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims 1
- 238000009825 accumulation Methods 0.000 description 18
- 239000000969 carrier Substances 0.000 description 13
- 230000035945 sensitivity Effects 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Landscapes
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
【課題】光電変換部の表面積を大きくし、かつ、垂直転送部に取り込まれたキャリアを効果的に転送することができる固体撮像素子を提供すること。
【解決手段】本発明の固体撮像素子は、受光面側にトレンチ７を有する基板１と、第１絶縁膜１０を介してトレンチ７を埋めるように形成されたゲート電極１２と、トレンチ７の側面に隣接して形成された垂直転送部４と、垂直転送部４と電気的に分離されて形成された光電変換部１３と、光電変換部１３に電気的に接続されて光電変換部１３の下方に形成され、かつ、トレンチ７及び垂直転送部４の下方に延びる埋め込みキャリア蓄積層３と、垂直転送部４と埋め込みキャリア蓄積層３の間であって、トレンチ７に隣接して形成されたチャネル領域９とを備える。
【選択図】図１
【解決手段】本発明の固体撮像素子は、受光面側にトレンチ７を有する基板１と、第１絶縁膜１０を介してトレンチ７を埋めるように形成されたゲート電極１２と、トレンチ７の側面に隣接して形成された垂直転送部４と、垂直転送部４と電気的に分離されて形成された光電変換部１３と、光電変換部１３に電気的に接続されて光電変換部１３の下方に形成され、かつ、トレンチ７及び垂直転送部４の下方に延びる埋め込みキャリア蓄積層３と、垂直転送部４と埋め込みキャリア蓄積層３の間であって、トレンチ７に隣接して形成されたチャネル領域９とを備える。
【選択図】図１
Description
本発明は、固体撮像素子及びその製造方法に関する。
従来の固体撮像素子として固体撮像素子の光電変換部及び垂直転送部を主として、その構成を説明する。図４は、従来の固体撮像素子を示す断面図である。ｎ型のシリコン基板５１にｐウェル５２とｎ-型拡散層からなる光電変換部６３とｎ-型拡散層からなる垂直転送部５４が形成されている。光電変換部６３と垂直転送部５４との間には、チャネルドープされたチャネル領域５９が形成されている。垂直転送部５４及びチャネル領域５９上にはゲート絶縁膜６０を介して遮光膜６６で覆われたゲート電極（読み出し・転送電極）６２が形成されている。また、垂直転送部５４に隣接してｐウェル５２内に画素分離領域５５が形成されている。
この固体撮像素子の光電変換部６３に光が入射した場合、入射した光によりキャリアが発生し、光電変換部６３に蓄積される。この状態でゲート電極６２に所定の電圧を印加するとチャネル領域５９にチャネルが形成されると同時に垂直転送部５４の空乏層（ポテンシャルウェル）を広げ、このチャネルを介して光電変換部６３に蓄積されたキャリアが垂直転送部５４に取り出される。取り出されたキャリアは垂直転送部５４内で順次転送される。
光電変換部６３の面積が大きいほど、光電変換部６３に入射する光の量が多くなり、固体撮像素子の感度が向上する。また、垂直転送部５４に取り込まれたキャリアを効果的に転送するには、垂直転送部５４の表面積を光電変換部６３と同程度の大きさにすることが好ましいと考えられている。そのため、単位セルあたりの表面積を変えることなく、光電変換部６３の表面積を大きくすることは困難であった。
これに対して、例えば、特許文献１や特許文献２では、ゲート電極をトレンチ構造にして垂直転送部の表面積を小さくすることにより、光電変換部の単位セルあたりの表面積を大きくする方法が提案されている。
特開平２−２０７５７１号公報
特開２００１−９４０９０号公報
しかしこの方法では、チャネル領域の表面積を確保する必要があること、十分な光電変換部容量を維持したセルサイズの縮小化が困難であること、光電変換部の深い領域の読み出し感度が低いこと、シリコン表面の電極段差により光電変換部とマイクロレンズの距離が大きくなって感度が低下することなどの問題がある。
本発明は係る事情に鑑みてなされたものであり、光電変換部の表面積を大きくし、かつ、垂直転送部に取り込まれたキャリアを効果的に転送することができる固体撮像素子を提供するものである。
本発明の固体撮像素子は、受光面側にトレンチを有する基板と、第１絶縁膜を介してトレンチを埋めるように形成されたゲート電極と、トレンチの側面に隣接して形成された垂直転送部と、垂直転送部と電気的に分離されて形成された光電変換部と、光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる埋め込みキャリア蓄積層と、垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接して形成されたチャネル領域とを備える。
光電変換部に入射した光は、一対のキャリアを発生させる。発生したキャリアの一方は、埋め込みキャリア蓄積層に蓄積される。ゲート電極に電圧を加えると、チャネル領域にチャネルが形成され、埋め込みキャリア蓄積層に蓄積されたキャリアが垂直転送部に取り出される。
本発明によれば、基板表面に対して実質的に垂直方向にチャネルが形成され、埋め込みキャリア蓄積層から垂直転送部にキャリアが取り出される。従って、基板表面にチャネル領域を確保する必要がない。また、トレンチ内にゲート電極が形成されているので、垂直転送部を深く形成し、垂直転送部の側面から電界を加えることにより、キャリアの垂直転送を行うことができる。この場合、基板表面での垂直転送部の面積を大きくする必要がなく、基板表面での垂直転送部の面積を縮小することができる。これらの理由により、単位素子あたり表面積を縮小することができ、又は単位素子あたりの表面積を拡大することなく光電変換部の表面積を拡大することができる。
また、従来は基板表面付近にチャネルが形成されていた。基板表面では、一般に、結晶欠陥の密度が高い。従って、従来は、結晶欠陥密度の高い基板表面付近にキャリアが蓄積され、かつ、基板表面付近に形成されたチャネルを通って、キャリアが垂直転送部に移動していた。結晶欠陥は、キャリアの再結合中心になるので、固体撮像素子の感度を低下させる要因の１つとなる。本発明では、チャネル層は基板の内部に存在する。また、埋め込みキャリア蓄積層も基板内部に形成される。そして、基板内部では、一般に、結晶欠陥密度が基板表面よりも低い。従って、本発明によれば、キャリアの再結合を抑制することができ、その結果、固体撮像素子の感度を向上させることができる。また、埋め込みキャリア蓄積層は光電変換部としても働くので、埋め込みキャリア蓄積層を広い範囲に渡って備えることにより、光電変換部の容量が大きくなり飽和特性を改善できる。
また、本発明によれば、トレンチ内にのみゲート電極を形成し、ゲート電極の上面を基板表面と実質的に同一平面になるようにすることができる。従来は、基板上にゲート電極を形成し、その上に遮光膜などを形成したため、基板上に大きな凹凸が形成されていた。 この凹凸の存在により、斜め方向からの光が光電変換部に入射することができず、固体撮像素子の感度の低下につながっていた。本発明によれば、基板上の凹凸を小さくすることができ、斜め方向からの光を効果的に受けることができ、その結果、固体撮像素子の感度を向上させることができる。また、後工程で通常形成されるマイクロレンズと、光電変換部との距離を小さくすることができるので、この点からも固体撮像素子の感度を向上させることができる。
１．固体撮像素子
本発明の固体撮像素子は、受光面側にトレンチを有する基板と、第１絶縁膜を介してトレンチを埋めるように形成されたゲート電極と、トレンチの側面に隣接して形成された垂直転送部と、垂直転送部と電気的に分離されて形成された光電変換部と、光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる埋め込みキャリア蓄積層と、垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接して形成されたチャネル領域とを備える。
本発明の固体撮像素子は、受光面側にトレンチを有する基板と、第１絶縁膜を介してトレンチを埋めるように形成されたゲート電極と、トレンチの側面に隣接して形成された垂直転送部と、垂直転送部と電気的に分離されて形成された光電変換部と、光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる埋め込みキャリア蓄積層と、垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接して形成されたチャネル領域とを備える。
１−１．基板
基板には、シリコンなどの半導体基板などを用いることができる。基板は、ｎ型又はｐ型である。また、基板は、ｎ型又はｐ型のウェルを備えてもよい。基板がウェルを備える場合は、トレンチ、垂直転送部、光電変換部、埋め込みキャリア蓄積層及びチャネル領域は、好ましくは、ウェル内に形成される。
基板には、シリコンなどの半導体基板などを用いることができる。基板は、ｎ型又はｐ型である。また、基板は、ｎ型又はｐ型のウェルを備えてもよい。基板がウェルを備える場合は、トレンチ、垂直転送部、光電変換部、埋め込みキャリア蓄積層及びチャネル領域は、好ましくは、ウェル内に形成される。
１−２．トレンチ
基板の受光面側にトレンチが形成される。トレンチは、好ましくは、細長い溝状である。トレンチは、好ましくは、その幅が、５０〜５００ｎｍである。５００ｎｍ以上であれば単位セルあたりの表面積が増大しセルサイズ縮小が困難になるからであり、５０ｎｍ以下であればトレンチのアスペクト比が大きくなりポリシリコンの埋め込み性が悪くなるからである。トレンチは、好ましくは、その深さが、１０００ｎｍ〜３０００ｎｍである。３０００ｎｍ以上であればポリシリコンの埋め込み性が悪くなるからであり、１０００ｎｍ以下であれば垂直転送部容量が低下するからである。トレンチは、好ましくは、底部の深さが埋め込みキャリア蓄積層よりも１０〜５００ｎｍ浅くなるように形成する。５００ｎｍ以上であれば読み出し時の電圧が設定より高くなるからであり、１０ｎｍ以下であればキャリア蓄積層がゲート電圧の影響を受けポテンシャル溜まりができてしまうからである。トレンチは、例えば、（ａ）基板上にフォトレジストからなるマスク層を形成し、（ｂ）このマスク層を用いて、基板を、好ましくは異方性の、ドライエッチングすることにより形成することができる。
基板の受光面側にトレンチが形成される。トレンチは、好ましくは、細長い溝状である。トレンチは、好ましくは、その幅が、５０〜５００ｎｍである。５００ｎｍ以上であれば単位セルあたりの表面積が増大しセルサイズ縮小が困難になるからであり、５０ｎｍ以下であればトレンチのアスペクト比が大きくなりポリシリコンの埋め込み性が悪くなるからである。トレンチは、好ましくは、その深さが、１０００ｎｍ〜３０００ｎｍである。３０００ｎｍ以上であればポリシリコンの埋め込み性が悪くなるからであり、１０００ｎｍ以下であれば垂直転送部容量が低下するからである。トレンチは、好ましくは、底部の深さが埋め込みキャリア蓄積層よりも１０〜５００ｎｍ浅くなるように形成する。５００ｎｍ以上であれば読み出し時の電圧が設定より高くなるからであり、１０ｎｍ以下であればキャリア蓄積層がゲート電圧の影響を受けポテンシャル溜まりができてしまうからである。トレンチは、例えば、（ａ）基板上にフォトレジストからなるマスク層を形成し、（ｂ）このマスク層を用いて、基板を、好ましくは異方性の、ドライエッチングすることにより形成することができる。
１−３．第１絶縁膜
トレンチ内に第１絶縁膜（ゲート絶縁膜）が形成される。第１絶縁膜は、酸化膜若しくは窒化膜又はこれらの積層膜などからなる。酸化膜又は窒化膜は、例えば、それぞれ酸化シリコン膜又は窒化シリコン膜からなる。第１絶縁膜は、好ましくは、その厚さが５〜６０ｎｍである。６０ｎｍ以上であれば読み出し電圧、転送電圧が設定より高くなるからであり、５ｎｍ以下であれば絶縁膜の耐圧低下やリーク電流の増加を招くからである。第１絶縁膜は、例えば、基板を熱酸化することにより形成することができる。
トレンチ内に第１絶縁膜（ゲート絶縁膜）が形成される。第１絶縁膜は、酸化膜若しくは窒化膜又はこれらの積層膜などからなる。酸化膜又は窒化膜は、例えば、それぞれ酸化シリコン膜又は窒化シリコン膜からなる。第１絶縁膜は、好ましくは、その厚さが５〜６０ｎｍである。６０ｎｍ以上であれば読み出し電圧、転送電圧が設定より高くなるからであり、５ｎｍ以下であれば絶縁膜の耐圧低下やリーク電流の増加を招くからである。第１絶縁膜は、例えば、基板を熱酸化することにより形成することができる。
１−４．ゲート電極
ゲート電極は、第１絶縁膜を介してトレンチを埋めるように形成される。ゲート電極は、読み出し・転送電極として働く。ゲート電極は、好ましくは、ポリシリコンからなる。ゲート電極は、好ましくは、その上面が基板表面と実質的に同一平面である。この場合、基板上の凹凸を小さくすることができ、斜め方向からの光を効果的に受けることができ、その結果、固体撮像素子の感度を向上させることができる。また、この場合、後工程で通常形成されるマイクロレンズと、光電変換部との距離を小さくすることができるので、この点からも固体撮像素子の感度を向上させることができる。
ゲート電極は、第１絶縁膜を介してトレンチを埋めるように形成される。ゲート電極は、読み出し・転送電極として働く。ゲート電極は、好ましくは、ポリシリコンからなる。ゲート電極は、好ましくは、その上面が基板表面と実質的に同一平面である。この場合、基板上の凹凸を小さくすることができ、斜め方向からの光を効果的に受けることができ、その結果、固体撮像素子の感度を向上させることができる。また、この場合、後工程で通常形成されるマイクロレンズと、光電変換部との距離を小さくすることができるので、この点からも固体撮像素子の感度を向上させることができる。
ゲート電極は、例えば、（ａ）第１絶縁膜を介してトレンチを埋め、かつ、基板を覆うようにゲート電極用導電層を形成し、（ｂ）ゲート電極用導電層を平坦化することにより、ゲート電極用導電層であって基板を覆う部分を除去して形成される。平坦化は、好ましくはＣＭＰ法で行われる。ゲート電極用導電層は、好ましくは、ポリシリコンからなる。ゲート電極用導電層は、好ましくは、基板表面での厚さが５０〜５００ｎｍとなるように形成する。５００ｎｍ以上であれば平坦化研磨時間が必要以上に増加するからであり、５０ｎｍ以下であれば平坦化研磨制御性が悪く研磨残りが発生するからである。ゲート電極用導電層は、ＣＶＤ法などで形成することができる。
ゲート電極は、例えば、第１ゲート電極及び第２ゲート電極からなる。この場合、第１ゲート電極と第２ゲート電極とは、層間絶縁膜などで互いに絶縁されている。層間絶縁膜は、例えば、酸化シリコンからなる。層間絶縁膜は、好ましくは、その厚さが５〜６０ｎｍである。また、この場合、ゲート電極は、例えば、（１）第１絶縁膜を介してトレンチを埋め、かつ、基板を覆うように第１ゲート電極用導電層を形成し、（２）トレンチの一部を露出させる開口を有するマスク層を形成し、（３）このマスク層を用いてエッチングすることにより、トレンチ内の第１ゲート電極用導電層の一部を除去して開口を形成し、（４）トレンチ内の開口であって、第１ゲート電極用導電層の側面に層間絶縁膜を形成し、（５）トレンチ内の開口を埋めるように第２ゲート電極用導電層を形成し、（６）第１及び第２ゲート電極用導電層を平坦化することにより、第１及び第２ゲート電極用導電層であって基板を覆う部分を除去して形成することができる。平坦化は、好ましくはＣＭＰ法で行われる。第１及び第２ゲート電極用導電層は、好ましくは、ポリシリコンからなる。第１及び第２ゲート電極用導電層は、好ましくは、それぞれ基板表面での厚さが５０〜５００ｎｍとなるように形成する。５００ｎｍ以上であれば平坦化研磨時間が必要以上に増加するからあり、５０ｎｍ以下であれば平坦化研磨制御性が悪く研磨残りが発生するからである。第１及び第２ゲート電極用導電層は、ＣＶＤ法などで形成することができる。層間絶縁膜は、例えば、第１ゲート電極用導電層を熱酸化することにより、形成することができる。また、層間絶縁膜は、ＣＶＤ法などで形成してもよい。
１−５．垂直転送部
垂直転送部は、トレンチの側面に隣接して形成される。垂直転送部は、トレンチの側面に接触して形成されることが好ましいが、ゲート電極からの電界の効果が及ぶ範囲であれば、トレンチの側面に対して所定の間隔を有して形成されてもよい。垂直転送部は、トレンチ内に形成されたゲート電極によって、制御される。従って、垂直転送部を深く形成し、垂直転送部の側面から電界を加えることにより、キャリアの垂直転送を行うことができる。この場合、基板表面での垂直転送部の面積を大きくする必要がなく、基板表面での垂直転送部の面積を縮小することができる。具体的には、垂直転送部は、好ましくは、基板表面からの深さが１０００〜２５００ｎｍである。２５００ｎｍ以上であれば埋め込みキャリア蓄積層との距離が近くなり、垂直転送部と埋め込みキャリア蓄積層間の耐圧が低下するからであり、１０００ｎｍ以下であれば垂直転送部の容量が不足するからである。
垂直転送部は、トレンチの側面に隣接して形成される。垂直転送部は、トレンチの側面に接触して形成されることが好ましいが、ゲート電極からの電界の効果が及ぶ範囲であれば、トレンチの側面に対して所定の間隔を有して形成されてもよい。垂直転送部は、トレンチ内に形成されたゲート電極によって、制御される。従って、垂直転送部を深く形成し、垂直転送部の側面から電界を加えることにより、キャリアの垂直転送を行うことができる。この場合、基板表面での垂直転送部の面積を大きくする必要がなく、基板表面での垂直転送部の面積を縮小することができる。具体的には、垂直転送部は、好ましくは、基板表面からの深さが１０００〜２５００ｎｍである。２５００ｎｍ以上であれば埋め込みキャリア蓄積層との距離が近くなり、垂直転送部と埋め込みキャリア蓄積層間の耐圧が低下するからであり、１０００ｎｍ以下であれば垂直転送部の容量が不足するからである。
垂直転送部は、基板の導電型（垂直転送部がウェル内に形成される場合は、ウェルの導電型）（第１導電型）と異なる導電型（第２導電型）の不純物を、例えば、イオン注入して形成することができる。イオン注入のエネルギーは、好ましくは、例えば注入イオン種が砒素ならば１００ｋｅＶ〜３ＭｅＶである。また、垂直転送部は、好ましくは、埋め込みキャリア蓄積層よりも１０〜５００ｎｍ浅い位置に形成する。５００ｎｍ以上であればチャネル距離が長くなり読み出し効率が低下するからであり、１０ｎｍ以下であれば埋め込みキャリア蓄積層と垂直転送部間耐圧が低下するからである。
１−６．光電変換部
光電変換部は、垂直転送部と電気的に分離されて形成される。光電変換部は、基板の導電型（基板がウェルを備える場合は、ウェルの導電型）と異なる導電型の不純物を、例えば、イオン注入して形成することができる。
光電変換部は、垂直転送部と電気的に分離されて形成される。光電変換部は、基板の導電型（基板がウェルを備える場合は、ウェルの導電型）と異なる導電型の不純物を、例えば、イオン注入して形成することができる。
光電変換部は、好ましくは、トレンチを挟んで垂直転送部に対向するように形成される。この場合、隣接する２つの固体撮像素子を電気的に分離する画素分離領域を形成した場合であっても、垂直転送部を隣接する２つの光電変換部の中間に配置することができ、後工程で通常形成される遮光膜で垂直転送部を効果的に覆うことができるからである。
また、光電変換部は、好ましくは、光電変換部の導電型とは異なる導電型のバリア層を挟んでトレンチに対向するように形成される。この場合、バリア層がゲート電極からの電界を遮蔽するため、この電界の効果が光電変換部に及ばず、この電界が光電変換部に悪影響を及ぼすのを防ぐことができるからである。基板又はウェルをそのままバリア層と用いてもよく、また、新たにイオン注入を行うことにより、バリア層を形成してもよい。
また、光電変換部は、その受光面側に表面層を備えることが好ましい。表面層は、光電変換部の導電型とは異なる導電型である。表面層を備えることにより、結晶欠陥密度の高い表面付近での光吸収が減少し、その結果、キャリア再結合が減少し、固体撮像素子の感度を向上させることができるからである。また、表面層を備えることにより、電子シャッター機能使用時に不要となったキャリアを基板へはきだす際、光電変換部表面電位を固定するという効果もある。表面層は、光電変換部の導電型とは異なる導電型の不純物を、例えば、イオン注入して形成することができる。
１−７．埋め込みキャリア蓄積層
埋め込みキャリア蓄積層は、光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる。埋め込みキャリア蓄積層は、基板の導電型（埋め込みキャリア蓄積層がウェル内に形成される場合は、ウェルの導電型）と異なる導電型の不純物を、例えば、イオン注入して形成することができる。イオン注入のエネルギーは、好ましくは、注入イオン種が砒素の場合は５００ｋ〜４ＭｅＶである。４ＭｅＶ以上であればトレンチを深くする必要がありその埋め込み性が悪化するからであり、５００ｋｅＶ以下であればトレンチ深さが浅くなって垂直転送部の容量が不足するからである。埋め込みキャリア蓄積層は、好ましくは、その不純物濃度のピーク深さが、１０００ｎｍ〜４０００ｎｍとなるように形成する。４０００ｎｍ以上であれば、トレンチ深さが深くなり埋め込み性が悪化するからであり、１０００ｎｍ以下であれば、トレンチ深さが浅くなって垂直転送部の容量が不足するからである。また、このピーク深さと、トレンチの底部との距離は、好ましくは、１０〜５００ｎｍである。５００ｎｍ以上であれば、読み出し時の電圧が設定より高くなるからであり、１０ｎｍ以下であれば、キャリア蓄積層がゲート電圧の影響を受けポテンシャル溜まりができてしまうからである。また、埋め込みキャリア蓄積層は、好ましくは、その厚さが１００〜５００ｎｍである。５００ｎｍ以上であれば、シングル注入による形成が困難になるからであり、１００ｎｍ以下であれば、フォトダイオード容量が設定よりも小さくなるからである。埋め込みキャリア蓄積層は、光電変換部と同じ導電型であり、基板又はウェルとフォトダイオードを構成する。従って、埋め込みキャリア蓄積層を形成することにより、固体撮像素子全体のフォトダイオード容量が大きくなり、飽和特性が改善する。また、埋め込みキャリア蓄積層を形成した後に、埋め込みキャリア蓄積層を貫通し、かつ、隣接する２つの固体撮像素子を電気的に分離する画素分離領域を形成してもよい。
埋め込みキャリア蓄積層は、光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる。埋め込みキャリア蓄積層は、基板の導電型（埋め込みキャリア蓄積層がウェル内に形成される場合は、ウェルの導電型）と異なる導電型の不純物を、例えば、イオン注入して形成することができる。イオン注入のエネルギーは、好ましくは、注入イオン種が砒素の場合は５００ｋ〜４ＭｅＶである。４ＭｅＶ以上であればトレンチを深くする必要がありその埋め込み性が悪化するからであり、５００ｋｅＶ以下であればトレンチ深さが浅くなって垂直転送部の容量が不足するからである。埋め込みキャリア蓄積層は、好ましくは、その不純物濃度のピーク深さが、１０００ｎｍ〜４０００ｎｍとなるように形成する。４０００ｎｍ以上であれば、トレンチ深さが深くなり埋め込み性が悪化するからであり、１０００ｎｍ以下であれば、トレンチ深さが浅くなって垂直転送部の容量が不足するからである。また、このピーク深さと、トレンチの底部との距離は、好ましくは、１０〜５００ｎｍである。５００ｎｍ以上であれば、読み出し時の電圧が設定より高くなるからであり、１０ｎｍ以下であれば、キャリア蓄積層がゲート電圧の影響を受けポテンシャル溜まりができてしまうからである。また、埋め込みキャリア蓄積層は、好ましくは、その厚さが１００〜５００ｎｍである。５００ｎｍ以上であれば、シングル注入による形成が困難になるからであり、１００ｎｍ以下であれば、フォトダイオード容量が設定よりも小さくなるからである。埋め込みキャリア蓄積層は、光電変換部と同じ導電型であり、基板又はウェルとフォトダイオードを構成する。従って、埋め込みキャリア蓄積層を形成することにより、固体撮像素子全体のフォトダイオード容量が大きくなり、飽和特性が改善する。また、埋め込みキャリア蓄積層を形成した後に、埋め込みキャリア蓄積層を貫通し、かつ、隣接する２つの固体撮像素子を電気的に分離する画素分離領域を形成してもよい。
１−８．チャネル領域
チャネル領域は、垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接して形成される。チャネル領域は、垂直転送部及び埋め込みキャリア蓄積層と異なる導電型である。基板又はウェルをそのままチャネル領域と用いてもよく、また、新たにイオン注入を行うことにより、チャネル領域を形成してもよい。チャネル領域は、好ましくは、傾斜角度５〜２０度の傾斜回転注入により、形成される。２０度以上であればトレンチ底部のチャネル領域形成ができないからであり、５度以下であればトレンチの側壁のチャネル領域形成ができないからである。これにより、トレンチの底部及び側壁にチャネル領域が形成される。また、イオン注入のドーズ量を調節することにより、垂直転送部と埋め込みキャリア蓄積層とを電気的に接続するときのしきい値電圧を調節することができる。 チャネル領域は、通常、ゲート電極に電圧が印加されていないときは、垂直転送部と埋め込みキャリア蓄積層を絶縁し、ゲート電極に電圧が印加されたときに、両者を電気的に接続する。
チャネル領域は、垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接して形成される。チャネル領域は、垂直転送部及び埋め込みキャリア蓄積層と異なる導電型である。基板又はウェルをそのままチャネル領域と用いてもよく、また、新たにイオン注入を行うことにより、チャネル領域を形成してもよい。チャネル領域は、好ましくは、傾斜角度５〜２０度の傾斜回転注入により、形成される。２０度以上であればトレンチ底部のチャネル領域形成ができないからであり、５度以下であればトレンチの側壁のチャネル領域形成ができないからである。これにより、トレンチの底部及び側壁にチャネル領域が形成される。また、イオン注入のドーズ量を調節することにより、垂直転送部と埋め込みキャリア蓄積層とを電気的に接続するときのしきい値電圧を調節することができる。 チャネル領域は、通常、ゲート電極に電圧が印加されていないときは、垂直転送部と埋め込みキャリア蓄積層を絶縁し、ゲート電極に電圧が印加されたときに、両者を電気的に接続する。
１−９．その他
本発明の固体撮像素子は、基板上に、第２絶縁膜を介して、垂直転送部を覆う遮光膜をさらに備えてもよい。この場合、垂直転送部での光電変換を防ぎ、ノイズを減少させることができるからである。第２絶縁膜は、例えば、酸化シリコン膜若しくは窒化シリコン膜、又はこれらの組合せなどからなる。第２絶縁膜は、好ましくは、その厚さが５０〜２００ｎｍである。遮光膜は、好ましくは、タングステンまたは窒化チタンからなる。遮光膜は、好ましくは、その厚さが１０〜１００ｎｍである。第２絶縁膜及び遮光膜は、ＣＶＤ法などで形成することができる。
本発明の固体撮像素子は、基板上に、第２絶縁膜を介して、垂直転送部を覆う遮光膜をさらに備えてもよい。この場合、垂直転送部での光電変換を防ぎ、ノイズを減少させることができるからである。第２絶縁膜は、例えば、酸化シリコン膜若しくは窒化シリコン膜、又はこれらの組合せなどからなる。第２絶縁膜は、好ましくは、その厚さが５０〜２００ｎｍである。遮光膜は、好ましくは、タングステンまたは窒化チタンからなる。遮光膜は、好ましくは、その厚さが１０〜１００ｎｍである。第２絶縁膜及び遮光膜は、ＣＶＤ法などで形成することができる。
例えば遮光膜を形成したあとに、隣接する２つの固体撮像素子のゲート電極を接続する導線を形成してもよい。導線は、例えば、各転送電極に到達するコンタクトホールを形成し、タングステンなどの導電体でコンタクトホールを充填し、それぞれ隣接するコンタクトホールを互いに電気的に接続する導線を形成することによって行う。コンタクトホール又は導線を形成する部分については、予め遮光膜を除去しておく。
２．固体撮像素子の製造方法
本発明の固体撮像素子の製造方法は、（１）基板内部の所定の深さの位置に埋め込みキャリア蓄積層を形成し、（２）基板の受光面側であって、埋め込みキャリア蓄積層よりも浅い位置に垂直転送部を形成し、（３）垂直転送部に隣接し、底部の深さが埋め込みキャリア蓄積層よりも浅くなるようにトレンチを形成し、（４）垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接するチャネル領域を形成し、（５）第１絶縁膜を介してトレンチを埋めるゲート電極を形成し、（６）垂直転送部と電気的に分離され、かつ、埋め込みキャリア蓄積層に電気的に接続されるように光電変換部を形成する工程を備える。
本発明の固体撮像素子の製造方法は、（１）基板内部の所定の深さの位置に埋め込みキャリア蓄積層を形成し、（２）基板の受光面側であって、埋め込みキャリア蓄積層よりも浅い位置に垂直転送部を形成し、（３）垂直転送部に隣接し、底部の深さが埋め込みキャリア蓄積層よりも浅くなるようにトレンチを形成し、（４）垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接するチャネル領域を形成し、（５）第１絶縁膜を介してトレンチを埋めるゲート電極を形成し、（６）垂直転送部と電気的に分離され、かつ、埋め込みキャリア蓄積層に電気的に接続されるように光電変換部を形成する工程を備える。
工程（１）の前に、基板にウェルを形成する工程をさらに備え、工程（１）は、基板のウェル内の所定の深さの位置に埋め込みキャリア蓄積層を形成する工程であってもよい。 埋め込みキャリア蓄積層を貫通し、かつ、隣接する２つの固体撮像素子を電気的に分離する画素分離領域を形成する工程をさらに備えてもよい。また、光電変換部の受光面側に表面層を形成する工程をさらに備えることが好ましい。基板上に、第２絶縁膜を介して、垂直転送部を覆う遮光膜を形成する工程さらに備えることが好ましい。その他、固体撮像素子について説明は、その趣旨に反しない限り、その製造方法についても当てはまる。以上の工程の順序は、本発明の趣旨に反しない限り、互いに任意に入れ替えることができ、入れ替えたものも本発明の範囲に含まれる。例えば、トレンチを形成する前に光電変換部を形成してもよい。
１．固体撮像素子
図１はこの発明の実施例１の固体撮像素子の構造を示す断面図であり、図２はその製造工程を示す断面図である。ただし図１、２ではポリシリコン電極形成以降に形成する層間絶縁膜、カラーフィルタおよびマイクロレンズは示されていない。
図１はこの発明の実施例１の固体撮像素子の構造を示す断面図であり、図２はその製造工程を示す断面図である。ただし図１、２ではポリシリコン電極形成以降に形成する層間絶縁膜、カラーフィルタおよびマイクロレンズは示されていない。
図１に示すように、本実施例の固体撮像素子は、受光面側にトレンチ７を有するｎ型基板１と、基板１に形成されたｐ型ウェル２を備える。また、本実施例の固体撮像素子は、第１絶縁膜１０を介してトレンチ７を埋めるように形成されたゲート電極１２と、トレンチ７の側面に隣接して形成されたｎ-型垂直転送部４と、垂直転送部４と電気的に分離されて形成されたｎ-型光電変換部１３と、光電変換部１３に電気的に接続されて光電変換部１３の下方に形成され、かつ、トレンチ７及び垂直転送部４の下方に延びるｎ-型埋め込みキャリア蓄積層３と、垂直転送部４と埋め込みキャリア蓄積層３の間であって、トレンチ７に隣接して形成されたｐ-型チャネル領域９とを備える。
また、トレンチ７、垂直転送部４、光電変換部１３、埋め込みキャリア蓄積層３及びチャネル領域９は、ウェル２内に形成されている。また、ゲート電極１２は、その上面が基板１表面と実質的に同一平面である。また、光電変換部１３は、トレンチ７を挟んで垂直転送部４に対向するように形成されている。光電変換部１３は、ｐ型のバリア層２ａを挟んでトレンチ７に対向するように形成されている。また、光電変換部１３は、その受光面側にｐ+型表面層１４を備えている。また、基板１上に、第２絶縁膜１５を介して、垂直転送部４を覆う遮光膜１６が形成されている。また、垂直転送部４に隣接して埋め込みキャリア蓄積層３を貫通する画素分離領域５がウェル２内に形成されている。
２．固体撮像素子の製造方法
本実施例の固体撮像素子の製造方法を図２を用いて説明する。
本実施例の固体撮像素子の製造方法を図２を用いて説明する。
まず、ｎ型シリコン基板１に例えばボロンを注入することによりｐ型ウェル２を形成する。次に、例えば砒素を１．５ＭｅＶ程度のエネルギーで注入することにより、基板１のウェル２内の深さ２５００ｎｍの位置に埋め込みキャリア蓄積層３を形成し、図２（ａ）に示す構造を得る。
次に、リンまたは砒素を注入することによりウェル２内に、基板１の受光面側であって、埋め込みキャリア蓄積層３よりも浅い位置に垂直転送部４を形成する。次に、ボロンを注入することにより埋め込みキャリア蓄積層３を貫通する画素分離領域５を形成し、図２（ｂ）に示す構造を得る。垂直転送部４は、基板１の表面からの深さが概ね２０００ｎｍとなるように形成する。
次に、フォトレジストからなるマスク６を形成し、このマスク６を利用して垂直転送部４に隣接し、かつ、底部の深さが埋め込みキャリア蓄積層３よりも浅くなるようにトレンチ７をドライエッチングにより形成し、図２（ｃ）に示す構造を得る。トレンチ７は、その幅が３００ｎｍであり、その深さが２３００ｎｍである。
次に、トレンチ７内にボロンを例えば傾斜角度７度の傾斜回転注入することにより、垂直転送部４と埋め込みキャリア蓄積層３の間であって、トレンチ７に隣接するチャネル領域９を形成し、図２（ｄ）に示す構造を得る。イオン注入のエネルギーは、例えば注入イオン種がボロンならば３０ｋｅＶである。
次に、基板を１０００℃で２０分間熱処理することにより、酸化シリコンからなる第１酸化膜１０を形成する。次に、第１酸化膜１０を介して、トレンチ７を埋め、かつ、基板を覆うようにポリシリコンからなるゲート電極用導電層１１を形成し、図３（ｅ）に示す構造を得る。ゲート電極用導電層１１は、減圧ＣＶＤ法を用いて形成する。第１酸化膜１０の厚さは、４０ｎｍである。ゲート電極用導電層１１は、基板１表面での厚さが３００ｎｍとなるように形成する。
次に、ＣＭＰ法を用いてゲート電極用導電層１１を平坦化することにより、ゲート電極用導電層１１であって基板１を覆う部分を除去してゲート電極１２を形成し、図３（ｆ）に示す構造を得る。
次に、例えば砒素を注入することにより、垂直転送部４と電気的に分離され、かつ、埋め込みキャリア蓄積層３に電気的に接続されるように光電変換部１３を形成する。次に、ボロンを注入することにより、光電変換部１３の受光面側に表面層１４を形成し、図３（ｇ）に示す構造を得る。光電変換部１３は、トレンチ７に対して１００ｎｍの間隔を空けて形成される。この間隔がバリア層２ａとなり、ゲート電極１２から光電変換部１３への電界が遮蔽される。
基板１上に、酸化シリコンからなる第２絶縁膜１５を介して、垂直転送部４を覆うタングステンからなる遮光膜１６を形成し、図３（ｈ）に示す構造を得る。
なお、上記した本発明の実施形態において、トレンチ型のゲート電極１２を形成した後に図３（ｇ）に示す光電変換部１３を形成しているが、この順は入れ替えてもよい。つまり図３（ｇ）に示す工程を行った後に図２（ｃ）、（ｄ）、図３（ｅ）及び（ｆ）に示す工程を行ってもよい。
１、５１ 基板
２、５２ ウェル
３ 埋め込みキャリア蓄積層
４、５４ 垂直転送部
５、５５ 画素分離領域
６ マスク
７ トレンチ
９ チャネル領域
１０ 第１絶縁膜
１１ ゲート電極用導電層
１２、６２ ゲート電極
１３、６３ 光電変換部
１４、６４ 表面層
１５ 第２絶縁膜
１６、６６ 遮光膜
６０ ゲート絶縁膜
６５ シリコン酸化膜
２、５２ ウェル
３ 埋め込みキャリア蓄積層
４、５４ 垂直転送部
５、５５ 画素分離領域
６ マスク
７ トレンチ
９ チャネル領域
１０ 第１絶縁膜
１１ ゲート電極用導電層
１２、６２ ゲート電極
１３、６３ 光電変換部
１４、６４ 表面層
１５ 第２絶縁膜
１６、６６ 遮光膜
６０ ゲート絶縁膜
６５ シリコン酸化膜
Claims (15)
- 受光面側にトレンチを有する基板と、
第１絶縁膜を介してトレンチを埋めるように形成されたゲート電極と、
トレンチの側面に隣接して形成された垂直転送部と、
垂直転送部と電気的に分離されて形成された光電変換部と、
光電変換部に電気的に接続されて光電変換部の下方に形成され、かつ、トレンチ及び垂直転送部の下方に延びる埋め込みキャリア蓄積層と、
垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接して形成されたチャネル領域と、
を備える固体撮像素子。 - 基板は、ウェルをさらに備え、
トレンチ、垂直転送部、光電変換部、埋め込みキャリア蓄積層及びチャネル領域は、ウェル内に形成される請求項１に記載の素子。 - ゲート電極は、その上面が基板表面と実質的に同一平面である請求項１に記載の素子。
- 光電変換部は、トレンチを挟んで垂直転送部に対向するように形成される請求項１に記載の素子。
- 光電変換部は、光電変換部の導電型とは異なる導電型のバリア層を挟んでトレンチに対向するように形成される請求項４に記載の素子。
- 光電変換部は、その受光面側に表面層を備える請求項１に記載の素子。
- 基板上に、第２絶縁膜を介して、垂直転送部を覆う遮光膜をさらに備える請求項１に記載の素子。
- （１）基板内部の所定の深さの位置に埋め込みキャリア蓄積層を形成し、（２）基板の受光面側であって、埋め込みキャリア蓄積層よりも浅い位置に垂直転送部を形成し、（３）垂直転送部に隣接し、底部の深さが埋め込みキャリア蓄積層よりも浅くなるようにトレンチを形成し、（４）垂直転送部と埋め込みキャリア蓄積層の間であって、トレンチに隣接するチャネル領域を形成し、（５）第１絶縁膜を介してトレンチを埋めるゲート電極を形成し、（６）垂直転送部と電気的に分離され、かつ、埋め込みキャリア蓄積層に電気的に接続されるように光電変換部を形成する工程を備える固体撮像素子の製造方法。
- 工程（１）の前に、基板にウェルを形成する工程をさらに備え、
工程（１）は、基板のウェル内の所定の深さの位置に埋め込みキャリア蓄積層を形成する工程である請求項８に記載の方法。 - ゲート電極は、（ａ）第１絶縁膜を介してトレンチを埋め、かつ、基板を覆うようにゲート電極用導電層を形成し、（ｂ）ゲート電極用導電層を平坦化することにより、ゲート電極用導電層であって基板を覆う部分を除去して形成される請求項８に記載の方法。
- 光電変換部は、トレンチを挟んで垂直転送部に対向するように形成される請求項８に記載の方法。
- 光電変換部は、光電変換部の導電型とは異なる導電型のバリア層を挟んでトレンチに対向するように形成される請求項８に記載の方法。
- 光電変換部の受光面側に表面層を形成する工程をさらに備える請求項８に記載の方法。
- チャネル領域は、傾斜角度５度以上の傾斜回転注入により、形成される請求項８又は１３に記載の方法。
- 基板上に、第２絶縁膜を介して、垂直転送部を覆う遮光膜を形成する工程さらに備える請求項８に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004110207A JP4537750B2 (ja) | 2004-04-02 | 2004-04-02 | 固体撮像素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004110207A JP4537750B2 (ja) | 2004-04-02 | 2004-04-02 | 固体撮像素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005294701A true JP2005294701A (ja) | 2005-10-20 |
| JP4537750B2 JP4537750B2 (ja) | 2010-09-08 |
Family
ID=35327267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004110207A Expired - Fee Related JP4537750B2 (ja) | 2004-04-02 | 2004-04-02 | 固体撮像素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4537750B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294531A (ja) * | 2006-04-21 | 2007-11-08 | Nikon Corp | 固体撮像装置 |
| JP2009236914A (ja) * | 2008-03-26 | 2009-10-15 | Samsung Electronics Co Ltd | 距離測定センサ及びそれを備えた立体カラーイメージセンサ |
| JP2010040557A (ja) * | 2008-07-31 | 2010-02-18 | Toshiba Corp | 固体撮像装置とその製造方法 |
| US9337224B2 (en) | 2013-01-17 | 2016-05-10 | Samsung Electronics Co., Ltd. | CMOS image sensor and method of manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105382A (ja) * | 1983-11-11 | 1985-06-10 | Matsushita Electronics Corp | 固体撮像素子 |
| JPS61260672A (ja) * | 1985-05-15 | 1986-11-18 | Nec Corp | 固体撮像装置 |
| JPH08255888A (ja) * | 1995-03-16 | 1996-10-01 | Matsushita Electron Corp | 固体撮像装置およびその製造方法 |
| WO2001093339A1 (fr) * | 2000-05-31 | 2001-12-06 | Matsushita Electric Industrial Co. Ltd. | Transistor misfet |
-
2004
- 2004-04-02 JP JP2004110207A patent/JP4537750B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105382A (ja) * | 1983-11-11 | 1985-06-10 | Matsushita Electronics Corp | 固体撮像素子 |
| JPS61260672A (ja) * | 1985-05-15 | 1986-11-18 | Nec Corp | 固体撮像装置 |
| JPH08255888A (ja) * | 1995-03-16 | 1996-10-01 | Matsushita Electron Corp | 固体撮像装置およびその製造方法 |
| WO2001093339A1 (fr) * | 2000-05-31 | 2001-12-06 | Matsushita Electric Industrial Co. Ltd. | Transistor misfet |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294531A (ja) * | 2006-04-21 | 2007-11-08 | Nikon Corp | 固体撮像装置 |
| JP2009236914A (ja) * | 2008-03-26 | 2009-10-15 | Samsung Electronics Co Ltd | 距離測定センサ及びそれを備えた立体カラーイメージセンサ |
| JP2010040557A (ja) * | 2008-07-31 | 2010-02-18 | Toshiba Corp | 固体撮像装置とその製造方法 |
| US8310003B2 (en) | 2008-07-31 | 2012-11-13 | Kabushiki Kaisha Toshiba | Solid-state imaging device with vertical gate electrode and method of manufacturing the same |
| US9337224B2 (en) | 2013-01-17 | 2016-05-10 | Samsung Electronics Co., Ltd. | CMOS image sensor and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4537750B2 (ja) | 2010-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5150050B2 (ja) | Ｃｍｏｓイメージセンサ及びその製造方法 | |
| JP6231741B2 (ja) | 固体撮像装置およびその製造方法 | |
| US8709852B2 (en) | Image sensor with improved color crosstalk | |
| JP5100988B2 (ja) | イメージセンサー及びその製造方法 | |
| JP2017224741A (ja) | 半導体装置およびその製造方法 | |
| JP5818452B2 (ja) | 固体撮像装置 | |
| KR100696995B1 (ko) | 고체 촬상 장치 | |
| JP2009277722A (ja) | 固体撮像装置及びその製造方法 | |
| US20060199295A1 (en) | Image sensor and methods of forming the same | |
| CN104716150A (zh) | 半导体装置制造方法以及半导体装置 | |
| US7696547B2 (en) | Semiconductor device with burried semiconductor regions | |
| US10056420B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP6877872B2 (ja) | 光電変換装置およびその製造方法 | |
| JP4537750B2 (ja) | 固体撮像素子およびその製造方法 | |
| US20100164046A1 (en) | Image sensor and method for manufacturing the same | |
| JP4359739B2 (ja) | 光電変換素子および固体撮像素子 | |
| KR100893054B1 (ko) | 크로스토크를 방지할 수 있는 이미지센서 및 그 제조 방법 | |
| US20090065885A1 (en) | Image Sensor and Method for Manufacturing the Same | |
| TW201005933A (en) | Image sensor and method for manufacturing the same | |
| JP2011204746A (ja) | 固体撮像素子 | |
| JP6706931B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2007201088A (ja) | 固体撮像素子 | |
| JP6012831B2 (ja) | 固体撮像装置 | |
| KR101470689B1 (ko) | 고체 촬상 센서, 고체 촬상 센서의 제조 방법 및 카메라 | |
| JP2007201087A (ja) | 固体撮像素子の製造方法及び固体撮像素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060912 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090831 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091029 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100527 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100615 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100618 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |