KR20160017609A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20160017609A
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gate electrode
insulating film
semiconductor substrate
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KR1020150103226A
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타케시 카미노
요타로 고토
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 반도체 장치의 성능을 향상시킨다.
[해결 수단] 반도체 장치는 전하 축적층(n형 반도체 영역(NW)) 및 표면층(p형 반도체 영역(PR))을 갖는 포토 다이오드(PD)와 게이트 전극(Gt) 및 플로팅 디퓨젼(FD)을 갖는 전송 트랜지스터(TX)를 가진다. 제1도전형의 전하 축적층(n형 반도체 영역 (NW)) 위에 형성된 제2도전형의 표면층(p형 반도체 영역(PR))은 저 불순물 농도의 제1서브 영역(PR1)과 고 불순물 농도의 제2서브 영역(PR2)으로 이루어지고, 제1서브 영역(PR1)은 제2서브 영역(PR2)보다도 플로팅 디퓨젼(FD)에 가까운 측에 배치되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치와 그 제조 방법에 관한, 예를 들면 고체 촬상 소자를 포함하는 반도체 장치의 제조 방법에 바람직하게 이용할 수 있다.
[0002]
고체 촬상 소자로서, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 고체 촬상 소자(CMOS이미지 센서)의 개발이 진행되고 있다. 이 CMOS이미지 센서는 포토 다이오드와 전송용 트랜지스터를 갖는 복수의 화소를 포함하여 구성된다.
[0003]
일본 특개 2010-161236호 공보(특허 문헌 1)에는 광전 변환부의 부식 손상(etching damage)을 저감하고, 광전 변환부의 보호 영역의 오프셋 제어 정밀도를 향상시키는 광전 변환 장치의 제조 방법에 관한 발명이 개시되어 있다.
[0004]
일본 특표 2009-506542호 공보(특허 문헌 2)에는 일반적 질화 게이트 산화막 두께의 약 2배의 두께를 가진 질화 게이트 산화막이 CMOS이미져의 광 감지 영역 위에 설치되고, 포토 센서 표면의 광자(光子) 반사를 감소하여, 그 결과 암(暗)전류를 감소시키는 발명이 개시되어 있다.
일본 특개 2010-161236호 공보 일본 특표 2009-506542호
[0006]
포토 다이오드를 가진 반도체 장치에 있어서도, 그 성능을 향상시키는 것, 예를 들면, 암전류(dark current)나 암시(暗時, dark time) 백결함(白欠陷, white defects)의 감소 등이 요청된다.
[0007]
그 외 다른 과제나 신규한 특징은 본 명세서의 기재 및 첨부 도면으로부터 명확하게 나타날 것이다.
[0008]
일 실시 형태의 반도체 장치는 전하 축적층 및 표면층을 갖는 포토 다이오드와, 게이트 전극 및 플로팅 디퓨젼을 갖는 전송 트랜지스터를 가지고, 제1도전형의 전하 축적층 위에 형성된 제2도전형의 표면층은 저 불순물 농도의 제1서브 영역과 고 불순물 농도의 제2서브 영역으로 이루어지며, 제1서브 영역은 제2서브 영역보다도 플로팅 디퓨젼에 가까운 측에 배치되어 있다.
[0009]
일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
[0010]
[도 1]
실시 형태 1의 반도체 장치의 구성예를 나타내는 회로 블록도이다.
[도 2]
실시 형태 1의 반도체 장치의 화소의 구성예를 나타내는 회로도이다.
[도 3]
실시 형태 1의 반도체 장치의 화소의 일부인 포토 다이오드(PD)와 전송 트랜지스터(TX)를 나타내는 평면도이다.
[도 4]
실시 형태 1의 반도체 장치의 주변 회로 영역에 형성되는 트랜지스터를 나타내는 평면도이다.
[도 5]
도 3의 A-A선 단면도이다.
[도 6]
도 4의 B-B선 단면도이다.
[도 7]
실시 형태 1의 반도체 장치의 제조 공정을 나타내는 공정 순서도이다.
[도 8]
실시 형태 1의 반도체 장치의 제조 공정을 나타내는 공정 순서도이다.
[도 9]
실시 형태 1의 반도체 장치의 제조 공정 중의 단면도이다.
[도 10]
도 9와 같은 반도체 장치의 제조 공정 중의 단면도이다.
[도 11]
도 9에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 12]
도 11과 같은 반도체 장치의 제조 공정 중의 단면도이다.
[도 13]
도 11에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 14]
도 13과 같은 반도체 장치의 제조 공정 중의 단면도이다.
[도 15]
도 13에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 16]
도 15와 같은 반도체 장치의 제조 공정 중의 단면도이다.
[도 17]
도 15에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 18]
도 17과 같은 반도체 장치의 제조 공정 중의 단면도이다.
[도 19]
도 17에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 20]
도 19와 같은 반도체 장치의 제조 공정 중의 단면도이다.
[도 21]
도 19에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 22]
도 21과 같은 반도체 장치의 제조 공정 중의 단면도이다.
[도 23]
도 21에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 24]
도 23과 같은 반도체 장치의 제조 공정 중의 단면도이다.
[도 25]
실시 형태 2의 반도체 장치의 화소의 일부인 포토 다이오드(PD)와 전송 트랜지스터(TX)를 나타내는 평면도이다.
[도 26]
도 25의 A-A선 단면도이다.
[도 27]
실시 형태 2의 반도체 장치의 제조 공정 중의 단면도이다.
[도 28]
실시 형태 3의 반도체 장치의 화소의 일부인 포토 다이오드(PD)와 전송 트랜지스터(TX)를 나타내는 평면도이다.
[도 29]
도 28의 A-A선 단면도이다.
[도 30]
실시 형태 3의 반도체 장치의 제조 공정 중의 단면도이다.
[도 31]
실시 형태 4의 반도체 장치의 화소의 일부인 포토 다이오드(PD)와 전송 트랜지스터(TX)를 나타내는 평면도이다.
[도 32]
도 31의 C-C선 단면도이다.
[도 33]
실시 형태 5의 반도체 장치의 제조 공정 중의 단면도이다.
[도 34]
도 33에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 35]
도 34에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 36]
도 35에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 37]
도 36에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[도 38]
도 37에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
[0011]
아래의 실시 형태에서는 편의상 그럴 필요가 있을 때는 복수의 섹션 또는 실시 형태로 나누어서 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 일방은 타방의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 아래의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수에 한정되는 것이 아니라, 특정의 수 이상도, 이하도 된다. 또한, 아래의 실시 형태에서 그 구성 요소(요소 단계 등도 포함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수의 것이 아님은 물론이다. 마찬가지로, 아래의 실시의 형태에 있어서 구성 요소 등의 형상, 위치 관계 등을 언급할 때는 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.
[0012]
아래, 실시의 형태를 도면에 근거하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에서 동일한 기능을 가진 부재에는 동일 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 아래의 실시의 형태에서는 특별히 필요한 때 이외에는 동일 또는 비슷한 부분을 설명을 원칙적으로 되풀이하지 않는다.
[0013]
또한, 실시 형태로 이용하는 도면에 있어서는, 단면도라고 해도 도면을 알기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한 평면도라고 해도 도면을 알기 쉽게 하기 위해서 해칭을 부가하는 경우도 있다.
[0014]
(실시 형태 1) 이하, 도면을 참조하면서 본 실시 형태 1의 반도체 장치의 구조 및 제조 공정에 대하여 상세히 설명한다. 본 실시 형태 1에서는 반도체 장치가 반도체 기판의 표면 측부터 광을 입사하는 표면 조사형 CMOS이미지 센서인 예에 대해서 설명한다.
[0015]
<반도체 장치의 구성> 도 1은 본 실시 형태 1의 반도체 장치의 구성예를 나타내는 회로 블록도이다. 도 2는 화소의 구성예를 나타내는 회로도이다. 또한, 도 1에서는 어레이상(행렬상)으로 배치된 4행 4열(4×4)의 16개의 화소를 나타내지만, 화소의 배열 수는 이에 한정되지 않고, 여러 가지로 변경 가능하다, 예를 들면, 실제로 카메라 등의 전자 기기에 사용되는 화소 수는 수백만의 것이 있다.
[0016]
도 1에 나타내는 화소 영역(1A)에는 복수의 화소(PU)가 어레이상으로 배치되고, 그 주위에는 파선으로 둘러싼 주변 회로 영역(2A)이 있고, 주변 회로 영역(2A)에는 수직 주사 회로(VSC)나 수평 주사 회로(HSC) 등의 구동 회로, 열(列)회로(CLC), 스위치(SWT) 및 출력 앰프(AP)가 포함된다. 각 화소(셀, 화소 유닛)(PU)는 선택 선 (SL) 및 출력 선(OL)의 교점에 배치되고 있다. 선택 선(SL)은 수직 주사 회로(VSC)와 접속되고, 출력 선(OL)은 각각 열회로(CLC)와 접속되고 있다. 열회로(CLC)는 스위치(SWT)를 통해서 출력 앰프(AP)와 접속되고 있다. 각 스위치(SWT)는 수평 주사 회로(HSC)와 접속되고 수평 주사 회로(HSC)에 의해 제어된다.
[0017]
예를 들어, 수직 주사 회로(VSC) 및 수평 주사 회로(HSC)에 의해 선택된 화소(PU)로부터 읽혀진 전기 신호는 출력 선(OL) 및 출력 앰프(AP)를 통해서 출력된다.
[0018]
화소(PU)의 구성은 예를 들어, 도 2에 나타내듯이, 포토 다이오드(PD)와 4개의 트랜지스터(RST, TX, SEL, AMI)로 구성된다. 이들 트랜지스터(RST, TX, SEL, AMI)는 각각 n채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)에 의해 형성된다. 이 중에서 트랜지스터(RST)는 리셋 트랜지스터(리셋용 트랜지스터)이며, 트랜지스터(TX)는 전송 트랜지스터(전송용 트랜지스터)이며, 트랜지스터(SEL)는 선택 트랜지스터(선택용 트랜지스터)이며, 트랜지스터(AMI)는 증폭 트랜지스터(증폭용 트랜지스터)이다. 또한, 전송 트랜지스터(TX)는 포토 다이오드(PD)에 의해 생성된 전하를 노드(N1)에 전송하는 전송용 트랜지스터이다. 또한, 이들 트랜지스터 외의 다른 트랜지스터와 용량 소자 등의 소자가 들어가는 것도 있다. 또한, 이들의 트랜지스터의 접속 형태에는 여러 가지 변형·응용 형태가 있다.
[0019]
도 2에 나타내는 회로열에 있어서는, 접지 전위(GND)와 노드(N1) 사이에 포토 다이오드(PD)와 전송 트랜지스터(TX)가 직렬로 접속되고 있다. 노드(N1)와 전원 전위(전원 전위선)(VDD)와의 사이에는 리셋 트랜지스터(RST)가 접속되고 있다. 전원 전위(VDD)와 출력 선(OL) 사이에는 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMI)가 직렬로 접속되고 있다. 이 증폭 트랜지스터(AMI)의 게이트 전극은 노드(N1)에 접속되어 있다. 또한, 리셋 트랜지스터(RST)의 게이트 전극은 리셋 선(LRST)에 접속되어 있다. 또한, 선택 트랜지스터(SEL)의 게이트 전극은 선택 선(SL)과 접속되고, 전송 트랜지스터(TX)의 게이트 전극은 전송선(제2선택 선)(LTX)과 접속되고 있다.
[0020]
예를 들면, 전송 선(LTX) 및 리셋 선(LRST)을 상승시켜서(H레벨로 함), 전송 트랜지스터(TX) 및 리셋 트랜지스터(RST)를 온 상태로 한다. 이 결과 포토 다이오드(PD)의 전하가 제거되어 공핍화된다. 그 후, 전송 트랜지스터 TX를 오프 상태로 한다.
[0021]
그 후, 예를 들면, 카메라 등의 전자 기기의 기계식 셔터를 열면, 셔터가 열려 있는 동안, 포토 다이오드(PD)에서 입사광에 의해서 전하가 발생하고 축적된다. 즉, 포토 다이오드(PD)는 입사광을 수광하여, 전하를 생성한다.
[0022]
계속해서, 셔터를 닫은 후, 리셋 선(LRST)을 하강시켜서(L레벨로 함), 리셋 트랜지스터(RST)를 오프 상태로 한다. 또한, 선택 선(SL) 및 전송 선(LTX)을 상승시켜서(H레벨로 함), 선택 트랜지스터(SEL) 및 전송 트랜지스터(TX)를 온 상태로 한다. 이로써, 포토 다이오드(PD)에 의해 생성된 전하가 전송 트랜지스터(TX)의 노드(N1)측의 단부(후술하는 도 3의 플로팅 디퓨젼(FD)에 대응)로 전송된다. 이때에 플로팅 디퓨젼(FD)의 전위는 포토 다이오드(PD)로부터 전송된 전하에 따른 값으로 변화하고, 그 값이 증폭 트랜지스터(AMI)에 의해 증폭되어 출력 선(OL)에 나타난다. 이 출력 선(OL)의 전위가 전기 신호(수광 신호)가 되어, 열 회로(CLC) 및 스위치(SWT)를 통해서 출력 앰프(AP)에서 출력 신호로서 읽어내어 진다.
[0023]
도 3은 본 실시 형태 1의 반도체 장치의 화소에 포함되는 포토 다이오드(PD)와 전송 트랜지스터(TX)를 나타내는 평면도이다.
[0024]
도 3에 나타내는 바와 같이, 본 실시 형태 1의 반도체 장치의 화소(PU)에 포함되는 포토 다이오드(PD)와 전송 트랜지스터(TX)는 활성 영역(AcTP) 내에 형성되어 있다.
[0025]
평면으로 볼 때, 활성 영역(AcTP)을 가로지르는 것과 같이 게이트 전극(Gt)이 배치되며, 게이트 전극(Gt)의 양쪽 중 한쪽에는 포토 다이오드(PD)가 배치되고, 다른 한쪽에는 플로팅 디퓨젼(FD)이 배치되고 있다. 포토 다이오드(PD)는 PN접합 다이오드이며, 예를 들면, 복수의 n형 및 p형의 불순물 확산 영역(반도체 영역)에 의해 구성되는데, 도 3에서는 포토 다이오드(PD)의 p형 반도체 영역인 표면층을 구성하는 서브 영역(PR1, PR2)을 도시하고 있다. 또한, 플로팅 디퓨젼(FD)은 전하 축적부 또는 부유 확산층으로서의 기능을 가지고 있으며, 예를 들면, n형의 불순물 확산 영역(반도체 영역)으로 구성된다. 이 플로팅 디퓨젼(FD) 상에는 플러그(Pfd)가 배치되며, 게이트 전극(Gt) 상에 플러그(Ptg)가 배치되고 있다.
[0026]
플러그(Pfd, Ptg) 및 복수의 배선층(예를 들면 후술하는 도 5에 나타내는 배선 M1~M3)에 의해, 전송 트랜지스터(TX) 및 포토 다이오드(PD)를 다른 트랜지스터와 접속함으로써, 도 2에 나타내는 회로를 형성할 수 있다.
[0027]
도 4는 본 실시 형태 1의 반도체 장치의 주변 회로 영역(2A)에 형성되는 트랜지스터를 나타내는 평면도이다.
[0028]
주변 회로 영역(2A)에는 논리 회로를 구성하는 트랜지스터로, 복수의 n채널형 MISFET와 복수의 p채널형 MISFET이 형성되고 있지만, 도 4에는 논리 회로를 구성하는 트랜지스터 중 하나인 n채널형 MISFET을 주변 트랜지스터(LT)로 나타내고 있다.
[0029]
도 4에 나타내는 바와 같이, 주변 회로 영역(2A)에는 활성 영역(AcL)이 형성되고, 이 활성 영역(AcL)을 가로지르는 것과 같이 주변 트랜지스터(LT)의 게이트전극(Glt)이 배치되며, 게이트 전극(Glt)의 양측으로, 활성 영역(AcL)의 내부에는 후술하는 n+형 반도체 영역(SD)을 포함하는 주변 트랜지스터(LT)의 소스·드레인 영역이 형성되고 있다. 또한, 주변 트랜지스터(LT)의 소스·드레인 영역 상에는 플러그(Pt1, Pt2)가 배치되어 있다.
[0030]
도 4에서는, 1개의 주변 트랜지스터(LT)만을 보여주고 있지만, 실제로는, 주변 회로 영역(2A)에는 복수의 트랜지스터가 배치되고 있다. 이들 복수의 트랜지스터의 소스·드레인 영역 상의 플러그 또는 게이트 전극(Glt)상의 플러그를 복수의 배선층(후술하는 배선 M1~M3)에 의해 접속함으로써, 논리 회로를 구성할 수 있다. 또한, MISFET이외의 소자, 예를 들어 용량 소자나 다른 구성의 트랜지스터 등이 논리 회로에 들어가는 경우도 있다.
[0031]
또한 아래에서는, 주변 트랜지스터(LT)가 n채널형 MISFET인 예를 설명하지만, 주변 트랜지스터(LT)는 p채널형 MISFET이어도 된다.
[0032]
<화소 영역 및 주변 회로 영역의 소자 구조> 다음으로, 본 실시 형태 1의 반도체 장치의 단면도(도 5 및 도 6)를 참조하면서, 본 실시 형태 1의 반도체 장치의 구조를 설명한다. 도 5 및 도 6은 본 실시 형태 1의 반도체 장치의 단면도로, 도 5는 도 3의 A-A선에 따른 단면도에 거의 대응하고, 도 6은 도 4의 B-B선에서의 단면도에 거의 대응하고 있다.
[0033]
도 5에 나타내듯이, 반도체 기판(SB)의 화소 영역(1A)의 활성 영역(AcTP)에는 포토 다이오드(PD)와 전송 트랜지스터(TX)가 형성되고 있다. 포토 다이오드(PD)는 반도체 기판(SB)에 형성된 p형웰(PW1), n형 반도체 영역(n형웰)(NW) 및 p형 반도체 영역(PR)으로 구성된다. 또한 도 6에 나타내듯이, 반도체 기판(SB)의 주변 회로 영역(2A)의 활성 영역(AcL)에는 주변 트랜지스터(LT)가 형성되고 있다.
[0034]
반도체 기판(SB)은 예를 들어, 인(P) 또는 비소(As) 등의 n형 불순물(donors)가 도입된 n형 단결정 실리콘 등으로 이루어진 반도체 기판(반도체 웨이퍼)이다. 다른 형태로서, 반도체 기판(SB)을 소위 에피택셜 웨이퍼(epitaxial wafer)로 할 수도 있다. 반도체 기판(SB)을 에피택셜 웨이퍼로 하는 경우, 예를 들면, n형 불순물(예를 들면, 비소(As))이 도입된 n+형의 단결정 실리콘 기판의 주면 상에, n형 불순물(예를 들면, 인(P))이 도입된 n-형 단결정 실리콘으로 이루어지는 에피택셜층을 성장시킴으로써 반도체 기판(SB)을 형성할 수 있다.
[0035]
활성 영역(AcTP)의 외주(外周)에는, 절연체로 이루어진 소자 분리 영역(LCS)이 배치되어 있다. 이처럼 소자 분리 영역(LCS)으로 둘러싸인 반도체 기판(SB)의 노출 영역이 활성 영역(AcTP) 및 활성 영역(AcL) 등의 활성 영역이 된다.
[0036]
반도체 기판(SB)의 주면(主面)으로부터 소정의 깊이에 걸쳐서, p형웰(p형 반도체 영역)(PW1, PW2)이 형성되어 있다. p형웰(PW1)은 활성 영역(AcTP) 전체에 걸쳐서 형성되어 있다. 즉 p형웰(PW1)은, 포토 다이오드(PD)가 형성되어 있는 영역과, 전송 트랜지스터(TX)가 형성되어 있는 영역에 걸쳐서 형성되어 있다. 또한, p형웰(PW2)은 활성 영역(AcL) 전체에 걸쳐서 형성되고 있다. 즉, p형웰(PW2)은 주변 트랜지스터(LT)가 형성되는 영역에 형성되어 있다. p형웰(PW1) 및 p형웰(PW2)은 모두 붕소(B) 등의 p형 불순물이 도입된 p형 반도체 영역이다. p형웰(PW1)과 p형웰(PW2)은 서로 독립된 영역이며, 전기적으로도 독립되어 있다.
[0037]
도 5에 나타내듯이, 활성 영역(AcTP)의 반도체 기판(SB)에 있어서, p형웰(PW1)에 내포되도록, n형 반도체 영역(n형웰)(NW)이 형성되어 있다. n형 반도체 영역(NW)은 인(P) 또는 비소(As) 등의 n형 불순물이 도입된 n형 반도체 영역이다.
[0038]
n형 반도체 영역(NW)은 포토 다이오드(PD)를 형성하기 위한 n형 반도체 영역이지만, 전송 트랜지스터(TX)의 소스 영역이기도 하다. 즉, n형 반도체 영역(NW)은 주로 포토 다이오드(PD)가 형성되어 있는 영역에 형성되어 있지만, n형 반도체 영역(NW)의 일부는 전송 트랜지스터(TX)의 게이트 전극(Gt)과 평면적으로(평면으로 볼 때) 겹치는 것과 같은 위치에 형성되어 있다. n형 반도체 영역(NW)(의 저면)의 깊이는 p형웰(PW1)(의 저면)의 깊이보다 얕게 형성되어 있다.
[0039]
n형 반도체 영역(NW)의 표면 일부에는 p형 반도체 영역(PR)이 형성되어 있다. p형 반도체 영역(PR)은 붕소(B) 등의 p형 불순물이 고농도로 도입(doped)된 p형 반도체 영역으로, p형 반도체 영역(PR)의 불순물 농도(p형 불순물 농도)는 p형웰(PW1)의 불순물 농도(p형 불순물 농도)보다도 높다. 따라서, p형 반도체 영역(PR)의 도전율(전기 전도율)은 p형웰(PW1)의 도전율(전기 전도율)보다도 높다.
[0040]
p형 반도체 영역(PR)(의 저면)의 깊이는, n형 반도체 영역(NW)(의 저면)의 깊이보다 얕다. p형 반도체 영역(PR)은 주로 n형 반도체 영역(NW)의 표층 부분(표면 부분)에 형성된다. 따라서, 반도체 기판(SB)의 두께 방향으로 보면, 최상층의 p형 반도체 영역(PR) 밑에 n형 반도체 영역(NW)이 존재하고, n형 반도체 영역(NW) 아래에 p형웰(PW1)이 존재하는 상태가 된다.
[0041]
또한, n형 반도체 영역(NW)이 형성되지 않은 영역에 있어서, p형 반도체 영역(PR)의 일부는 p형웰(PW1)에 접하고 있다. 즉 p형 반도체 영역(PR)은, 직하에 n형 반도체 영역(NW)이 존재하고 그 n형 반도체 영역(NW)과 접하는 부분과, 직하에 p형웰(PW1)이 존재하여 그 p형웰(PW1)에 접하는 부분을 가지고 있다.
[0042]
p형웰(PW1)과 n형 반도체 영역(NW) 사이에는 PN접합이 형성된다. 또한 p형 반도체 영역(PR)과 n형 반도체 영역(NW) 사이에는 PN접합이 형성된다. p형웰(PW1)(p형 반도체 영역)과 n형 반도체 영역(NW)과 p형 반도체 영역(PR)에 의하여, 포토 다이오드(PN접합 다이오드)(PD)가 형성된다. 포토 다이오드(PD)는, 수광 소자이며, 광전 변환 소자이다. 포토 다이오드(PD)는 입력된 광을 광전 변환하여 전하를 생성하고, 생성한 전하를 축적하는 기능을 갖는다. n형 반도체 영역(NW)에는 포토 다이오드(PD)에서 광전 변환된 전하가 축적되므로, n형 반도체 영역(NW)은 포토 다이오드(PD)의 전하 축적층이라고 부를 수 있다. 또한, p형 반도체 영역(PR)은 반도체 기판(SB)의 주면 측에 형성되어 있으므로, 표면층이라고 부를 수 있다.
[0043]
표면층(p형 반도체 영역(PR))은 반도체 기판(SB)의 표면에 다수 형성되고 있는 계면준위(界面準位)에 의한 전자의 발생을 억제할 목적으로 형성되어 있다. 즉, 반도체 기판(SB)의 표면 영역에는 표면준위의 영향으로, 광이 조사되지 않은 상태에서도 전자가 발생하고, 암전류의 증가를 일으키는 경우가 있다. 따라서, 전자를 다수 캐리어 하는 n형 반도체 영역(NW)의 표면에, 구멍(홀)을 다수 캐리어 하는 p형 반도체 영역(PR)인 표면층을 형성함으로써, 광이 조사되지 않은 상태에서의 전자의 발생을 억제하고, 암전류의 증가를 억제할 수 있다. 따라서, 표면층은 포토 다이오드 최표면에서 나오는 전자를 그 p형 반도체 영역의 홀과 재결합시켜, 암전류 또는 암시 백결함을 감소시키는 역할이 있다.
[0044]
본 실시 형태 1의 반도체 장치에서는 표면층은 p형 반도체 영역인 서브 영역(PR1)과 p형 반도체 영역인 서브 영역(PR2)으로 구성되어 있다. 서브 영역(PR2)의 불순물 농도는 서브 영역(PR1)의 불순물 농도보다 높다. 반도체 기판(SB)의 깊이 방향에 있어서, 서브 영역(PR1)의 저면은 서브 영역(PR2)의 저면보다 깊은 위치에 형성되어 있어, 서브 영역(PR1)이 n형 반도체 영역인 전하 축적층(n형 반도체 영역(NW))과 접하고 있다. 또한, 반도체 기판(SB)의 주면에 따른 방향에 있어서, 서브 영역(PR1)은 서브 영역(PR2)보다도 후술하는 게이트 전극(Gt) 또는 플로팅 디퓨젼(FD)에 가까운 측에 배치되고 있다.
[0045]
전송 트랜지스터(TX)는 포토 다이오드(PD)에서 발생하고, 축적된 전하를 포토 다이오드(PD)로부터 전송할 때의 스위치 역할을 가지고 있다.
[0046]
또한, n형 반도체 영역(NW)의 일부와 평면적으로 겹치도록, 게이트 전극(Gt)이 형성되어 있다. 이 게이트 전극(Gt)은 전송 트랜지스터(TX)의 게이트 전극으로, 반도체 기판(SB)상에 게이트 절연막(GOX)을 통해서 형성(배치) 되어 있다. 전송 트랜지스터(TX)의 플로팅 디퓨젼(FD)측에는 게이트 전극(Gt)의 측벽 상에 오프셋 스페이서(OS)를 통해서, 측벽절연막으로서 사이드 월 스페이서(SW)가 형성되고 있다.
[0047]
활성 영역(AcTP)의 반도체 기판(SB)(p형웰(PW1))에 있어서, 게이트 전극(Gt)의 양쪽 중 어느 한쪽 편에는 n형 반도체 영역(NW)이 형성되어 있고, 다른 한쪽에는 n형 반도체 영역(NR)이 형성되고 있다. n형 반도체 영역(NR)은 인(P) 또는 비소(As) 등의 n형 불순물이 고농도로 도입(doped)된 n+형 반도체 영역이며, p형웰(PW1) 내에 형성되고 있다. n형 반도체 영역(NR)은 플로팅 디퓨젼(부유 확산층)(FD)으로서의 반도체 영역으로, 전송 트랜지스터(TX)의 드레인 영역이기도 하다.
[0048]
n형 반도체 영역(NW)은 포토 다이오드(PD)의 전하 축적층으로, 전송 트랜지스터(TX)의 소스용 반도체 영역으로서도 기능할 수 있다. 즉, 전송 트랜지스터(TX)의 소스 영역은 n형 반도체 영역(NW)에 의해 형성된다. 이 때문에, n형 반도체 영역(NW)과 게이트 전극(Gt)은 게이트 전극(Gt)의 일부(소스 측)가 n형 반도체 영역(NW)의 일부와 평면적으로(평면으로 볼 때) 겹치는 것과 같은 위치 관계를 가진다. n형 반도체 영역(NW)과 n형 반도체 영역(NR)은 전송 트랜지스터(TX)의 채널 형성 영역(게이트 전극(Gt)의 직하의 기판 영역에 대응)을 끼고 서로 이간하도록 형성되고 있다.
[0049]
포토 다이오드(PD)(도 5 참조)의 표면, 즉 표면층상에는 예를 들면, 질화 실리콘 막이나 산화 실리콘막으로 이루어진 오프셋 스페이서(OS)가 형성되고 있다. 이 오프셋 스페이서(OS)는 반도체 기판(SB)의 표면 특성, 즉 계면 특성을 양호하게 유지하기 위해서 형성된다. 이 오프셋 스페이서(OS) 상에는 산화 실리콘 막으로 이루어지는 반사 방지막(ARF)이 형성되고 있다. 즉, 반사 방지막(ARF)은 n형 반도체 영역(NW) 및 표면층 위에, 오프셋 스페이서(OS)를 통해서 형성되고 있다. 반사 방지막(ARF) 및 오프셋 스페이서(OS)의 일부(단부)는 게이트 전극 Gt 상에 올려져 있다.
[0050]
한편, 도 6에 나타내듯이, 활성 영역(AcL)의 p형웰(PW2) 상에는 게이트 절연 막(GOX)을 매개로 주변 트랜지스터(LT)의 게이트 전극(Glt)이 형성되어 있으며, 게이트 전극(Glt)의 양쪽 측벽상에는, 오프셋 스페이서(OS)를 통해서 사이드 월 스페이서(SW)가 형성되고 있다. 또한, 게이트 전극(Glt)의 양측의 p형웰(PW2) 중에는 주변 트랜지스터(LT)의 소스-드레인 영역이 형성되고 있다. 주변 트랜지스터(LT)의 소스-드레인 영역은 LDD(Lightly Doped Drain) 구조를 가지고 있으며, n형의 저농도 반도체 영역인 n-형 반도체 영역(NM)과 n형의 고농도 반도체 영역인 n+형 반도체 영역(SD)으로 구성된다. 또한, 주변 트랜지스터(LT)의 게이트 전극(Glt), 소스-드레인 영역을 구성하는 n+형 반도체 영역(SD)의 표면에는 금속 시리사이드(silicide) 층을 형성해도 된다.
[0051]
도 5 및 도 6에 나타내듯이, 반도체 기판(SB) 상에는 게이트 전극(Gt), 반사 방지막(ARF) 및 게이트 전극(Glt)을 덮는 것과 같이, 층간절연막(IL1)이 형성되고 있다. 층간절연막(IL1)은 화소 영역(1A) 및 주변 회로 영역(2A)을 포함하는 반도체 기판(SB)의 주면 전체상에 형성되고 있다. 층간절연막(IL1)은 예를 들어, TEOS(Tetra Ethyl Ortho Silicate)을 원료로 한 산화 실리콘 막으로 형성되고 있다. 층간절연막(IL1)에는 플러그(Pfd, Ptg, Pt1, Pt2) 등의 도전성의 플러그(PG)가 매립되어 있다. 예를 들어, 도 5에 나타내듯이, 플로팅 디퓨젼(FD)으로서의 n형 반도체 영역(NR) 상에 플러그(PG)로서 플러그(Pfd)가 형성되어 있으며, 이 플러그(Pfd)는 층간절연막(IL1)을 관통하여 n형 반도체 영역(NR)에 이르고 있으며, n형 반도체 영역(NR)과 전기적으로 접속되어 있다.
[0052]
플러그(Pfd, Ptg, Pt1, Pt2) 등의 도전성의 플러그(PG)는 층간절연막(IL1)에 형성된 콘택트 홀에, 예를 들어, 배리어 도체막과 배리어 도체막 상에 형성된 텅스텐 막을 매립하는 것에 의해 형성되고 있다. 이 배리어 도체막은 예를 들면, 티타늄 막과 해당 티타늄막 상에 형성된 질화 티탄막과의 적층막(즉, 티타늄/질화 티탄막)으로 이루어진다.
[0053]
플러그 PG(Pfd, Ptg, Pt1, Pt2)가 매립된 넣어진 층간절연막(IL1) 상에는 예를 들면, 층간절연막(IL2)이 형성되어 있으며, 이 층간절연막(IL2)에 배선(M1)이 형성되어 있다.
[0054]
층간절연막(IL2)은 예를 들면, 산화 실리콘 막으로 형성되지만, 이에 한정되는 것이 아니라, 산화 실리콘막보다도 유전율(誘電率)이 낮은 저 유전율막으로 형성할 수도 있다. 저 유전율막으로는 SiOC막을 들 수 있다.
[0055]
배선(M1)은 예를 들면, 구리 배선으로 형성되며, 다마신 법(damascene method)을 이용하여 형성할 수 있다 또한, 배선(M1)은 구리 배선에 한정되는 것이 아니라, 알루미늄 배선으로 형성할 수도 있다. 배선(M1)이 매입 구리 배선(다마신 구리 배선)인 경우(도 5 및 도 6은 이 경우에 대응)는 그 매립 구리 배선은, 층간절연막(IL1)에 형성된 배선 홈 내에 매립되고 있지만, 배선(M1)이 알루미늄 배선인 경우는 그 알루미늄 배선은 층간절연막 상에 형성된 도전막을 패터닝함으로써 형성된다.
[0056]
배선(M1)을 형성한 층간절연막(IL2) 상에는 예컨대, 산화 실리콘막이나 저 유전율막으로 구성된 층간절연막(IL3)이 형성되며, 이 층간절연막(IL3)에 배선(M2)이 형성되어 있다. 또한, 배선(M2)을 형성한 층간절연막(IL3) 상에는 층간절연막(IL4)가 형성되어 있으며, 이 층간절연막(IL4)에 배선(M3)이 형성되어 있다. 배선(M1~M3)은 배선층을 형성하고 있다. 배선(M1~M3)은 포토 다이오드와 평면적으로 겹치지 않도록 형성되어 있다. 이것은 포토다이오드에 입사하는 광이 배선(M1~M3)에 의해 차단되지 않도록 하기 위해서이다.
[0057]
또한, 배선(M3)을 형성한 층간절연막(IL4) 상에는 마이크로 렌즈(ML)가 탑재되어 있다. 마이크로 렌즈(ML)와 층간절연막(IL4) 사이에 컬러 필터가 설치되어 있어도 된다.
[0058]
도 5에서 광이 화소(PU)(도 1 참조)에 조사되면, 우선 입사광은 마이크로 렌즈(ML)를 통과한다. 그 후, 가시광에 대해서 투명한 층간절연막(IL4~IL1)을 통과한 후, 반사 방지막(ARF)에 입사한다. 반사 방지막(ARF)에서는 입사광의 반사가 억제되어 충분한 광량의 입사광이 포토 다이오드(PD)에 입사한다. 포토 다이오드(PD)에서는 입사광의 에너지가 실리콘의 밴드 갭보다 크기 때문에, 광전 변환에 의해 입사광이 흡수되어 정공 전자 쌍(hole-electron pairs)이 생성된다. 이때 생성된 전자는 n형 반도체 영역(NW)에 축적된다. 그리고 적절한 타이밍에서 전송 트랜지스터(TX)를 온한다. 구체적으로는 전송 트랜지스터(TX)의 게이트 전극(Gt)에 역치 전압(threshold voltage) 이상의 전압을 인가한다. 그렇게 하면, 전송 트랜지스터(TX)의 게이트 절연막(GOX) 직하의 채널 형성 영역에 채널 영역이 형성되고, 전송 트랜지스터(TX)의 소스 영역으로서의 n형 반도체 영역(NW)과 전송 트랜지스터(TX)의 드레인 영역으로서의 n형 반도체 영역(NR)이 전기적으로 도통하게 된다. 이 결과, n형 반도체 영역(NW)에 축적된 전자는 채널 영역을 통해서 드레인 영역(n형 반도체 영역 NR)에 이르고, 드레인 영역(n형 반도체 영역(NR))에서 플러그(Pfd) 및 배선층을 타고 외부 회로로 나온다.
[0059]
<반도체 장치의 제조 방법> 다음으로, 본 실시 형태 1의 반도체 장치의 제조 방법에 대해서, 도 5 ~ 도 24를 참조하여 설명한다. 도면 간략화를 위해 도 23 및 도 24에 이어지는 제조 공정은 도 5 및 도 6을 사용하여 설명한다.
[0060]
도 7 및 도 8은 본 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 공정 순서도이다. 도 9 ~도 24 및 도 5 및 도 6은 본 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 9 ~ 도 24 중, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21 및 도 23은 도 5에 상당하는 단면도, 즉, 도 3의 A-A선에 따른 위치의 단면도이다. 도 7 ~ 도 24 중, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24는 도 6에 상당하는 단면도, 즉, 도 4의 B-B선에 따른 위치의 단면도이다.
[0061]
본 실시 형태 1의 반도체 장치를 제조하기 위하여, 우선 도 7의 S1 공정에 나타내듯이, 반도체 기판(반도체 웨이퍼)(SB)을 준비한다.
[0062]
반도체 기판(SB)은 예를 들어, 인(P) 또는 비소(As) 등의 n형 불순물이 도입된 n형 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)이다. 다른 형태로서, 반도체 기판(SB)을 소위 에피택셜 웨이퍼로 할 수도 있다. 반도체 기판(SB)을 에피택셜 웨이퍼로 하는 경우, 예를 들면, n형 불순물(예를 들면, 비소(As))이 도입된 n+형의 단결정 실리콘 기판의 주면상에 n형 불순물(예를 들면, 인(P))이 도입된 n-형 단결정 실리콘으로 이루어지는 에피택셜층을 성장시킴으로써 반도체 기판(SB)을 형성할 수 있다.
[0063]
다음으로, 도 9 및 도 10은 반도체 기판(SB)에 소자 분리 영역(LCS)을 형성하는 공정(도 7의 S2 공정)을 나타내고 있다.
[0064]
소자 분리 영역(LCS)은 산화막 등의 절연막으로 이루어지는, 예를 들면, 반도체 기판(SB) 중, 활성 영역(AcTP) 및 활성 영역(AcL) 등의 활성 영역이 되는 영역을 질화 실리콘막으로 덮은 상태에서, 반도체 기판(SB)을 열 산화하는 것에 의해, 질화 실리콘 막으로 덮이지 않은 영역의 반도체 기판(SB)의 주면에 열 산화막으로 이루어지는 소자 분리 영역(LCS)을 형성할 수 있다. 이와 같은 소자 분리 영역의 형성법을 LOCOS(Local oxidation of silicon)법이라고 한다. 소자 분리 영역(LCS)에 의해 활성 영역(AcTP) 및 활성 영역(AcL) 등의 활성 영역이 구획(규정)된다.
[0065]
LOCOS법 대신에 STI(Shallow Trench Isolation)법을 이용하여, 소자 분리 영역(LCS)을 형성해도 된다. STI법을 이용한 경우, 소자 분리 영역(LCS)은 반도체 기판(SB)의 홈 내에 매립된 절연막(예를 들면, 산화 실리콘막)으로 이루어진다. 예를 들면, 반도체 기판(SB) 중, 활성 영역(AcTP) 및 활성 영역(AcL) 등의 활성 영역이 되는 영역을 질화 실리콘 막으로 덮는다. 그리고, 그 질화 실리콘 막을 에칭 마스크로서 반도체 기판(SB)을 에칭함으로써, 반도체 기판(SB)에 소자 분리용의 홈을 형성하고, 그 후, 그 소자 제조용 홈 내에 산화 실리콘막 등의 절연막을 매립하는 것에 의해, 소자 분리 영역(LCS)을 형성할 수 있다.
[0066]
또한, 활성 영역(AcTP)은 화소 영역(1A)에 형성되고, 활성 영역(AcL)은 주변 회로 영역(2A)에 형성된다.
[0067]
다음으로, 도 11 및 도 12는 화소 영역(1A)의 반도체 기판(SB)에 p형웰(p형 반도체 영역)(PW1)을 형성하는 공정, 주변 회로 영역(2A)의 반도체 기판(SB)에 p형웰(p형 반도체 영역)(PW2)을 형성하는 공정(도 7의 S3 공정)을 나타내고 있다.
[0068]
p형웰(PW1)은, 포토 다이오드(PD)를 형성하기 위한 p형 반도체 영역이며, 또한, n채널형 전송 트랜지스터(TX)를 형성하기 위한 p형웰 영역이기도 하다. p형웰(PW2)은 n채널형 주변 트랜지스터(LT)를 형성하기 위한 p형웰 영역이다.
[0069]
p형웰(PW1, PW2)은 각각, 반도체 기판(SB)의 주면으로부터 소정의 깊이에 걸쳐서 형성된다. p형웰(PW1, PW2)은 반도체 기판(SB)에 예를 들면, 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해서 형성할 수 있다.
[0070]
p형웰(PW1)은 화소 영역(1A)에 있어서, 포토 다이오드(PD)가 형성되는 영역과, 전송 트랜지스터(TX)가 형성되는 영역에 걸쳐서 형성된다. 즉, 화소 영역(1A)에 있어서, 활성 영역(AcTP) 전체에 p형웰(PW1)이 형성된다. p형웰(PW2)은 주변 회로 영역(2A)에 형성된다. p형웰(PW1)을 형성하기 위한 이온 주입과, p형웰(PW2)을 형성하기 위한 이온 주입은 다른 이온 주입 공정에서 이루어지던가 또는 같은 이온 주입 공정에서 이루어진다.
[0071]
p형웰(PW1, PW2)의 도전형은 p형으로, 반도체 기판(SB)의 도전형인 n형과는 반대의 도전형이다. p형웰(PW1, PW2)은 반도체 기판(SB)의 주면을 기준으로 하여 소자 분리 영역(LCS)보다도 깊다.
[0072]
다음으로, 도 13 및 도 14는 게이트 전극(Gt, Glt)의 형성 공정(도 7의 S4 공정)을 나타내고 있다. 화소 영역(1A)에 있어서, 반도체 기판(SB)(p형웰(PW1)) 위에 게이트 절연막(GOX)을 통해서 전송 트랜지스터(TX)용 게이트 전극(Gt)을 형성하고, 주변 회로 영역(2A)에서, 반도체 기판(SB)(p형웰(PW2)) 위에 게이트 절연막(GOX)을 통해서 주변 트랜지스터(LT)용 게이트 전극(Glt)을 형성한다.
[0073]
즉, 우선, 반도체 기판(SB)의 주면을 세정 처리 등에 의해, 청정화하고 나서, 반도체 기판(SB)의 주면에 게이트 절연막(GOX)용의 절연막을 형성한다. 이 게이트 절연막(GOX)용의 절연막은 예를 들면 산화 실리콘막으로 이루어지며, 열 산화법 등을 이용해서 형성할 수 있다. 다른 형태로서 게이트 절연막(GOX)용의 절연막으로서, 산 질화 실리콘막이나, 금속 산화물막(예를 들면, 하프늄 산화물막) 등의 고 유전율 절연막을 사용할 수도 있다. 그리고, 반도체 기판(SB) 상, 즉 게이트 절연막(GOX)용의 절연막 상에, 게이트 전극용의 도전막(예를 들면, 다결정 실리콘 막)을 CVD(Chemical Vapor Deposition)법 등을 이용해서 형성한 후, 이 게이트 전극용의 도전막을 포토리소그라피 법 및 드라이 에칭 법을 이용하여 패터닝한다. 이로써, 패터닝된 도전막(예를 들면, 다결정 실리콘막)으로 이루어진 게이트 전극(Gt, Glt)을 형성할 수 있다. 게이트 전극(Gt, Glt)의 아래에 잔존하는 게이트 절연막(GOX)용의 절연막이 게이트 절연막(GOX)이 된다. 또한, 본 실시 형태에서는 이 게이트 전극용의 도전막을 패터닝하기 위한 드라이 에칭, 혹은 그 드라이 에칭 후의 웨트 에칭에 의해, 게이트 전극(Gt, Glt)으로 덮이지 않은 영역의 게이트 절연막(GOX)용의 절연막은 제거되는 경우를 예시하고 있다. 그러나, 게이트 전극(Gt, Glt)으로 덮이지 않은 영역의 절연막(GOX)을 제거하지 않고, 후공정에서 이루어지는 이온 주입 때에 보호막으로 이용하기 위하여 남겨도 된다.
[0074]
게이트 전극(Gt)은 전송 트랜지스터(TX)의 게이트 전극으로서 기능하고, 화소 영역(1A)에서, 반도체 기판(SB)(p형웰(PW1)) 위에, 게이트 절연막(GOX)을 통해서 형성된다. 게이트 전극(Gt) 아래의 게이트 절연막(GOX)이 전송 트랜지스터(TX)의 게이트 절연막으로서 기능한다. 게이트 전극(Glt)은 주변 트랜지스터(LT)의 게이트 전극으로서 기능하고, 주변 회로 영역(2A)에 있어서, 반도체 기판(SB)(p형웰(PW2)) 위에 게이트 절연막(GOX)을 통해서 형성된다. 게이트 전극(Glt) 아래의 게이트 절연막(GOX)이 주변 트랜지스터(LT)의 게이트 절연막으로서 기능한다.
[0075]
다음으로, 도 15 및 도 16은 n형 반도체 영역(NW)의 형성 공정(도 7의 S5 공정)을 나타내고 있다. 화소 영역(1A)의 반도체 기판(SB)에 n형 반도체 영역(NW)을 형성한다. n형 반도체 영역(NW)은 화소 영역(1A)의 반도체 기판(SB)에 인(P)이나 비소(As) 등의 n형의 불순물을 이온 주입함으로써 형성할 수 있다.
[0076]
n형 반도체 영역(NW)은 포토 다이오드(PD)를 형성하기 위한 n형 반도체 영역이며, n형 반도체 영역(NW)(의 저면)의 깊이는 p형웰(PW1)(의 저면)의 깊이보다도 얕아, n형 반도체 영역(NW)은 p형웰(PW1)에 내포되는 것과 같이 형성된다. n형 반도체 영역(NW)은 p형웰(PW1)에 내포되는 것과 같이 형성되므로, n형 반도체 영역(NW)의 저면과 측면은 p형웰(PW1)에 접하고 있다.
[0077]
n형 반도체 영역(NW)은 화소 영역(1A)의 활성 영역(AcTP) 전체에 형성되는 것이 아니라, 활성 영역(AcTP)의 반도체 기판(SB)에서의 게이트 전극(Gt)의 양쪽 영역 중, 한쪽(소스 측)에 형성되고, 다른 쪽(드레인 측)에는 형성되지 않는다.
[0078]
n형 반도체 영역(NW)은 구체적으로는, 예를 들면, 다음과 같이 해서 형성할 수 있다. 즉 도 15 및 도 16에 나타내듯이, 우선, 반도체 기판(SB) 상에 레지스트 층으로서 포토 레지스트 패턴(포토 레지스트층)(RS1)을 포토리소그라피 기술을 이용하여 형성한다. 포토 레지스트 패턴(RS1)은 화소 영역(1A)의 활성 영역(AcTP)에 있어서 게이트 전극(Gt)의 양쪽 중 어느 한쪽 편(소스 측)을 개구(노출)하는 개구부(OP1)를 가지고 있고, 화소 영역(1A)의 활성 영역(AcTP)에서 게이트 전극(Gt)의 양쪽 중 다른 한쪽 측(드레인 측)은 포토 레지스트 패턴(RS1)으로 덮여져 있다. 그리고, 이 포토 레지스트 패턴(RS1)을 마스크(이온 주입 저지 마스크)로서 이용하여, 반도체 기판(SB)에 n형의 불순물 이온을 이온 주입한다. 이로써, 화소 영역(1A)에 있어서 개구부(OP1)에 평면으로 볼 때 겹치는 위치의 반도체 기판(SB)에 n형 불순물이 이온 주입되고, 그래서, 화소 영역(1A)의 활성 영역(AcTP)의 반도체 기판(SB)에 p형웰(PW1)에 내포되도록, n형 반도체 영역(NW)이 형성된다. 그 후, 포토 레지스트 패턴(RS1)은 제거된다.
[0079]
또한, 게이트 전극(Gt)과 n형 반도체 영역(NW)과의 오버랩량을 충분히 확보하기 위해서, 반도체 기판(SB)의 주면의 법선에 대해서, 예컨대 10°~20°정도의 경사를 가진 경사 이온 주입을 해도 된다. 경사 이온 주입의 방향은 전송 트랜지스터(TX)의 소스 측으로부터 채널 형성 영역을 향하는 방향이다.
[0080]
또한 n형 반도체 영역(NW)을 형성하기 위한 이온 주입 공정에서는 도 16에 나타내듯이, 주변 회로 영역(2A) 전체에 포토 레지스트 패턴(RS1)이 형성되고 있다. 즉, 주변 회로 영역(2A) 전체에 있어서, 게이트 전극(Glt)을 덮는 것과 같이 반도체 기판(SB) 상에 포토 레지스트 패턴(RS1)이 형성되어 있다. 이 때문에, n형 반도체 영역(NW)을 형성하기 위한 이온 주입 공정에서는, 주변 회로 영역(2A)의 반도체 기판(SB)(p형웰(PW2))에는 포토 레지스트 패턴(RS1)이 마스크(이온 주입 저지 마스크)로서 기능하기 때문에, 이온 주입되지 않는다. 즉, n형 반도체 영역(NW)을 형성하기 위한 이온 주입 때에는 n형 반도체 영역(NW) 형성 영역 이외의 반도체 기판(SB)은 포토 레지스트 패턴(RS1)으로 덮어 놓고, n형 반도체 영역(NW) 형성 영역에 선택적으로 n형 불순물을 이온 주입하는 것이다.
[0081]
다음으로, 도 17 및 도 18은 p형 반도체 영역(PR)을 형성하는 공정(도 7의 S6공정)을 나타내고 있다.
[0082]
p형 반도체 영역(PR)은 예를 들면, 붕소(B) 등의 불순물을 반도체 기판(SB)에 이온 주입함으로써 형성한다. p형 반도체 영역(PR)은 저 불순물 농도의 서브 영역(PR1)과 서브 영역(PR1)보다도 높은 불순물 농도의 서브 영역(PR2)으로 구성되어 있다.
[0083]
서브 영역(PR1)의 불순물 농도(p형 불순물 농도)는 p형웰(PW1)의 불순물 농도(p형 불순물 농도)보다도 높다. 서브 영역(PR1)(의 저면)의 깊이는 서브 영역(PR2)(의 저면)의 깊이보다도 깊고, 서브 영역(PR1)(의 저면)의 깊이는 n형 반도체 영역(NW)(의 저면)의 깊이보다 얕다. 즉, 서브 영역(PR1)이 n형 반도체 영역(NW)과 접하고 있다. p형 반도체 영역(PR)은 주로 n형 반도체 영역(NW)의 표층 부분(표면 영역)에 형성된다. 따라서, 반도체 기판(SB)의 두께 방향에서 보면, 최상층의 p형 반도체 영역(PR)을 구성하는 서브 영역(PR2)과 서브 영역(PR1)의 아래에 n형 반도체 영역(NW)이 존재하고, n형 반도체 영역(NW) 아래에 p형웰(PW1)이 존재하는 상태가 된다.
[0084]
p형 반도체 영역(PR)은 구체적으로는 예를 들면, 다음과 같이 해서 형성할 수 있다. 즉, 도 17 및 도 18에 나타내듯이, 우선, 반도체 기판(SB)상에 레지스트 층으로 포토 레지스트 패턴(포토 레지스트층)(RS2)을 포토리소그라피 기술을 이용하여 형성한다. 포토 레지스트 패턴(RS2)은 화소 영역(1A)의 활성 영역(AcTP)에서의 p형 반도체 영역(PR) 형성 영역을 개구(노출) 하는 개구부(OP2)를 가지고 있다. 도 17에 나타내듯이, 포토 레지스트 패턴(RS2)은 플로팅 디퓨젼(FD) 형성 영역을 완전히 덮고, 게이트 전극(Gt)을 일부 덮고 있다. 개구부(OP2)를 구성하는 포토 레지스트 패턴(RS2)의 한쪽 측벽은 게이트 전극(Gt) 상에 위치하고 있고, 다른 한쪽의 측벽은 소자 분리 영역(LCS) 상에 위치하고 있다. 그리고, 이 포토 레지스트 패턴(RS2)을 마스크(이온 주입 저지 마스크)로서 이용하여 반도체 기판(SB)에 붕소(B) 등의 불순물을 이온 주입한다. 이로써, 화소 영역(1A)에 있어서 p형웰(PW1)의 표층 부분 및 n형 반도체 영역(NW)의 표층 부분에 p형 반도체 영역(PR)이 형성된다. 그 후, 포토 레지스트 패턴(RS2)은 제거된다.
[0085]
서브 영역(PR1)은 반도체 기판(SB)의 주면의 법선(NL)에 대해서, 주입 각도 (θ1)(10°~20°)의 기울기를 가진 경사 이온 주입법에 의해 붕소(B) 등의 불순물을 반도체 기판(SB)에 도입한다. 이때의 불순물의 주입량은 예를 들면, 1×1013cm-2이고, 주입 에너지는 5keV이다. 서브 영역(PR2)은 반도체 기판(SB)의 주면의 법선(NL)에 대해서, 주입 각도(θ2)(30°)의 기울기를 가진 경사 이온 주입법에 의해 붕소(B) 등의 불순물을 반도체 기판(SB)에 도입한다. 또한, 경사 이온 주입은 p형 반도체 영역(PR)을 게이트 전극(Gt)으로부터 오프셋 시키기 위해 실시되고 있으므로, 주입 각도(θ1, θ2)는 법선(NL)에 대해서 드레인 측으로 기울고 있다. 또한 서브 영역(PR2)을 형성하는 이온 주입에 있어서, 불순물의 주입량은 예를 들면, 2×1013cm-2이고, 주입 에너지는 5keV이다. 서브 영역(PR1, PR2)의 경사 이온 주입에 있어서, 포토 레지스트 패턴(RS2)은 게이트 전극(Gt)의 소스 측(좌단, 포토 다이오드(PD)를 형성하는 측)의 어깨부로부터 벗어나고 있으므로, 서브 영역(PR1, PR2)의 형성 위치는 게이트 전극(Gt)의 소스 측의 어깨부에 의해서 결정된다. 또한 서브 영역(PR1, PR2)의 형성은 어느 쪽이 먼저 이어도 된다.
[0086]
서브 영역(PR2)의 불순물 주입량이 서브 영역(PR1)의 불순물 주입량보다도 많고, 서브 영역(PR2)에는 서브 영역(PR1) 형성용의 불순물도 주입되므로, 서브 영역(PR2)은 서브 영역(PR1)보다도 고농도이다. 또한, 반도체 기판(SB)의 깊이 방향에 있어서, 서브 영역(PR1)은 서브 영역(PR2)보다도 깊이 형성되고 있고, 서브 영역(PR1)의 저면은 서브 영역(PR2)의 저면보다도 깊으므로(하측에 위치하므로), 서브 영역(PR1)이 n형 반도체 영역(NW)에 접하고 있다.
[0087]
또한, 서브 영역(PR1)은 서브 영역(PR2)보다도 게이트 전극(Gt)(또는 플로팅 디퓨젼(floating diffusion))에 가까운 측에 배치되고 있다. 서브 영역(PR2)의 게이트 전극(Gt)측의 단부는 서브 영역(PR1)으로 덮여져 있고, 서브 영역(PR1)의 게이트 전극(Gt)측의 단부는 n형 반도체 영역(NW)으로 덮여져 있다.
[0088]
또한, p형 반도체 영역(PR)을 형성하기 위한 이온 주입 공정에 있어서는 도 18에 나타내듯이, 주변 회로 영역(2A) 전체에 포토 레지스트 패턴(RS2)이 형성되어 있다. 즉, 주변 회로 영역(2A) 전체에 있어서, 활성 영역(AcL)을 덮는 것과 같이 반도체 기판(SB) 상에 포토 레지스트 패턴(RS2)이 형성되고 있다. 이 때문에, p형 반도체 영역(PR)을 형성하기 위한 이온 주입 공정에 있어서는, 주변 회로 영역(2A)의 반도체 기판(SB)(p형웰(PW2))에는 이온 주입되지 않는다.
[0089]
또한, n형 반도체 영역(NW)이 형성되지 않은 영역에 있어서, p형 반도체 영역(PR)의 일부는 p형웰(PW1)에 접하고 있다. 즉, p형 반도체 영역(PR)은 직하에 n형 반도체 영역(NW)이 존재하고, 그 n형 반도체 영역(NW)과 접하는 부분과, 직하에 p형웰(PW1)이 존재하여, 그 p형웰(PW1)에 접하는 부분을 가지고 있다.
[0090]
p형웰(PW1)은, 포토 다이오드(PD)를 형성하기 위한 p형 반도체 영역이며, n형 반도체 영역(NW)은 포토 다이오드(PD)를 형성하기 위한 n형 반도체 영역이며, p형 반도체 영역(PR)은, 포토 다이오드(PD)를 형성하기 위한 p형 반도체 영역이다. p형웰(PW1)(p형 반도체 영역)과, n형 반도체 영역(NW)과 p형 반도체 영역(PR)에 의해, 포토 다이오드(PN접합 다이오드)(PD)가 형성된다. p형웰(PW1)과 n형 반도체 영역(NW) 사이에는 PN접합이 형성되고, 또한, p형 반도체 영역 PR(서브 영역(PR1))과 n형 반도체 영역(NW) 사이에는 PN접합이 형성된다.
[0091]
또한, p형 반도체 영역(PR)을 이온 주입에 의해서 형성한 후, 결정 결함(주로 이온 주입에 기인한 결정 결함)을 회복시키기 위한 어닐링 처리, 즉 열처리를 하는 것이 바람직하다. 이 어닐링 처리로 n형 반도체 영역(NW) 및 p형 반도체 영역(PR)의 결정 결함을 회복시킬 수 있다.
[0092]
이 어닐링 처리(열처리)는 예를 들면, 레이저 어닐링, 마이크로파 어닐링, RTA(Rapid thermal anneal) 또는. 퍼너스 어닐링(furnace annealing) 혹은 이들의 조합으로 할 수 있다. 이 이온 주입 후에 실시하는 어닐링 처리(열 처리)의 온도는 예를 들면 300~1200℃ 정도로 할 수 있다. 여기서 레이저 어닐링은 레이저를 조사하는 것에 의한 어닐링(열처리)이며, 마이크로파 어닐링은 마이크로파를 조사하는 것에 의한 어닐링(열처리)이며, RTA는 램프 가열 등을 이용한 단시간 어닐링이며, 퍼너스 어닐링은 어닐링로에서 가열하는 것에 의한 어닐링(열처리)이다.
[0093]
다음으로, 도 19 및 도 20은 오프셋 스페이서(OS) 및 n-형 반도체 영역(NM)을 형성하는 공정(도 7의 S7 공정 및 도 8의 S8 공정)을 나타내고 있다.
[0094]
우선, 화소 영역(1A) 및 주변 회로 영역(2A)에 있어서, 게이트 전극(Gt) 및 게이트 전극(Glt)을 덮는 것과 같이 오프셋 스페이서(OS)를 형성한다. 오프셋 스페이서(OS)는 예를 들면, 질화 실리콘막 또는 산화 실리콘 막으로 이루어진다. 다음으로, 화소 영역(1A)을 덮고, 주변 회로 영역(2A)을 노출하는 패턴을 가지는 포토 레지스트 패턴(RS3)을 형성하고, 오프셋 스페이서(OS)에 이방성 드라이 에칭을 실시한다. 그 결과, 주변 회로 영역(2A)에 있어서 게이트 전극(Glt)의 측벽상에 선택적으로 오프셋 스페이서(OS)가 형성된다.
[0095]
다음으로, 주변 회로 영역(2A)에 있어서, 게이트 전극(Glt)의 양측의 반도체 기판(SB)(p형웰(PW2)) 중에, n-형 반도체 영역(소스·드레인 익스텐션 영역)(NM)을 형성한다.
[0096]
n-형 반도체 영역(NM)은 반도체 기판(SB) 상에 주변 회로 영역(2A)을 개구(노출)하는 포토 레지스트 패턴(RS3)을 마스크(이온 주입 저지 마스크)로서 이용하여, 주변 회로 영역(2A)의 반도체 기판(SB)(p형웰(PW2))에 인(P) 또는 비소(As) 등 n형 불순물을 이온 주입한다. 이때에 주변 회로 영역(2A)에는 게이트 전극(Glt) 및 오프셋 스페이서(OS)가 마스크(이온 주입 저지 마스크)로서 기능하기 때문에, n-형 반도체 영역(NM)은 게이트 전극(Glt) 및 오프셋 스페이서(OS)에 대해서 자기 정렬(self-alignment)로 형성된다. 그 후, 포토 레지스트 패턴(RS3)은 제거된다.
[0097]
또한, n-형 반도체 영역(NM)을 형성하기 위한 이온 주입 공정에서는 도 19에 나타내듯이, 화소 영역(1A)에 있어서, 게이트 전극(Gt)의 표면을 포함하여 반도체 기판(SB) 위에 포토 레지스트 패턴(RS3)이 형성되어 있다. 즉, n-형 반도체 영역(NM)을 형성하기 위한 이온 주입 공정에서는 화소 영역(1A)에는 이온 주입이 되지 않는다.
[0098]
다음으로, 도 21 및 도 22는 화소 영역(1A)의 반도체 기판(SB) 위에 반사 방지막(ARF) 및 사이드 월 스페이서(SW)를 형성하는 공정(도 8의 S9 공정)을 나타내고 있다.
[0099]
반사 방지막(ARF) 및 사이드 월 스페이서(SW)는 예를 들면, 다음과 같이 해서 형성할 수 있다. 즉, 우선, 반도체 기판(SB)의 주면 상에 게이트 전극(Gt, Glt) 및 오프셋 스페이서(OS)를 덮도록 절연막(ZM1)을 형성한다. 이 절연막(ZM1)은 반사 방지막(ARF) 형성용 절연막과 사이드 월 스페이서(SW) 형성용의 절연막을 겸하고 있다. 다음으로, 반사 방지막(ARF)을 형성하는 영역의 절연막(ZM1) 상에 포토 레지스트 패턴(RS4)을 형성한다. 포토 레지스트 패턴(RS4)은 전송 트랜지스터(TX)의 소스 측을 완전히 덮고 있다. 즉, 전송 트랜지스터(TX)의 소스 측에 마련된 n형 반도체 영역(NW) 및 p형 반도체 영역(PR)을 완전히 덮고 있다. 도 21과 같이, 포토 레지스트 패턴(RS4)의 일단은 게이트 전극(Gt) 상에 위치하고, 타단은 소자 분리 영역(LCS) 상에 위치하고 있다. 또한, 포토 레지스트 패턴(RS4)은 전송 트랜지스터(TX)의 게이트 전극(Gt)의 일부인 드레인 영역 및 주변 회로 영역(2A)을 노출하고 있다. 한편, 반사 방지막(ARF)을 구성하는 절연막(ZM1)은 예를 들면, 산화 실리콘막, 질화 실리콘막 또는 산질화 실리콘막으로 구성되며, 이들을 적층한 막으로 구성할 수도 있다. 또한, 본 실시 형태에서는 오프셋 스페이서(OS)를 남겨두고 있지만, 절연막(ZM1)에 오프셋 스페이서(OS)를 제거해도 된다.
[0100]
이 포토 레지스트 패턴(RS4)을 마스크(에칭 마스크)로서 이용하여, 절연막(ZM1)을 RIE(Reactive Ion Etching)법 등의 이방성 드라이 에칭으로 에치백(etched back)한다. 이렇게 하여, 게이트 전극(Gt, Glt)의 측벽상에 절연막(ZM1)을 국소적으로 남김으로써, 사이드 월 스페이서(SW)를 형성함과 동시에, 포토 레지스트 패턴(RS4)의 아래에 절연막(ZM1)을 남김으로써, 반사 방지막(ARF)을 형성한다. 반사 방지막(ARF)은 n형 반도체 영역(NW) 및 p형 반도체 영역(PR) 상에 오프셋 스페이서(OS)를 통해서 형성되고, 반사 방지막(ARF)의 일부(단부)는 게이트 전극(Gt) 상에 얹혀 있다.
[0101]
게이트 전극(Glt)의 양 측벽상에는, 오프셋 스페이서(OS)를 통해서 사이드 월 스페이서(SW)가 형성되지만, 게이트 전극(Gt)에 대해서는 게이트 전극(Gt) 양 측벽상 중, 드레인 측(플로팅 디퓨젼(FD)측)의 측벽상에 오프셋 스페이서(OS)를 통해서 사이드 월 스페이서(SW)가 형성된다. 게이트 전극(Gt)의 소스 측의 측벽은 오프셋 스페이서(OS)를 통해서 반사 방지막(ARF)으로 덮인다. 이방성 드라이 에칭 후, 포토 레지스트 패턴(RS4)은 제거된다.
[0102]
다음으로, 도 23 및 도 24는 n형 반도체 영역(NR)의 형성 공정(도 8의 S10 공정)을 나타내고 있다. 화소 영역(1A)의 활성 영역(AcTP)에 있어서, 게이트 전극(Gt)의 양측 중 다른 한편의 측(드레인 측)의 반도체 기판(SB)(p형웰(PW1)) 중에, 인(P) 또는 비소(As)의 불순물을 이온 주입함으로써, n형 반도체 영역(NR)을 형성한다. 또한, 드레인 측은 n형 반도체 영역(NW)이 형성되는 쪽과는 반대 측에 대응하고 있다.
[0103]
n형 반도체 영역(NR)을 형성하는 이온 주입 공정에는 반사 방지막(ARF) 및 게이트 전극(Gt)이 마스크(이온 주입 저지 마스크)로서 기능하기 때문에, 반도체 기판(SB)에서의 반사 방지막(ARF) 및 게이트 전극(Gt)의 직하의 영역에는 불순물의 주입이 방지된다. 이로써, 도 23에 나타내듯이, 전송 트랜지스터(TX)의 게이트 전극(Gt)의 양측 중 다른 한편의 측(드레인 측, 즉 n형 반도체 영역(NW)이 형성되어 있는 측과는 반대 측)의 반도체 기판(SB)(p형웰(PW1)) 중에, n형 반도체 영역(NR)을 형성할 수 있다.
[0104]
n형 반도체 영역(NW)과 n형 반도체 영역(NR)은 전송 트랜지스터(TX)의 채널 형성 영역(게이트 전극(Gt)의 직하의 기판 영역에 대응)을 끼고 서로 이간하도록 형성된다. n형 반도체 영역(NR)은 전송 트랜지스터(TX)의 드레인 영역으로서 기능하는 n형의 고농도 반도체 영역이다. n형 반도체 영역(NR)은 전송 트랜지스터(TX)의 드레인 영역으로서 기능하지만, 플로팅 디퓨젼(부유 확산층)(FD)으로 볼 수도 있다.
[0105]
또한, 주변 회로 영역(2A)에 있어서, 게이트 전극(Glt), 오프셋 스페이서(OS) 및 사이드 월 스페이서(SW)의 합성체의 양측의 반도체 기판(SB)(p형웰(PW2)) 중에, 이온 주입에 의해 n+형 반도체 영역(SD)을 형성한다. n+형 반도체 영역(SD)을 형성하는 이온 주입시에는 게이트 전극(Glt)과 그 측벽상의 오프셋 스페이서(OS) 및 사이드 월 스페이서(SW)가 마스크(이온 주입 저지 마스크)로서 기능할 수 있다. 이 때문에, 주변 회로 영역(2A)의 반도체 기판(SB)(p형웰(PW2))에서의 게이트 전극(Glt), 오프셋 스페이서(OS) 및 사이드 월 스페이서(SW)에 대해서 자기 정렬적으로 n+형 반도체 영역(SD)이 형성된다.
[0106]
n+형 반도체 영역(SD)은 n-형 반도체 영역(NM)과 같은 도전형(여기서는 n형)의 반도체 영역이지만, n-형 반도체 영역(NM)보다도 불순물 농도(n형 불순물 농도)가 높고, 또한 깊이(접합 깊이)가 깊다. 이로써, 주변 회로 영역(2A)에 있어서 주변 트랜지스터(LT)의 소스 또는 드레인으로서 기능하는 반도체 영역(소스·드레인 영역)이 n+형 반도체 영역(SD) 및 n-형 반도체 영역(NM)으로 형성된다. 따라서 주변 트랜지스터(LT)의 소스·드레인 영역은 LDD 구조를 가지고 있다.
[0107]
또한, n형 반도체 영역(NR)과 n+형 반도체 영역(SD)은 같은 이온 주입 공정에 의해 형성할 수 있지만, 각각 다른 이온 주입에 의해 형성할 수도 있다.
[0108]
다음으로, 지금까지의 이온 주입으로 도입된 불순물의 활성화를 위한 어닐링 처리(열처리)를 한다(도 8의 S11 공정).
[0109]
이상의 공정에 의해, 반도체 기판(SB)의 각 화소 영역(1A)에 포토 다이오드(PD) 및 전송 트랜지스터(TX)가 형성된다. 또한, 반도체 기판(SB)의 주변 회로 영역(2A)에 MISFET로서의 주변 트랜지스터(LT)가 형성된다.
[0110]
이하, 층간 절연막(IL1~IL4), 플러그(PG) 및 배선(M1~M4) 등은 도 5 및 도 6의 완성 단면도를 참조하면서 설명한다.
[0111]
우선, 반도체 기판(SB)의 주면(주면 전면) 위에, 층간 절연막(IL1) 및 플러그(PG)를 형성하는 공정을 실시한다(도 8의 S12 공정 ~ S14 공정). 즉, 게이트 전극(Gt, Glt), 사이드 월 스페이서(SW) 및 반사 방지막(ARF)을 덮듯이, 반도체 기판(SB) 상에 층간 절연막(IL1)을 형성한다(도 8의 S12 공정). 층간 절연막(IL1)으로서, 예를 들면, TEOS(tetra ethyl ortho silicate) 가스를 원료 가스로 한 CVD법에 의해 산화 실리콘 막을 반도체 기판(SB) 상에 퇴적할 수 있다.
[0112]
층간 절연막(IL1)의 성막 후, 층간 절연막(IL1)의 표면(상면)을 CMP(Chemical Mechanical Polishing:화학적 기계적 연마)법으로 연마하여, 층간 절연막(IL1)의 상면을 평탄화한다.
[0113]
다음으로, 층간 절연막(IL1) 상에 형성한 포토 레지스트 패턴(도시하지 않음)을 에칭 마스크로서 이용하여, 층간 절연막(IL1)을 드라이 에칭하는 것에 의해, 층간 절연막(IL1)에 콘택트 홀(관통공 구멍, 개구부)(CT)을 형성한다(도 8의 S13 공정). 콘택트 홀(CT)은 층간 절연막(IL1)을 관통하도록 형성된다. 콘택트 홀(CT)은 예를 들어, n형 반도체 영역(NR) 상이나, n+형 반도체 영역(SD) 상 등에 형성된다. n형 반도체 영역(NR) 위에 형성된 콘택트 홀(CT)의 저부에는 n형 반도체 영역(NR)의 표면의 일부가 노출된다. 또한, n+형 반도체 영역(SD) 상에 형성된 콘택트 홀(CT)의 저부에는 n+형 반도체 영역(SD)의 표면의 일부가 노출된다.
[0114]
다음으로, 콘택트 홀(CT) 내에 접속용 도전체부로서, 텅스텐(W) 등으로 구성된 도전성의 플러그(PG)를 형성한다(도 8의 S14 공정). 플러그(PG)는 예를 들면, 다음과 같이 해서 형성할 수 있다.
[0115]
플러그(PG)를 형성하려면, 먼저 컨택트 홀(CT)의 내부(저면 및 내벽 위)를 포함한 층간 절연막(IL1) 위에, 배리어 도체막을 형성한다. 이 배리어 도체막은 예를 들면, 티타늄 막과 티타늄막 위에 형성된 질화 티탄막과의 적층막(즉, 티타늄/질화 티탄막)으로 구성되며, 스퍼터링법 등을 이용해서 형성할 수 있다. 그리고, 텅스텐막 등으로 구성되는 주도체막을, CVD법 등으로 배리어 도체막 위에 콘택트 홀(CT)을 메우듯이 형성한다. 그 후, 콘택트 홀(CT)의 외부(층간 절연막(IL1) 위)의 불필요한 주도체막 및 배리어 도체막을 CMP법 또는 에치백법 등에 의해서 제거한다. 이렇게 하여, 층간 절연막(IL1)의 상면이 노출되어, 층간 절연막(IL1)의 컨택트 홀(CT) 내에 매립되어 잔존하는 배리어 도체막 및 주도체막에 의해 플러그(PG)가 형성된다. 또한, 도면의 간략화를 위해, 도 5 및 도 6에는 플러그(PG)를 구성하는 배리어 도체막과 주도체막을 일체화하여 나타내고 있다.
[0116]
플러그(PG)에는 플러그(Pfd, Pt1, Pt2)가 있다. 이 중에서 플러그(Pfd)는 n형 반도체 영역(NR) 위에 형성된 콘택트 홀(CT)에 매립되어 있으며, 층간 절연막(IL1)을 관통하여 n형 반도체 영역(NR)에 이르고, n형 반도체 영역(NR)과 전기적으로 접속되어 있다. 또한, 플러그(Pt1, Pt2)의 각각은 n+형 반도체 영역(SD) 상에 형성된 콘택트 홀(CT) 매립되고 있으며, n+형 반도체 영역(SD)과 전기적으로 접속되어 있다.
[0117]
다음으로, 플러그(PG)가 매립된 층간 절연막(IL1), 층간 절연막(IL2 ~ IL4) 및 배선(M1~M3)을 형성하는 공정을 실시한다.
[0118]
예를 들면, 층간 절연막(IL1) 위에, 층간 절연막(IL2)으로서, 질화 실리콘막과 질화 실리콘막 상의 산화 실리콘막과의 적층막을 CVD법 등을 이용해서 형성하고, 그 적층막에 포토리소그라피 기술 및 드라이 에칭 기술을 이용하여 배선 홈을 형성한다. 그리고, 배선 홈의 내부(저면 및 내벽 위)를 포함하는 층간 절연막(lL2) 위에 배리어 도체막을 형성한다. 이 배리어 도체막은 예를 들면, 탄탈(Ta)막과 해당 탄탈막 상의 질화 탄탈(TaN)막과의 적층막으로 구성되며, 스퍼터링법 등을 이용해서 형성할 수 있다. 그리고, 배리어 도체막 위에 시드 막으로서 얇은 구리막을 스퍼터링법 등으로 퇴적하고, 전해 도금법에 의해 시드 막 위에 주도체막으로서 구리 도금막을 퇴적하고, 이 구리 도금막에 의해 배선 홈의 내부를 채운다. 그리고 배선 홈의 외부(층간 절연막(IL2) 위)의 불필요한 구리 도금막, 시드 막 및 배리어 도체막을 CMP법 등에 의해 제거함으로써, 배선 홈 내에 구리를 주 도전재료로 하는 제1번 층의 배선(M1)을 형성한다. 또한 도 5 및 도 6에는 배선(M1)을 구성하는 구리 도금막, 시드층 및 배리어 도체막을 일체화하여 나타내고 있다. 이렇게 배선 홈의 내부에 배리어 막, 시드 막 및 구리 도금막을 메우는 것에 의해 배선(M1)을 형성할 수 있다.
[0119]
또한, 마찬가지로, 배선(M1)을 형성한 층간 절연막(IL2) 위에 층간 절연막(IL3)을 형성하고, 층간 절연막(IL3) 중에 배선(M2)을 형성하고, 배선(M2)을 형성한 층간 절연막(IL3) 위에 층간 절연막(IL4)을 형성하고, 층간 절연막(IL4) 중에 배선(M3)을 형성한다. 배선(M1)은 싱글 다마신법(single damascene method)으로 형성했지만, 배선(M2) 및 배선(M3)은 싱글 다마신법 또는 듀얼 다마신법으로 형성할 수 있다.
[0120]
또한, 층간 절연막(IL3) 중에는 배선(M2)과 배선(M1) 사이에 배치되어 배선(M2)과 배선(M1)을 접속하는 비어부도 형성되고, 층간 절연막(IL4) 중에는 배선(M3)과 배선(M2) 사이에 배치되어 배선(M3)과 배선(M2)을 접속하는 비어부도 형성된다. 배선(M2)을 듀얼 다마신법으로 형성한 경우는 배선(M2)과 배선(M1)을 접속하는 비어부는 배선(M2)과 함께 배선(M2)과 일체적으로 형성되지만, 배선(M2)을 싱글 다마신법으로 형성한 경우는 배선(M2)와 배선(M1)을 접속하는 비어부는 배선(M2)와는 별도로 형성된다. 마찬가지로, 배선(M3)을 듀얼 다마신법으로 형성한 경우는 배선(M3)과 배선(M2)을 접속하는 비어부는 배선(M3)과 함께 배선(M3)과 일체적으로 형성되지만, 배선(M3)을 싱글 다마신법으로 형성한 경우는 배선(M3)과 배선(M2)을 접속하는 비어부는 배선(M3)과는 별도로 형성된다.
[0121]
다음으로, 도 5에 나타내듯이, 최상층의 층간 절연막(IL4) 위에 포토 다이오드(PD)를 구성하는 n형 반도체 영역(NW)과 평면으로 볼 때 겹치도록 온 칩 렌즈(on-chip lens)로서의 마이크로 렌즈(ML)를 부착한다. 마이크로 렌즈(ML)와 층간 절연막(IL4)과의 사이에 칼라 필터를 설치해도 된다. 또한, 불필요하다면 마이크로 렌즈(ML)의 설치는 생략할 수도 있다.
[0122]
이상의 공정에 의해, 본 실시 형태 1의 반도체 장치를 제조할 수 있다.
[0123]
<본 실시 형태 1의 주요 특징과 효과에 대해서> 포토 다이오드(PD)의 전하 축적층상의 표면층을 저 농도의 서브 영역(PR1)과 고농도의 서브 영역(PR2)으로 구성하고, 저농도의 서브 영역(PR1)을 고농도의 서브 영역(PR2)보다도 전송 트랜지스터(TX)의 게이트 전극(Gt)(또는 플로팅 디퓨젼(FD))에 가까운 측에 배치했다. 포토 다이오드(PD)가 형성되는 영역의 반도체 기판(SB)의 주면에, 광범위하게 걸쳐서(특히, 게이트 전극(Gt) 근처에) 표면층(p형 반도체층(PR))을 형성할 수 있으므로, 암전류 및 암시 백결함을 저감할 수 있다.
[0124]
또한, 게이트 전극(Gt)에 가까운 측을 저 농도의 서브 영역(PR1)으로 한 것으로, 포토 다이오드(PD)의 전하 축적층으로부터 전송 트랜지스터(TX)의 플로팅 디퓨젼(FD)에 전송되는 전하의 전송 특성이 퇴화하는 것을 방지할 수 있다.
[0125]
또한, 포토 다이오드(PD)의 전하 축적층 상의 표면층을 저 농도의 서브 영역(PR1)과 고농도의 서브 영역(PR2)으로 구성하고, 저농도의 서브 영역(PR1)을 고농도의 서브 영역(PR2)보다 깊이 형성하고, 저농도의 서브 영역(PR1)이 n형 반도체 영역(NW)과 접하는 구조로 한 것으로, 전하 축적층인 n형 반도체 영역(NW)의 포화 전하의 저감을 방지할 수 있다.
[0126]
또한, 서브 영역(PR1, PR2)을, 게이트 전극(Gt)을 마스크로서, 다른 주입 각도를 이용한 경사 이온 주입에 의해 형성함으로써, 서브 영역(PR1, PR2)의 위치 정밀도를 향상할 수 있다.
[0127]
또한, 서브 영역(PR1, PR2)을 형성하는 이온 주입에 있어서, 게이트 전극(Gt)을 공통(동일)의 마스크로서 사용하기 때문에, 제조 공정 수를 절감할 수 있다.
[0128]
(실시 형태 2) 본 실시 형태 2는 실시 형태 1의 변형예에 해당한다. 본 실시 형태 2에서는 포토 다이오드(PD)의 표면층이 서브 영역(PR1, PR2, PR3)으로 구성되어 있다. 도 25는 본 실시 형태 2의 반도체 장치의 화소에 포함되는 포토 다이오드(PD)와 전송 트랜지스터(TX)를 나타내는 평면도이다. 실시 형태 1의 경우와 같이, 포토 다이오드(PD)의 p형 반도체 영역인 표면층을 구성하는 서브 영역(PR1, PR2, PR3)을 도시하고 있다. 도 26은 본 실시 형태 2의 반도체 장치의 단면도로, 도 25의 A-A선에 따른 단면도에 대응하고 있다.
[0129]
도 25 및 도 26에 나타내듯이, 포토 다이오드(PD)의 표면층이 서브 영역(PR1, PR2, PR3)으로 구성되어 있다. 서브 영역(PR3)은 p형 반도체 영역이며, 그 불순물 농도는 서브 영역(PR1)보다 저 농도이다. 반도체 기판(SB)의 주면 방향 및 깊이 방향에 있어서 서브 영역(PR3)은 서브 영역(PR1)을 덮듯이 배치되고 있다. 서브 영역(PR3)의 저면은 서브 영역(PR1)의 저면보다 깊고, 서브 영역(PR3)의 게이트 전극(Gt) 측의 단부는 서브 영역(PR1)의 게이트(Gt) 측의 단부보다도 게이트 전극(Gt)(또는 플로팅 디퓨젼(FD))에 가깝게 배치되어 있으며, 서브 영역(PR3)의 게이트 전극(Gt) 측의 단부가 게이트 전극(Gt) 밑으로 들어가고 있다. 그리고, 게이트 전극(Gt)의 하부에 있어서 서브 영역(PR3)은 n형 반도체 영역(NW)으로 덮이고 있다. 즉, 서브 영역(PR3)과 p형웰(PW1) 사이에는 n형 반도체 영역(NW)이 배치되고 있다.
[0130]
도 27은 서브 영역(PR3)을 형성하는 공정을 나타내는 단면도로, 실시 형태 1의 p형 반도체 영역(PR)을 형성하는 공정(도 7의 S6 공정)에 대응하고 있다. 즉, 실시 형태 1의 서브 영역(PR1, PR2)의 형성 후에, 서브 영역(PR3)을 형성한다. 서브 영역(PR3)은, 반도체 기판(SB)의 주면의 법선(NL)에 대하여, 주입 각도(θ3)(2°~4°)의 기울기를 가진 경사 이온 주입법에 의해 붕소(B) 등의 불순물을 반도체 기판(SB)에 도입한다. 이때의 불순물의 주입량은 예를 들어 2×1012cm-2이고, 주입 에너지는 5keV이다. 다만, 주입 각도(θ3)는 서브 영역(PR1, PR2)의 주입 각도(θ1, θ2)와는 역방향으로 기울어져 있으며, 법선(NL)에 대하여, 소스 측으로 기울어져 있다. 또한, 포토 레지스트 패턴(RS2)은 서브 영역(PR1, PR2)의 형성시의 것을 그대로 사용할 수 있다. 서브 영역(PR3)의 주입 각도(θ3)를 서브 영역(PR1)의 주입 각도(θ1)보다도 작게 하는 것으로 서브 영역(PR3)의 깊이를 서브 영역(PR1)의 깊이보다도 깊게 하고 있다. 한편, 서브 영역(PR3)은 서브 영역(PR1) 및 서브 영역(PR2)보다도 저 농도이므로, 실질적으로 작용하는 것은 서브 영역(PR1) 및 서브 영역(PR2)이 형성되지 않은 게이트 전극(Gt)의 근방만이 된다.
[0131]
본 실시 형태 2에 따르면, 실시 형태 1에 기재한 효과 외에 다음의 효과를 얻을 수 있다.
[0132]
서브 영역(PR3)을 서브 영역(PR1)보다도 게이트 전극(Gt)에 가까운 위치에, 저 농도로 형성하는 것에 의하여, 전송 트랜지스터(TX)의 전하 전송 특성이 퇴화하는 것을 방지할 수 있다.
[0133]
또한, 서브 영역(PR1)의 게이트 전극(Gt) 측에 p형 반도체 영역인 서브 영역(PR3)을 마련하는 것에 의하여, 암전류 및 암시 백결함을 저감할 수 있다.
[0134]
(실시 형태 3) 본 실시 형태 3은 실시 형태 1의 변형예에 해당한다. 본 실시 형태 3에서는 포토 다이오드(PD)의 표면층이 서브 영역(PR1, PR2, PR4)으로 구성된다. 도 28은 본 실시 형태 3의 반도체 장치의 화소에 포함되는 포토 다이오드(PD)와 전송 트랜지스터(TX)를 나타내는 평면도이다. 실시 형태 1의 경우와 같이, 포토 다이오드(PD)의 p형 반도체 영역인 표면층을 구성하는 서브 영역(PR1, PR2, PR4)을 도시하고 있다. 도 29는 본 실시 형태 3의 반도체 장치의 단면도로, 도 28의 A-A선에 따른 단면도에 대응하고 있다. 도 30은 본 실시 형태 3의 반도체 장치의 제조 공정을 나타내는 단면도로, 도 28의 A-A선에 따른 단면도에 대응하고 있다.
[0135]
도 28 및 도 29에 나타내듯이, 포토 다이오드(PD)의 표면층이 서브 영역(PR1, PR2, PR4)으로 구성되어 있다. 반도체 기판(SB)의 주면 방향 및 깊이 방향에 있어서, 서브 영역(PR4)은 서브 영역(PR2)에 덮여지고, 서브 영역(PR2)은 서브 영역(PR1)에 덮여지고 있다. 서브 영역(PR4)은 p형 반도체 영역으로, 그 불순물 농도는 서브 영역(PR1) 또는 서브 영역(PR2)보다도 고농도이다. 서브 영역(PR4)의 저면은 서브 영역(PR2)의 저면보다도 얕은 위치에 형성되어 있다. 또한 서브 영역(PR4)의 게이트 전극(Gt)측의 단부는 서브 영역(PR1) 및 서브 영역(PR2)의 게이트 전극(Gt) 측의 단부보다도 게이트 전극(Gt)(또는 플로팅 디퓨젼(FD))으로부터 멀리 배치되어 있다.
[0136]
도 30은 서브 영역(PR4)을 형성하는 공정을 나타내는 단면도로서, 실시 형태 1의 p형 반도체 영역(PR)을 형성하는 공정(도 7의 S6 공정)에 대응하고 있다. 즉, 실시 형태 1의 서브 영역(PR1, PR2)의 형성 후에, 서브 영역(PR4)을 형성한다. 서브 영역(PR4)은 반도체 기판(SB)의 주면의 법선(NL)에 대해서 주입 각도(θ4)의 기울기를 가진 경사 이온 주입법으로 붕소(B) 등의 불순물을 반도체 기판(SB)에 도입한다. 주입 각도(θ4)는 주입 각도(θ2)보다도 큰 각도이다. 이때의 불순물의 주입량은 예를 들어 2×1012cm-2이며, 주입 에너지는 5keV이다. 또한, 포토 레지스트 패턴(RS2)은 서브 영역(PR1, PR2)의 형성시의 것을 그대로 사용할 수 있다. 서브 영역(PR4)을 형성하는 이온 주입의 주입 각도를 서브 영역(PR2) 형성용 주입 각도(θ2)보다도 크게 함으로써 서브 영역(PR4)의 깊이를 서브 영역(PR2)의 깊이보다도 얕게 하고 있다. 또한 서브 영역(PR4)을 형성하기 위한 불순물 주입량은 서브 영역(PR2)을 형성하기 위한 불순물 주입량(2×1013cm-2) 및 서브 영역(PR1)을 형성하기 위한 불순물 주입량(1×1013cm-2)보다도 저 농도이지만, 서브 영역(PR4)은 서브 영역(PR1) 및 서브 영역(PR2)과 겹치는 영역이므로, 서브 영역(PR4)의 불순물 농도는 서브 영역(PR2)의 불순물 농도보다고 고 농도가 된다.
[0137]
본 실시 형태 3에 따르면, 실시 형태 1에 기재한 효과 외에 다음의 효과를 얻을 수 있다.
[0138]
또한, 서브 영역(PR4)을 마련한 것에 의해, 게이트 전극(Gt) 측에 가까운 위치에 의해 저 농도의 서브 영역(PR2), 서브 영역(PR1)이 형성되어 있기 때문에, 암전류 및 암시 백결함을 저감할 수 있다.
[0139]
포토 다이오드(PD) 영역의 중앙부로부터 전송 트랜지스터(TX)의 게이트 전극(Gt)을 향하여 표면층을 구성하는 p형 반도체 영역의 불순물 농도를 서서히 저감하는 것에 의해, 포토 다이오드(PD)의 전하 축적층의 전하가 전송 트랜지스터(TX) 측으로 이동하기 쉽게 된다.
[0140]
(실시 형태 4) 본 실시 형태 4는 실시 형태 1의 변형예에 해당한다. 본 실시 형태 4에서는 포토 다이오드(PD)의 표면층이 서브 영역(PR1, PR2, PR5)으로 구성되어 있다. 도 31은 본 실시 형태 4의 반도체 장치의 화소에 포함되는 포토 다이오드(PD)와 전송 트랜지스터(TX)를 나타내는 평면도이다. 실시 형태 1의 경우와 같이, 포토 다이오드(PD)의 p형 반도체 영역인 표면층을 구성하는 서브 영역(PR1, PR2, PR5)을 도시하고 있다. 도 32는 본 실시 형태 4의 반도체 장치의 단면도이며, 도 31의 C-C선에 따른 단면도에 대응하고 있다.
[0141]
도 31 및 도 32에 나타내듯이, 포토 다이오드(PD)의 표면층이 서브 영역(PR1, PR2, PR5)로 구성되어 있다. 서브 영역(PR5)은 p형 반도체 영역이며 그 불순물 농도는 서브 영역(PR2)보다도 고 농도이며, 서브 영역(PR2)보다도 얕다. 한 쌍의 서브 영역(PR5)은 전송 트랜지스터(TX)의 게이트 폭 방향에 있어서 포토 다이오드(PD) 형성 영역의 양단에 형성되어 있다. 즉, 전송 트랜지스터(TX)의 채널 폭 방향에 있어서는 서브 영역(PR5), 서브 영역(PR2), 서브 영역(PR5)의 순으로 배치되어 있다. 그러므로, 전송 트랜지스터(TX)의 게이트 폭 방향에 있어서는 포토 다이오드(PD)의 주변에 위치하는 전하가 중앙부를 향하여 이동하기 쉬운 포텐셜 분포로 되어 있다. 또한, 전송 트랜지스터(TX)의 게이트 길이 방향에 있어서는 포토 다이오드(PD)의 주변부에서는 게이트 전극(Gt)을 향하여 서브 영역(PR5), 서브 영역(PR2), 서브 영역(PR1)의 순으로 배치되고, 포토 다이오드(PD)의 중앙부에는 게이트 전극(Gt)을 향하여 서브 영역(PR2), 서브 영역(PR1)의 순으로 배치되고 있다. 즉, 게이트 길이 방향에 있어서는 전하 축적층의 전하가 게이트 전극(Gt)을 향하여 이동하기 쉬운 포텐셜 분포로 되어 있다. 따라서, 포토 다이오드(PD)의 전하 축적층의 전하를, 낭비 없이 효율적으로 전송 트랜지스터(TX)로부터 플로팅 디퓨젼(FD)으로 전송할 수 있다.
[0142]
본 실시 형태 4에 따르면, 실시 형태 1에 기재한 효과 외에 상기의 효과를 얻을 수 있다.
[0143]
(실시 형태 5) 본 실시 형태 5는 실시 형태 1의 반도체 장치의 제조 방법에 관한 변형예이다. 실시 형태 1에서는 도 17을 이용하여 설명한 것과 같이, 표면층인 p형 반도체 영역(PR)을 구성하는 서브 영역(PR1, PR2)을 다른 이온 주입 공정을 이용하여 형성했다(도 7의 S6 공정). 본 실시 형태 5에서는 표면층을 구성하는 서브 영역(PR6, PR7)을 한 번의 이온 주입 공정으로 형성한다.
[0144]
본 실시 형태 5의 반도체 장치의 제조 방법은 실시 형태 1의 도 7의 S4 ~ S6 공정의 화소 영역(1A)의 제조 방법을 아래와 같이 치환한다. 도 33 ~ 도 38은 본 실시 형태 5의 반도체 장치의 화소 영역(1A)의 제조 공정 단면도이다.
[0145]
도 33은 절연막(ZM2)의 형성 공정을 나타내고 있다. 도 7의 S3 공정을 완료한 후, 도 33에 나타내듯이, 반도체 기판(SB)의 주면에 절연막(ZM2)을 형성한다. 절연막(ZM2)은 예를 들면, 산화 실리콘막으로 구성되며, 그 막 두께는 전송 트랜지스터(TX)의 게이트 절연막(GOX)의 막 두께와 같거나, 또는 그 이상으로 한다. 다음으로, 절연막(ZM2) 상에 포토 레지스트 패턴(포토 레지스트층)(RS5)을 형성한다.
[0146]
다음으로, 도 34에 나타내듯이, 포토 레지스트 패턴(RS5)을 마스크로서 사용하여, 절연막(ZM2)에, 예를 들어, 드라이 에칭을 하여, 반도체 기판(SB)의 주면 상에 패터닝된 절연막(ZM2)을 형성한다. 패터닝된 절연막(ZM2)은 전송 트랜지스터(TX)의 게이트 길이 방향으로 일단과 타단을 가진다. 드라이 에칭이 완료된 후, 포토 레지스트 패턴(RS5)을 제거한다.
[0147]
도 35는 전송 트랜지스터(TX)의 게이트 절연막(GOX)의 형성 공정, 도 36은 전송 트랜지스터(TX)의 게이트 전극(Gt)의 형성 공정을 나타내고 있다. 실시 형태 1의 도 13(도 7의 S4 공정)에 대응하고 있다. 도 35에 나타내듯이, 반도체 기판(SB)의 주면에 소망하는 의 막 두께를 가지는 게이트 절연막(GOX)을 형성한다. 게이트 절연막(GOX)은 예를 들어 반도체 기판(SB)의 주면을 산화하는 것에 의해 형성하므로, 게이트 절연막(GOX)은 절연막(ZM2)과 반도체 기판(SB)의 주면과의 사이에도 형성된다. 따라서, 절연막(ZM2)이 존재하는 영역은 게이트 절연막(GOX)과 절연막(ZM2)의 적층 구조가 되어, 절연막(ZM2)이 존재하지 않는 영역에 비해서, 절연막의 막 두께가 크게 된다.
[0148]
도 36은 게이트 전극(Gt)의 형성 공정을 나타내고 있다. 도 13에서 설명한 것처럼, 절연막(ZM2) 및 게이트 절연막(GOX) 상에 게이트 전극(Gt)을 형성하지만, 게이트 전극(Gt)은 절연막(ZM2)의 일단을 노출하도록 배치된다. 또한, 상기한 실시 형태 1과 마찬가지로, 게이트 전극(Gt)으로 덮여지지 않은 영역의 절연막(GOX)을 제거하지 않고, 남겨두어도 된다.
[0149]
도 37은 n형 반도체 영역(NW)의 형성 공정(도 7의 S5 공정에 상당)을 나타내고 있다. 도 15를 이용하여 설명한 대로, 화소 영역(1A)의 반도체 기판(SB)에 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입함으로써, n형 반도체 영역(NW)을 형성한다. 포토 레지스트 패턴(RS1)도 도 15에서 설명한 것과 같다.
[0150]
도 38은, 포토 다이오드(PD)의 표면층이 되는 p형 반도체 영역(PR)을 형성하는 공정(도 7의 S6 공정에 해당)을 나타내고 있다. 반도체 기판(SB) 위에 도 17을 이용하여 설명한 포토 레지스트 패턴(RS2)을 형성하고, 반도체 기판(SB)에 붕소(B) 등의 불순물을 이온 주입한다. 이온 주입은 반도체 기판(SB)의 주면의 법선 방향에서 실시한다. 이 이온 주입에 의해, 화소 영역(1A)에 있어서 서브 영역(PR6)과 서브 영역(PR7)으로 구성된 p형 반도체 영역(PR)이 형성된다. 반도체 기판(SB)의 주면 상의 단층 절연막(게이트 절연막(GOX))을 투과한 불순물로 형성된 서브 영역(PR7)의 불순물 농도는 반도체 기판(SB)의 주면 상의 적층 절연막(게이트 절연 막(GOX)과 절연막(ZM2))을 투과한 불순물로 형성된 서브 영역(PR6)의 불순물 농도보다도 크게 된다. 또한 게이트 전극(Gt) 측에 적층 절연막이 배치되어 있으므로, 저 불순물 농도의 서브 영역(PR6)은 고 불순물 농도의 서브 영역(PR7)보다 게이트 전극(Gt) 측에서 서브 영역(PR7)보다도 얕게 형성된다.
[0151]
이 후, 도 7에 나타내는 S7 공정 이후를 실시함으로써, 실시 형태 5의 반도체 장치가 완성된다.
[0152]
본 실시 형태 5에 따르면, 실시 형태 1에 기재한 효과 외에, 다음의 효과를 얻을 수 있다.
[0153]
이와 같이, 다른 막 두께의 절연막을 이용하여, 이온 주입을 실시함으로써, 한 번의 이온 주입으로 다른 불순물 농도를 가진 영역을 동시에 형성할 수 있다.
[0154]
이상, 본 발명자에 의해 이루어진 발명을 그 실시의 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기의 형태에 한정되는 것이 아니라 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능하다는 것은 말할 필요도 없다.
[0155]
예를 들면, 본 발명의 실시 형태는 이면(裏面) 조사형(照射型)의 CMOS이미지 센서에도 적용할 수 있다.
[0156]
FD 플로팅 디퓨젼
Gt 게이트 전극
NW n형 반도체 영역
PD 포토 다이오드
PR p형 반도체 영역
PR1 제1서브 영역
PR2 제2서브 영역
TX 전송 트랜지스터

Claims (18)

  1. 직렬 접속된 포토 다이오드와 전송 트랜지스터를 가지는 반도체 장치로서, 상기 전송 트랜지스터는 반도체 기판의 주면에 게이트 절연막을 통해서 형성된 게이트 전극, 상기 게이트 전극의 일단 측에 배치된 제1도전형 소스 영역, 상기 게이트 전극의 타단 측에 배치된 제1도전형의 드레인 영역을 가지고, 상기 포토 다이오드는 상기 반도체 기판의 내부에 형성되어, 상기 소스 영역으로서도 기능하는 제1도전형의 전하 축적층, 상기 전하 축적층 위에 배치되어 상기 제1도전형과 반대 도전형인 제2도전형의 표면층을 가지며, 상기 표면층은 저 불순물 농도의 제1서브 영역과 상기 제1서브 영역보다도 고 불순물 농도의 제2서브 영역으로 구성되며, 상기 제1서브 영역은 상기 제2서브 영역보다도 상기 드레인 영역에 가까운 측에 배치되어 있는 반도체 장치
  2. 제1항에 있어서, 상기 제1서브 영역의 상기 드레인 영역 측의 단부는 상기 전하 축적층으로 덮여 있는 반도체 장치.
  3. 제2항에 있어서, 상기 제2서브 영역의 하면은 상기 제1서브 영역으로 덮여 있는 반도체 장치.
  4. 제1항에 있어서, 상기 제1서브 영역보다도 상기 드레인 영역에 가까운 측에 상기 제2도전형의 제3서브 영역을 더 가지는 반도체 장치.
  5. 제4항에 있어서, 상기 제3서브 영역의 상기 드레인 영역 측의 단부는 상기 전하 축적층으로 덮여 있는 반도체 장치.
  6. 제4항에 있어서, 상기 제3서브 영역의 일부는 평면으로 볼 때 상기 게이트 전극과 겹쳐 있는 반도체 장치.
  7. 제4항에 있어서, 상기 제1서브 영역의 하면은 상기 제3서브 영역으로 덮여 있는 반도체 장치.
  8. 전하 축적층 및 상기 전하 축적층 위에 배치된 표면층을 가지는 포토 다이오드와, 제1게이트 전극과, 플로팅 디퓨젼을 가지는 상기 전하 축적층의 전하를 상기 플로팅 디퓨젼에 전송하는 전송 트랜지스터를 가지는 반도체 장치의 제조 방법으로, (a) 반도체 기판의 주면에 상기 제1게이트 전극을 형성하는 공정, (b) 상기 제1게이트 전극의 일단 측에 제1도전형의 상기 전하 축적층을 형성하는 공정, (c) 상기 제1게이트 전극의 상기 일단 측에 상기 제1도전형과는 반대 도전형인 제2도전형의 표면층을 형성하는 공정을 가지며, 상기 공정(c)은 (c1) 상기 제1게이트 전극을 마스크로서, 상기 반도체 기판 주면의 법선에 대해서 제1각도로, 제2도전형의 제1불순물을 상기 반도체 기판에 이온 주입하여 제1서브 영역을 형성하는 공정, (c2) 상기 제1게이트 전극을 마스크로 상기 반도체 기판 주면의 법선에 대해서 제2각도로, 제2도전형의 제2불순물을 상기 반도체 기판에 이온 주입하여 제2서브 영역을 형성하는 공정을 가지며, 상기 제1불순물의 불순물 농도는 상기 제2불순물의 불순물 농도보다도 낮고, 상기 제1각도는 상기 제2각도보다도 작은 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1각도는 10~20°이고, 상기 제2각도는 30°인, 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 공저(c)는 (c3) 상기 제1게이트 전극을 마스크로 상기 반도체 기판 주면의 법선에 대해서 제3각도로, 제2도전형의 제3불순물을 상기 반도체 기판에 이온 주입하여 제3서브 영역을 형성하는 공정을 더 가지며, 상기 제3불순물의 불순물 농도는 상기 제1불순물의 불순물 농도보다도 낮은, 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제3각도는 상기 제1각도보다도 작은, 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 제3각도는 상기 법선에 대해서, 상기 제1각도와 반대 방향인, 반도체 장치의 제조 방법.
  13. 제8항에 있어서, (d) 상기 제1게이트 전극을 덮듯이, 상기 반도체 기판상에 제1절연막을 퇴적하는 공정, (e) 상기 제1절연막 위에 제2절연막을 퇴적하는 공정, (f) 상기 포토 다이오드의 형성 영역을 덮고, 상기 플로팅 디퓨젼 형성 영역을 노출하는, 제1마스크층에서 상기 반도체 기판을 덮은 상태로 상기 제2절연막 및 상기 제1절연막에 이방성 드라이 에칭을 하여, 상기 제1게이트 전극의 타단 측에 제1측벽 절연막을 형성하는 공정, (g) 상기 제1게이트 전극 및 제1측벽 절연막에 대해서 자기정렬로, 상기 반도체 기판 주면에 상기 플로팅 디퓨젼을 형성하는 공정을 더 가지는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 공정(a)은 상기 반도체 기판 주면에 제2게이트 전극을 형성하는 공정을 포함하고, 상기 공정(d)에 있어서, 상기 제1절연막은 상기 제2게이트 전극도 덮도록 형성되고, 상기 공정(d)과 (e) 사이에 (h) 상기 제1게이트 전극을 덮고, 상기 제2게이트 전극을 노출하는 제2마스크로, 상기 반도체 기판을 덮는 상태에서, 상기 제1절연막에 이방성 드라이 에칭을 하여, 상기 제2게이트 전극의 측벽에 오프셋 스페이서를 형성하는 공정, (i) 상기 제2게이트 전극 및 상기 오프셋 스페이서에 대해서 자기정렬로 상기 반도체 기판 주면에 상기 제1도전형의 제1반도체 영역을 형성하는 공정을 더 가지는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 공정(f)은 상기 제2게이트 전극의 측벽에 상기 오프셋 스페이서를 통해서 제2측벽절연막을 형성하는 공정, 상기 공정(g)은 상기 제2게이트 전극 및 상기 제2측벽절연막에 대해서 자기정렬로 상기 반도체 기판 주면에 상기 제1도전형의 제2반도체 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  16. 전하 축적층 및 상기 전하 축적층 위에 배치된 표면층을 가지는 포토 다이오드와, 게이트 전극과, 플로팅 디퓨젼을 갖고, 상기 전하 축적층의 전하를 상기 플로팅 디퓨젼에 전송하는 전송 트랜지스터를 가지는 반도체 장치의 제조 방법으로서, (a) 주면을 가지는 반도체 기판을 준비하는 공정, (b) 상기 반도체 기판의 주면 상에 단면으로 볼 때 일단과 타단을 가지는 제1절연막을 형성하는 공정, (c) 상기 제1절연막과 상기 반도체 기판 주면과의 사이를 포함하는 상기 반도체 기판 주면에 제2절연막을 형성하는 공정, (d) 상기 일단을 노출하도록 상기 제1절연막 위에 상기 게이트 전극을 형성하는 공정, (e) 상기 게이트 전극에 대해서 자기정렬로 상기 제1절연막 및 상기 제2절연막을 통해서, 제1불순물을 이온 주입하는 것에 의해 상기 표면층을 형성하는 공정을 가지며, 상기 표면층은 상기 게이트 전극에 가까운 제1서브 영역과 상기 제1서브 영역보다도 상기 게이트 전극으로부터 먼 제2서브 영역을 가지며, 상기 제1서브 영역의 불순물 농도는 상기 제2서브 영역의 불순물 농도보다도 낮은, 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1서브 영역은 상기 제2서브 영역보다도 얕은, 반도체 장치의 제조 방법.
  18. 제16항에 있어서, 상기 공정 (d)와 (e) 사이에, 상기 반도체 기판에 제2불순물을 이온 주입하는 것에 의해, 상기 전하 축적층을 형성하는 공정을 가지는 반도체 장치의 제조 방법.
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