JP6246664B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6246664B2
JP6246664B2 JP2014116029A JP2014116029A JP6246664B2 JP 6246664 B2 JP6246664 B2 JP 6246664B2 JP 2014116029 A JP2014116029 A JP 2014116029A JP 2014116029 A JP2014116029 A JP 2014116029A JP 6246664 B2 JP6246664 B2 JP 6246664B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
gate electrode
manufacturing
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014116029A
Other languages
English (en)
Other versions
JP2015230952A (ja
Inventor
直 山口
直 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014116029A priority Critical patent/JP6246664B2/ja
Priority to TW104116363A priority patent/TWI648841B/zh
Priority to KR1020150077793A priority patent/KR102418456B1/ko
Priority to CN202010307165.9A priority patent/CN111490059B/zh
Priority to CN201510296766.3A priority patent/CN105185794A/zh
Priority to US14/729,226 priority patent/US9947715B2/en
Publication of JP2015230952A publication Critical patent/JP2015230952A/ja
Application granted granted Critical
Publication of JP6246664B2 publication Critical patent/JP6246664B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon

Description

本発明は、半導体装置の製造方法に関し、例えば、固体撮像素子を含む半導体装置の製造方法に好適に利用できるものである。
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
特開２００５−１４２３１９号公報（特許文献１）には、トレンチの底面に付着した金属汚染物質を除去する技術が開示されている。要約によれば、基板温度を２００℃乃至６００℃とし、励起エネルギーをプラズマで与えてシリコン膜の表面に酸化反応を起こす。これにより、トレンチにおいて露出したシリコン膜の表面にシリコン酸化膜が形成される。金属汚染物質は、シリコン酸化膜とシリコン膜の界面で凝集して金属シリサイドとなる。シリコン酸化膜をＨＦ系溶液によって除去する。これに伴って金属シリサイドも除去される。
特開２００８−６０３８３号公報（特許文献２）には、高信頼性を有するゲート絶縁膜を形成可能とする技術が開示されている。要約によれば、シリコン基板の表面に溝を形成した後に、溝の内表面を洗浄して汚染物を除去し、次いで、２００℃以下の基板温度でフッ素元素含有ガスおよび酸素ガスを電離させて発生したラジカルによる等方性エッチングにより溝の内表面の欠陥層を除去する。
特開２００６−５９８４２号公報（特許文献３）には、素子分離部（ＳＴＩ）によって基板内に生じる応力を抑制し、接合リーク電流の問題を低減する技術が開示されている。実施例３によれば、異方性ドライエッチングによりシリコン基板に溝を形成した際に溝部の内面に形成されるダメージ層を、等方性エッチングにより除去する。
特開２００５−１４２３１９号公報 特開２００８−０６０３８３号公報 特開２００６−０５９８４２号公報
フォトダイオードを有する半導体装置においても、できるだけ性能を向上させること、例えば、暗時白点や暗時白キズの減少等が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、転送トランジスタのゲート電極を覆う絶縁膜に対し異方性エッチングを施して、ゲート電極のドレイン側の側壁にサイドウォールスペーサを形成した後、半導体基板表面に犠牲酸化膜を形成し、その犠牲酸化膜を除去することで、異方性エッチングによって半導体基板に形成されたダメージ層を除去する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の構成例を示す回路ブロック図である。 画素の構成例を示す回路図である。 一実施の形態の半導体装置の画素を示す平面図である。 一実施の形態の半導体装置が形成されるチップ領域を示す平面図である。 一実施の形態の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図８と同じ半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図１０と同じ半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１２と同じ半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１４と同じ半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１６と同じ半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１８と同じ半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２２と同じ半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２４と同じ半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２８と同じ半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサとしてのＣＭＯＳイメージセンサである例について説明する。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路ＶＳＣや水平走査回路ＨＳＣなどの駆動回路が配置されている。各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路ＶＳＣと接続され、出力線ＯＬはそれぞれ列回路ＣＬＣと接続されている。列回路ＣＬＣはスイッチＳＷＴを介して出力アンプＡＰと接続されている。各スイッチＳＷＴは水平走査回路ＨＳＣと接続され、水平走査回路ＨＳＣにより制御される。
例えば、垂直走査回路ＶＳＣおよび水平走査回路ＨＳＣにより選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプＡＰを介して出力される。
画素ＰＵの構成は、例えば、図２に示されるように、フォトダイオードＰＤと、４つのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩとで構成される。これらのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩは、それぞれｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により形成される。このうち、トランジスタＲＳＴはリセットトランジスタ（リセット用トランジスタ）であり、トランジスタＴＸは転送トランジスタ（転送用トランジスタ）であり、トランジスタＳＥＬは選択トランジスタ（選択用トランジスタ）であり、トランジスタＡＭＩは増幅トランジスタ（増幅用トランジスタ）である。なお、転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する転送用トランジスタである。また、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。
図２に示す回路例においては、接地電位ＧＮＤとノードＮ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードＮ１と電源電位（電源電位線）ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードＮ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線（第２選択線）ＬＴＸと接続されている。
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げ（Ｈレベルとし）、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（Ｌレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げ（Ｈレベルとし）、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送トランジスタＴＸのノードＮ１側の端部（後述の図３のフローティングディフュージョンＦＤに対応）に転送される。このとき、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力アンプＡＰから出力信号として読み出される。
図３は、本実施の形態の半導体装置の画素を示す平面図である。
図３に示されるように、本実施の形態の半導体装置の画素ＰＵ（図１参照）は、フォトダイオードＰＤと転送トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有している。さらに、画素ＰＵは、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、図示しない接地電位線と接続されているプラグＰｇが配置されている活性領域ＡｃＧとを有している。
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはプラグＰｒ１，Ｐｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、平面視において、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置され、他方には、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤは、ＰＮ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物拡散領域（半導体領域）により構成される。また、フローティングディフュージョンＦＤは、電荷蓄積部または浮遊拡散層としての機能を有しており、例えば、ｎ型の不純物拡散領域（半導体領域）で構成される。このフローティングディフュージョンＦＤ上には、プラグＰｆｄが配置されている。
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、活性領域ＡｃＡＳのゲート電極Ｇａ側の端部にはプラグＰａが配置され、活性領域ＡｃＡＳのゲート電極Ｇｓ側の端部にはプラグＰｓが配置されている。ゲート電極Ｇａおよびゲート電極Ｇｓの両側は、ソース・ドレイン領域であり、このゲート電極Ｇａおよびゲート電極Ｇｓとソース・ドレイン領域とにより、直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
活性領域ＡｃＧの上部にはプラグＰｇが配置されている。このプラグＰｇは、図示しない接地電位線と接続される。よって、活性領域ＡｃＧは、半導体基板のウエル領域に、接地電位ＧＮＤを印加するための給電領域である。
また、ゲート電極Ｇｒ、ゲート電極Ｇｔ、ゲート電極Ｇａおよびゲート電極Ｇｓ上には、プラグＰｒｇ、プラグＰｔｇ、プラグＰａｇおよびプラグＰｓｇがそれぞれ配置されている。
上記プラグＰｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇを、複数の配線層（例えば後述する図６に示される配線Ｍ１〜Ｍ３）により必要に応じて接続する。これにより、上記図１および図２に示される回路を形成することができる。
図４は、本実施の形態の半導体装置が形成されるチップ領域を示す平面図である。チップ領域ＣＨＰは、画素領域１Ａと、周辺回路領域２Ａとを有し、画素領域１Ａには複数の画素ＰＵが行列状に配置されている。周辺回路領域２Ａには、論理回路（ロジック回路）が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。また、図１の列回路ＣＬＣ、スイッチＳＷＴ、水平走査回路ＨＳＣ、垂直走査回路ＶＳＣおよび出力アンプＡＰなども周辺回路領域２Ａに配置されている。
図５は、本実施の形態の半導体装置の周辺回路領域２Ａに形成されるトランジスタを示す平面図である。
図５に示されるように、周辺回路領域２Ａには、ロジックトランジスタとしての周辺トランジスタＬＴが配置されている。実際には、周辺回路領域２Ａには、論理回路を構成するトランジスタとして、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴとが形成されているが、図５には、論理回路を構成するトランジスタのうちの一つのｎチャネル型ＭＩＳＦＥＴが、周辺トランジスタＬＴとして示されている。
図５に示されるように、周辺回路領域２Ａには、活性領域ＡｃＬが形成され、この活性領域ＡｃＬには、周辺トランジスタＬＴのゲート電極Ｇｌｔが配置され、ゲート電極Ｇｌｔの両側であって、活性領域ＡｃＬの内部には、後述するｎ＋型半導体領域ＳＤを含む周辺トランジスタＬＴのソース・ドレイン領域が形成されている。また、周辺トランジスタＬＴのソース・ドレイン領域上には、プラグＰｔ１、Ｐｔ２が配置されている。
図５においては、１つの周辺トランジスタＬＴのみを示しているが、実際には、周辺回路領域２Ａには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のプラグまたはゲート電極Ｇｌｔ上のプラグを複数の配線層（後述の配線Ｍ１〜Ｍ３）により接続することで、論理回路を構成することができる。また、ＭＩＳＦＥＴ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
なお、以下では、周辺トランジスタＬＴがｎチャネル型ＭＩＳＦＥＴである例を説明するが、周辺トランジスタＬＴはｐチャネル型ＭＩＳＦＥＴであってもよい。
＜画素領域および周辺回路領域の素子構造＞
次に、本実施の形態の半導体装置の断面図（図６および図７）を参照しながら、本実施の形態の半導体装置の構造を説明する。図６および図７は、本実施の形態の半導体装置の要部断面図であり、図６は、上記図３のＡ−Ａ線での断面図にほぼ対応し、図７は、上記図５のＢ−Ｂ線での断面図にほぼ対応している。
図６に示されるように、半導体基板ＳＢの画素領域１Ａの活性領域ＡｃＴＰには、フォトダイオードＰＤと転送トランジスタＴＸとが形成されている。フォトダイオードＰＤは、半導体基板ＳＢに形成されたｐ型ウエルＰＷ１、ｎ型半導体領域（ｎ型ウエル）ＮＷおよびｐ＋型半導体領域ＰＲからなる。また、図７に示されるように、半導体基板ＳＢの周辺回路領域２Ａの活性領域ＡｃＬには、周辺トランジスタＬＴが形成されている。
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＢをエピタキシャルウエハとする場合、例えば、ｎ型不純物（例えばヒ素（Ａｓ））が導入されたｎ＋型の単結晶シリコン基板の主面上に、ｎ型不純物（例えばリン（Ｐ））が導入されたｎ−型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＢを形成することができる。
活性領域ＡｃＴＰの外周には、絶縁体からなる素子分離領域ＬＣＳが配置されている。このように、素子分離領域ＬＣＳで囲まれた半導体基板ＳＢの露出領域が、活性領域ＡｃＴＰおよび活性領域ＡｃＬなどの活性領域となる。
半導体基板ＳＢの主面から所定の深さにわたって、ｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２が形成されている。ｐ型ウエルＰＷ１は、活性領域ＡｃＴＰ全体にわたって形成されている。すなわち、ｐ型ウエルＰＷ１は、フォトダイオードＰＤが形成されている領域と、転送トランジスタＴＸが形成されている領域とにわたって形成されている。また、ｐ型ウエルＰＷ２は、活性領域ＡｃＬ全体にわたって形成されている。すなわち、ｐ型ウエルＰＷ２は、周辺トランジスタＬＴが形成される領域に形成されている。ｐ型ウエルＰＷ１およびｐ型ウエルＰＷ２は、いずれも、ホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の半導体領域である。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、互いに、独立した領域であり、電気的にも独立である。
図６に示されるように、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域（ｎ型ウエル）ＮＷが形成されている。ｎ型半導体領域ＮＷは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の半導体領域である。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であるが、転送トランジスタＴＸのソース領域でもある。すなわち、ｎ型半導体領域ＮＷは、主として、フォトダイオードＰＤが形成されている領域に形成されているが、ｎ型半導体領域ＮＷの一部は、転送トランジスタＴＸのゲート電極Ｇｔと平面的に（平面視で）重なるような位置に、形成されている。ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く形成されている。
ｎ型半導体領域ＮＷの表面の一部には、ｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲは、ホウ素（Ｂ）などのｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ＋型半導体領域ＰＲの導電率（電気伝導率）は、ｐ型ウエルＰＷ１の導電率（電気伝導率）よりも高い。
ｐ＋型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面部分）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＰＲの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ＋型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ＋型半導体領域ＰＲは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。また、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ＋型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。
ｐ＋型半導体領域ＰＲは、半導体基板ＳＢの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される領域である。すなわち、半導体基板ＳＢの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型半導体領域ＮＷの表面に、正孔（ホール）を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。従って、ｐ＋型半導体領域ＰＲは、フォトダイオード最表面から湧き出る電子をそのｐ＋型半導体領域ＰＲのホールと再結合させて、暗電流を低下させる役割がある。
フォトダイオードＰＤは、受光素子である。また、フォトダイオードＰＤは、光電変換素子とみなすこともできる。フォトダイオードＰＤは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタＴＸは、フォトダイオードＰＤで蓄積された電荷をフォトダイオードＰＤから転送する際のスイッチとしての役割を有している。
また、ｎ型半導体領域ＮＷの一部と平面的に重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極であり、半導体基板ＳＢ上にゲート絶縁膜ＧＯＸを介して形成（配置）されている。ゲート電極Ｇｔの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
活性領域ＡｃＴＰの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極Ｇｔの両側のうちの一方の側には、上記ｎ型半導体領域ＮＷが形成されており、他方の側には、ｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で導入（ドープ）されたｎ＋型半導体領域であり、ｐ型ウエルＰＷ１内に形成されている。ｎ型半導体領域ＮＲは、フローティングディフュージョン（浮遊拡散層）ＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。
ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。また、ｎ型半導体領域ＮＷは、フォトダイオードＰＤの構成要素であるが、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタＴＸのソース領域は、ｎ型半導体領域ＮＷにより形成される。このため、ｎ型半導体領域ＮＷとゲート電極Ｇｔとは、ゲート電極Ｇｔの一部（ソース側）が、ｎ型半導体領域ＮＷの一部と平面的に（平面視で）重なるような位置関係となっていることが好ましい。ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成されている。
フォトダイオードＰＤ（図３参照）の表面、すなわちｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの表面には、キャップ絶縁膜ＣＰが形成されている。このキャップ絶縁膜ＣＰは、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つために形成される。このキャップ絶縁膜ＣＰ上には、反射防止膜ＡＲＦが形成されている。すなわち、反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲ上に、キャップ絶縁膜ＣＰを介して形成されている。反射防止膜ＡＲＦの一部（端部）は、ゲート電極Ｇｔ上に乗り上げることもできる。
一方、図７に示されるように、活性領域ＡｃＬのｐ型ウエルＰＷ２上には、ゲート絶縁膜ＧＯＸを介して、周辺トランジスタＬＴのゲート電極Ｇｌｔが形成されており、ゲート電極Ｇｌｔの両側の側壁上には、サイドウォールスペーサＳＷが形成されている。また、ゲート電極Ｇｌｔの両側のｐ型ウエルＰＷ２中には、周辺トランジスタＬＴのソース・ドレイン領域が形成されている。周辺トランジスタＬＴのソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ型の低濃度半導体領域であるｎ−型半導体領域ＮＭと、ｎ型の高濃度半導体領域であるｎ＋型半導体領域ＳＤとからなる。さらに、周辺トランジスタＬＴのゲート電極Ｇｌｔ、ソース・ドレイン領域を構成するｎ＋型半導体領域ＳＤの表面には金属シリサイド層ＳＩＬが形成されている。一方、画素ＰＵを構成する転送トランジスタＴＸのドレイン領域を構成するフローティングディフュージョンＦＤには金属シリサイド層ＳＩＬは形成されていない。したがって、フローティングディフュージョンＦＤの表面は、後述するシリサイドブロック膜ＰＲＯで覆われている。シリサイドブロック膜ＰＲＯは、例えば、酸化シリコン膜からなる。本実施の形態１では、画素領域１Ａは全域がシリサイドブロック膜ＰＲＯで覆われている。但し、シリサイドブロック膜ＰＲＯで覆う必要が有るのは、金属シリサイド層ＳＩＬを形成したくない転送トランジスタＴＸのフローティングディフュージョンＦＤであり、それ以外の部分にはシリサイドブロック膜ＰＲＯを設けなくとも良い。
半導体基板ＳＢ上には、ゲート電極Ｇｔ、反射防止膜ＡＲＦおよびゲート電極Ｇｌｔを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、画素領域１Ａおよび周辺回路領域２Ａを含む半導体基板ＳＢの主面全体上に形成されている。前述のように、画素領域１Ａでは、ゲート電極Ｇｔ、反射防止膜ＡＲＦおよびフローティングディフュージョンＦＤの表面はシリサイドブロック膜ＰＲＯで覆われており、シリサイドブロック膜ＰＲＯ上に層間絶縁膜ＩＬ１が形成されている。
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜により形成されている。層間絶縁膜ＩＬ１には、上記プラグＰｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグＰＧが埋め込まれている。例えば、図６に示されるように、フローティングディフュージョンＦＤとしてのｎ型半導体領域ＮＲ上にプラグＰＧとしてプラグＰｆｄが形成されており、このプラグＰｆｄは、層間絶縁膜ＩＬ１を貫通してｎ型半導体領域ＮＲに達しており、ｎ型半導体領域ＮＲと電気的に接続されている。
上記プラグＰｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグＰＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、バリア導体膜とバリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。そのバリア導体膜は、例えば、チタン膜と該チタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなる。
また、図６および図７には表れないが、上記リセットトランジスタＲＳＴ、上記選択トランジスタＳＥＬおよび上記増幅トランジスタＡＭＩも、半導体基板ＳＢに形成されたｐ型ウエル上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側のｐ型ウエル中に形成されたソース・ドレイン領域とを有している（上記図３参照）。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩは直列に接続されているため、一方のソース・ドレイン領域を共有している（図３参照）。
プラグＰＧ（Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ,Ｐｔ１,Ｐｔ２）が埋め込まれた層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｍ１が形成されている。
層間絶縁膜ＩＬ２は、例えば酸化シリコン膜により形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜により形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。
配線Ｍ１は、例えば、銅配線により形成されており、ダマシン法を用いて形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム配線により形成することもできる。配線Ｍ１が埋込銅配線（ダマシン銅配線）の場合（図６および図７はこの場合に対応）は、その埋込銅配線は、層間絶縁膜ＩＬ１に形成された配線溝内に埋め込まれているが、配線Ｍ１がアルミニウム配線の場合は、そのアルミニウム配線は、層間絶縁膜上に形成された導電膜をパターニングすることにより形成される。
配線Ｍ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｍ２が形成されている。また、配線Ｍ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｍ３が形成されている。配線Ｍ１〜Ｍ３は、配線層を形成している。配線Ｍ１〜Ｍ３は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線Ｍ１〜Ｍ３によって遮られないようにするためである。
さらに、配線Ｍ３を形成した層間絶縁膜ＩＬ４上には、マイクロレンズＭＬが搭載されている。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタが設けられていてもよい。
図６において、光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズＭＬを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤに入射する。フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型半導体領域ＮＷに蓄積される。そして、適切なタイミングで、転送トランジスタＴＸをオンする。具体的には、転送トランジスタＴＸのゲート電極Ｇｔにしきい値電圧以上の電圧を印加する。すると、転送トランジスタＴＸのゲート絶縁膜ＧＯＸ直下のチャネル形成領域にチャネル領域が形成され、転送トランジスタＴＸのソース領域としてのｎ型半導体領域ＮＷと、転送トランジスタＴＸのドレイン領域としてのｎ型半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型半導体領域ＮＷに蓄積された電子は、チャネル領域を通ってドレイン領域（ｎ型半導体領域ＮＲ）に達し、ドレイン領域（ｎ型半導体領域ＮＲ）からプラグＰｆｄおよび配線層を伝わって外部回路に取り出される。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について、図６〜図２９を参照して説明する。図面簡略化のために図２８および図２９に続く製造工程は、図６および図７を用いて説明する。
図８〜図２９ならびに図６および図７は、本実施の形態の半導体装置の製造工程中の要部断面図である。図８〜図２９のうち、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６および図２８は、上記図６に相当する断面図、すなわち、上記図３のＡ−Ａ線に相当する位置での断面図である。図８〜図２９のうち、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７および図２９は、上記図７に相当する断面図、すなわち、上記図５のＢ−Ｂ線に相当する位置での断面図である。
本実施の形態の半導体装置を製造するために、まず、図８および図９に示されるように、半導体基板（半導体ウエハ）ＳＢを用意（準備）する。
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＢをエピタキシャルウエハとする場合、例えば、ｎ型不純物（例えばヒ素（Ａｓ））が導入されたｎ＋型の単結晶シリコン基板の主面上に、ｎ型不純物（例えばリン（Ｐ））が導入されたｎ−型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＢを形成することができる。
次に、半導体基板ＳＢに素子分離領域ＬＣＳを形成する工程を実施する。
素子分離領域ＬＣＳは、酸化膜などの絶縁膜からなる。例えば、半導体基板ＳＢのうち、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆った状態で、半導体基板ＳＢを熱酸化することにより、窒化シリコン膜で覆われていない領域の半導体基板ＳＢの主面に、熱酸化膜からなる素子分離領域ＬＣＳを形成することができる。このような素子分離領域の形成法をＬＯＣＯＳ（Local oxidation of silicon）法という。素子分離領域ＬＣＳにより、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域が区画（規定）される。
ＬＯＣＯＳ法に代えてＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域ＬＣＳを形成してもよい。ＳＴＩ法を用いた場合、素子分離領域ＬＣＳは、半導体基板ＳＢの溝内に埋め込まれた絶縁膜（例えば酸化シリコン膜）からなる。例えば、半導体基板ＳＢのうち、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆う。そして、その窒化シリコン膜をエッチングマスクとして半導体基板ＳＢをエッチングすることにより、半導体基板ＳＢに素子分離用の溝を形成し、その後、その素子分離用の溝内に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域ＬＣＳを形成することができる。
なお、活性領域ＡｃＴＰは、画素領域１Ａに形成され、活性領域ＡｃＬは、周辺回路領域２Ａに形成される。
次に、図８および図９に示されるように、画素領域１Ａの半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ１を形成する工程、周辺回路領域２Ａの半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ２を形成する工程を実施する。
ｐ型ウエルＰＷ１は、フォトダイオードＰＤを形成するためのｐ型半導体領域であり、また、ｎチャネル型の転送トランジスタＴＸを形成するためのｐ型ウエル領域でもある。ｐ型ウエルＰＷ２は、ｎチャネル型の周辺トランジスタＬＴを形成するためのｐ型ウエル領域である。
ｐ型ウエルＰＷ１，ＰＷ２は、それぞれ、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。
ｐ型ウエルＰＷ１は、画素領域１Ａにおいて、フォトダイオードＰＤが形成される領域と、転送トランジスタＴＸが形成される領域とにわたって形成される。すなわち、画素領域１Ａにおいて、活性領域ＡｃＴＰ全体にｐ型ウエルＰＷ１が形成される。ｐ型ウエルＰＷ２は、周辺回路領域２Ａに形成される。ｐ型ウエルＰＷ１を形成するためのイオン注入と、ｐ型ウエルＰＷ２を形成するためのイオン注入とは、異なるイオン注入工程で行うか、あるいは、同じイオン注入工程で行う。
ｐ型ウエルＰＷ１，ＰＷ２の導電型はｐ型であり、半導体基板ＳＢの導電型であるｎ型とは反対の導電型である。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面を基準として、素子分離領域ＬＣＳよりも深い。
なお、本実施の形態では、周辺回路領域２Ａに形成される周辺トランジスタＬＴが、ｎチャネル型のＭＩＳＦＥＴの場合について説明しているが、導電型を逆にして、周辺トランジスタＬＴをｐチャネル型のＭＩＳＦＥＴとすることもできる。また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を周辺回路領域２Ａに形成することもできる。
次に、図１０および図１１に示されるように、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＯＸを介して転送トランジスタＴＸ用のゲート電極Ｇｔを形成し、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＯＸを介して周辺トランジスタＬＴ用のゲート電極Ｇｌｔを形成する。
すなわち、まず、半導体基板ＳＢの主面を洗浄処理などにより清浄化してから、半導体基板ＳＢの主面にゲート絶縁膜ＧＯＸ用の絶縁膜を形成する。このゲート絶縁膜ＧＯＸ用の絶縁膜は、例えば酸化シリコン膜からなり、熱酸化法などを用いて形成することができる。他の形態として、ゲート絶縁膜ＧＯＸ用の絶縁膜として、酸窒化シリコン膜や、あるいは、金属酸化物膜（例えばハフニウム酸化物膜）などの高誘電率絶縁膜を用いることもできる。それから、半導体基板ＳＢ上、すなわちゲート絶縁膜ＧＯＸ用の絶縁膜上に、ゲート電極用の導電膜（例えば多結晶シリコン膜）をＣＶＤ（Chemical Vapor Deposition）法などを用いて形成した後、このゲート電極用の導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、パターニングされた導電膜（例えば多結晶シリコン膜）からなるゲート電極Ｇｔ，Ｇｌｔを形成することができる。ゲート電極Ｇｔ，Ｇｌｔの下に残存するゲート絶縁膜ＧＯＸ用の絶縁膜が、ゲート絶縁膜ＧＯＸとなる。また、このゲート電極用の導電膜をパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、ゲート電極Ｇｔ，Ｇｌｔで覆われていない領域のゲート絶縁膜ＧＯＸ用の絶縁膜は除去され得る。ゲート電極用の導電膜をパターニングしてゲート電極Ｇｔ，Ｇｌｔを形成する際に、例えば上記図３に示される他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａを一緒に形成することもできる。
ゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極として機能し、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＯＸを介して形成される。ゲート電極Ｇｔの下のゲート絶縁膜ＧＯＸが、転送トランジスタＴＸのゲート絶縁膜として機能する。ゲート電極Ｇｌｔは、周辺トランジスタＬＴのゲート電極として機能し、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＯＸを介して形成される。ゲート電極Ｇｌｔの下のゲート絶縁膜ＧＯＸが、周辺トランジスタＬＴのゲート絶縁膜として機能する。
次に、図１２および図１３に示されるように、画素領域１Ａの活性領域ＡｃＴＰにおける半導体基板ＳＢに、ｎ型半導体領域ＮＷを形成する工程を実施する。ｎ型半導体領域ＮＷは、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢにリン（Ｐ）またヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、形成することができる。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であり、ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く、ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成される。ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成されるため、ｎ型半導体領域ＮＷの底面と側面とは、ｐ型ウエルＰＷ１に接している。
ｎ型半導体領域ＮＷは、画素領域１Ａの活性領域ＡｃＴＰ全体に形成されるのではなく、活性領域ＡｃＴＰの半導体基板ＳＢにおけるゲート電極Ｇｔの両側の領域のうち、一方の側（ソース側）に形成され、他方側（ドレイン側）には形成されない。
ｎ型半導体領域ＮＷは、具体的には、例えば次のようにして形成することができる。すなわち、図１２および図１３に示されるように、まず、半導体基板ＳＢ上にレジスト層としてフォトレジストパターン（フォトレジスト層）ＲＳ１を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ１は、画素領域１Ａの活性領域ＡｃＴＰにおけるゲート電極Ｇｔの両側のうちの一方の側（ソース側）を開口（露出）する開口部ＯＰ１を有しており、画素領域１Ａの活性領域ＡｃＴＰにおけるゲート電極Ｇｔの両側のうちの他方の側（ドレイン側）は、フォトレジストパターンＲＳ１で覆われている。それから、このフォトレジストパターンＲＳ１をマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＢにｎ型の不純物イオンをイオン注入する。これにより、画素領域１Ａにおいて、開口部ＯＰ１に平面視で重なる位置の半導体基板ＳＢにｎ型不純物がイオン注入され、それによって、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢに、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域ＮＷが形成される。その後、フォトレジストパターンＲＳ１は除去される。
なお、ｎ型半導体領域ＮＷを形成するためのイオン注入工程においては、図１３に示されるように、周辺回路領域２Ａ全体にフォトレジストパターンＲＳ１が形成されている。すなわち、周辺回路領域２Ａ全体において、ゲート電極Ｇｌｔを覆うように半導体基板ＳＢ上にフォトレジストパターンＲＳ１が形成されている。このため、ｎ型半導体領域ＮＷを形成するためのイオン注入工程においては、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）では、フォトレジストパターンＲＳ１がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。つまり、ｎ型半導体領域ＮＷを形成するためのイオン注入の際には、ｎ型半導体領域ＮＷ形成領域以外の半導体基板ＳＢは、フォトレジストパターンＲＳ１で覆っておき、ｎ型半導体領域ＮＷ形成領域に選択的にｎ型不純物をイオン注入するのである。
次に、図１４および図１５に示されるように、画素領域１Ａの活性領域ＡｃＴＰにおける半導体基板ＳＢに、ｐ＋型半導体領域ＰＲを形成する工程を実施する。
ｐ＋型半導体領域ＰＲは、例えば、ホウ素（Ｂ）等の不純物を半導体基板ＳＢにイオン注入することによって形成する。
ｐ＋型半導体領域ＰＲは、ｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。
ｐ＋型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面領域）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＰＲの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
ｐ＋型半導体領域ＰＲは、具体的には、例えば次のようにして形成することができる。すなわち、図１４および図１５に示されるように、まず、半導体基板ＳＢ上にレジスト層としてフォトレジストパターン（フォトレジスト層）ＲＳ２を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ２は、画素領域１Ａの活性領域ＡｃＴＰにおけるｐ＋型半導体領域ＰＲ形成領域を開口（露出）する開口部ＯＰ２を有している。図１４に示すように、フォトレジストパターンＲＳ２は、ゲート電極Ｇｔを完全に覆っており、開口部ＯＰ２を構成するフォトレジストパターンＲＳ２の一方の側壁はｎ型半導体領域ＮＷ上に位置しており、他方の側壁は素子分離領域ＬＣＳ上に位置している。それから、このフォトレジストパターンＲＳ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢに、ホウ素（Ｂ）等の不純物をイオン注入する。これにより、画素領域１Ａにおいて、ｐ型ウエルＰＷ１の表層部分およびｎ型半導体領域ＮＷの表層部分にｐ＋型半導体領域ＰＲが形成される。その後、フォトレジストパターンＲＳ２は除去される。
なお、ｐ＋型半導体領域ＰＲを形成するためのイオン注入工程においては、図１５に示されるように、周辺回路領域２Ａ全体にフォトレジストパターンＲＳ２が形成されている。すなわち、周辺回路領域２Ａ全体において、ゲート電極Ｇｌｔを覆うように半導体基板ＳＢ上にフォトレジストパターンＲＳ２が形成されている。このため、ｐ＋型半導体領域ＰＲを形成するためのイオン注入工程においては、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）では、フォトレジストパターンＲＳ２がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。
また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ＋型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ＋型半導体領域ＰＲは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
ｐ型ウエルＰＷ１は、フォトダイオードＰＤを形成するためのｐ型半導体領域であり、ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であり、ｐ＋型半導体領域ＰＲは、フォトダイオードＰＤを形成するためのｐ型半導体領域である。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ＋型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成され、また、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。
また、ｐ＋型半導体領域ＰＲをイオン注入によって形成した後、結晶欠陥（主としてイオン注入に起因した結晶欠陥）を回復させるためのアニール処理、すなわち熱処理を行うことが好ましい。このアニール処理により、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの結晶欠陥を回復させることができる。
このアニール処理（熱処理）は、例えば、レーザアニール、マイクロ波アニール、ＲＴＡ（Rapid thermal anneal）、またはファーネスアニール、あるいは、それらの組み合わせにより、行うことができる。このイオン注入後に行うアニール処理（熱処理）の温度は、例えば３００〜１２００℃程度とすることができる。ここで、レーザアニールは、レーザを照射することによるアニール（熱処理）であり、マイクロ波アニールは、マイクロ波を照射することによるアニール（熱処理）であり、ＲＴＡは、ランプ加熱などを用いた短時間アニールであり、ファーネスアニールは、アニール炉で加熱することによるアニール（熱処理）である。
次に、図１６および図１７に示されるように、周辺回路領域２Ａにおいて、ゲート電極Ｇｌｔの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）中に、ｎ−型半導体領域（ソース・ドレインエクステンション領域）ＮＭを形成する工程を実施する。
ｎ−型半導体領域ＮＭは、具体的には、例えば次のようにして形成することができる。すなわち、図１６および図１７に示されるように、まず、半導体基板ＳＢ上に周辺回路領域２Ａを開口（露出）するフォトレジストパターン（フォトレジスト層）ＲＳ３を、フォトリソグラフィ技術を用いて形成する。それから、そのフォトレジストパターンＲＳ３をマスク（イオン注入阻止マスク）として用いて、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入する。この際、周辺回路領域２Ａでは、ゲート電極Ｇｌｔがマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＢにおけるゲート電極Ｇｌｔの直下の領域では、不純物の注入が防止される。このため、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）におけるゲート電極Ｇｌｔの両側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ−型半導体領域ＮＭが形成される。その後、フォトレジストパターンＲＳ３は除去される。
なお、ｎ−型半導体領域ＮＭを形成するためのイオン注入工程では、図１６に示されるように、画素領域１Ａにおいて、ゲート電極Ｇｔの表面を含めて半導体基板ＳＢ上に、フォトレジストパターンＲＳ３が形成されている。すなわち、画素領域１Ａにおける活性領域ＡｃＴＰはフォトレジストパターンＲＳ３で覆われている。このため、ｎ−型半導体領域ＮＭを形成するためのイオン注入工程においては、活性領域ＡｃＴＰの半導体基板ＳＢでは、フォトレジストパターンＲＳ３がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。このため、ｎ−型半導体領域ＮＭを形成するためのイオン注入工程では、活性領域ＡｃＴＰのｐ型ウエルＰＷ１、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲにはイオン注入されない。
次に、図１８および図１９に示されるように、画素領域１Ａの半導体基板ＳＢ上に、キャップ絶縁膜ＣＰ、反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷを形成する工程を実施する。
まず、キャップ絶縁膜ＣＰは、例えば、半導体基板ＳＢの主面上に絶縁膜を形成してから、この絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、形成することができる。キャップ絶縁膜ＣＰは、例えば、酸化シリコン膜または窒化シリコン膜により形成することができる。キャップ絶縁膜ＣＰは、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの表面（露出面）上に形成される。このキャップ絶縁膜ＣＰは、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つために形成される。
次に、反射防止膜ＡＲＦとサイドウォールスペーサＳＷを形成する。反射防止膜ＡＲＦは、キャップ絶縁膜ＣＰ上に形成され、サイドウォールスペーサＳＷは、ゲート電極Ｇｔ，Ｇｌｔの側壁上に形成される。
反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷは、例えば次のようにして形成することができる。すなわち、まず、半導体基板ＳＢの主面上に、ゲート電極Ｇｔ，Ｇｌｔを覆うように、絶縁膜ＺＭを形成する。この絶縁膜ＺＭは、反射防止膜ＡＲＦ形成用の絶縁膜とサイドウォールスペーサＳＷ形成用の絶縁膜とを兼ねている。それから、反射防止膜ＡＲＦを形成する領域の絶縁膜ＺＭ上に、フォトレジストパターンＲＳ４を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ４は、転送トランジスタＴＸのソース側を完全に覆っている。つまり、転送トランジスタＴＸのソース側に設けられたｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲを完全に覆っている。図１８に示すように、フォトレジストパターンＲＳ４の一端はゲート電極Ｇｔ上に位置し、他端は素子分離領域ＬＣＳ上に位置している。また、フォトレジストパターンＲＳ４は、転送トランジスタＴＸのゲート電極Ｇｔの一部、ドレイン領域および周辺回路領域２Ａを露出している。なお、反射防止膜ＡＲＦを構成する絶縁膜ＺＭは、例えば、窒化シリコン膜または酸窒化シリコン膜からなり、フォトレジストパターンＲＳ４は、例えば、ノボラック系樹脂からなる有機膜からなる。
このフォトレジストパターンＲＳ４をマスク（エッチングマスク）として用いて、絶縁膜ＺＭをＲＩＥ（Reactive Ion Etching）法などの異方性エッチングによりエッチバックする。これにより、ゲート電極Ｇｔ，Ｇｌｔの側壁上に絶縁膜ＺＭを局所的に残すことにより、サイドウォールスペーサＳＷを形成するとともに、フォトレジストパターンＲＳ４の下に絶縁膜ＺＭを残すことにより、反射防止膜ＡＲＦを形成する。反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲ上にキャップ絶縁膜ＣＰを介して形成され、反射防止膜ＡＲＦの一部（端部）は、ゲート電極Ｇｔ上に乗り上げている。
ゲート電極Ｇｌｔの両側壁上にサイドウォールスペーサＳＷが形成されるが、ゲート電極Ｇｔについては、ゲート電極Ｇｔの両側壁上のうち、ドレイン側（フローティングディフュージョンＦＤ側）の側壁上にサイドウォールスペーサＳＷが形成される。ゲート電極Ｇｔのソース側の側壁は、反射防止膜ＡＲＦで覆われる。
異方性エッチングは、ＣＨＦ３、ＣＨ４およびＡｒガスを用い、ＲＦバイアスが１ｋＷという条件で行い、異方性エッチングにおいて、転送トランジスタＴＸのフローティングディフュージョンＦＤ形成領域および周辺トランジスタＬＴのソース・ドレイン形成領域の半導体基板ＳＢの表面は露出される。図１８および図１９には、この段階が示されており、その後、フォトレジストパターンＲＳ４は除去される。
次に、図２０および図２１に示されるように、半導体基板ＳＢの表面に犠牲酸化膜ＳＯＸを形成する工程を実施する。半導体基板ＳＢに対し、熱酸化を施すことにより、転送トランジスタＴＸのフローティングディフュージョンＦＤ形成領域およびゲート電極Ｇｔ並びに周辺トランジスタＬＴのソース・ドレイン形成領域およびゲート電極Ｇｌｔの表面に犠牲酸化膜ＳＯＸを形成する。犠牲酸化膜ＳＯＸは、単に、酸化膜を呼んでも良い。熱酸化は、酸素を含む雰囲気で、３００℃以上で４００℃以下の温度範囲で実施し、膜厚２〜５ｎｍの犠牲酸化膜ＳＯＸを形成する。また、熱酸化は、酸素および水素を含む雰囲気で３００℃程度の温度で低温ラジカル酸化法を用いても良い。また、オゾンを含む雰囲気で３００℃程度の温度でマイクロ波加熱法を用いても良い。
次に図２２および図２３に示されるように、犠牲酸化膜ＳＯＸの除去工程とそれに続くｎ型半導体領域ＮＲおよびｎ型半導体領域ＮＷ形成工程を実施する。
まず、犠牲酸化膜ＳＯＸは、例えば、ＨＦ（フッ化水素）系溶液を用いたウェットエッチング法により除去する。犠牲酸化膜ＳＯＸの除去には、基板ダメージを考慮し、ウェットエッチング法を用いるのが望ましいが、等方性のドライエッチング法を用いることもできる。犠牲酸化膜ＳＯＸを除去することにより、例えば、フローティングディフュージョンＦＤ形成領域の半導体基板ＳＢ表面は、転送トランジスタＴＸのゲート絶縁膜ＧＯＸと半導体基板ＳＢの界面より２〜５ｎｍ程度低くなり窪みができる。また、転送トランジスタＴＸのゲート電極Ｇｔおよび周辺トランジスタＬＴのソース・ドレイン形成領域およびゲート電極Ｇｌｔの表面にも同様の窪みができる。
次に、画素領域１Ａの活性領域ＡｃＴＰにおいて、ゲート電極Ｇｔの両側のうちの他方の側（ドレイン側）の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に、リン（Ｐ）またはヒ素（Ａｓ）の不純物をイオン注入することによりｎ型半導体領域ＮＲを形成する。なお、ドレイン側は、ｎ型半導体領域ＮＷが形成されている側とは反対側に対応している。
ｎ型半導体領域ＮＲを形成するイオン注入工程では、反射防止膜ＡＲＦおよびゲート電極Ｇｔがマスク（イオン注入阻止マスク）として機能することができるため、半導体基板ＳＢにおける反射防止膜ＡＲＦおよびゲート電極Ｇｔの直下の領域では、不純物の注入が防止される。これにより、図２２に示されるように、転送トランジスタＴＸのゲート電極Ｇｔの両側のうちの他方の側（ドレイン側、すなわちｎ型半導体領域ＮＷが形成されている側とは反対側）の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に、ｎ型半導体領域ＮＲを形成することができる。
ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成される。ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するｎ型の高濃度半導体領域である。ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。
また、周辺回路領域２Ａにおいて、ゲート電極ＧｌｔおよびサイドウォールスペーサＳＷの合成体の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）中に、イオン注入によりｎ＋型半導体領域ＳＤを形成する。ｎ＋型半導体領域ＳＤを形成するイオン注入の際には、ゲート電極Ｇｌｔとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することができる。このため、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）におけるゲート電極ＧｌｔおよびサイドウォールスペーサＳＷの合成体の両側の領域に、ｎ型の不純物（リンまたはヒ素）がイオン注入されることにより、ｎ＋型半導体領域ＳＤが形成される。
ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＮＭと同じ導電型（ここではｎ型）の半導体領域であるが、ｎ−型半導体領域ＮＭよりも、不純物濃度（ｎ型不純物濃度）が高く、かつ、深さ（接合深さ）が深い。これにより、周辺回路領域２Ａにおいて、周辺トランジスタＬＴのソースまたはドレインとして機能する半導体領域（ソース・ドレイン領域）が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＮＭにより形成される。従って、周辺トランジスタＬＴのソース・ドレイン領域は、ＬＤＤ構造を有している。
なお、ｎ型半導体領域ＮＲとｎ＋型半導体領域ＳＤとは、同じイオン注入工程により形成することができるが、別々のイオン注入により形成することも可能である。
また、ｎ型半導体領域ＮＲとｎ＋型半導体領域ＳＤの形成工程と等しい工程で、例えば図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのソース・ドレイン領域を形成することもできる。リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのソース・ドレイン領域は、ｎ型半導体領域ＮＲおよびｎ＋型半導体領域ＳＤの一方または両方と同じイオン注入工程により形成することができるが、ｎ型半導体領域ＮＲおよびｎ＋型半導体領域ＳＤとは別のイオン注入により形成することも可能である。
また、周辺回路領域２Ａにｐチャネル型ＭＩＳＦＥＴが形成される場合には、周辺回路領域２Ａにおいて、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域となるｐ＋型半導体領域を形成すればよい。例えば、周辺回路領域２Ａの図示しないｐチャネル型ＭＩＳＦＥＴのゲート電極の両側のｎ型ウエル中にｐ型不純物をイオン注入することで、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域となるｐ＋型半導体領域を形成することができる。この際、上記活性領域ＡｃＧにｐ型不純物をイオン注入してもよい。
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
以上の工程により、半導体基板ＳＢの各画素領域１Ａに、フォトダイオードＰＤ、転送トランジスタＴＸ、ならびに、図２２および図２３の断面図に表れない他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが形成される（上記図３参照）。また、半導体基板ＳＢの周辺回路領域２Ａに、ＭＩＳＦＥＴとしての周辺トランジスタＬＴが形成される。
次に、図２４および図２５に示されるように、シリサイドブロック膜ＰＲＯの形成工程を実施する。
まず、半導体基板ＳＢの主面上に、例えば、酸化シリコン膜からなるシリサイドブロック膜ＰＲＯを形成する。次に、画素領域１Ａを覆い、周辺回路領域２Ａを露出するパターンを有するフォトレジストパターンＲＳ５を形成し、フォトレジストパターンＲＳ５をマスクとしてシリサイドブロック膜ＰＲＯに異方性ドライエッチングを施す。そして、少なくともフローティングディフュージョンＦＤを覆うように画素領域１Ａのみに選択的にシリサイドブロック膜ＰＲＯを残し、周辺回路領域２Ａにおいて、周辺トランジスタＬＴのソース・ドレイン領域となるｎ＋型半導体領域ＳＤおよびゲート電極Ｇｌｔの表面を露出する。なお、フォトレジストパターンＲＳ５は、フォトレジストパターンＲＳ４と同様の材料からなり、シリサイドブロック膜ＰＲＯの異方性ドライエッチング条件は、絶縁膜ＺＭの異方性エッチングと同様である。その後、フォトレジストパターンＲＳ５を除去する。
次に、図２６および図２７に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤの上部（表層部）や、ゲート電極Ｇｌｔの上部（表層部）などに、低抵抗の金属シリサイド層ＳＩＬを形成する工程を実施する。
この金属シリサイド層ＳＩＬを形成するには、例えば、金属シリサイド層形成用の金属膜を半導体基板ＳＢ上に形成してから、熱処理を行うことにより、その金属膜をｎ＋型半導体領域ＳＤおよびゲート電極Ｇｌｔの表層部分と反応させてから、金属膜の未反応部分を除去する。これにより、ｎ＋型半導体領域ＳＤの上部（表層部）や、ゲート電極Ｇｌｔの上部（表層部）などに、それぞれ金属シリサイド層ＳＩＬを形成することができる。金属シリサイド層形成用の金属膜としては、ニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜、またはプラチナ（Ｐｔ）膜等の金属およびこれらの合金膜を用いることができる。
なお、この際、例えば図３に示した転送トランジスタＴＸ以外のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａ、ならびに、ソース・ドレイン領域の各上部（表層部）にも、金属シリサイド層ＳＩＬを形成することができる。金属シリサイド層ＳＩＬを形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
次に、図２８および図２９に示されるように、半導体基板ＳＢの主面（主面全面）上に、層間絶縁膜ＩＬ１およびプラグＰＧを形成する工程を実施する。すなわち、ゲート電極Ｇｔ，Ｇｌｔ、サイドウォールスペーサＳＷおよび反射防止膜ＡＲＦを覆うように、半導体基板ＳＢ上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１として、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）ガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を半導体基板ＳＢ上に堆積することができる。なお、画素領域１Ａにおいては、層間絶縁膜ＩＬ１は、シリサイドブロック膜ＰＲＯ上に形成される。
層間絶縁膜ＩＬ１の成膜後、層間絶縁膜ＩＬ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して、層間絶縁膜ＩＬ１の上面を平坦化することもできる。層間絶縁膜ＩＬ１を成膜した段階で、下地段差に起因して層間絶縁膜ＩＬ１の表面に凹凸形状が形成されていても、成膜後に層間絶縁膜ＩＬ１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜ＩＬ１を得ることができる。
次に、層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔、孔、開口部）ＣＴを形成する。
コンタクトホールＣＴは、層間絶縁膜ＩＬ１を貫通するように形成される。コンタクトホールＣＴは、例えば、ｎ型半導体領域ＮＲ上や、ｎ＋型半導体領域ＳＤ上などに形成される。ｎ型半導体領域ＮＲ上に形成されたコンタクトホールＣＴの底部では、ｎ型半導体領域ＮＲの表面の一部が露出される。また、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴの底部では、ｎ＋型半導体領域ＳＤの表面に形成された金属シリサイド層ＳＩＬの一部が露出される。また、図示はしないけれども、ゲート電極Ｇｔ，Ｇｌｔ上にもコンタクトホールＣＴが形成され、また、上記図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの各ゲート電極（Ｇｒ，Ｇｓ，Ｇａ）およびソース・ドレイン領域上にも、コンタクトホールＣＴが形成される。
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧは、例えば次のようにして形成することができる。
プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底面および内壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜とチタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなり、スパッタリング法などを用いて形成することができる。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（層間絶縁膜ＩＬ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図２８および図２９では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
プラグＰＧには、上記プラグＰｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２がある。このうち、プラグＰｆｄは、ｎ型半導体領域ＮＲ上に形成されたコンタクトホールＣＴに埋め込まれており、層間絶縁膜ＩＬ１を貫通してｎ型半導体領域ＮＲに達して、ｎ型半導体領域ＮＲと電気的に接続されている。また、プラグＰｔ１，Ｐｔ２のそれぞれは、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴに埋め込まれており、層間絶縁膜ＩＬ１を貫通して金属シリサイド層ＳＩＬに達して、ｎ＋型半導体領域ＳＤと電気的に接続されている。
次に、図６および図７に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する工程を実施する。
例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜と窒化シリコン膜上の酸化シリコン膜との積層膜をＣＶＤ法などを用いて形成してから、その積層膜に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。それから、配線溝の内部（底面および内壁上）を含む層間絶縁膜ＩＬ２上に、バリア導体膜を形成する。このバリア導体膜は、例えば、タンタル（Ｔａ）膜と該タンタル膜上の窒化タンタル（ＴａＮ）膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、バリア導体膜上にシード膜として薄い銅膜をスパッタリング法などで堆積してから、電解めっき法によりシード膜上に主導体膜として銅めっき膜を堆積し、この銅めっき膜により配線溝の内部を埋め込む。それから、配線溝の外部（層間絶縁膜ＩＬ２上）の不要な銅めっき膜、シード膜およびバリア導体膜をＣＭＰ法などにより除去することにより、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図６および図７では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。このように、配線溝の内部にバリア膜、シード膜および銅めっき膜を埋め込むことにより、配線Ｍ１を形成することができる。
更に、同様にして、図６および図７に示されるように、配線Ｍ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、層間絶縁膜ＩＬ３中に配線Ｍ２を形成し、配線Ｍ２を形成した層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４中に配線Ｍ３を形成する。配線Ｍ１は、シングルダマシン法により形成したが、配線Ｍ２および配線Ｍ３は、シングルダマシン法またはデュアルダマシン法により形成することができる。
なお、層間絶縁膜ＩＬ３中には、配線Ｍ２と配線Ｍ１との間に配置されて配線Ｍ２と配線Ｍ１とを接続するビア部も形成され、層間絶縁膜ＩＬ４中には、配線Ｍ３と配線Ｍ２との間に配置されて配線Ｍ３と配線Ｍ２とを接続するビア部も形成される。配線Ｍ２をデュアルダマシン法により形成した場合は、配線Ｍ２と配線Ｍ１とを接続するビア部は、配線Ｍ２と一緒に配線Ｍ２と一体的に形成されるが、配線Ｍ２をシングルダマシン法により形成した場合は、配線Ｍ２と配線Ｍ１とを接続するビア部は、配線Ｍ２とは別々に形成される。同様に、配線Ｍ３をデュアルダマシン法により形成した場合は、配線Ｍ３と配線Ｍ２とを接続するビア部は、配線Ｍ３と一緒に配線Ｍ３と一体的に形成されるが、配線Ｍ３をシングルダマシン法により形成した場合は、配線Ｍ３と配線Ｍ２とを接続するビア部は、配線Ｍ３とは別々に形成される。
次に、図６に示されるように、最上層の層間絶縁膜ＩＬ４上に、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬを取り付ける。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタを設けてもよい。また、不要であれば、マイクロレンズＭＬの取り付けは、省略することもできる。
以上の工程により、本実施の形態の半導体装置を製造することができる。
＜本実施の形態の課題について＞
固体撮像素子として、ＣＭＯＳを用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、複数の画素で構成され、各画素は、フォトダイオードと転送トランジスタとを有する。さらに、フォトダイオードは、ｐ型半導体領域とｎ型半導体領域とを有し、転送トランジスタは、ゲート電極と、ソース領域およびドレイン領域を構成するｎ型半導体領域とからなり、フォトダイオードのｎ型半導体領域は転送トランジスタのソース領域であるｎ型半導体領域と兼ねている。また、転送トランジスタのドレイン領域であるｎ型半導体領域は、フローティングディフュージョンと呼ばれている。
ＣＭＯＳイメージセンサにおいては、光が照射されていない画素にもかかわらず、光が照射された画素のごとく誤点灯（白点）してしまう暗時白点や暗時白キズと呼ばれる現象に対する検討が進められてきた。例えば、フォトダイオードを構成するｐ型半導体領域およびｎ型半導体領域に不純物金属等が存在すると、この金属に起因する発光準位が形成され、暗電流が流れるといった現象が知られている。
本発明者の検討によれば、フローティングディフュージョンが暗時白点や暗時白キズを増加させる要因となっていることが判明した。具体的には、転送トランジスタのゲート電極のドレイン領域側の側壁にサイドウォールスペーサを形成した後、フローティングディフュージョンとなるｎ型半導体領域を形成しており、サイドウォールスペーサは絶縁膜に異方性エッチングを施すことで形成している。異方性エッチングは、炭素（Ｃ）およびフッ素（Ｆ）を含むエッチングガスを用い、ＣＭＯＳイメージセンサが形成される半導体ウエハに対してＲＦバイアスを印加しながら行われる。本発明者は、以下のように考えている。異方性エッチングのプラズマ雰囲気でイオン化された炭素（Ｃ）またはフッ素（Ｆ）が、ＲＦバイアスの影響で半導体基板に打ち込まれダメージ層が形成される。このダメージ層が負の固定電荷層として機能し、フローティングディフュージョンに電荷を供給するため、暗時白点や暗時白キズが増加する要因となっている。
さらに、異方性エッチングにおいては、フローティングディフュージョン形成領域の半導体基板の表面に絶縁膜が残らないように、半導体基板の表面が露出しても所定時間エッチングを継続するオーバーエッチングを行っており、ダメージ層の形成は、このオーバーエッチングの段階において、特に顕著と思われる。
また、サイドウォールスペーサの形成工程では、転送トランジスタのソース領域側に反射防止膜となる絶縁膜を残すために、ソース側をフォトレジストパターンで覆った状態で、絶縁膜に異方性エッチングを施している。本発明者は、フォトレジストパターンを構成するフォトレジスト膜には、例えば、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｆｅ、Ｃｕ、Ｍｎ、Ｃｒ、Ｎｉ、Ａｌ、Ｌｉ、Ｓｎ、Ｓ、またはＩといった不純物が含まれており、異方性エッチングにおいて、これらの不純物が半導体基板の内部に打ち込まれることもダメージ層が形成される要因となっていると考えている。つまり、異方性エッチング中にフォトレジスト膜がスパッタリングされることで、不純物がプラズマ雰囲気中に放出され、その不純物がイオン化することにより半導体基板の内部に打ち込まれて半導体基板にダメージ層を形成する。
また、ダメージ層は、半導体基板の表面から約２ｎｍの深さにわたって形成されていることも本発明者の検討により判明している。
＜本実施の形態の主要な特徴と効果について＞
そこで、本実施の形態では、転送トランジスタＴＸのゲート電極Ｇｔを覆う絶縁膜ＺＭに対し、炭素（Ｃ）またはフッ素（Ｆ）を含むエッチングガスを用いた異方性エッチングを施すことで、ゲート電極ＧｔのフローティングディフュージョンＦＤ側の側壁にサイドウォールスペーサＳＷを形成する。その後、フローティングディフュージョンＦＤ形成領域の半導体基板ＳＢの表面を酸化して犠牲酸化膜ＳＯＸを形成し、その犠牲酸化膜ＳＯＸを除去することで、異方性エッチングにおいて、半導体基板ＳＢの内部に形成されたダメージ層を除去している。したがって、炭素（Ｃ）またはフッ素（Ｆ）に起因するダメージ層を除去することができ、ＣＭＯＳイメージセンサの暗時白点や暗時白キズを減少させることができ、フォトダイオードを有する半導体装置の性能を向上させることができる。
また、転送トランジスタＴＸのゲート電極Ｇｔを覆う絶縁膜ＺＭの上に、転送トランジスタＴＸのソース側を覆うフォトレジストパターンＲＳ４を設けた状態で、絶縁膜ＺＭに対し、異方性エッチングを施すことで、ゲート電極ＧｔのフローティングディフュージョンＦＤ側の側壁にサイドウォールスペーサＳＷを形成する。その後、フローティングディフュージョンＦＤ形成領域の半導体基板ＳＢの表面を酸化して犠牲酸化膜ＳＯＸを形成し、その犠牲酸化膜ＳＯＸを除去することで、異方性エッチングにおいて、半導体基板ＳＢの内部に形成されたダメージ層を除去している。したがって、フォトレジストパターンＲＳ４を構成するフォトレジスト膜に含まれる不純物に起因するダメージ層を除去することができ、ＣＭＯＳイメージセンサの暗時白点や暗時白キズを減少させることができ、フォトダイオードを有する半導体装置の性能を向上させることができる。
つまり、ダメージ層が含まれる程度の深さまで半導体基板ＳＢを酸化して、ダメージ層を犠牲酸化膜ＳＯＸ内に取り込んだ後に、ダメージ層を犠牲酸化膜ＳＯＸと一緒に除去するものである。半導体基板ＳＢの表面を所定の深さまで酸化することで犠牲酸化膜ＳＯＸを形成し、その犠牲酸化膜ＳＯＸを除去することで、ダメージ層を除去しているので、薬液洗浄では除去できない深さのダメージ層も完全に除去することができる。
また、ダメージ層の深さが表面から２ｎｍであるのに対し、犠牲酸化膜ＳＯＸの膜厚をダメージ層の深さ以上の膜厚である２〜５ｎｍとすることで、ダメージ層を完全に除去している。
犠牲酸化膜ＳＯＸの形成を４００℃以下の低温で実施することで、既に形成されている半導体領域（例えば、ｎ型半導体領域ＮＷ、ｐ＋型半導体領域ＰＲまたはｎ−型半導体領域ＮＭ）の拡散を低減することができるため、半導体装置の高集積化を実現できる。また、周辺トランジスタＬＴのゲート電極Ｇｌｔのゲート長を長くする必要がないので、周辺トランジスタＬＴの性能を向上することができる。
また、犠牲酸化膜ＳＯＸを低温ラジカル酸化法またはマイクロ波加熱法を用いて形成することで、上記と同様の効果を得ることができ、より一層の高集積化を実現できる。
また、犠牲酸化膜ＳＯＸをウェットエッチング法で除去することで、半導体基板ＳＢの表面にダメージを与えることなく犠牲酸化膜ＳＯＸを除去することができる。
転送トランジスタＴＸのフローティングディフュージョンＦＤをシリサイドブロック膜ＰＲＯで覆った状態で、周辺回路領域２Ａを露出する為に、シリサイドブロック膜ＰＲＯに異方性エッチングを施す。フローティングディフュージョンＦＤがシリサイドブロック膜ＰＲＯで覆われているため、異方性エッチングで炭素（Ｃ）またはフッ素（Ｆ）を含むエッチングガスを用いたとしても、フローティングディフュージョンＦＤ形成領域の半導体基板ＳＢの内部に炭素（Ｃ）またはフッ素（Ｆ）に起因するダメージ層が形成されることはない。
また、半導体基板ＳＢ上にフォトレジストパターンＲＳ５が存在する状態で異方性エッチングを実施したとしても、フローティングディフュージョンＦＤがシリサイドブロック膜ＰＲＯで覆われているため、フローティングディフュージョンＦＤ形成領域の半導体基板ＳＢの内部にフォトレジスト膜に含まれる不純物に起因するダメージ層が形成されることはない。
（実施の形態２）
上記実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサである例について説明した。一方、本実施の形態２では、半導体装置が、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサである例について説明する。
例えば、表面照射型のイメージセンサ（上記実施の形態１の半導体装置に対応）では、マイクロレンズ（ＭＬ）に入射した光は、層間絶縁膜（ＩＬ１〜ＩＬ４）を透過してフォトダイオード（ＰＤ）に照射される。層間絶縁膜（ＩＬ１〜ＩＬ４）のうちフォトダイオード（ＰＤ）の上方に位置する部分には、配線（Ｍ１〜Ｍ３）は形成されておらず、光の透過領域となっているが、イメージセンサの画素数の増加や小型化に伴って、この光の透過領域の面積が小さくなり、表面照射型のイメージセンサでは、フォトダイオードに入射する光量が減少するおそれがある。
そこで、半導体基板の裏面側から光を入射させて、この入射光を効率よくフォトダイオードに到達させる裏面照射型のイメージセンサが提案されている。本実施の形態２では、この裏面照射型のイメージセンサへの適用例について説明する。
本実施の形態２の半導体装置の構成、および、周辺回路領域の素子構造については、上記図１〜図５および図７を用いて説明した上記実施の形態１の半導体装置の構成、および、周辺回路領域の素子構造と同様であり、その説明を省略する。
＜画素領域の素子構造＞
次いで、本実施の形態２の半導体装置の画素領域の素子構造を説明する。図３２は、本実施の形態２の半導体装置の要部断面図であり、上記図３のＡ−Ａ線での断面図にほぼ対応しており、上記実施の形態１の上記図６に相当するものである。なお、図３２は、後述する実施の形態２の半導体装置の製造方法における要部断面図でもある。
図３２に示されるように、半導体基板ＳＢにフォトダイオードＰＤと転送トランジスタＴＸとが形成され、かつ、半導体基板ＳＢの表面側（図３２では下側に対応）に層間絶縁膜（ＩＬ１〜ＩＬ４）および配線層（Ｍ１〜Ｍ３）が形成されている点は、本実施の形態２も上記実施の形態１と同様である。そして、さらに、本実施の形態２では、図３２に示されるように、層間絶縁膜（ＩＬ４）の下層に、密着膜ＯＸＦが形成されており、この密着膜ＯＸＦの下層に支持基板ＳＳが配置されている。
また、本実施の形態２では、半導体基板ＳＢの厚さが、上記実施の形態１における半導体基板ＳＢの厚さに比べて薄くなっており、かつ、半導体基板ＳＢの裏面（図３２では上側の面に対応）に、例えば、酸窒化シリコン膜から形成された反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦ上にマイクロレンズＭＬが搭載されている。なお、半導体基板ＳＢと反射防止膜ＡＲＦとの間にｐ＋型半導体領域が形成されていてもよい。
このように構成されている画素領域１Ａにおいて、マイクロレンズＭＬに光が入射されると、マイクロレンズＭＬに入射された光は、反射防止膜ＡＲＦを介して半導体基板ＳＢの裏面に到達する。そして、半導体基板ＳＢの裏面に到達した光は、半導体基板ＳＢの内部に入り込み、フォトダイオードＰＤに照射される。
＜半導体装置の製造方法＞
次いで、本実施の形態２の半導体装置の製造方法について説明する。なお、以下では、画素領域における製造工程について説明する。図３０〜図３２は、実施の形態２の半導体装置の製造工程中の要部断面図である。なお、図３０〜図３２は、上記図３のＡ−Ａ線に相当する位置での断面図である。
まず、本実施の形態２では、反射防止膜ＡＲＦは半導体基板ＳＢの主面側には形成されず、半導体基板ＳＢの裏面側に形成される点が実施の形態１と異なっている。実施の形態２の半導体装置の製造方法は、図６および図７に示す半導体装置が完成するまでは殆ど同様であるので、異なる部分のみを説明する。
図１８および図１９を用いて説明した反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷを形成する工程において、絶縁膜ＺＭをフォトレジストパターンＲＳ４で覆った状態で、絶縁膜ＺＭに異方性エッチングを施したが、実施の形態２では、フォトレジストパターンＲＳ４を形成することなく、絶縁膜ＺＭに異方性エッチングを施す。その結果、図３０に示すように、ゲート電極Ｇｔの両方の側壁にサイドウォールスペーサＳＷが形成される。それ以外の工程は、実施の形態１と同様である。
次に、図３０に示されるように、配線Ｍ３を形成した層間絶縁膜ＩＬ４の表面を下側に向け、この層間絶縁膜ＩＬ４の表面に、例えば、酸化シリコン膜からなる密着膜ＯＸＦを介して支持基板ＳＳを配置する。これにより、半導体基板ＳＢの裏面が上を向いた状態で、半導体基板ＳＢおよび絶縁膜ＩＬ１〜１Ｌ４からなる積層構造体が支持基板ＳＳに固定される。それから、図３１に示されるように、上を向いた半導体基板ＳＢの裏面を研削する。これにより、半導体基板ＳＢの厚さを薄くすることができる。
次に、図３２に示されるように、半導体基板ＳＢの裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜ＡＲＦを形成する。なお、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板ＳＢの上面側を向いている裏面に、ホウ素（Ｂ）などのｐ型不純物を導入し、半導体基板ＳＢと反射防止膜ＡＲＦとの間にｐ＋型半導体領域を形成してもよい。
次に、図３２に示されるように、反射防止膜ＡＲＦ上に、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷと平面視において重なるように、マイクロレンズＭＬを取り付ける。以上のようにして、本実施の形態２におけるイメージセンサとしての半導体装置を製造することができる。
本実施の形態２も、フォトダイオードＰＤやトランジスタの形成法は、上記実施の形態１と同様である。このため、本実施の形態２においても、上記実施の形態１で説明したのとほぼ同様の効果を得ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＡＲＦ 反射防止膜
Ｇｔ ゲート電極
ＳＢ 半導体基板
ＳＯＸ 犠牲酸化膜
ＳＷ サイドウォールスペーサ
ＺＭ 絶縁膜

Claims (20)

  1. フォトダイオードと、転送トランジスタと、を有する半導体装置の製造方法であって、
    （ａ）主面を有する半導体基板を準備する工程、
    （ｂ）前記半導体基板の内部にｐ型の第１半導体領域を形成する工程、
    （ｃ）前記半導体基板の前記主面上に、ゲート絶縁膜を介して、第１側壁と第２側壁とを有するゲート電極を形成する工程、
    （ｄ）前記ｐ型の第１半導体領域内であって、前記ゲート電極の前記第１側壁側に、ｎ型の第２半導体領域を形成する工程、
    （ｅ）前記ゲート電極および前記半導体基板の前記主面を覆うように第１絶縁膜を形成する工程、
    （ｆ）前記第１絶縁膜に異方性エッチングを施し、前記ゲート電極の前記第２側壁上にサイドウォールスペーサを形成する工程、
    （ｇ）前記ゲート電極の前記第２側壁側において、前記半導体基板の前記主面を酸化して酸化膜を形成する工程、
    （ｈ）前記酸化膜を除去する工程、
    （ｉ）前記ｐ型の第１半導体領域内であって、前記ゲート電極の前記第２側壁側に、ｎ型の第３半導体領域を形成する工程、
    を有し、
    前記フォトダイオードは、前記第１半導体領域および前記第２半導体領域からなり、前記転送トランジスタは、前記ゲート電極、前記第２半導体領域および前記第３半導体領域からなり、
    前記（ｆ）工程において、前記異方性エッチングは、炭素またはフッ素を含むエッチングガスを用い、前記半導体基板にＲＦバイアスを印加した状態で実施する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記異方性エッチングは、前記半導体基板の前記主面が露出した後に、所定時間エッチングを継続する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｇ）工程において、前記酸化膜は、３００℃以上で４００℃以下の温度範囲で形成する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記第１絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記第２半導体領域が形成された領域を覆うように、前記第１絶縁膜上にフォトレジストパターンが設けられている、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記フォトレジストパターンはフォトレジスト膜からなる、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記フォトレジスト膜には、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｆｅ、Ｃｕ、Ｍｎ、Ｃｒ、Ｎｉ、Ａｌ、Ｌｉ、Ｓｎ、Ｓ、またはＩからなる不純物が含まれている、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程において、前記酸化膜は、ウェットエッチング法により除去される、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程の後に、さらに、
    （ｊ）前記ｐ型の第１半導体領域内であって、前記ゲート電極の前記第１側壁側に、ｐ型の第４半導体領域を形成する工程、
    を有し、
    前記第４半導体領域は、前記第２半導体領域よりも浅い、半導体装置の製造方法。
  10. フォトダイオードと転送トランジスタが配置された画素領域と、周辺トランジスタが配置された周辺回路領域と、を有する半導体装置の製造方法であって、
    （ａ）その主面に前記画素領域と前記周辺回路領域とを有する半導体基板を準備する工程、
    （ｂ）前記画素領域において、前記半導体基板の内部にｐ型の第１半導体領域を、前記周辺回路領域において、前記半導体基板の内部にｐ型の第２半導体領域を形成する工程、
    （ｃ）前記画素領域において、前記半導体基板の前記主面上に、第１ゲート絶縁膜を介して、第１側壁と第２側壁とを有する第１ゲート電極を形成し、前記周辺回路領域において、前記半導体基板の前記主面上に、第２ゲート絶縁膜を介して、第３側壁と第４側壁とを有する第２ゲート電極を形成する工程、
    （ｄ）前記第１半導体領域内であって、前記第１ゲート電極の前記第１側壁側に、ｎ型の第３半導体領域を形成する工程、
    （ｅ）前記第２半導体領域内であって、前記第２ゲート電極の前記第３側壁側および前記第４側壁側に、一対のｎ型の第４半導体領域を形成する工程、
    （ｆ）前記第１ゲート電極、前記第２ゲート電極および前記半導体基板の前記主面を覆うように第１絶縁膜を形成する工程、
    （ｇ）前記第１絶縁膜に第１異方性エッチングを施し、前記第１ゲート電極の前記第２側壁上に第１サイドウォールスペーサを、前記第２ゲート電極の前記第３側壁上および前記第４側壁上に一対の第２サイドウォールスペーサを形成する工程、
    （ｈ）前記第１ゲート電極の前記第２側壁側において、前記半導体基板の前記主面を酸化し、酸化膜を形成する工程、
    （ｉ）前記酸化膜を除去する工程、
    （ｊ）前記第１半導体領域内であって、前記第１ゲート電極の前記第２側壁側に、ｎ型の第５半導体領域を形成し、前記第２半導体領域内であって、前記第２ゲート電極の前記第３側壁側および前記第４側壁側に、一対のｎ型の第６半導体領域を形成する工程、
    を有し、
    前記フォトダイオードは、前記第１半導体領域および前記第３半導体領域からなり、前記転送トランジスタは、前記第１ゲート電極、前記第３半導体領域および前記第５半導体領域からなり、前記周辺トランジスタは、前記第２ゲート電極および前記一対の第６半導体領域からなり、
    前記（ｇ）工程において、前記第１異方性エッチングは、炭素またはフッ素を含むエッチングガスを用い、前記半導体基板にＲＦバイアスを印加した状態で実施する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｇ）工程において、前記第１異方性エッチングは、前記半導体基板の前記主面が露出した後に、所定時間エッチングを継続する、半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、
    前記（ｈ）工程において、前記酸化膜は、３００℃以上で４００℃以下の温度範囲で形成する、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記第１絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置の製造方法。
  14. 請求項１０記載の半導体装置の製造方法において、
    前記（ｇ）工程において、前記第３半導体領域が形成された領域を覆うように、前記第１絶縁膜上に第１フォトレジストパターンが設けられている、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記第１フォトレジストパターンはフォトレジスト膜からなる、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記フォトレジスト膜には、Ｎａ、Ｋ、Ｍｇ、Ｃａ、Ｆｅ、Ｃｕ、Ｍｎ、Ｃｒ、Ｎｉ、Ａｌ、Ｌｉ、Ｓｎ、Ｓ、またはＩからなる不純物が含まれている、半導体装置の製造方法。
  17. 請求項１０記載の半導体装置の製造方法において、
    前記（ｉ）工程において、前記酸化膜は、ウェットエッチング法により除去される、半導体装置の製造方法。
  18. 請求項１０記載の半導体装置の製造方法において、
    前記（ｄ）工程の後に、さらに、
    （ｋ）前記第１半導体領域内であって、前記第１ゲート電極の前記第１側壁側に、ｐ型の第７半導体領域を形成する工程、
    を有し、
    前記第７半導体領域は、前記第３半導体領域よりも浅い、半導体装置の製造方法。
  19. 請求項１０記載の半導体装置の製造方法において、さらに、
    （ｌ）前記第１ゲート電極、前記第１サイドウォールスペーサ、前記第２ゲート電極、前記第２サイドウォールスペーサおよび前記半導体基板の前記主面を覆うように第２絶縁膜を形成する工程、
    （ｍ）前記画素領域において、前記第５半導体領域が形成された領域を覆うように前記第２絶縁膜上に第２フォトレジストパターンを設ける工程、
    （ｎ）前記（ｍ）工程の後に、前記第２絶縁膜に第２異方性エッチングを施し、前記一対の第６半導体領域の表面を露出する工程、
    （ｏ）前記一対の第６半導体領域の表面にシリサイド膜を形成する工程、
    を有する、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｏ）工程において、前記第５半導体領域が形成された前記半導体基板の表面は前記第２絶縁膜で覆われている、半導体装置の製造方法。
JP2014116029A 2014-06-04 2014-06-04 半導体装置の製造方法 Active JP6246664B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2014116029A JP6246664B2 (ja) 2014-06-04 2014-06-04 半導体装置の製造方法
TW104116363A TWI648841B (zh) 2014-06-04 2015-05-22 半導體裝置之製造方法
KR1020150077793A KR102418456B1 (ko) 2014-06-04 2015-06-02 반도체 장치의 제조 방법
CN202010307165.9A CN111490059B (zh) 2014-06-04 2015-06-02 半导体器件的制造方法
CN201510296766.3A CN105185794A (zh) 2014-06-04 2015-06-02 半导体器件的制造方法
US14/729,226 US9947715B2 (en) 2014-06-04 2015-06-03 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014116029A JP6246664B2 (ja) 2014-06-04 2014-06-04 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015230952A JP2015230952A (ja) 2015-12-21
JP6246664B2 true JP6246664B2 (ja) 2017-12-13

Family

ID=54770219

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014116029A Active JP6246664B2 (ja) 2014-06-04 2014-06-04 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US9947715B2 (ja)
JP (1) JP6246664B2 (ja)
KR (1) KR102418456B1 (ja)
CN (2) CN105185794A (ja)
TW (1) TWI648841B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6341796B2 (ja) 2014-08-06 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6612139B2 (ja) * 2016-01-22 2019-11-27 ルネサスエレクトロニクス株式会社 半導体装置
JP6842240B2 (ja) * 2016-03-07 2021-03-17 株式会社リコー 画素ユニット、及び撮像素子
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2019102520A (ja) * 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7208654B2 (ja) * 2018-02-23 2023-01-19 ファイオン・テクノロジーズ・コーポレイション 安全でセキュアな自由空間電力伝送及びデータ伝送の方法
CN111312693B (zh) * 2020-02-21 2023-11-03 上海集成电路研发中心有限公司 一种图像传感器结构

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62183179A (ja) * 1986-02-07 1987-08-11 Hitachi Ltd 半導体集積回路装置の製造方法
JPH01214173A (ja) * 1988-02-23 1989-08-28 Sony Corp Ｍｏｓトランジスタの製造方法
US5284549A (en) * 1992-01-02 1994-02-08 International Business Machines Corporation Selective fluorocarbon-based RIE process utilizing a nitrogen additive
JPH0669168A (ja) * 1992-08-18 1994-03-11 Fujitsu Ltd 半導体装置の製造方法
JP3009979B2 (ja) * 1993-07-05 2000-02-14 シャープ株式会社 半導体装置及びその製造方法
JPH08250463A (ja) * 1995-03-07 1996-09-27 Nippon Steel Corp 半導体装置の製造方法
JPH10256368A (ja) * 1997-03-12 1998-09-25 Sony Corp 半導体装置の製造方法
JP4077966B2 (ja) * 1998-12-25 2008-04-23 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004096039A (ja) * 2002-09-04 2004-03-25 Sony Corp 半導体装置の製造方法
JP2005072236A (ja) * 2003-08-25 2005-03-17 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2005142319A (ja) 2003-11-06 2005-06-02 Renesas Technology Corp 半導体装置の製造方法
JP2006059842A (ja) 2004-08-17 2006-03-02 Sony Corp 半導体装置及びその製造方法
US7135372B2 (en) * 2004-09-09 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon device manufacturing method
US7345330B2 (en) * 2004-12-09 2008-03-18 Omnivision Technologies, Inc. Local interconnect structure and method for a CMOS image sensor
KR100757413B1 (ko) * 2006-05-17 2007-09-11 삼성전자주식회사 이미지 센서 및 그 형성 방법
JP2008060383A (ja) 2006-08-31 2008-03-13 Fujitsu Ltd 半導体装置の製造方法
TWI336111B (en) * 2007-05-11 2011-01-11 Macronix Int Co Ltd Method for in-situ repairing plasma damage on substrate and method for fabricating transistor device
JP5347283B2 (ja) * 2008-03-05 2013-11-20 ソニー株式会社 固体撮像装置およびその製造方法
JP5446281B2 (ja) * 2008-08-01 2014-03-19 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
JP5564909B2 (ja) * 2009-11-30 2014-08-06 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP2011155168A (ja) * 2010-01-28 2011-08-11 Sony Corp 半導体素子及びその製造方法、並びに固体撮像装置
JP2013008782A (ja) * 2011-06-23 2013-01-10 Toshiba Corp 固体撮像装置の製造方法
JP2014090051A (ja) * 2012-10-30 2014-05-15 Renesas Electronics Corp 半導体装置およびその製造方法
JP6220122B2 (ja) * 2012-11-28 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103474442A (zh) * 2013-08-29 2013-12-25 上海宏力半导体制造有限公司 Coms图像传感器及其制作方法

Also Published As

Publication number Publication date
US20150357370A1 (en) 2015-12-10
CN105185794A (zh) 2015-12-23
KR20150139787A (ko) 2015-12-14
JP2015230952A (ja) 2015-12-21
KR102418456B1 (ko) 2022-07-08
CN111490059A (zh) 2020-08-04
US9947715B2 (en) 2018-04-17
TW201606982A (zh) 2016-02-16
TWI648841B (zh) 2019-01-21
CN111490059B (zh) 2023-09-01

Similar Documents

Publication Publication Date Title
JP6246664B2 (ja) 半導体装置の製造方法
JP6607777B2 (ja) 半導体装置およびその製造方法
TWI435443B (zh) 固態攝像裝置及其製造方法
US10026775B2 (en) Method of manufacturing semiconductor device utilizing different mask thicknesses to form gate electrodes over different semiconductor regions
JP6612139B2 (ja) 半導体装置
JP5985269B2 (ja) 半導体装置
JP2014241363A (ja) 半導体装置の製造方法
US9893108B2 (en) Method for manufacturing semiconductor device, and semiconductor device
US10056420B2 (en) Semiconductor device and manufacturing method thereof
JP6310816B2 (ja) 半導体装置の製造方法
US9935235B2 (en) Method for manufacturing a semiconductor device
JP2015023150A (ja) 半導体装置の製造方法
TW201640662A (zh) 攝影裝置及其製造方法
JP2009176950A (ja) 固体撮像素子及びその製造方法
JP4115446B2 (ja) Ｃｍｏｓイメージセンサの製造方法
JP2018186129A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170914

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171115

R150 Certificate of patent or registration of utility model

Ref document number: 6246664

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150