JP5347283B2 - 固体撮像装置およびその製造方法 - Google Patents

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Description

本発明は、固体撮像装置およびその製造方法に関するものである。
近年の半導体素子の高集積化にともない、固体撮像装置においても、画素数増加、微細化が進んでいる。
その一方で、それに伴う、特性劣化が大きな問題になりつつある。
例えば、画質向上のためにはＳＮ比が重要である。すなわち、微細化にともない、光電変換素子であるフォトダイオード（ＰＤ）の微細化によって取り込むことができる光子の減少により、必然的に信号（Signal）量も小さくなる。このため、ノイズ（Noise）の低減によりＳＮ比の向上を行うことが必須となる。
特に、ＣＭＯＳイメージセンサでは、図２７に示すように、フォトダイオード２２１で光電変換された電荷は、転送トランジスタ２２２を介して、フローティングデフージョン２２６に蓄積され、その後、増幅トランジスタ２２４にて信号増幅を行う場合が多い。
画素のランダムノイズとしては、増幅トランジスタ２２４で発生する周波数に比例したノイズ、１／ｆノイズが支配的であり、その抑制が重要である。通常１／ｆノイズに対しては、以下の関係が成りなっている。
in 2＝ＫＦ（（ＩｄAF）／（ＣoxＷＬeffｆEF））…（１）
ただし、ｉn 2：Drain 電流Noise 密度［Ａ2／Ｈｚ］、
ＫＦ（flicker noise coefficient）:素子に依存した因子、
Ｉｄ：ドレイン電流、
Ｃox：単位面積当たりのゲート容量、
Ｌeff：実効ゲート長とする。
このことは、ＩＥＥＥ Transaction on Electron Devices,Vol.48,No.5、２００１年５月、p.921-927に開示されている。
上記（１）式に従うと、増幅トランジスタ２２４の線幅の縮小、すなはち、微細化によってノイズは急増する。また、ＫＦは増幅トランジスタ２２４に依存した因子であり、プロセス要因の影響が大きい。
その一つが増幅トランジスタ２２４のチャネル部分に掛かるストレスである。微細画素の高速化、低消費電力化のためには、画素領域内のトランジスタに対してシリサイドを適用し、ゲート配線抵抗やコンタクト抵抗を低減させることが非常に有効な手段であり、増幅トランジスタ２２４においても例外でもない。
一般にＣＭＯＳロジック（Ｌｏｇｉｃ）においては、０．２５μｍ以降の世代にシリサイド技術が導入されている。
ＣＭＯＳイメージセンサの画素領域に対しては、オーミック性が保たれればデバイスとしては動作する可能性が高いが、コンタクト径の縮小に伴いサリサイド化などの低抵抗化技術が必要になる。
しかしながら、サリサイドを形成した微細増幅トランジスタにおいては、チャネル部分に引張応力（Tensile）の局所応力（Local stress）が発生してしまう。
また、ストレスと１／ｆノイズは相関見られ、引張応力（Tensile stress）が掛かることにより、電子、ホール（Hole）のキャリア種によらず、言い換えれば、Ｎ−ＭＯＳでもＰ−ＭＯＳでも、１／ｆノイズが増加してしまう（例えば、非特許文献１、２参照。）。
上記理由により、画素の微細化を進め、サリサイドを画素内に導入した場合、高ＳＮ比を実現するためには、ノイズ悪化を許容することは困難である。
次に、従来のＣＭＯＳイメージセンサの製造工程を、図２８〜図３２によって説明する。
図２８に示すように、Ｎ型のシリコン基板２１１に、Ｐ型ウエル領域２１２を形成する。
次いで、上記シリコン基板２１１の表面側の所定の位置に、光電変換を行うフォトダイード２２１を形成する。このフォトダイオード２２１は、シリコン基板２１１上に成膜したレジスト膜をパターンニングして形成したイオン注入マスクを用いて、Ｎ型不純物のリン（Ｐ）、Ｐ型不純物のホウ素（Ｂ）をイオン注入することにより、下層よりＰ型領域、Ｎ型領域、Ｐ型領域で形成される。
このフォトダイオード２２１は、可視光線に対しては、半導体基板２１１表面から５μｍ〜１５μｍの深さの間に形成することが望ましく、例えば半導体基板２１１表面から５μｍ程度の深さの間に形成されるように、イオン注入のエネルギーを調整する。
また、上記説明しているように、シリコン基板２１１にＮ型基板を使用しているため、フォトダイード２２１分離は、上記Ｐ型ウエル領域２１２によりなされる。
次に、画素内のＭＯＳ型トランジスタを形成する。
図２９に示すように、上記シリコン基板２１１上にゲート絶縁膜２３１を形成した後、ゲート電極を形成するためのポリシリコン膜を成膜する。次いで、ポリシリコン膜上にゲート電極を形成するためのエッチングマスクとなるレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクに用いて、上記ポリシリコン膜をパターニングし、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの各ゲート電極２３２をポリシリコンで形成する。
次に、図３０に示すように、周辺回路のＭＯＳトランジスタ（図示せず）やリセットトランジスタ、増幅トランジスタ、選択トランジスタ等のショートチャネル効果を抑制する目的で、上記ゲート電極２３２の側部にサイドウォール２３３を形成する。このサイドウォール２３３は、酸化シリコン膜で形成するが、窒化シリコン膜を使用することも可能である。
続いて、レジストマスク（図示せず）を形成し、このレジストマスクを用いたイオン注入により、半導体基板２１１に各トランジスタのソース・ドレインとなる拡散層２３４、２３５、２３６、２３７を形成する。
一般に、キャリアとしてホールと電子を比較した場合、ホールの方が、ゲート酸化膜２３１およびその界面にトラップされ易いため、今回はキャリアとして電子を選択、すなわち、Ｎ−ＭＯＳを形成した。このイオン注入により、フローティングデフージョン２２６も同時に形成される。
次に、図３１に示すように、サリサイドプロセスによって、各拡散層２３４〜２３７上、フローティングディフュージョン２２６上、各ゲート電極３２上にシリサイド層２４１〜２４９をそれぞれに形成する。
上記サリサイドプロセスに先立ち、シリサイド層は光の透過性が低いため、フォトダイオード２２１上にシリサイド層が形成されないように、フォトダイオード２２１上にシリサイドブロック膜２５１を形成する。このシリサイドブロック膜２５１は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などで形成されることが望ましい。また、上記シリサイド層２４１〜２４９には、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニッケルシリサイド、タングステンシリサイド、ニッケル白金シリサイドなどを適用することが可能である。
次に、図３２に示すように、シリコン基板２１１上の全面に、コンタクト加工の際にエッチングを一時停止するためのエッチィングストッパー膜２５２を形成する。このエッチングストッパー膜２５２は、後に形成される層間絶縁膜である酸化シリコン膜と選択比を取りやすい窒化シリコン膜や酸窒化シリコン膜などで形成される。
その後、図示はしないが、層間絶縁膜、タングステンを用いたコンタクト部の形成を行う。
さらに、配線層、層間絶縁膜、平坦化絶縁膜、カラーフィルター層、マイクロチップレンズを形成して、ＣＭＯＳイメージセンサが完成される。
しかしながら、上記ＣＭＯＳイメージセンサでは、増幅トランジスタ（ＡＭＰ）のデザインルールの微細化に加え、増幅トランジスタ２２４のシリサイド層２４３、２４４によるチャネル部分への引張応力の負荷により、１／ｆノイズのばらつきが著しく増大し、その結果、ＳＮ比が低下し、十分な画質を得ることが困難であった。
T. Ohguro, Y. Okayama, K. Matsuzawa, K. Matsunaga, N. Aoki, K. Kojima, H.S. Momose and K. Ishimaru著 「The impact of oxynitride process, deuterium annealing and STI stress to 1/f noise of 0.11 CMOS」 2003 Symposium on VLSI Technology Digest of Technical Papers ２００３年 p.37 Shigenobu Maeda, You-Seung Jin, Jung-A Choi, Sun-Young Oh, Hyun-Woo Lee, Jae-Yoon Yoo, Min-Chul Sun, Ja-Hum Ku, Kwon Lee, Su-Gon Bae, Sung-Gun Kang, Jeong-Hwan Yang, Young-Wug Kim, and Kwang-Pyuk Suh著 「Impact of Mechanical Stress Engineering on Flicker Noise Characteristics」 2004 Symposium on VLSI Technology Digest of Technical Papers ２００４年 p.102-103
解決しようとする問題点は、画素の微細化を進めるために、画素内のトランジスタ等にシリサイド層を導入した場合、シリサイド層によるトランジスタのチャネル部分への引張応力の負荷により、１／ｆノイズのばらつきが著しく増大し、その結果、ＳＮ比が低下するため、十分な画質を得ることができない点である。
本発明は、画素の微細化のためにトランジスタにシリサイド層を導入しても、１／ｆノイズのばらつきの増大を抑制してＳＮ比の低下を抑え、十分な画質を得ることを可能にする。
本発明の固体撮像装置は、入射光を信号電荷に変換する光電変換部と、前記光電変換部上を覆うシリサイドブロック膜と、前記光電変換部から信号電荷を読み出して転送する転送トランジスタのゲート電極と、前記増幅トランジスタのソース・ドレインとなる拡散層と、前記増幅トランジスタの拡散層の表面に設けられたシリサイド層と、前記増幅トランジスタのゲート電極上から、前記増幅トランジスタのソース・ドレインとなる拡散層まで連続して形成された、前記増幅トランジスタに圧縮応力をかける圧縮応力膜とを有する。
本発明の固体撮像装置では、増幅トランジスタ上に圧縮応力膜が形成されていることから、増幅トランジスタのチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタの１／ｆノイズのばらつきの増大を抑制することが可能となる。
本発明の固体撮像装置の製造方法は、半導体基板に、入射光を信号電荷に変換する光電変換部を形成する工程と、前記光電変換部から信号電荷を読み出して転送する転送トランジスタのゲート電極、及び、前記転送トランジスタで読み出した信号電荷を増幅する増幅トランジスタのゲート電極を形成する工程と、前記増幅トランジスタのソース・ドレインとなる拡散層を形成する工程と、前記光電変換部上を覆うシリサイドブロック膜を形成する工程と、前記増幅トランジスタの拡散層にシリサイド層を形成する工程と、前記増幅トランジスタのゲート電極上から、前記増幅トランジスタのソース・ドレインとなる拡散層まで連続する、前記増幅トランジスタに圧縮応力をかける圧縮応力膜を形成する工程と、を有する。
本発明の固体撮像装置の製造方法では、増幅トランジスタ上に圧縮応力をかける圧縮応力膜を形成することから、増幅トランジスタのチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタの１／ｆノイズのばらつきの増大を抑制することが可能となる。
本発明の固体撮像装置の製造方法は、前記圧縮応力膜を形成する工程が、前記半導体基板上に絶縁膜を形成してから前記増幅トランジスタ上の前記絶縁膜に開口部を形成する工程と、前記半導体基板上に前記圧縮応力膜を形成する工程と、前記開口部に前記圧縮応力膜を残して前記開口部を除く領域の前記圧縮応力膜を除去する工程と、からなる。或いは、前記圧縮応力膜を形成する工程が、前記半導体基板上に圧縮応力膜を形成する工程と、前記増幅トランジスタ上のみに前記圧縮応力膜を残し、前記増幅トランジスタ上を除く領域の前記圧縮応力膜を除去する工程と、からなる。
本発明の固体撮像装置の製造方法では、増幅トランジスタ上に圧縮応力をかける圧縮応力膜を形成することから、増幅トランジスタのチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタの１／ｆノイズのばらつきの増大を抑制することが可能となる。
本発明の固体撮像装置は、増幅トランジスタの１／ｆノイズのばらつきを増大を抑制することが可能となるため、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となることを可能になるという利点がある。
本発明の固体撮像装置の製造方法は、増幅トランジスタの１／ｆノイズのばらつきを増大を抑制することが可能となるため、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
本発明の固体撮像装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図および図２の回路構成図によって説明する。固体撮像装置は、ＣＭＯＳイメージセンサであり、図１では、その画素部のセンサ部と画素内トランジスタ群を示し、図２にはその回路構成の一例を示した。
図１および図２を参照して、以下に説明する。
第１導電型の半導体基板１１には、第１導電型とは反対の導電型を有する第２導電型のウエル領域１２が形成されている。以下、一例として、第１導電型をＮ型、第２導電型をＰ型として説明する。上記半導体基板１１には例えばＮ型シリコン基板を用いる。
上記半導体基板１１の表面側の所定の位置に、入射光を信号電荷に変換する光電変換部（例えばフォトダイード（ＰＤ））２１が形成されている。以下、光電変換部２１をフォトダイオード２１として説明する。
このフォトダイオード２１は、上記半導体基板１１に、例えば下層よりＰ型領域、Ｎ型領域、Ｐ型領域で形成されている。このフォトダイオード２１は、可視光線に対しては、半導体基板１１表面から５μｍ〜１５μｍの深さの間に形成することが望ましく、例えば半導体基板１１表面から５μｍ程度の深さの間に形成されている。
また、上記説明しているように、半導体基板１１にＮ型のシリコン基板を使用しているため、フォトダイード２１の素子分離は、上記ウエル領域１２によりなされる。
上記半導体基板１１には、画素内のＭＯＳ型トランジスタが形成されている。
上記半導体基板１１上にゲート絶縁膜３１を介して、各ゲート電極３２が形成されている。これらのゲート電極３２は、画素トランジスタ群のリセットトランジスタのゲート電極３２（３２Ｒ）、増幅トランジスタのゲート電極３２（３２Ａ）および選択トランジスタのゲート電極３２（３２Ｓ）である。上記各ゲート電極３２は、例えばポリシリコンで形成されている。
また、上記フォトダイオード２１に隣接して、上記フォトダイード２１から信号電荷を読み出して転送する転送トランジスタのゲート電極３２（３２Ｔ）が形成されている。
なお、各ゲート電極３２の寸法は、例えば０．１μｍ×０．１μｍと非常に微細である。
上記各ゲート電極３２の側部には、サイドウォール３３が形成されている。このサイドウォール３３は、例えば、酸化シリコン膜で形成されている。もしくは、窒化シリコン膜で形成してもよい。
上記各ゲート電極３２の両側の上記半導体基板１１には、トランジスタのソース・ドレインとなる拡散層３４、３５、３６、３７が形成されている。ここでは、一例として、リセットトランジスタ２３の一方の拡散層３５と増幅トランジスタ２４の一方の拡散層３５とが共有しており、また増幅トランジスタ２４の他方の拡散層３６と選択トランジスタ２５の一方の拡散層３６とが共有している。さらに上記半導体基板１１にはフローティングデフージョン（ＦＤ）２６も形成されている。
一般に、キャリアとしてホールと電子を比較した場合、ホールの方が、ゲート酸化膜３１およびその界面にトラップされ易いため、ここではキャリアとして電子を選択して、すなわち、ＮＭＯＳトランジスタを形成した。
上記拡散層３４〜３７上、フローティングディフュージョン２６上、各ゲート電極３２上のそれぞれには、シリサイド層４１〜４４、４５、４６〜４９が形成されている。
また、上記シリサイド層が形成されないようにするために、フォトダイード２１上にシリサイドブロック膜５１が形成されている。このシリサイドブロック膜５１は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などで形成されることが望ましい。また、上記シリサイド層４１〜４９には、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニッケルシリサイド、タングステンシリサイド、ニッケル白金シリサイドなどを適用することが可能である。
上記転送トランジスタ２２は、フォトダイオード２１のカソード電極と電荷電圧変換部であるフローティングディフュージョン２６との間に接続され、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）３２ＴＧに転送パルスＴＲＧが与えられることによってフローティングディフュージョン２６に転送する。
リセットトランジスタ２３は、リセット線にドレイン電極（拡散層３５）が、フローティングディフュージョン２６にソース電極（拡散層３４）がそれぞれ接続され、フォトダイオード２１からフローティングディフュージョン２６への信号電荷の転送に先立って、ゲート電極３２ＲにリセットパルスＲＳＴが与えられることによってフローティングディフュージョン２６の電位をリセット電圧Ｖｒｓｔにリセットする。
増幅トランジスタ２４は、フローティングディフュージョン２６にゲート電極３２Ａが、画素電源Ｖｄｄにドレイン電極（共通の拡散層３５）がそれぞれ接続され、リセットトランジスタ２３によってリセットされた後のフローティングディフュージョン２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後のフローティングディフュージョン２６の電位を信号レベルとして出力する。
選択トランジスタ２５は、例えば、ドレイン電極（拡散層３６）が増幅トランジスタ２４のソース電極（共通の拡散層３６）に接続され、ソース電極が出力信号線に接続され、ゲート電極３２Ｓに選択パルスＳＥＬが与えられることによってオン状態となり、画素を選択状態として増幅トランジスタ２４から出力される信号を出力信号線（配線７５）に出力する。なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレイン電極との間に接続した構成を採ることも可能である。
半導体基板１１上の全面には、増幅トランジスタ２４上に開口部５３が形成されたエッチングストッパ膜５２が形成されている。このエッチングストッパ膜５２は、後に形成される層間絶縁膜である酸化シリコン膜と選択比を取りやすい窒化シリコン膜や酸窒化シリコン膜などで形成される。
一方、上記増幅トランジスタ２４上には、この増幅トランジスタ２４を被覆するように、圧縮応力（Compressive stress）を有する圧縮応力膜５４が形成されている。この圧縮応力膜５４は、例えば、酸化シリコン膜で形成されている。
上記エッチングストッパ膜５２と圧縮応力膜５４とは、加工（エッチング）選択性を取ることが容易であるという理由から、異なる膜種であることが望ましい。例えば、上記説明したように、エッチングストッパ膜５２を窒化シリコン膜で形成し、圧縮応力膜５４を酸化シリコン膜で形成する。当然のことながら、その逆であってもよく、また、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜のうちの２種を選択して用いることもできる。
上記エッチングストッパ膜５２と圧縮応力膜５４とが同種の膜であった場合には、その間に異種の中間膜を挿入する構造が望ましい。
図示はしないが、例えば、上記エッチングストッパ膜５２に窒化シリコン膜を適用した場合、中間膜として酸化シリコン膜を適用する。
さらに、例えば、転送トランジスタ電極３２Ｔと駆動回路（図示せず）とを接続する配線７１、リセットトランジスタ２３のゲート電極３２Ｒと駆動回路（図示せず）とを接続する配線７２、増幅トランジスタ２４のゲート電極３２Ａとフローティングディフュージョン２６とを接続する配線７３、選択トランジスタ２５のゲート電極３２Ｓと駆動回路（図示せず）とを接続する配線７４、選択トランジスタ２５の拡散層３７と水平走査回路（出力）（図示せず）とを接続する配線７５、リセットトランジスタ２３と増幅トランジスタ２４とで共有する拡散層３５と画素電源Ｖｄｄ（図示せず）を接続する配線７６等が形成されている。
本発明の固体撮像装置１では、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４の拡散層３５、３６上に形成されたシリサイド層４２、４３に起因する増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
上記図２によって示した画素トランジスタ部の回路構成は、図３に示すように構成されていてもよい。
図３に示すように、、フォトダイオード２１が設けられ、この、フォトダイオード２１に接続して転送トランジスタ２２が設けられている。この転送トランジスタ２２は、フォトダイオード２１のカソード電極と電荷電圧変換部であるフローティングディフュージョン２６との間に接続され、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）３２ＴＧに転送パルスＴＲＧが与えられることによってフローティングディフュージョン２６に転送する。
そしてリセットトランジスタ２３は、画素電源Ｖｄｄにドレイン電極（拡散層３５）が、フローティングディフュージョン２６にソース電極（拡散層３４）がそれぞれ接続され、フォトダイオード２１からフローティングディフュージョン２６への信号電荷の転送に先立って、ゲート電極３２ＲにリセットパルスＲＳＴが与えられることによってフローティングディフュージョン２６の電位をリセット電圧Ｖｒｓｔにリセットする。
増幅トランジスタ２４は、フローティングディフュージョン２６にゲート電極３２Ａが接続され、リセットトランジスタ２３によってリセットされた後のフローティングディフュージョン２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後のフローティングディフュージョン２６の電位を信号レベルとして出力する。
選択トランジスタ２５は、例えば、ドレイン電極（拡散層３６）が増幅トランジスタ２４のソース電極（共通の拡散層３６）に接続され、ソース電極が出力信号線に接続され、ゲート電極３２Ｓに選択パルスＳＥＬが与えられることによってオン状態となり、画素を選択状態として増幅トランジスタ２４から出力される信号を出力信号線（配線７５）に出力する。
次に、エッチングストッパ膜を形成せず圧縮応力膜が形成されている一例について、本発明の固体撮像装置に係る一実施の形態（第２実施例）として、図４の概略構成断面図によって説明する。
上記第１実施例では、コンタクトを形成するときに拡散層への過剰エッチングを防止するためのエッチングストッパ膜が形成されていたが、このエッチングストッパ膜を必要としない場合には、エッチングストッパ膜を形成せず、圧縮応力膜が形成されている。
この場合の固体撮像装置（第２実施例）を以下に説明する。
図４に示すように、第１導電型の半導体基板１１には、第１導電型とは反対の導電型を有する第２導電型のウエル領域１２が形成されている。以下、一例として、第１導電型をＮ型、第２導電型をＰ型として説明する。上記半導体基板１１には例えばＮ型シリコン基板を用いる。
上記半導体基板１１の表面側の所定の位置に、入射光を信号電荷に変換する光電変換部（例えばフォトダイード（ＰＤ））２１が形成されている。
このフォトダイオード２１は、上記半導体基板１１に、例えば下層よりＰ型領域、Ｎ型領域、Ｐ型領域で形成されている。このフォトダイオード２１は、可視光線に対しては、半導体基板１１表面から５μｍ〜１５μｍの深さの間に形成することが望ましく、例えば半導体基板１１表面から５μｍ程度の深さの間に形成されている。
また、上記説明しているように、半導体基板１１にＮ型のシリコン基板を使用しているため、フォトダイード２１の素子分離は、上記ウエル領域１２によりなされる。
上記半導体基板１１には、画素内のＭＯＳ型トランジスタが形成されている。
上記半導体基板１１上にゲート絶縁膜３１を介して、各ゲート電極３２が形成されている。これらのゲート電極３２は、画素トランジスタ群のリセットトランジスタのゲート電極３２（３２Ｒ）、増幅トランジスタのゲート電極３２（３２Ａ）および選択トランジスタのゲート電極３２（３２Ｓ）である。上記各ゲート電極３２は、例えばポリシリコンで形成されている。
また、上記フォトダイオード２１に隣接して、上記フォトダイード２１から信号電荷を読み出して転送する転送トランジスタのゲート電極３２（３２Ｔ）が形成されている。
なお、各ゲート電極３２の寸法は、例えば０．１μｍ×０．１μｍと非常に微細である。
上記各ゲート電極３２の側部には、サイドウォール３３が形成されている。このサイドウォール３３は、例えば、酸化シリコン膜で形成されている。もしくは、窒化シリコン膜で形成してもよい。
上記各ゲート電極３２の両側の上記半導体基板１１には、トランジスタのソース・ドレインとなる拡散層３４、３５、３６、３７が形成されている。ここでは、一例として、リセットトランジスタ２３の一方の拡散層３５と増幅トランジスタ２４の一方の拡散層３５とが共有しており、また増幅トランジスタ２４の他方の拡散層３６と選択トランジスタ２５の一方の拡散層３６とが共有している。さらに上記半導体基板１１にはフローティングデフージョン（ＦＤ）２６も形成されている。
一般に、キャリアとしてホールと電子を比較した場合、ホールの方が、ゲート酸化膜３１およびその界面にトラップされ易いため、ここではキャリアとして電子を選択して、すなわち、ＮＭＯＳトランジスタを形成した。
上記拡散層３４〜３７上、フローティングディフュージョン２６上、各ゲート電極３２上のそれぞれには、シリサイド層４１〜４４、４５、４６〜４９が形成されている。
また、上記シリサイド層が形成されないようにするために、フォトダイード２１上にシリサイドブロック膜５１が形成されている。このシリサイドブロック膜５１は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などで形成されることが望ましい。また、上記シリサイド層４１〜４９には、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニッケルシリサイド、タングステンシリサイド、ニッケル白金シリサイドなどを適用することが可能である。
上記転送トランジスタ２２は、フォトダイオード２１のカソード電極と電荷電圧変換部であるフローティングディフュージョン２６との間に接続され、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）３２ＴＧに転送パルスＴＲＧが与えられることによってフローティングディフュージョン２６に転送する。
リセットトランジスタ２３は、リセット線にドレイン電極（拡散層３５）が、フローティングディフュージョン２６にソース電極（拡散層３４）がそれぞれ接続され、フォトダイオード２１からフローティングディフュージョン２６への信号電荷の転送に先立って、ゲート電極３２ＲにリセットパルスＲＳＴが与えられることによってフローティングディフュージョン２６の電位をリセット電圧Ｖｒｓｔにリセットする。
増幅トランジスタ２４は、フローティングディフュージョン２６にゲート電極３２Ａが、画素電源Ｖｄｄにドレイン電極（共通の拡散層３５）がそれぞれ接続され、リセットトランジスタ２３によってリセットされた後のフローティングディフュージョン２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後のフローティングディフュージョン２６の電位を信号レベルとして出力する。
選択トランジスタ２５は、例えば、ドレイン電極（拡散層３６）が増幅トランジスタ２４のソース電極（共通の拡散層３６）に接続され、ソース電極が出力信号線に接続され、ゲート電極３２Ｓに選択パルスＳＥＬが与えられることによってオン状態となり、画素を選択状態として増幅トランジスタ２４から出力される信号を出力信号線（配線７５）に出力する。なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレイン電極との間に接続した構成を採ることも可能である。
上記増幅トランジスタ２４上には、この増幅トランジスタ２４を被覆するように、圧縮応力（Compressive stress）を有する圧縮応力膜５４が形成されている。この圧縮応力膜５４は、例えば、窒化シリコン膜もしくは酸化シリコン膜で形成されている。
さらに、例えば、転送トランジスタ２２のゲート電極３２Ｔと駆動回路（図示せず）とを接続する配線７１、リセットトランジスタ２３のゲート電極３２Ｒと駆動回路（図示せず）とを接続する配線７２、増幅トランジスタ２４のゲート電極３２Ａとフローティングディフュージョン２６とを接続する配線７３、選択トランジスタ２５のゲート電極３２Ｓと駆動回路（図示せず）とを接続する配線７４、選択トランジスタ２５の拡散層３７と水平走査回路（出力）（図示せず）とを接続する配線７５、リセットトランジスタ２３と増幅トランジスタ２４とで共有する拡散層３５と画素電源Ｖｄｄ（図示せず）を接続する配線７６等が形成されている。
本発明の固体撮像装置２では、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４の拡散層３５、３６上に形成されたシリサイド層４２、４３に起因する増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
また、第１実施例のようにエッチングストッパ膜が形成されていないので、第１実施例の固体撮像装置１よりも、成膜工程およびリソグラフィ工程、エッチング工程等が１工程ずつ削減できるという利点がある。
次に、増幅トランジスタの拡散層に隣接して、溝内に絶縁体を形成してなるシャロートレンチ素子分離構造の素子分離領域を有する一例について、本発明の固体撮像装置に係る一実施の形態（第３実施例）として、図５の概略構成断面図によって説明する。
図５に示すように、第１導電型の半導体基板１１には、第１導電型とは反対の導電型を有する第２導電型のウエル領域１２が形成されている。以下、一例として、第１導電型をＮ型、第２導電型をＰ型として説明する。上記半導体基板１１には例えばＮ型シリコン基板を用いる。
上記半導体基板１１に形成されるリセットトランジスタの形成領域、増幅トランジスタの形成領域、選択トランジスタの形成領域等の画素トランジスタの形成領域を分離する、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域９６が形成されている。
また、上記半導体基板１１の表面側の所定の位置に、入射光を信号電荷に変換する光電変換部（例えばフォトダイード（ＰＤ））２１が形成されている。
このフォトダイオード２１は、上記半導体基板１１に、例えば下層よりＰ型領域、Ｎ型領域、Ｐ型領域で形成されている。このフォトダイオード２１は、可視光線に対しては、半導体基板１１表面から５μｍ〜１５μｍの深さの間に形成することが望ましく、例えば半導体基板１１表面から５μｍ程度の深さの間に形成されている。
また、上記説明しているように、半導体基板１１にＮ型のシリコン基板を使用しているため、フォトダイード２１の素子分離は、上記ウエル領域１２によりなされる。
上記半導体基板１１には、画素内のＭＯＳ型トランジスタが形成されている。
上記半導体基板１１上にゲート絶縁膜３１を介して、各ゲート電極３２が形成されている。これらのゲート電極３２は、画素トランジスタ群のリセットトランジスタのゲート電極３２（３２Ｒ）、選択トランジスタのゲート電極３２（３２Ｓ）および増幅トランジスタのゲート電極３２（３２Ａ）である。上記各ゲート電極３２は、例えばポリシリコンで形成されている。
また、上記フォトダイオード２１に隣接して、上記フォトダイード２１から信号電荷を読み出して転送する転送トランジスタのゲート電極３２（３２Ｔ）が形成されている。
なお、各ゲート電極３２の寸法は、例えば０．１μｍ×０．１μｍと非常に微細である。
上記各ゲート電極３２の側部には、サイドウォール３３が形成されている。このサイドウォール３３は、例えば、酸化シリコン膜で形成されている。もしくは、窒化シリコン膜で形成してもよい。
上記各ゲート電極３２の両側の上記半導体基板１１には、トランジスタのソース・ドレインとなる拡散層３４、３５、３８、３９が形成されている。ここでは、一例として、リセットトランジスタ２３の一方の拡散層３５と増幅トランジスタ２４の一方の拡散層３５とが共有しており、また増幅トランジスタ２４の他方の拡散層３６と選択トランジスタ２５の一方の拡散層３６とが共有している。さらに上記半導体基板１１にはフローティングデフージョン（ＦＤ）２６も形成されている。
一般に、キャリアとしてホールと電子を比較した場合、ホールの方が、ゲート酸化膜３１およびその界面にトラップされ易いため、ここではキャリアとして電子を選択して、すなわち、ＮＭＯＳトランジスタを形成した。
上記拡散層３４、３５、３８、３９上、フローティングディフュージョン２６上、各ゲート電極３２上には、それぞれに対応して、シリサイド層４１、４２、１１１、１１２、４５、４６〜４９が形成されている。
また、上記シリサイド層が形成されないようにするために、フォトダイード２１上にシリサイドブロック膜５１が形成されている。このシリサイドブロック膜５１は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などで形成されることが望ましい。また、上記シリサイド層４１、４２、１１１、１１２、４５〜４９には、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニッケルシリサイド、タングステンシリサイド、ニッケル白金シリサイドなどを適用することが可能である。
上記転送トランジスタ２２は、フォトダイオード２１のカソード電極と電荷電圧変換部であるフローティングディフュージョン２６との間に接続され、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）３２ＴＧに転送パルスＴＲＧが与えられることによってフローティングディフュージョン２６に転送する。
リセットトランジスタ２３は、リセット線にドレイン電極（拡散層３５）が、フローティングディフュージョン２６にソース電極（拡散層３４）がそれぞれ接続され、フォトダイオード２１からフローティングディフュージョン２６への信号電荷の転送に先立って、ゲート電極３２ＲにリセットパルスＲＳＴが与えられることによってフローティングディフュージョン２６の電位をリセット電圧Ｖｒｓｔにリセットする。
増幅トランジスタ２４は、フローティングディフュージョン２６にゲート電極３２Ａが、接続され、リセットトランジスタ２３によってリセットされた後のフローティングディフュージョン２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後のフローティングディフュージョン２６の電位を信号レベルとして出力する。
選択トランジスタ２５は、例えば、ドレイン電極（拡散層３８）が増幅トランジスタ２４のソース電極（共通の拡散層３８）に接続され、ソース電極が出力信号線に接続され、ゲート電極３２Ｓに選択パルスＳＥＬが与えられることによってオン状態となり、画素を選択状態として増幅トランジスタ２４から出力される信号を出力信号線（配線７５）に出力する。
半導体基板１１上の全面には、増幅トランジスタ２４上に開口部５３が形成されたエッチングストッパ膜５２が形成されている。このエッチングストッパ膜５２は、後に形成される層間絶縁膜である酸化シリコン膜と選択比を取りやすい窒化シリコン膜や酸窒化シリコン膜などで形成される。
一方、上記増幅トランジスタ２４上には、この増幅トランジスタ２４を被覆するように、圧縮応力（Compressive stress）を有する圧縮応力膜５４が形成されている。この圧縮応力膜５４は、例えば、酸化シリコン膜で形成されている。
上記エッチングストッパ膜５２と圧縮応力膜５４とは、加工（エッチング）選択性を取ることが容易であるという理由から、異なる膜種であることが望ましい。例えば、上記説明したように、エッチングストッパ膜５２を窒化シリコン膜で形成し、圧縮応力膜５４を酸化シリコン膜で形成する。当然のことながら、その逆であってもよく、また、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜のうちの２種を選択して用いることもできる。
上記エッチングストッパ膜５２と圧縮応力膜５４とが同種の膜であった場合には、その間に異種の中間膜を挿入する構造が望ましい。
図示はしないが、例えば、上記エッチングストッパ膜５２に窒化シリコン膜を適用した場合、中間膜として酸化シリコン膜を適用する。
さらに、例えば、転送トランジスタ２２のゲート電極３２Ｔと駆動回路（図示せず）とを接続する配線７１、リセットトランジスタ２３のゲート電極３２Ｒと駆動回路（図示せず）とを接続する配線７２、増幅トランジスタ２４のゲート電極３２Ａとフローティングディフュージョン２６とを接続する配線７３、選択トランジスタ２５のゲート電極３２Ｓと駆動回路（図示せず）とを接続する配線７４、増幅トランジスタ２４の拡散層３９と水平走査回路（出力）（図示せず）とを接続する配線７５、リセットトランジスタ２３と増幅トランジスタ２４とで共有する拡散層３５と画素電源Ｖｄｄ（図示せず）を接続する配線７６等が形成されている。
本発明の固体撮像装置３では、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４の拡散層３８、３９上に形成されたシリサイド層１０１、１０２および素子分離領域９６に起因する増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
このように、ノイズが低減されることにより、素子間分離にＳＴＩ素子分離領域を形成することができるので、素子間を狭く形成することが可能になり、さらなる高集積化が図れる。
次に、本発明の固体撮像装置に係る一実施の形態（第４実施例）を、図６の概略構成断面図によって説明する。
図２０に示すように、第１導電型の半導体基板１１には、第１導電型とは反対の導電型を有する第２導電型のウエル領域１２が形成されている。以下、一例として、第１導電型をＮ型、第２導電型をＰ型として説明する。上記半導体基板１１には例えばＮ型シリコン基板を用いる。
上記半導体基板１１の表面側の所定の位置に、入射光を信号電荷に変換する光電変換部（例えばフォトダイード（ＰＤ））２１が形成されている。以下、光電変換部２１をフォトダイオード２１として説明する。
このフォトダイオード２１は、上記半導体基板１１に、例えば下層よりＰ型領域、Ｎ型領域、Ｐ型領域で形成されている。このフォトダイオード２１は、可視光線に対しては、半導体基板１１表面から５μｍ〜１５μｍの深さの間に形成することが望ましく、例えば半導体基板１１表面から５μｍ程度の深さの間に形成されている。
また、上記説明しているように、半導体基板１１にＮ型のシリコン基板を使用しているため、フォトダイード２１の素子分離は、上記ウエル領域１２によりなされる。
上記半導体基板１１には、画素内のＭＯＳ型トランジスタが形成されている。
上記半導体基板１１上にゲート絶縁膜３１を介して、各ゲート電極３２が形成されている。これらのゲート電極３２は、画素トランジスタ群のリセットトランジスタのゲート電極３２（３２Ｒ）、増幅トランジスタのゲート電極３２（３２Ａ）および選択トランジスタのゲート電極３２（３２Ｓ）である。上記各ゲート電極３２は、例えばポリシリコンで形成されている。
また、上記フォトダイオード２１に隣接して、上記フォトダイード２１から信号電荷を読み出して転送する転送トランジスタのゲート電極３２（３２Ｔ）が形成されている。
上記各ゲート電極３２の側部には、サイドウォール３３が形成されている。このサイドウォール３３は、例えば、窒化シリコン膜で形成されている。
特に、増幅トランジスタ２４のゲート電極３２Ａの側壁に形成されるサイドウォール３３（３３Ａ）は、圧縮応力をかける圧縮応力膜で形成されている。このような圧縮応力膜は、例えば、増幅トランジスタ２４のゲート電極３２の側壁に形成される窒化シリコン膜のみに、電子線照射を行う、もしくは窒素イオン注入を行い、熱処理（例えばＲＴＡ）を行うことで形成されたものである。もちろん、圧縮応力膜であれば、その他の製法によって形成されたものであってもよい。
上記各ゲート電極３２の両側の上記半導体基板１１には、トランジスタのソース・ドレインとなる拡散層３４、３５、３６、３７が形成されている。ここでは、一例として、リセットトランジスタ２３の一方の拡散層３５と増幅トランジスタ２４の一方の拡散層３５とが共有しており、また増幅トランジスタ２４の他方の拡散層３６と選択トランジスタ２５の一方の拡散層３６とが共有している。さらに上記半導体基板１１にはフローティングデフージョン（ＦＤ）２６も形成されている。
一般に、キャリアとしてホールと電子を比較した場合、ホールの方が、ゲート酸化膜３１およびその界面にトラップされ易いため、ここではキャリアとして電子を選択して、すなわち、ＮＭＯＳトランジスタを形成した。
上記拡散層３４〜３７上、フローティングディフュージョン２６上、各ゲート電極３２上のそれぞれには、シリサイド層４１〜４４、４５、４６〜４９が形成されている。
また、上記シリサイド層が形成されないようにするために、フォトダイード２１上にシリサイドブロック膜５１が形成されている。このシリサイドブロック膜５１は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などで形成されることが望ましい。また、上記シリサイド層４１〜４９には、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニッケルシリサイド、タングステンシリサイド、ニッケル白金シリサイドなどを適用することが可能である。
上記転送トランジスタ２２は、フォトダイオード２１のカソード電極と電荷電圧変換部であるフローティングディフュージョン２６との間に接続され、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）３２ＴＧに転送パルスＴＲＧが与えられることによってフローティングディフュージョン２６に転送する。
リセットトランジスタ２３は、リセット線にドレイン電極（拡散層３５）が、フローティングディフュージョン２６にソース電極（拡散層３４）がそれぞれ接続され、フォトダイオード２１からフローティングディフュージョン２６への信号電荷の転送に先立って、ゲート電極３２ＲにリセットパルスＲＳＴが与えられることによってフローティングディフュージョン２６の電位をリセット電圧Ｖｒｓｔにリセットする。
増幅トランジスタ２４は、フローティングディフュージョン２６にゲート電極３２Ａが、画素電源Ｖｄｄにドレイン電極（共通の拡散層３５）がそれぞれ接続され、リセットトランジスタ２３によってリセットされた後のフローティングディフュージョン２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後のフローティングディフュージョン２６の電位を信号レベルとして出力する。
選択トランジスタ２５は、例えば、ドレイン電極（拡散層３６）が増幅トランジスタ２４のソース電極（共通の拡散層３６）に接続され、ソース電極が出力信号線に接続され、ゲート電極３２Ｓに選択パルスＳＥＬが与えられることによってオン状態となり、画素を選択状態として増幅トランジスタ２４から出力される信号を出力信号線（配線７５）に出力する。なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレイン電極との間に接続した構成を採ることも可能である。
半導体基板１１上の全面には、増幅トランジスタ２４上に開口部５３が形成されたエッチングストッパ膜５２が形成されている。このエッチングストッパ膜５２は、後に形成される層間絶縁膜である酸化シリコン膜と選択比を取りやすい窒化シリコン膜や酸窒化シリコン膜などで形成される。
一方、上記増幅トランジスタ２４上には、この増幅トランジスタ２４を被覆するように、圧縮応力（Compressive stress）を有する圧縮応力膜５４が形成されている。この圧縮応力膜５４は、例えば、酸化シリコン膜で形成されている。
上記エッチングストッパ膜５２と圧縮応力膜５４とは、加工（エッチング）選択性を取ることが容易であるという理由から、異なる膜種であることが望ましい。例えば、上記説明したように、エッチングストッパ膜５２を窒化シリコン膜で形成し、圧縮応力膜５４を酸化シリコン膜で形成する。当然のことながら、その逆であってもよく、また、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜のうちの２種を選択して用いることもできる。
上記エッチングストッパ膜５２と圧縮応力膜５４とが同種の膜であった場合には、その間に異種の中間膜を挿入する構造が望ましい。
図示はしないが、例えば、上記エッチングストッパ膜５２に窒化シリコン膜を適用した場合、中間膜として酸化シリコン膜を適用する。
さらに、例えば、転送トランジスタのゲート電極３２Ｔと駆動回路（図示せず）とを接続する配線７１、リセットトランジスタ２３のゲート電極３２Ｒと駆動回路（図示せず）とを接続する配線７２、増幅トランジスタ２４のゲート電極３２Ａとフローティングディフュージョン２６とを接続する配線７３、選択トランジスタ２５のゲート電極３２Ｓと駆動回路（図示せず）とを接続する配線７４、選択トランジスタ２５の拡散層３７と水平走査回路（出力）（図示せず）とを接続する配線７５、リセットトランジスタ２３と増幅トランジスタ２４とで共有する拡散層３５と画素電源Ｖｄｄ（図示せず）を接続する配線７６等が形成されている。
本発明の固体撮像装置４では、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４の拡散層３５、３６上に形成されたシリサイド層４２、４３に起因する増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）および圧縮応力膜で形成されたサイドウォール３３Ａによって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を、さらに第１〜第３実施例よりも抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
この第４実施例は、前記第２、第３実施例にも適用することができる。
次に、本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を、図７〜図１５の製造工程断面図によって説明する。
図７に示すように、第１導電型の半導体基板１１に第１導電型とは反対の導電型を有する第２導電型のウエル領域１２を形成する。以下、一例として、第１導電型をＮ型、第２導電型をＰ型として説明する。上記半導体基板１１には例えばＮ型シリコン基板を用いる。
次いで、上記半導体基板１１の表面側の所定の位置に、光電変換を行うフォトダイード（ＰＤ）２１を形成する。このフォトダイオード２１は、上記半導体基板１１上に成膜したレジスト膜をパターンニングして形成したイオン注入マスクを用いて、Ｎ型不純物のリン（Ｐ）、Ｐ型不純物のホウ素（Ｂ）をイオン注入することにより、例えば下層よりＰ型領域、Ｎ型領域、Ｐ型領域で形成される。このフォトダイオード２１は、可視光線に対しては、半導体基板１１表面から５μｍ〜１５μｍの深さの間に形成することが望ましく、例えば半導体基板１１表面から５μｍ程度の深さの間に形成されるように、イオン注入のエネルギーを調整する。
また、上記説明しているように、半導体基板１１にＮ型のシリコン基板を使用しているため、フォトダイード２１の素子分離は、上記ウエル領域１２によりなされる。
その後、上記レジスト膜からなるイオン注入マスクを除去する。
次に、画素内のＭＯＳ型トランジスタを形成する。
図８に示すように、上記半導体基板１１上にゲート絶縁膜３１を形成した後、ゲート電極を形成するための電極形成膜を成膜する。この電極形成膜は、例えばポリシリコンで形成する。
次いで、電極形成膜上にゲート電極を形成するためのエッチングマスクとなるレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクに用いて、上記電極形成膜をパターニングし、電極形成膜からなるゲート電極３２を形成する。これらのゲート電極３２は、画素トランジスタ群のリセットトランジスタのゲート電極３２（３２Ｒ）、増幅トランジスタのゲート電極３２（３２Ａ）および選択トランジスタのゲート電極３２（３２Ｓ）である。
また同時に、転送トランジスタのゲート電極３２（３２Ｔ）も形成される。
なお、各ゲート電極３２の寸法は、例えば０．１μｍ×０．１μｍと非常に微細である。
その後、上記エッチングマスクとして用いてレジストマスクを除去する。
次に、図９に示すように、周辺回路や画素トランジスタなどのショートチャネル効果を抑制する目的で、各ゲート電極３２の側部にサイドウォール３３を形成する。このサイドウォール３３は、例えば、酸化シリコン膜で形成する。もしくは、窒化シリコン膜を用いることも可能である。
続いて、通常のレジスト塗布、リソグラフィー技術によって、レジストマスク（図示せず）を形成し、このレジストマスクを用いたイオン注入により、各トランジスタのソース・ドレインとなる拡散層３４、３５、３６、３７を形成する。ここでは、一例として、リセットトランジスタ２３の一方の拡散層３５と増幅トランジスタ２４の一方の拡散層３５とが共有しており、また増幅トランジスタ２４の他方の拡散層３６と選択トランジスタ２５の一方の拡散層３６とが共有している。
一般に、キャリアとしてホールと電子を比較した場合、ホールの方が、ゲート酸化膜３１およびその界面にトラップされ易いため、ここではキャリアとして電子を選択して、すなわち、ＮＭＯＳトランジスタを形成した。このイオン注入により、上記半導体基板１１にフローティングデフージョン（ＦＤ）３８も同時に形成される。
その後、上記イオン注入のマスクとして用いてレジストマスクを除去する。
次に、図１０に示すように、サリサイドプロセスによって、上記拡散層３４〜３７上、フローティングディフュージョン２６上、各ゲート電極３２上にシリサイド層４１〜４４、４５、４６〜４９をそれぞれに形成する。
上記サリサイドプロセスに先立ち、シリサイド層は光の透過性が低いため、フォトダイード２１上にシリサイド層が形成されないように、フォトダイード２１上にシリサイドブロック膜５１を形成しておく。このシリサイドブロック膜５１は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などで形成されることが望ましい。また、上記シリサイド層４１〜４９には、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニッケルシリサイド、タングステンシリサイド、ニッケル白金シリサイドなどを適用することが可能である。
次に、図１１に示すように、半導体基板１１上の全面に、コンタクト加工の際にエッチングを一時停止するためのエッチングストッパ膜５２を形成する。このエッチングストッパ膜５２は、後に形成される層間絶縁膜である酸化シリコン膜と選択比を取りやすい窒化シリコン膜や酸窒化シリコン膜などで形成される。
次いで、通常のレジスト塗布技術によって、上記エッチングストッパ膜５２上に、レジスト膜６１を形成する。このレジスト膜６１は、例えばＫｒＦ用レジストを用いた。続いて、通常のリソグラフィー技術によって、上記増幅トランジスタ２４上の上記レジスト膜６１を除去して開口部６２を形成する。
次いで、上記レジスト膜６１をエッチングマスクに用いて、上記増幅トランジスタ２４上の上記エッチングストッパ膜５２を除去する。
この結果、図１２に示すように、上記増幅トランジスタ２４上の上記エッチングストッパ膜５２に開口部５３が形成される。このエッチングは、例えばフッ化炭素（ＣＦ）系ガスをエッチングガスに用いた反応性イオンエッチング（ＲＩＥ）により行う。
その後、上記レジスト膜６１（前記図１１参照）を除去する。
次に、上記増幅トランジスタ２４上を被覆するように、エッチングストッパ膜５２上に、圧縮応力（Compressive stress）を有する圧縮応力膜５４を成膜する。この圧縮応力膜５４は、例えば、酸化シリコン膜で形成する。
次に、図１３に示すように、通常のレジスト塗布技術によって、上記圧縮応力膜５４上に、レジスト膜６３を形成する。このレジスト膜６３には、例えばＫｒＦ用レジストを用いた。続いて、通常のリソグラフィー技術によって、上記増幅トランジスタ２４上のみ上記レジスト膜６３を残して、他の部分の上記レジスト膜６３を除去する。
先のレジスト膜６１にポジ型レジストを用いた場合、上記レジスト膜６３にネガ型レジストを用いることで、一つのマスクで両方のレジストの露光を行うことが可能になり、マスク枚数の節約ができる。逆に、先のレジスト膜６１にネガ型レジストを用いた場合、上記レジスト膜６３にポジ型レジストを用いても、同様に、マスク枚数の節約ができる。
次に、図１４に示すように、上記レジスト膜６３（前記図１３参照）をエッチングマスクに用いて、上記増幅トランジスタ２４上に上記圧縮応力膜５４を残して、その他の上記圧縮応力膜５４を除去する。このエッチングは、例えばフッ化炭素（ＣＦ）系ガスをエッチングガスに用いた反応性イオンエッチング（ＲＩＥ）により行う。
その後、上記レジスト膜６３を除去する。図面では、レジスト膜６３を除去した後の状態を示した。
上記エッチングストッパ膜５２と圧縮応力膜５４とは、加工（エッチング）選択性を取ることが容易であるという理由から、異なる膜種であることが望ましい。例えば、上記説明したように、エッチングストッパ膜５２を窒化シリコン膜で形成し、圧縮応力膜５４を酸化シリコン膜で形成する。当然のことながら、その逆であってもよく、また、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜のうちの２種を選択して用いることもできる。
上記圧縮応力膜５４は、以下の条件で成膜することができる。
一例として、平行平板プラズマＣＶＤ装置を用いて酸化シリコン膜を成膜する場合には、原料ガスにＴＥＯＳ（Tetra Ethyl Ortho Silicate）と酸素（Ｏ2）とを用い、搬送ガスにヘリウム（Ｈｅ）を用いる。それぞれのガス流量は、一例として、ＴＥＯＳ：Ｏ2：Ｈｅ＝２０００ｃｍ3／ｍｉｎ：２００００ｃｍ3／ｍｉｎ：２０００ｃｍ3／ｍｉｎとする。またプラズマ発生のパワーを１５００Ｗ、成膜雰囲気の圧力を１．０７ｋＰａ、基板温度を４００℃の条件を適用した。このような条件で成膜された酸化シリコン膜は圧縮応力が０．５ＧＰａであった。
また、一例として、平行平板プラズマＣＶＤ装置を用いて窒化シリコン膜を成膜する場合には、原料ガスにモノシラン（ＳｉＨ4）と窒素（Ｎ2）を用い、それぞれのガス流量は、一例として、ＳｉＨ4：Ｎ2＝１００ｃｍ3／ｍｉｎ：４０００ｃｍ3／ｍｉｎとする。またプラズマ発生のパワーを５００Ｗ、成膜雰囲気の圧力を４００Ｐａ、基板温度を４００℃の条件を適用し、このような条件で成膜された窒化シリコン膜は圧縮応力が１ＧＰａであった。
また、これらの条件を適宜変更することで、所望の圧縮応力値を有する酸化シリコン膜もしくは窒化シリコン膜の圧縮応力膜を形成することができる。
もしくは、上記エッチングストッパ膜５２と圧縮応力膜５４とが同種の膜であった場合は、その間に異種の中間膜を挿入する構造が望ましい。
図示はしないが、例えば、上記エッチングストッパ膜５２に窒化シリコン膜を適用した場合、中間膜として酸化シリコン膜を積層させた後、リソグラフィーおよび反応性イオンエッチング（ＲＩＥ）によって、増幅トランジスタ２４上のエッチングストッパ膜５２および中間膜に開口部５３を形成する。
その後、圧縮応力膜５４を成膜し、次いで増幅トランジスタ２４上のみを覆うレジスト膜６３を形成して、このレジスト膜６３をエッチングマスクに用いてエッチングにより増幅トランジスタ２４上に圧縮応力膜５４を残し、他の部分の圧縮応力膜５４を除去する。このエッチングでは、酸化シリコン膜の中間膜とのエッチング選択比が取れるので、安定したエッチング加工を行うことが可能となる。
また、同種の膜であっても、時間指定でエッチングを行い下地膜のダメージや掘れ量を制御することも可能である。
次いで、配線工程を行う。例えば、転送トランジスタ２２のゲート電極３２Ｔと駆動回路（図示せず）とを接続する配線７１、リセットトランジスタ２３のゲート電極３２Ｒと駆動回路（図示せず）とを接続する配線７２、増幅トランジスタ２４のゲート電極３２Ａとフローティングディフュージョン２６とを接続する配線７３、選択トランジスタ２５のゲート電極３２Ｓと駆動回路（図示せず）とを接続する配線７４、選択トランジスタ２５の拡散層３７と水平走査回路（出力）（図示せず）とを接続する配線７５、リセットトランジスタ２３と増幅トランジスタ２４とで共有する拡散層３５と画素電源Ｖｄｄ（図示せず）を接続する配線７６等を形成する。
上記各配線７１〜７６等の形成は、通常の配線形成と同様である。
例えば、図１５に示すように、層間絶縁膜８１、例えばフローティングディフュージョン２６と増幅トランジスタ２４のゲート電極３２Ａとを接続するためのコンタクト部７３Ｃの形成を行う。このコンタクト部７３Ｃは、通常のタングステンプラグで形成する。同時に、例えば他のゲート電極３２、拡散層３４〜３７等に接続するコンタクト部（図示せず）を形成することもできる。
さらに、上記コンタクト部７３Ｃを接続する接続配線７３Ｐを形成して上記配線７３を形成し、同時に他の配線（図示せず）も形成する。さらに複数層の層間絶縁膜８２、上層配線７７、平坦化絶縁膜８３、カラーフィルター層８４、マイクロチップレンズ８５等を形成して、固体撮像装置（ＣＭＯＳイメージセンサ）１が完成される。
本発明の固体撮像装置１の製造方法では、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
次に、本発明の固体撮像装置の製造方法に係る一実施の形態（第２実施例）を、図１６〜図１７の製造工程断面図によって説明する。
上記第１実施例では、コンタクトを形成するときに拡散層への過剰エッチングを防止するためのエッチングストッパ膜を形成したが、このエッチングストッパ膜を必要としない場合には、エッチングストッパ膜を形成せず、圧縮応力膜を形成してもよい。
この場合の製造方法（第２実施例）を以下に説明する。
図１６に示すように、前記図７〜前記図１０によって説明したのと同様にして、第１導電型の半導体基板１１に第１導電型とは反対の導電型を有する第２導電型のウエル領域１２を形成する。以下、一例として、第１導電型をＮ型、第２導電型をＰ型として説明する。上記半導体基板１１には例えばＮ型シリコン基板を用いる。
次いで、上記半導体基板１１の表面側の所定の位置に、光電変換を行うフォトダイード（ＰＤ）２１を形成する。このフォトダイオード２１は、上記半導体基板１１上に成膜したレジスト膜をパターンニングして形成したイオン注入マスクを用いて、Ｎ型不純物のリン（Ｐ）、Ｐ型不純物のホウ素（Ｂ）をイオン注入することにより、例えば下層よりＰ型領域、Ｎ型領域、Ｐ型領域で形成される。このフォトダイオード２１は、可視光線に対しては、半導体基板１１表面から５μｍ〜１５μｍの深さの間に形成することが望ましく、例えば半導体基板１１表面から５μｍ程度の深さの間に形成されるように、イオン注入のエネルギーを調整する。
また、上記説明しているように、半導体基板１１にＮ型のシリコン基板を使用しているため、フォトダイード２１の素子分離は、上記ウエル領域１２によりなされる。
次に、画素内のＭＯＳ型トランジスタを形成する。
上記半導体基板１１上にゲート絶縁膜３１を形成した後、ゲート電極３２を形成する。これらのゲート電極３２は、画素トランジスタ群のリセットトランジスタのゲート電極３２（３２Ｒ）、増幅トランジスタのゲート電極３２（３２Ａ）および選択トランジスタのゲート電極３２（３２Ｓ）である。
また同時に、転送トランジスタ２２のゲート電極３２（３２Ｔ）も形成される。
次に、周辺回路や画素トランジスタなどのショートチャネル効果を抑制する目的で、各ゲート電極３２の側部にサイドウォール３３を形成する。このサイドウォール３３は、例えば、酸化シリコン膜で形成する。もしくは、窒化シリコン膜を用いることも可能である。
続いて、通常のレジスト塗布、リソグラフィー技術によって、レジストマスク（図示せず）を形成し、このレジストマスクを用いたイオン注入により、各トランジスタのソース・ドレインとなる拡散層３４、３５、３６、３７を形成する。ここでは、一例として、リセットトランジスタ２３の一方の拡散層３５と増幅トランジスタ２４の一方の拡散層３５とが共有しており、また増幅トランジスタ２４の他方の拡散層３６と選択トランジスタ２５の一方の拡散層３６とが共有している。
一般に、キャリアとしてホールと電子を比較した場合、ホールの方が、ゲート酸化膜３１およびその界面にトラップされ易いため、ここではキャリアとして電子を選択して、すなわち、ＮＭＯＳトランジスタを形成した。このイオン注入により、上記半導体基板１１にフローティングデフージョン（ＦＤ）２６も同時に形成される。
その後、上記イオン注入のマスクとして用いてレジストマスクを除去する。
次に、サリサイドプロセスによって、上記拡散層３４〜３７上、フローティングディフュージョン２６上、各ゲート電極３２上にシリサイド層４１〜４４、４５、４６〜４９をそれぞれに形成する。
上記サリサイドプロセスに先立ち、シリサイド層は光の透過性が低いため、フォトダイード２１上にシリサイド層が形成されないように、フォトダイード２１上にシリサイドブロック膜５１を形成しておく。このシリサイドブロック膜５１は、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜などで形成されることが望ましい。また、上記シリサイド層４１〜４９には、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニッケルシリサイド、タングステンシリサイド、ニッケル白金シリサイドなどを適用することが可能である。
次に、上記増幅トランジスタ２４上を被覆するように、半導体基板１１上の全面に、圧縮応力（Compressive stress）を有する圧縮応力膜５４を成膜する。この圧縮応力膜５４は、例えば、窒化シリコン膜もしくは酸化シリコン膜で形成する。
次に、通常のレジスト塗布技術によって、上記圧縮応力膜５４上に、レジスト膜６３を形成する。このレジスト膜６３には、例えばＫｒＦ用レジストを用いた。続いて、通常のリソグラフィー技術によって、上記増幅トランジスタ２４上のみ上記レジスト膜６３を残して、他の部分の上記レジスト膜６３を除去する。
次に、図１７に示すように、上記レジスト膜６３（前記図１６参照）をエッチングマスクに用いて、上記増幅トランジスタ２４上に上記圧縮応力膜５４を残して、その他の上記圧縮応力膜５４を除去する。このエッチングは、例えばフッ化炭素（ＣＦ）系ガスをエッチングガスに用いた反応性イオンエッチング（ＲＩＥ）により行う。
その後、上記レジスト膜６３を除去する。図面では、レジスト膜６３を除去した後の状態を示した。
上記圧縮応力膜５４は、以下の条件で成膜することができる。
一例として、平行平板プラズマＣＶＤ装置を用いて酸化シリコン膜を成膜する場合には、原料ガスにＴＥＯＳ（Tetra Ethyl Ortho Silicate）と酸素（Ｏ2）とを用い、搬送ガスにヘリウム（Ｈｅ）を用いる。それぞれのガス流量は、一例として、ＴＥＯＳ：Ｏ2：Ｈｅ＝２０００ｃｍ3／ｍｉｎ：２００００ｃｍ3／ｍｉｎ：２０００ｃｍ3／ｍｉｎとする。またプラズマ発生のパワーを１５００Ｗ、成膜雰囲気の圧力を１．０７ｋＰａ、基板温度を４００℃の条件を適用した。このような条件で成膜された酸化シリコン膜は圧縮応力が０．５ＧＰａであった。
また、一例として、平行平板プラズマＣＶＤ装置を用いて窒化シリコン膜を成膜する場合には、原料ガスにモノシラン（ＳｉＨ4）と窒素（Ｎ2）を用い、それぞれのガス流量は、一例として、ＳｉＨ4：Ｎ2＝１００ｃｍ3／ｍｉｎ：４０００ｃｍ3／ｍｉｎとする。またプラズマ発生のパワーを５００Ｗ、成膜雰囲気の圧力を４００Ｐａ、基板温度を４００℃の条件を適用し、このような条件で成膜された窒化シリコン膜は圧縮応力が１ＧＰａであった。
また、これらの条件を適宜変更することで、所望の圧縮応力値を有する酸化シリコン膜もしくは窒化シリコン膜の圧縮応力膜を形成することができる。
次いで、前記図１４によって説明したように、配線工程を行う。例えば、転送トランジスタ２２のゲート電極３２Ｔと駆動回路（図示せず）とを接続する配線７１、リセットトランジスタ２３のゲート電極３２Ｒと駆動回路（図示せず）とを接続する配線７２、増幅トランジスタ２４のゲート電極３２Ａとフローティングディフュージョン２６とを接続する配線７３、選択トランジスタ２５のゲート電極３２Ｓと駆動回路（図示せず）とを接続する配線７４、選択トランジスタ２５の拡散層３７と水平走査回路（出力）（図示せず）とを接続する配線７５、リセットトランジスタ２３と増幅トランジスタ２４とで共有する拡散層３５と画素電源Ｖｄｄ（図示せず）を接続する配線７６等を形成する。
上記各配線７１〜７６等の形成は、通常の配線形成と同様である。
このようにして、固体撮像装置（ＣＭＯＳイメージセンサ）２が完成される。
本発明の固体撮像装置２の製造方法では、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
また、第１実施例の製造方法よりも成膜工程およびリソグラフィ工程、エッチング工程等が１工程ずつ削減できるという利点がある。
次に、上記増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成する別の製造方法（第３実施例）を、図１８の製造工程断面図によって説明する。
図１８に示すように、前記図７〜図１１によって説明したのと同様にして、半導体基板１１上に各ゲート電極３２等を被覆するエッチングストッパ膜５２を、例えば窒化シリコン膜で形成する。
その後、増幅トランジスタ２４上の上記エッチングストッパ膜５２のみ、局所的に電子線キュア（Electron-beam-cure）を施す。この処理を行うことにより、上記エッチングストッパ膜５２の電子線が照射された領域の膜密度が上昇し、増幅トランジスタ２４上のみを圧縮応力（Compressive）を有する圧縮応力膜５４とすることができる。
例えば、電子線照射の雰囲気の圧力を０．９３ｋＰａ、電子線照射条件として、電流を１ｍＡ、加速電圧を１０ｋｅＶで５分間の照射を行った。この条件は一例であって、エッチングストッパ膜５２の成膜時の膜密度、膜厚等によって、適宜、電子線照射条件は変更することができる。
上記のように、窒化シリコン膜に電子線を照射すると、窒化シリコン膜中のシリコン−水素結合（Ｓｉ−Ｈ結合）の結合が外れて、シリコンの結合手が余った状態になる。このとき、膜中の窒素の余っている結合手がそのシリコンの結合手と結合し、シリコン−水素結合よりも強固なシリコン−窒素結合（Ｓｉ−Ｎ結合）ができる。これによって、窒化シリコン膜の緻密化がなされる。そして、一般に、窒化シリコン膜が緻密化されると膜中の圧縮応力を増大する。
その後、前記図１４、図１５によって説明したのと同様に、層間絶縁膜の形成、配線等の形成、平坦化膜の形成、カラーフィルターの形成、集光レンズの形成等の工程を行う。
上記第３実施例の製造方法の場合、前記第１実施例の製造方法と同様に、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
さらに、圧縮応力膜５４をエッチングストッパ膜としても機能させることができるので、増幅トランジスタ２４のゲート電極３２Ａ上の一部に、例えばフローティングディフュージョン２６と接続される配線の一部となるコンタクト部を接続させる接続孔を形成するときに、下地のシリサイド層４８が過剰エッチングされるのを防止するエッチングストッパとしての機能を果たすことができる。
次に、上記増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成する別の製造方法（第４実施例）を、図１９の製造工程断面図によって説明する。
図１９に示すように、前記図７〜図１１によって説明したのと同様にして、半導体基板１１上に各ゲート電極３２等を被覆するエッチングストッパ膜５２を、例えば窒化シリコン膜で形成する。
次いで、通常のレジスト塗布技術によって、上記エッチングストッパ膜５２上に、レジスト膜６５を形成する。このレジスト膜６５は、例えばＫｒＦ用レジストを用いた。続いて、通常のリソグラフィー技術によって、上記増幅トランジスタ２４上の上記レジスト膜６５を除去して開口部６６を形成する。
次いで、上記レジスト膜６５をイオン注入マスクに用いて、上記増幅トランジスタ２４上の上記エッチングストッパ膜５２に窒素をイオン注入する。
この結果、上記増幅トランジスタ２４上の上記エッチングストッパ膜５２が緻密化されて膜密度が上昇し、増幅トランジスタ２４上のみを圧縮応力（Compressive）を有する圧縮応力膜５４とすることができる。
上記イオン注入条件としては、イオン種に窒素イオンを用い、そのドーズ量を５×１０14、加速エネルギーを５ｋｅＶに設定した。この条件は一例であって、エッチングストッパ膜５２の成膜時の膜密度、膜厚等によって、適宜、イオン注入条件は変更することができる。
その後、上記レジスト膜６５を除去する。そして急速加熱処理（ＲＴＡ処理）を施し、Ｓｉ−Ｎ結合を形成することにより膜密度を上昇させた。このときの熱処理条件の一例としては、８５０℃、２０ｓとした。この熱処理条件は、Ｓｉ−Ｎ結合を形成することにより膜密度を上昇させることができる範囲で、適宜、変更することができる。
上記のように、窒化シリコン膜に窒素をイオン注入すると、窒化シリコン膜中のシリコン−水素結合（Ｓｉ−Ｈ結合）の結合が壊されて、シリコンの結合手が余った状態になる。そして熱処理により、イオン注入した窒素の結合手がそのシリコンの結合手と結合し、シリコン−水素結合よりも強固なシリコン−窒素結合（Ｓｉ−Ｎ結合）ができる。これによって、窒化シリコン膜の緻密化がなされる。そして、一般に、窒化シリコン膜が緻密化されると膜中の圧縮応力を増大する。
したがって、上記エッチングストッパ膜５２中のＳｉ−Ｈ基がＳｉ−Ｎ結合に変えられるように、十分な窒素を導入することが望ましい。
上記第４実施例の製造方法の場合、前記第１実施例の製造方法と同様に、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
さらに、圧縮応力膜５４をエッチングストッパ膜としても機能させることができるので、増幅トランジスタ２４のゲート電極３２Ａ上の一部に、例えばフローティングディフュージョン２６と接続される配線の一部となるコンタクト部を接続させる接続孔を形成するときに、下地のシリサイド層４８が過剰エッチングされるのを防止するエッチングストッパとしての機能を果たすことができる。
次に、前記第１実施例〜第４実施例において、ゲート電極の側壁に形成するサイドウォール３３を、圧縮応力をかける圧縮応力膜で形成する別の製造方法（第５実施例）を、図２０の製造工程断面図によって説明する。
図２０に示すように、前記図７〜図９によって説明したのと同様にして、半導体基板１１上に各ゲート電極３２の側壁にサイドウォール３３を形成する。
このときに、例えば、ゲート電極３２を被覆するサイドウォールを形成するための窒化シリコン膜を形成した後、増幅トランジスタ２４が形成される領域の上記窒化シリコン膜に、電子線を照射する。これによって、電子線が照射された部分の窒化シリコン膜が緻密化され、圧縮応力をかける圧縮応力膜となる。
もしくは、ゲート電極３２を被覆するサイドウォールを形成するための窒化シリコン膜を形成した後、上記増幅トランジスタ２４上に開口部を設けたレジストマスク（図示せず）を形成し、増幅トランジスタ２４が形成される領域上の上記窒化シリコン膜に窒素イオン注入を行う。これによって、窒素イオン注入された部分の窒化シリコン膜が緻密化され、圧縮応力をかける圧縮応力膜となる。
上記窒化シリコン膜が緻密化される作用は、上記第３実施例、第４実施例の窒化シリコン膜が緻密化されるのと同様の理由からである。
その後、上記サイドウォールを形成するための窒化シリコン膜を全面エッチバックして、各ゲート電極３２の側壁にサイドウォール３３を形成する。ここで、増幅トランジスタ２４のゲート電極３２（３２Ａ）の側壁に形成されるサイドウォール３３（３３Ａ）は、圧縮応力をかける膜となっている。
上記サイドウォール３３を形成した後の工程は、前記第１実施例〜第４実施例の製造方法におけるサイドウォール３３を形成した後の工程と同様である。したがって、図示はしていないが、前記第１実施例〜第４実施例の製造方法と同様に、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４が形成される。
上記第５実施例の製造方法の場合、前記第１実施例〜第４実施例の製造方法と同様に、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
さらに、増幅トランジスタ２４のサイドウォール３３Ａも圧縮応力をかけることから、さらに強い圧縮応力をチャネル領域に印加することができるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大をさらに抑制することが可能となる。
次に、前記第１実施例〜第５実施例において、増幅トランジスタ２４に隣接して、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域が形成される場合がある。この製造方法（第６実施例）を、図２１〜図２５の製造工程断面図によって説明する。
図２１に示すように、前記図７〜図９によって説明したのと同様にして、前記第１実施例〜第５実施例と同様に、半導体基板１１にウエル領域１２を形成した後、半導体基板１１上に犠牲酸化膜９１として、例えば酸化シリコン膜を形成した後、窒化シリコン膜９２を形成する。
次いで、通常にリソグラフィ技術とエッチング技術によって、上記窒化シリコン膜９２、犠牲酸化膜９１のＳＴＩ構造の素子分離領域を形成する領域上を除去し、開口部９３を形成する。
次に、図２２に示すように、上記窒化シリコン膜９２をエッチングマスクに用いて上記半導体基板１１をエッチングし、素子分離溝９４を形成する。この素子分離溝９４は、例えば、リセットトランジスタの形成領域、選択トランジスタの形成領域、増幅トランジスタの形成領域等の画素トランジスタの形成領域を、例えば、フォトダイオード、転送トランジスタの形成領域および周辺回路の形成領域（図示せず）と分離するものである。
ここでは、一例として、前記第１実施例〜第５実施例において、選択トランジスタを画素電源Ｖｄｄと増幅トランジスタの一方の拡散層との間に設けた構成の製造方法を説明する。したがって、画素トランジスタの形成領域の端に増幅トランジスタが形成されることになる。
次に、上記素子分離溝９４を埋め込むように、上記窒化シリコン膜９２上に、絶縁膜９５を形成する。この絶縁膜９５は、例えば酸化シリコン膜からなる。また、上記絶縁膜９５を埋め込む前に、例えば熱酸化法等により、素子分離溝９４の内面を酸化して酸化シリコン膜（図示せず）を形成してもよい。
次いで、図２３に示すように、化学的機械研磨（ＣＭＰ）によって、上記絶縁膜９５を、上記窒化シリコン膜９２が露出されるまで研磨して除去する。このとき、窒化シリコン膜９２が研磨ストッパとなる。この結果、素子分離溝９４内部に絶縁膜９５からなるＳＴＩ構造の素子分離領域９６が形成される。
その後、熱リン酸を用いたウエットエッチングによって、上記窒化シリコン膜９２を除去する。さらに、フッ酸等によって、上記犠牲酸化膜９１を除去する。その結果、図２４に示すように、半導体基板１１にＳＴＩ構造の素子分離領域９６が形成される。
その後、前記第１実施例〜第５実施例と同様な工程を行う。なお、本実施例では、前記第１実施例〜第５実施例において、選択トランジスタを画素電源Ｖｄｄと増幅トランジスタの一方の拡散層との間に設けた構成に形成している。ここでは、一例として、前記第１実施例の構成に本発明に係る素子分離領域９６が適用された場合を説明する。
その結果、図２５に示すように、半導体基板１１に、フォトダイオード２１、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５、フローティングディフュージョン２６等が形成される。ここで、増幅トランジスタ２４の一方の拡散層３９がＳＴＩ構造の素子分離領域９６に隣接するように配置、形成される。
そして、上記フォトダイオード２１、リセットトランジスタ２３、選択トランジスタ２５、フローティングディフュージョン２６等を被覆するように、エッチングストッパ膜５２が形成され、増幅トランジスタ２４を被覆するように圧縮応力をかける圧縮応力膜５４が形成される。
上記第６実施例では、半導体基板１１に上記ＳＴＩ構造の素子分離領域９６を形成した後、ウエル領域１２を形成し、その後、上記プロセスと同様なプロセスによって、フォトダイオード２１、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５、フローティングディフュージョン２６等を形成してもよい。または、半導体基板１１にウエル領域１２を形成した後、上記ＳＴＩ構造の素子分離領域９６を形成し、その後、上記プロセスと同様なプロセスによって、フォトダイオード２１、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５、フローティングディフュージョン２６等を形成してもよい。
上記第６実施例の製造方法の場合、前記第１実施例〜第５実施例の製造方法と同様に、増幅トランジスタ２４上に圧縮応力をかける圧縮応力膜５４を形成することから、増幅トランジスタ２４の拡散層３８、３９上に形成されたシリサイド層１０１、１０２および素子分離領域９６に起因した増幅トランジスタ２４のチャネル領域にかかる局所引張応力（Local Tensile stress）が圧縮応力膜５４の圧縮応力（Compressive stress）によって緩和されるので、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することが可能となる。
よって、ＳＮ比の低下を抑えることができるので、高ＳＮ比の実現により、良好な画質を得ることが可能となるという利点がある。
上記説明では、いわゆる表面照射型のＣＭＯＳセンサについて説明したが、例えば、図２６に示す裏面照射型のＣＭＯＳセンサの増幅トランジスタにも、同様に、本発明に係る圧縮応力膜は適用できる。
図２６に示すように、半導体基板１１１で形成される活性層１１２には、入射光を電気信号に変換する光電変換部（例えばフォトダイオード）１２２、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等の画素トランジスタ群１２３（図面ではその一部を図示）等を有する複数の画素部１２１が形成されている。上記半導体基板１１１には、例えばシリコン基板を用いる。さらに、各光電変換部１２２から読み出した信号電荷を処理する信号処理部（図示せず）が形成されている。
上記画素部１２１の周囲の一部、例えば行方向もしくは列方向の画素部１２１間には、素子分離領域１２４が形成されている。
また、上記光電変換部１２２が形成された半導体基板１１１の表面側（図面では半導体基板１１１の下側）には配線層１３１が形成されている。この配線層１３１は、配線１３２とこの配線１３２を被覆する絶縁膜１３３からなる。上記配線層１３１には、支持基板１３５が形成されている。この支持基板１３５は、例えばシリコン基板からなる。
さらに、上記固体撮像装置６には、半導体基板１１１裏面側に光透過性を有する平坦化膜１４１が形成されている。さらにこの平坦化膜１４１（図面で上面側）には、カラーフィルター層１４２が形成されている。また、上記カラーフィルター層１４２上には、各光電変換部１２２に入射光を集光させる集光レンズ１５１が形成されている。
上記画素トランジスタ群１２３の増幅トランジスタ上に、本発明に係る圧縮応力膜を適用することができる。
裏面照射型のＣＭＯＳイメージセンサについても、ＮＭＯＳトランジスタで構成された増幅トランジスタのチャネル領域に引張応力がかかるような構成であれば、本願発明の圧縮応力膜を適用することで、１／ｆノイズが抑制される。
以上、説明したように、本願発明は、ＣＭＯＳ型イメージセンサの画素トランジスタ群のうち、増幅トランジスタ２４のチャネル領域に圧縮応力を印加されるように、増幅トランジスタ２４上に圧縮応力膜５４を形成することを特徴とするものである。通常、ＮＭＯＳトランジスタは、そのチャネル領域の移動度を高めるため、引張応力がかかるようにしている。しかし、本願発明では、増幅トランジスタ２４の１／ｆノイズのばらつきの増大を抑制することによって、ＳＮ比の低下を抑え、高ＳＮ比の実現により、良好な画質を得ることが可能とするものである。また、本願発明では、増幅トランジスタ２４上のみに圧縮応力膜５４を形成することから、そのほかのトランジスタの移動度を劣化させることはない。
本発明の固体撮像装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。 本発明の固体撮像装置に係る一実施の形態（第１実施例）を示した回路構成図である。 固体撮像装置の第１実施例における別の回路構成を示した回路構成図である。 本発明の固体撮像装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。 本発明の固体撮像装置に係る一実施の形態（第３実施例）を示した概略構成断面図である。 本発明の固体撮像装置に係る一実施の形態（第４実施例）を示した概略構成断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第５実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第６実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第６実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第６実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第６実施例）を示した製造工程断面図である。 本発明の固体撮像装置の製造方法に係る一実施の形態（第６実施例）を示した製造工程断面図である。 裏面照射型のＣＭＯＳイメージセンサを示した概略斜視断面図である。 従来の固体撮像装置の一例を示した概略構成断面図である。 従来の固体撮像装置の製造方法の一例を示した製造工程断面図である。 従来の固体撮像装置の製造方法の一例を示した製造工程断面図である。 従来の固体撮像装置の製造方法の一例を示した製造工程断面図である。 従来の固体撮像装置の製造方法の一例を示した製造工程断面図である。 従来の固体撮像装置の製造方法の一例を示した製造工程断面図である。
符号の説明
１…固体撮像装置、２１…光電変換（フォトダイオード）、２２…転送トランジスタ、２４…増幅トランジスタ、５４…圧縮応力膜

Claims (9)

  1. 入射光を信号電荷に変換する光電変換部と、
    前記光電変換部上を覆うシリサイドブロック膜と、
    前記光電変換部から信号電荷を読み出して転送する転送トランジスタと、
    前記転送トランジスタで読み出した信号電荷を増幅する増幅トランジスタのゲート電極と、
    前記増幅トランジスタのソース・ドレインとなる拡散層と、
    前記増幅トランジスタの拡散層の表面に設けられたシリサイド層と、
    前記増幅トランジスタのゲート電極上から、前記増幅トランジスタの拡散層まで連続して形成された、前記増幅トランジスタに圧縮応力をかける圧縮応力膜とを有する
    固体撮像装置。
  2. 前記増幅トランジスタのアクティブ領域に隣接して、溝内に絶縁体を形成してなるシャロートレンチ素子分離構造の素子分離領域を有する請求項１記載の固体撮像装置。
  3. 前記増幅トランジスタのゲート電極の側壁に、前記増幅トランジスタに圧縮応力をかけるサイドウォールが形成されている請求項１記載の固体撮像装置。
  4. 半導体基板に、入射光を信号電荷に変換する光電変換部を形成する工程と、
    前記光電変換部から信号電荷を読み出して転送する転送トランジスタのゲート電極、及び、前記転送トランジスタで読み出した信号電荷を増幅する増幅トランジスタのゲート電極を形成する工程と、
    前記増幅トランジスタのソース・ドレインとなる拡散層を形成する工程と、
    前記光電変換部上を覆うシリサイドブロック膜を形成する工程と、
    前記増幅トランジスタの拡散層にシリサイド層を形成する工程と、
    前記増幅トランジスタのゲート電極上から、前記増幅トランジスタのソース・ドレインとなる拡散層まで連続する、前記増幅トランジスタに圧縮応力をかける圧縮応力膜を形成する工程と、
    を有する固体撮像装置の製造方法。
  5. 前記圧縮応力膜を形成する工程が、前記半導体基板上に絶縁膜を形成してから前記増幅トランジスタ上の前記絶縁膜に開口部を形成する工程と、前記半導体基板上に前記圧縮応力膜を形成する工程と、前記開口部に前記圧縮応力膜を残して前記開口部を除く領域の前記圧縮応力膜を除去する工程と、からなる請求項４記載の固体撮像装置の製造方法。
  6. 前記圧縮応力膜を形成する工程が、前記半導体基板上に圧縮応力膜を形成する工程と、前記増幅トランジスタ上のみに前記圧縮応力膜を残し、前記増幅トランジスタ上を除く領域の前記圧縮応力膜を除去する工程と、からなる請求項４記載の固体撮像装置の製造方法。
  7. 前記圧縮応力膜は、前記増幅トランジスタ上に窒化シリコン膜を形成した後、前記増幅トランジスタ上の前記窒化シリコン膜に電子線を照射して形成する請求項４記載の固体撮像装置の製造方法。
  8. 前記圧縮応力膜は、前記増幅トランジスタ上に窒化シリコン膜を形成した後、前記増幅トランジスタ上の前記窒化シリコン膜に窒素をイオン注入して形成する請求項４記載の固体撮像装置の製造方法。
  9. 前記増幅トランジスタのゲート電極の側壁に、前記増幅トランジスタに圧縮応力をかけるサイドウォールを形成する工程を有する請求項４記載の固体撮像装置の製造方法。
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