KR20160063302A - 고체 촬상 장치 및 그 제조 방법 - Google Patents

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신이치 아라카와
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소니 주식회사
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Abstract

본 발명은 촬상 장치의 실시예를 개시하며, 상기 촬상 장치는, 광전 변환부; 상기 광전 변환부에 연결되어 있는 전송 트랜지스터; 상기 전송 트랜지스터에 연결되어 있는 플로팅 디퓨전; 상기 플로팅 디퓨전에 연결되어 있으며, 게이트 영역을 가지는 증폭 트랜지스터; 및 상기 게이트 영역에 연결되어 있는 배선을 포함하고, 상기 게이트 영역은 게이트 단자 및 실리사이드층을 포함하고, 상기 실리사이드층은 상기 게이트 단자의 위쪽에 배치되어 있고, 제1 막은 단면에서 볼 때 상기 게이트 단자의 측부에 배치되어 있고, 제2 막은 상기 게이트 단자 및 상기 제1 막 위에 배치되어 있고, 상기 제1 막은 산화막 및 질화막에서 선택되며, 상기 제2 막은 산화막, 질화막, 및 산질화막에서 선택된다.

Description

고체 촬상 장치 및 그 제조 방법{SOLID-STATE IMAGE PICKUP DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 고체 촬상 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 소자의 고집적화에 따라 고체 촬상 장치에 있어서도, 화소수 증가, 미세화가 진행되고 있다. 한편, 그에 동반하여, 특성 열화가 큰 문제가 되고 있다.
예를 들면, 화질 향상을 위해서는 SN비가 중요하다. 구체적으로, 미세화에 따라, 광전 변환 소자인 포토다이오드(PD)의 미세화에 의해 취입될 수 있는 광자의 감소에 의해, 필연적으로 신호량(signal quantity)도 작아진다. 그러므로 노이즈(noise)의 저감에 의해 SN비를 향상시킬 필요가 있다.
특히, CMOS 이미지 센서에서는, 도 14에 나타낸 바와 같이, 포토 다이오드(221)에서 광전 변환된 전하는, 전송 트랜지스터(222)를 통하여, 플로팅 디퓨전(floating diffusion)(226)에 축적되고 그 후, 증폭 트랜지스터(224)에 의해 신호 증폭을 행하는 경우가 많다.
화소의 랜덤 노이즈로서는, 증폭 트랜지스터(224)에서 발생하는 주파수에 비례한 노이즈, 또는 1/f 노이즈가 지배적이며, 그 억제가 중요하다. 통상 1/f 노이즈에 대하여는, 이하의 관계가 성립되어 있다.
Figure pat00001
단, in2: 드레인 전류 노이즈 밀도[A2/Hz],
KF(flicker noise coefficient): 소자에 의존하는 인자,
Id: 드레인 전류,
Cox: 단위 면적당의 게이트 용량,
Leff: 실효 게이트 길이.
이것은, IEEE Transaction on Electron Devices, Vol.48, No.5, 2001년 5월, p.921-927에 개시되어 있다.
상기 수학식 1에 따르면, 증폭 트랜지스터(224)의 선폭의 축소 즉, 미세화에 의해 노이즈는 급증한다. 또한, KF는 증폭 트랜지스터(224)에 의존하는 인자이며, 프로세스 요인의 영향이 크다.
그 프로세스 요인 중 하나가 증폭 트랜지스터(224)의 채널 부분에 걸리는 스트레스이다. 미세 화소의 고속화, 저소비 전력화를 위해서는, 화소 영역 내의 트랜지스터에 대하여 실리사이드를 적용하고, 게이트 배선 저항이나 컨택트 저항을 저감시키는 것이 매우 유효한 수단이며, 증폭 트랜지스터(224)에 있어서도 예외가 아니다.
일반적으로 CMOS 로직(Logic)에 있어서는, 0.25μm 이후의 세대에 실리사이드 기술이 도입되어 있다.
CMOS 이미지 센서의 화소 영역에 대하여는, 오믹(ohmic) 특성이 유지되면 디바이스로서는 동작할 가능성이 높지만, 컨택트 직경의 축소에 따라 살리사이드화 등의 저저항화 기술이 필요해진다.
그러나 살리사이드를 형성한 미세 증폭 트랜지스터에 있어서는, 채널 부분에 국소 인장 응력(Local tensile stress)이 발생한다.
또한, 스트레스와 1/f 노이즈 사이에는 상관이 보여지며, 인장 응력(tensile stress)의 적용은, 캐리어종(carrier species)이 전자 또는 정공(Hole)인 것에 관계 없으며, 바꾸어 말하면, N－MOS에서도 P－MOS에서도, 1/f 노이즈가 증가하여 버린다(예를 들면, T. Ohguro, Y. Okayama, K. Matsuzawa, K. Matsunaga, N. Aoki,K.Kojima, H.S.Momose and K.Ishimaru 저 "The impact of oxynitride process, deuterium annealing and STI stress to 1/f noise of 0.11 CMOS" 2003 Symposium on VLSI Technology Digest of Technical Papers, 2003년, p.37 및 Shigenobu Maeda, You-Seung Jin, Jung-A Choi, Sun-Young Oh, Hyun-Woo Lee, Jae-Yoon Yoo, Min-Chul Sun, Ja-Hum Ku, Kwon Lee, Su-Gon Bae, Sung-Gun Kang, Jeong-Hwan Yang, Young-Wug Kim, and Kwang-Pyuk Suh 저 "Impact of Mechanical Stress Engineering on Flicker Noise Characteristics" 2004 Symposium on VLSI Technology Digest of Technical Papers, 2004년, p.102-103를 참조하라).
상기 이유에 의해, 화소의 미세화를 진행시켜 살리사이드를 화소 내에 도입한 경우, 고SN비를 실현하기 위해서는, 노이즈 악화를 허용하는 것은 곤란하다.
다음에, 종래의 CMOS 이미지 센서의 제조 공정을, 도 15a ~ 도 15e에 의해 설명한다.
도 15a에 나타낸 바와 같이, N형의 실리콘 기판(211)에, P형 웰 영역(212)을 형성한다.
이어서, 상기 실리콘 기판(211)의 표면 측의 소정의 위치에, 광전 변환을 행하는 포토다이오드(221)를 형성한다. 이 포토 다이오드(221)는, 실리콘 기판(211) 상에 성막한 레지스트막을 패터닝해서 형성된 이온 주입 마스크를 사용하여, N형 불순물의 인(P), P형 불순물의 붕소(B)를 이온 주입함으로써, 하층으로부터 P형 영역, N형 영역, P형 영역에 의해 형성된다.
이 포토 다이오드(221)는, 가시광선에 대하여는, 반도체 기판(211) 표면으로부터 5μm ~ 15μm의 깊이의 사이에 형성하는 것이 바람직하고, 예를 들면, 반도체 기판(211) 표면으로부터 5μm 정도의 깊이의 사이에 형성되도록, 이온 주입의 에너지를 조정한다.
또한, 상기 설명하고 있는 바와 같이, 실리콘 기판(211)에 N형 기판을 사용하고 있으므로, 포토다이오드(221)의 분리는, 상기 P형 웰 영역(212)에 의해 행해진다.
다음에, 화소 내의 MOS형 트랜지스터를 형성한다.
도 15b에 나타낸 바와 같이, 상기 실리콘 기판(211) 상에 게이트 절연막(231)을 형성한 후, 게이트 전극을 형성하기 위한 폴리실리콘막을 성막한다. 이어서, 폴리실리콘막 상에 게이트 전극을 형성하기 위한 에칭 마스크로 되는 레지스트 마스크(도시하지 않음)를 형성한다. 이 레지스트 마스크를 에칭 마스크로서 사용하여, 상기 폴리실리콘막을 패터닝하고, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터의 각 게이트 전극(232)을 폴리실리콘으로 형성한다.
다음에, 도 15c에 나타낸 바와 같이, 주변 회로의 MOS 트랜지스터(도시하지 않음)나 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 쇼트 채널 효과를 억제할 목적으로, 상기 게이트 전극(232)의 측부에 측벽(233)을 형성한다. 이 측벽(233)은, 산화 실리콘막으로 형성하지만, 질화 실리콘막을 사용하는 것도 가능하다.
이어서, 레지스트 마스크(도시하지 않음)를 형성하고, 이 레지스트 마스크를 사용한 이온 주입에 의해, 반도체 기판(211)에 각 트랜지스터의 소스 및 드레인으로 되는 확산층(234, 235, 236, 237)을 형성한다.
일반적으로, 캐리어로서 정공과 전자를 비교한 경우, 정공쪽이, 게이트 산화막(231) 및 그 계면에 트랩되기 쉽기 때문에, 이번은 캐리어로서 전자를 선택하며, 즉 N－MOS를 형성한다. 이 이온 주입에 의해, 플로팅 디퓨전(226)도 동시에 형성된다.
다음에, 도 15d에 나타낸 바와 같이, 살리사이드 프로세스에 의해, 각 확산층(234 ~ 237) 위, 플로팅 디퓨전(226) 위, 각 게이트 전극(32) 위에 실리사이드층(241 ~ 249)을 각각에 형성한다.
상기 살리사이드 프로세스에 앞서, 실리사이드층은 광의 투과성이 낮기 때문에, 포토 다이오드(221) 상에 실리사이드층이 형성되지 않도록, 포토 다이오드(221) 상에 실리사이드 블록막(251)을 형성한다. 이 실리사이드 블록막(251)은, 산화 실리콘막, 질화 실리콘막, 산질화 실리콘막 등으로 형성되는 것이 바람직하다. 또한, 상기 실리사이드층(241 ~ 249)에는, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 니켈 백금 실리사이드 등을 적용하는 것이 가능하다.
다음에, 도 15e에 나타낸 바와 같이, 실리콘 기판(211) 상의 전체면에, 컨택트 가공 시에 에칭을 일시 정지하기 위한 에칭 스토퍼막(etching stopper film)(252)을 형성한다. 이 에칭 스토퍼 막(252)은, 후에 형성되는 층간 절연막인 산화 실리콘막과 선택비를 취하기 쉬운 질화 실리콘막이나 산질화 실리콘막 등으로 형성된다.
그 후, 도시하지 않지만, 층간 절연막, 텅스텐을 사용한 컨택트부의 형성을 행한다.
또한, 배선층, 층간 절연막, 평탄화 절연막, 컬러 필터층, 마이크로칩 렌즈를 형성하여, CMOS 이미지 센서가 완성된다.
그러나 상기 CMOS 이미지 센서에서는, 증폭 트랜지스터(AMP)의 디자인 룰(design rule)의 미세화에 더하여, 증폭 트랜지스터(224)의 실리사이드층(243, 244)에 의한 채널 부분으로의 인장 응력의 부하에 의해, 1/f 노이즈의 불균일이 현저하게 증대하고, 그 결과, SN비가 저하되어, 충분한 화질을 얻는 것이 곤란했었다.
해결하려고 하는 문제점은, 화소의 미세화를 진행시키기 위해서, 화소 내의 트랜지스터 등에 실리사이드층을 도입한 경우, 실리사이드층에 의한 트랜지스터의 채널 부분으로의 인장 응력의 부하에 의해, 1/f 노이즈의 불균일이 현저하게 증대하고, 그 결과, SN비가 저하되므로, 충분한 화질을 얻을 수 없다는 점이다.
본 발명은, 화소의 미세화를 위해 트랜지스터에 실리사이드층을 도입해도, 1/f 노이즈의 불균일의 증대를 억제하여 SN비의 저하를 억제하고, 충분한 화질을 얻는 것을 가능하게 한다.
본 발명의 실시예에 따르면, 고체 촬상 장치는, 입사광을 신호 전하로 변환하는 광전 변환부와, 상기 광전 변환부로부터 신호 전하를 판독하여 전송하는 전송 트랜지스터와, 상기 전송 트랜지스터로 판독한 신호 전하를 증폭하는 증폭 트랜지스터를 포함하며, 상기 증폭 트랜지스터의 채널부에 압축 응력을 걸치는 압축 응력막이 상기 증폭 트랜지스터 상에 형성되어 있는 것을 특징으로 한다.
본 발명의 실시예에 따른 고체 촬상 장치에서는, 증폭 트랜지스터 상에 압축 응력막이 형성되어 있으므로, 증폭 트랜지스터의 채널 영역에 관한 국소 인장 응력(local tensile stress)이 압축 응력막의 압축 응력(compressive stress)에 의해 완화되므로, 증폭 트랜지스터의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
본 발명의 실시예에 따르면, 반도체 기판에, 입사광을 신호 전하로 변환하는 광전 변환부와, 상기 광전 변환부로부터 신호 전하를 판독하여 전송하는 전송 트랜지스터와, 상기 전송 트랜지스터로 판독한 신호 전하를 증폭하는 증폭 트랜지스터를 포함하는 고체 촬상 장치의 제조 방법에 있어서, 상기 반도체 기판에 상기 증폭 트랜지스터를 형성한 후, 상기 반도체 기판 상에, 상기 증폭 트랜지스터 상에 개구부를 설치한 절연막을 형성하는 공정과, 상기 절연막 상에 상기 증폭 트랜지스터를 피복하는 압축 응력을 가지는 압축 응력막을 형성하는 공정과, 상기 증폭 트랜지스터상에만 상기 압축 응력막을 남기고, 그 외의 영역의 상기 압축 응력막을 제거하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법에서는, 증폭 트랜지스터 상에 압축 응력을 가지는 압축 응력막을 형성하므로, 증폭 트랜지스터의 채널 영역에 관한 국소 인장 응력이 압축 응력막의 압축 응력에 의해 완화되므로, 증폭 트랜지스터의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
본 발명의 실시예에 따르면, 반도체 기판에, 입사광을 신호 전하로 변환하는 광전 변환부와, 상기 광전 변환부로부터 신호 전하를 판독하여 전송하는 전송 트랜지스터와, 상기 전송 트랜지스터로 판독한 신호 전하를 증폭하는 증폭 트랜지스터를 가지는 고체 촬상 장치의 제조 방법에 있어서, 상기 반도체 기판에 상기 증폭 트랜지스터를 형성한 후, 상기 반도체 기판 상에 상기 증폭 트랜지스터를 피복하는 압축 응력을 가지는 압축 응력막을 형성하는 공정과, 상기 증폭 트랜지스터상에만 상기 압축 응력막을 남기고, 상기 증폭 트랜지스터상을 제외한 영역의 상기 압축 응력막을 제거하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법에서는, 증폭 트랜지스터 상에 압축 응력을 가지는 압축 응력막을 형성하므로, 증폭 트랜지스터의 채널 영역에 관한 국소 인장 응력이 압축 응력막의 압축 응력에 의해 완화되므로, 증폭 트랜지스터의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
본 발명의 실시예에 따른 고체 촬상 장치에서는, 증폭 트랜지스터의 1/f 노이즈의 불균일을 증대를 억제하는 것이 가능해지므로, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능하게 된다고 하는 이점이 있다.
본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법에서는, 증폭 트랜지스터의 1/f 노이즈의 불균일을 증대를 억제하는 것이 가능해지므로, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
도 1은 본 발명에 따른 고체 촬상 장치의 일실시예(제1 실시예)를 나타낸 개략 구성 단면도이다.
도 2는 본 발명에 따른 고체 촬상 장치의 일실시예(제1 실시예)를 나타낸 회로 구성도이다.
도 3은 고체 촬상 장치의 제1 실시예에 있어서의 다른 회로 구성을 나타낸 회로 구성도이다.
도 4는 본 발명에 따른 고체 촬상 장치의 일실시예(제2 실시예)를 나타낸 개략 구성 단면도이다.
도 5는 본 발명에 따른 고체 촬상 장치의 일실시예(제3 실시예)를 나타낸 개략 구성 단면도이다.
도 6은 본 발명에 따른 고체 촬상 장치의 일실시예(제4 실시예)를 나타낸 개략 구성 단면도이다.
도 7a 내지 도 7i는 본 발명의 고체 촬상 장치의 제조 방법에 관한 일실시예(제2 실시예)를 나타낸 제조 공정 단면도이다.
도 8a 및 도 8b는 본 발명의 고체 촬상 장치의 제조 방법에 관한 일실시예(제1 실시예)를 나타낸 제조 공정 단면도이다.
도 9는 본 발명의 고체 촬상 장치의 제조 방법에 관한 일실시예(제3 실시예)를 나타낸 제조 공정 단면도이다.
도 10은 본 발명의 고체 촬상 장치의 제조 방법에 관한 일실시예(제4 실시예)를 나타낸 제조 공정 단면도이다.
도 11은 본 발명의 고체 촬상 장치의 제조 방법에 관한 일실시예(제5 실시예)를 나타낸 제조 공정 단면도이다.
도 12a 내지 도 12e는 본 발명의 고체 촬상 장치의 제조 방법에 관한 일실시예(제6 실시예)를 나타낸 제조 공정 단면도이다.
도 13은 배면 조사형의 CMOS 이미지 센서를 나타낸 개략 사시도이다.
도 14는 종래의 고체 촬상 장치의 일례를 나타낸 개략 구성 단면도이다.
도 15a 내지 도 15e는 종래의 고체 촬상 장치의 제조 방법의 일례를 나타낸 제조 공정 단면도이다.
본 발명에 따른 고체 촬상 장치의 일실시예(제1 실시예)를, 도 1의 개략 구성 단면도 및 도 2의 회로 구성도에 의해 설명한다. 고체 촬상 장치는, CMOS 이미지 센서이며, 도 1에서는, 그 화소부의 센서부와 화소내 트랜지스터군을 나타내고, 도 2에는 그 회로 구성의 일례를 나타낸다.
도 1 및 도 2를 참조하여, 상세한 설명을 이하에 설명한다.
제1 도전형의 반도체 기판(11)에는, 제1 도전형과는 반대의 도전형을 가지는 제2 도전형의 웰 영역(12)이 형성되어 있다. 이하, 일례로서, 제1 도전형을 N형, 제2 도전형을 P형으로서 설명한다. 상기 반도체 기판(11)에는 예를 들면, N형 실리콘 기판을 사용한다.
상기 반도체 기판(11)의 표면 측의 소정의 위치에, 입사광을 신호 전하로 변환하는 광전 변환부(예를 들면, 포토다이오드(PD))(21)가 형성되어 있다. 이하, 광전 변환부(21)를 포토 다이오드(21)로서 설명한다.
이 포토 다이오드(21)는, 상기 반도체 기판(11)에, 예를 들면, 하층으로부터 P형 영역, N형 영역, P형 영역에 의해 형성되어 있다. 이 포토 다이오드(21)는, 가시광선에 대하여는, 반도체 기판(11) 표면으로부터 5μm ~ 15μm의 깊이의 사이에 형성하는 것이 바람직하고, 예를 들면, 반도체 기판(11) 표면으로부터 5μm 정도의 깊이의 사이에 형성되어 있다.
또한, 상기 설명하고 있는 바와 같이, 반도체 기판(11)에 N형의 실리콘 기판을 사용하고 있으므로, 포토다이오드(21)의 소자 분리는, 상기 웰 영역(12)에 의해 행해진다.
상기 반도체 기판(11)에는, 화소 내의 MOS형 트랜지스터가 형성되어 있다.
상기 반도체 기판(11) 상에 게이트 절연막(31)을 통하여, 각 게이트 전극(32)이 형성되어 있다. 이들 게이트 전극(32)은, 화소 트랜지스터군의 리셋 트랜지스터의 게이트 전극(32)(32R), 증폭 트랜지스터의 게이트 전극(32)(32A) 및 선택 트랜지스터의 게이트 전극(32)(32S)이다. 상기 각 게이트 전극(32)은, 예를 들면, 폴리실리콘으로 형성되어 있다.
또한, 상기 포토 다이오드(21)에 인접하여, 상기 포토다이오드(21)로부터 신호 전하를 판독하여 전송하는 전송 트랜지스터의 게이트 전극(32)(32T)이 형성되어 있다.
그리고 각 게이트 전극(32)의 치수는, 예를 들면, 0.1μm ×0.1μm로 매우 미세하다.
상기 각 게이트 전극(32)의 측부에는, 측벽(33)이 형성되어 있다. 이 측벽(33)은, 예를 들면, 산화 실리콘막으로 형성되어 있다. 또는, 질화 실리콘막으로 형성해도 된다.
상기 각 게이트 전극(32)의 양쪽의 상기 반도체 기판(11)에는, 트랜지스터의 소스 및 드레인으로 되는 확산층(34, 35, 36, 37)이 형성되어 있다. 이 경우, 일례로서, 리셋 트랜지스터(23)의 한쪽의 확산층(35)과 증폭 트랜지스터(24)의 한쪽의 확산층(35)이 공유하고 있고, 또 증폭 트랜지스터(24)의 다른 쪽의 확산층(36)과 선택 트랜지스터(25)의 한쪽의 확산층(36)이 공유하고 있다. 또한, 상기 반도체 기판(11)에는 플로팅 디퓨전(FD)(26)도 형성되어 있다.
일반적으로, 캐리어로서 정공과 전자를 비교한 경우, 정공쪽이, 게이트 산화막(31) 및 그 계면에 트랩되기 쉽기 때문에, 이 경우에는 캐리어로서 전자를 선택하며, 즉 NMOS 트랜지스터를 형성한다.
상기 확산층(34 ~ 37) 위, 플로팅 디퓨전(26) 위, 각 게이트 전극(32) 위의 각각에는, 실리사이드층(41 ~ 44, 45, 46 ~ 49)이 형성되어 있다.
또한, 상기 실리사이드층이 형성되지 않도록 하기 위하여, 포토다이오드(21) 상에 실리사이드 블록막(51)이 형성되어 있다. 이 실리사이드 블록막(51)은, 산화 실리콘막, 질화 실리콘막, 산질화 실리콘막 등으로 형성되는 것이 바람직하다. 또한, 상기 실리사이드층(41 ~ 49)에는, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 니켈 백금 실리사이드 등을 적용하는 것이 가능하다.
상기 전송 트랜지스터(22)는, 포토 다이오드(21)의 음극 전극과 전하 전압 변환부인 플로팅 디퓨전(26) 사이에 접속되고, 포토 다이오드(21)에서 광전 변환되고 여기에 축적된 신호 전하(이 경우에는, 전자)를, 게이트 전극(제어 전극)(32TG)에 전송 펄스 TRG가 부여되는 것에 의해 플로팅 디퓨전(26)에 전송한다.
리셋 트랜지스터(23)는, 리셋 선에 드레인 전극(확산층(35)이, 플로팅 디퓨전(26)에 소스 전극(확산층(34)이 각각 접속된다. 포토다이오드(21)로부터 플로팅 디퓨전(26)으로의 신호 전하의 전송에 앞서, 게이트 전극(32R)에 리셋 펄스 RST가 부여되는 것에 의해 플로팅 디퓨전(26)의 전위를 리셋 전압 Vrst에 리셋한다.
증폭 트랜지스터(24)는, 플로팅 디퓨전(26)에 게이트 전극(32A)이, 화소 전원 Vdd에 드레인 전극(공통의 확산층(35))이 각각 접속되고, 리셋 트랜지스터(23)에 의해 리셋된 후의 플로팅 디퓨전(26)의 전위를 리셋 레벨로서 출력하고, 또한 전송 트랜지스터(22)에 의해 신호 전하가 전송된 후의 플로팅 디퓨전(26)의 전위를 신호 레벨로서 출력한다.
선택 트랜지스터(25)는, 예를 들면, 드레인 전극(확산층(36))이 증폭 트랜지스터(24)의 소스 전극(공통의 확산층(36))에 접속되고, 소스 전극이 출력 신호선에 접속되고, 게이트 전극(32S)에 선택 펄스 SEL이 부여되는 것에 의해 온 상태로 되어, 화소를 선택 상태로서 증폭 트랜지스터(24)로부터 출력되는 신호를 출력 신호선(배선(75))에 출력한다. 그리고 선택 트랜지스터(25)에 대하여는, 화소 전원 Vdd와 증폭 트랜지스터(24)의 드레인 전극 사이에 접속한 구성을 채용하는 것도 가능하다.
반도체 기판(11) 상의 전체면에는, 증폭 트랜지스터(24) 상에 개구부(53)가 형성된 에칭 스토퍼막(52)이 형성되어 있다. 이 에칭 스토퍼막(52)은, 후에 형성되는 층간 절연막인 산화 실리콘막과 선택비를 취하기 쉬운 질화 실리콘막이나 산질화 실리콘막 등으로 형성된다.
한편, 상기 증폭 트랜지스터(24) 상에는, 이 증폭 트랜지스터(24)를 피복하도록, 압축 응력(compressive stress)을 가지는 압축 응력막(54)이 형성되어 있다. 이 압축 응력막(54)은, 예를 들면, 산화 실리콘막으로 형성되어 있다.
상기 에칭 스토퍼막(52) 및 압축 응력막(54)은, 가공 (에칭) 선택성을 취하는 것이 용이하다고 하는 이유로부터, 상이한 막종(film species)인 것이 바람직하다. 예를 들면, 상기 설명한 바와 같이, 에칭 스토퍼막(52)을 질화 실리콘막으로 형성하고, 압축 응력막(54)을 산화 실리콘막으로 형성한다. 당연한 것으로서, 그 역이어도 되고, 또한 질화 실리콘막, 산화 실리콘막, 산질화 실리콘막 중 2종을 선택하여 사용할 수도 있다.
상기 에칭 스토퍼막(52) 및 압축 응력막(54)이 동종의 막인 경우에는, 그 사이에 상이한 종류의 중간 막을 삽입하는 구조가 바람직하다. 도시하지 않지만, 예를 들면, 상기 에칭 스토퍼막(52)에 질화 실리콘막을 적용한 경우, 중간 막으로서 산화 실리콘막을 적용한다.
또한, 예를 들면, 전송 트랜지스터 전극(32T)과 구동 회로(도시하지 않음)를 접속하는 배선(71), 리셋 트랜지스터(23)의 게이트 전극(32R)과 구동 회로(도시하지 않음)를 접속하는 배선(72), 증폭 트랜지스터(24)의 게이트 전극(32A)과 플로팅 디퓨전(26)을 접속하는 배선(73), 선택 트랜지스터(25)의 게이트 전극(32S)과 구동 회로(도시하지 않음)를 접속하는 배선(74), 선택 트랜지스터(25)의 확산층(37)과 수평 주사 회로(출력)(도시하지 않음)를 접속하는 배선(75), 리셋 트랜지스터(23)와 증폭 트랜지스터(24) 사이에 공유하는 확산층(35)과 화소 전원 Vdd(도시하지 않음)를 접속하는 배선(76) 등이 형성되어 있다.
본 발명의 고체 촬상 장치(1)에서는, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 확산층(35, 36) 상에 형성된 실리사이드층(42, 43)에 기인하는 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력(local tensile stress)이 압축 응력막(54)의 압축 응력에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다. 따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
상기 도 2에 의해 나타낸 화소 트랜지스터부의 회로 구성은, 도 3에 나타낸 바와 같이 구성되어 있어도 된다.
도 3에 나타낸 바와 같이, 포토 다이오드(21)가 설치되고, 이 포토 다이오드(21)에 접속하여 전송 트랜지스터(22)가 설치되어 있다. 이 전송 트랜지스터(22)는, 포토 다이오드(21)의 음극 전극과 전하 전압 변환부인 플로팅 디퓨전(26) 사이에 접속되고, 포토 다이오드(21)에서 광전 변환되고 여기에 축적된 신호 전하(이 경우에는, 전자)를, 게이트 전극(제어 전극)(32TG)에 전송 펄스 TRG가 부여되는 것에 의해 플로팅 디퓨전(26)에 전송한다.
그리고 리셋 트랜지스터(23)는, 화소 전원 Vdd에 드레인 전극(확산층(35)이, 플로팅 디퓨전(26)에 소스 전극(확산층(34)이 각각 접속되고, 포토 다이오드(21)로부터 플로팅 디퓨전(26)으로의 신호 전하의 전송에 앞서, 게이트 전극(32R)에 리셋 펄스 RST가 부여되는 것에 의해 플로팅 디퓨전(26)의 전위를 리셋 전압 Vrst에 리셋한다.
증폭 트랜지스터(24)는, 플로팅 디퓨전(26)에 게이트 전극(32A)이 접속되고, 리셋 트랜지스터(23)에 의해 리셋된 후의 플로팅 디퓨전(26)의 전위를 리셋 레벨로서 출력하고, 또한 전송 트랜지스터(22)에 의해 신호 전하가 전송된 후의 플로팅 디퓨전(26)의 전위를 신호 레벨로서 출력한다.
선택 트랜지스터(25)는, 예를 들면, 드레인 전극(확산층(36)이 증폭 트랜지스터(24)의 소스 전극(공통의 확산층(36))에 접속되고, 소스 전극이 출력 신호선에 접속되고, 게이트 전극(32S)에 선택 펄스 SEL이 부여되는 것에 의해 온 상태로 되어, 화소를 선택 상태로서 증폭 트랜지스터(24)로부터 출력되는 신호를 출력 신호선(배선(75))에 출력한다.
다음에, 에칭 스토퍼막을 형성하지 않고 압축 응력막이 형성되어 있는 일례에 대하여, 본 발명에 따른 고체 촬상 장치의 일실시예(제2 실시예)로서 도 4의 개략 구성 단면도에 의해 설명한다.
상기 제1 실시예에서는, 컨택트를 형성할 때 확산층으로의 과잉 에칭을 방지하기 위한 에칭 스토퍼막이 형성되어 있었지만, 이 에칭 스토퍼막을 필요로 하지 않는 경우에는, 에칭 스토퍼막을 형성하지 않고, 압축 응력막이 형성되어 있다.
이 경우의 고체 촬상 장치(제2 실시예)를 이하에 설명한다.
도 4에 나타낸 바와 같이, 제1 도전형의 반도체 기판(11)에는, 제1 도전형과는 반대의 도전형을 가지는 제2 도전형의 웰 영역(12)이 형성되어 있다. 이하, 일례로서, 제1 도전형을 N형, 제2 도전형을 P형으로서 설명한다. 상기 반도체 기판(11)에는 예를 들면, N형 실리콘 기판을 사용한다.
상기 반도체 기판(11)의 표면 측의 소정의 위치에, 입사광을 신호 전하로 변환하는 광전 변환부(예를 들면, 포토다이오드(PD)(21)가 형성되어 있다.
이 포토 다이오드(21)는, 상기 반도체 기판(11)에, 예를 들면, 하층으로부터 P형 영역, N형 영역, P형 영역에 의해 형성되어 있다. 이 포토 다이오드(21)는, 가시광선에 대하여는, 반도체 기판(11) 표면으로부터 5μm ~ 15μm의 깊이의 사이에 형성하는 것이 바람직하고, 예를 들면, 반도체 기판(11) 표면으로부터 5μm 정도의 깊이의 사이에 형성되어 있다.
또한, 상기 설명하고 있는 바와 같이, 반도체 기판(11)에 N형의 실리콘 기판을 사용하고 있으므로, 포토다이오드(21)의 소자 분리는, 상기 웰 영역(12)에 의해 행해진다.
상기 반도체 기판(11)에는, 화소 내의 MOS형 트랜지스터가 형성되어 있다.
상기 반도체 기판(11) 상에 게이트 절연막(31)을 통하여, 각 게이트 전극(32)이 형성되어 있다. 이들 게이트 전극(32)은, 화소 트랜지스터군의 리셋 트랜지스터의 게이트 전극(32)(32R), 증폭 트랜지스터의 게이트 전극(32)(32A) 및 선택 트랜지스터의 게이트 전극(32)(32S)이다. 상기 각 게이트 전극(32)은, 예를 들면, 폴리실리콘으로 형성되어 있다.
또한, 상기 포토 다이오드(21)에 인접하여, 상기 포토다이오드(21)로부터 신호 전하를 판독하여 전송하는 전송 트랜지스터의 게이트 전극(32)(32T)이 형성되어 있다.
그리고 각 게이트 전극(32)의 치수는, 예를 들면, 0.1μm × 0.1μm로 매우 미세하다.
상기 각 게이트 전극(32)의 측부에는, 측벽(33)이 형성되어 있다. 이 측벽(33)은, 예를 들면, 산화 실리콘막으로 형성되어 있다. 또는, 질화 실리콘막으로 형성해도 된다.
상기 각 게이트 전극(32)의 양쪽의 상기 반도체 기판(11)에는, 트랜지스터의 소스 및 드레인으로 되는 확산층(34, 35, 36, 37)이 형성되어 있다. 이 경우에는, 일례로서, 리셋 트랜지스터(23)의 한쪽의 확산층(35)과 증폭 트랜지스터(24)의 한쪽의 확산층(35)이 공유하고 있고, 또 증폭 트랜지스터(24)의 다른 쪽의 확산층(36)과 선택 트랜지스터(25)의 한쪽의 확산층(36)이 공유하고 있다. 또한, 상기 반도체 기판(11)에는 플로팅 디퓨전(FD)(26)도 형성되어 있다.
일반적으로, 캐리어로서 정공과 전자를 비교한 경우, 정공쪽이, 게이트 산화막(31) 및 그 계면에 트랩되기 쉽기 때문에, 이 경우에는 캐리어로서 전자를 선택하며, 즉 NMOS 트랜지스터를 형성한다.
상기 확산층(34 ~ 37) 위, 플로팅 디퓨전(26) 위, 각 게이트 전극(32) 위의 각각에는, 실리사이드층(41 ~ 44, 45, 46 ~ 49)이 형성되어 있다.
또한, 상기 실리사이드층이 형성되지 않도록 하기 위하여, 포토다이오드(21) 상에 실리사이드 블록막(51)이 형성되어 있다. 이 실리사이드 블록막(51)은, 산화 실리콘막, 질화 실리콘막, 산질화 실리콘막 등으로 형성되는 것이 바람직하다. 또한, 상기 실리사이드층(41 ~ 49)에는, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 니켈 백금 실리사이드 등을 적용하는 것이 가능하다.
상기 전송 트랜지스터(22)는, 포토 다이오드(21)의 음극 전극과 전하 전압 변환부인 플로팅 디퓨전(26) 사이에 접속되고, 포토 다이오드(21)에서 광전 변환되고 여기에 축적된 신호 전하(이 경우에는, 전자)를, 게이트 전극(제어 전극)(32TG)에 전송 펄스 TRG가 부여되는 것에 의해 플로팅 디퓨전(26)에 전송한다.
리셋 트랜지스터(23)는, 리셋 선에 드레인 전극(확산층(35)이, 플로팅 디퓨전(26)에 소스 전극(확산층(34)이 각각 접속되고, 포토 다이오드(21)로부터 플로팅 디퓨전(26)으로의 신호 전하의 전송에 앞서, 게이트 전극(32R)에 리셋 펄스 RST가 부여되는 것에 의해 플로팅 디퓨전(26)의 전위를 리셋 전압 Vrst에 리셋한다.
증폭 트랜지스터(24)는, 플로팅 디퓨전(26)에 게이트 전극(32A)이, 화소 전원 Vdd에 드레인 전극(공통의 확산층(35))이 각각 접속되고, 리셋 트랜지스터(23)에 의해 리셋된 후의 플로팅 디퓨전(26)의 전위를 리셋 레벨로서 출력하고, 또한 전송 트랜지스터(22)에 의해 신호 전하가 전송된 후의 플로팅 디퓨전(26)의 전위를 신호 레벨로서 출력한다.
선택 트랜지스터(25)는, 예를 들면, 드레인 전극(확산층(36)이 증폭 트랜지스터(24)의 소스 전극(공통의 확산층(36))에 접속되고, 소스 전극이 출력 신호선에 접속되고, 게이트 전극(32S)에 선택 펄스 SEL이 부여되는 것에 의해 온 상태로 되어, 화소를 선택 상태로서 증폭 트랜지스터(24)로부터 출력되는 신호를 출력 신호선(배선(75))에 출력한다. 그리고 선택 트랜지스터(25)에 대하여는, 화소 전원 Vdd와 증폭 트랜지스터(24)의 드레인 전극 사이에 접속한 구성을 채용하는 것도 가능하다.
상기 증폭 트랜지스터(24) 상에는, 이 증폭 트랜지스터(24)를 피복하도록, 압축 응력을 가지는 압축 응력막(54)이 형성되어 있다. 이 압축 응력막(54)은, 예를 들면, 질화 실리콘막 또는 산화 실리콘막으로 형성되어 있다.
또한, 예를 들면, 전송 트랜지스터(22)의 게이트 전극(32T)과 구동 회로(도시하지 않음)를 접속하는 배선(71), 리셋 트랜지스터(23)의 게이트 전극(32R)과 구동 회로(도시하지 않음)를 접속하는 배선(72), 증폭 트랜지스터(24)의 게이트 전극(32A)과 플로팅 디퓨전(26)을 접속하는 배선(73), 선택 트랜지스터(25)의 게이트 전극(32S)과 구동 회로(도시하지 않음)를 접속하는 배선(74), 선택 트랜지스터(25)의 확산층(37)과 수평 주사 회로(출력)(도시하지 않음)를 접속하는 배선(75), 리셋 트랜지스터(23)와 증폭 트랜지스터(24) 사이에 공유하는 확산층(35)과 화소 전원 Vdd(도시하지 않음)를 접속하는 배선(76) 등이 형성되어 있다.
본 발명의 고체 촬상 장치(2)에서는, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 확산층(35, 36) 상에 형성된 실리사이드층(42, 43)에 기인하는 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력이 압축 응력막(54)의 압축 응력에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
또한, 제1 실시예와 같이 에칭 스토퍼막이 형성되어 있지 않으므로, 제1 실시예의 고체 촬상 장치(1)보다도, 성막 공정 및 리소그라피 공정, 에칭 공정 등이 1공정씩 삭감 가능하다는 이점이 있다.
다음에, 증폭 트랜지스터의 확산층에 인접하여, 홈 내에 절연체를 형성하여 이루어지는 샬로 트렌치(shallow trench) 소자 분리 구조의 소자 분리 영역을 가지는 일례에 대하여, 본 발명에 따른 고체 촬상 장치의 일실시예(제3 실시예)로서 도 5의 개략 구성 단면도에 의해 설명한다.
도 5에 나타낸 바와 같이, 제1 도전형의 반도체 기판(11)에는, 제1 도전형과는 반대의 도전형을 가지는 제2 도전형의 웰 영역(12)이 형성되어 있다. 이하, 일례로서, 제1 도전형을 N형, 제2 도전형을 P형으로서 설명한다. 상기 반도체 기판(11)에는 예를 들면, N형 실리콘 기판을 사용한다.
상기 반도체 기판(11)에 형성되는 리셋 트랜지스터의 형성 영역, 증폭 트랜지스터의 형성 영역, 선택 트랜지스터의 형성 영역 등의 화소 트랜지스터의 형성 영역을 분리하는, STI(Shallow Trench Isolation) 구조의 소자 분리 영역(96)이 형성되어 있다.
또한, 상기 반도체 기판(11)의 표면 측의 소정의 위치에, 입사광을 신호 전하로 변환하는 광전 변환부(예를 들면, 포토다이오드(PD)(21)가 형성되어 있다.
이 포토 다이오드(21)는, 상기 반도체 기판(11)에, 예를 들면, 하층으로부터 P형 영역, N형 영역, P형 영역에 의해 형성되어 있다. 이 포토 다이오드(21)는, 가시광선에 대하여는, 반도체 기판(11) 표면으로부터 5μm ~ 15μm의 깊이의 사이에 형성하는 것이 바람직하고, 예를 들면, 반도체 기판(11) 표면으로부터 5μm 정도의 깊이의 사이에 형성되어 있다.
또한, 상기 설명하고 있는 바와 같이, 반도체 기판(11)에 N형의 실리콘 기판을 사용하고 있으므로, 포토다이오드(21)의 소자 분리는, 상기 웰 영역(12)에 의해 행해진다.
상기 반도체 기판(11)에는, 화소 내의 MOS형 트랜지스터가 형성되어 있다.
상기 반도체 기판(11) 상에 게이트 절연막(31)을 통하여, 각 게이트 전극(32)이 형성되어 있다. 이들 게이트 전극(32)은, 화소 트랜지스터군의 리셋 트랜지스터의 게이트 전극(32)(32R), 선택 트랜지스터의 게이트 전극(32)(32S) 및 증폭 트랜지스터의 게이트 전극(32)(32A)이다. 상기 각 게이트 전극(32)은, 예를 들면, 폴리실리콘으로 형성되어 있다.
또한, 상기 포토 다이오드(21)에 인접하여, 상기 포토다이오드(21)로부터 신호 전하를 판독하여 전송하는 전송 트랜지스터의 게이트 전극(32)(32T)이 형성되어 있다.
그리고 각 게이트 전극(32)의 치수는, 예를 들면, 0.1μm × 0.1μm로 매우 미세하다.
상기 각 게이트 전극(32)의 측부에는, 측벽(33)이 형성되어 있다. 이 측벽(33)은, 예를 들면, 산화 실리콘막으로 형성되어 있다. 또는, 질화 실리콘막으로 형성해도 된다.
상기 각 게이트 전극(32)의 양쪽의 상기 반도체 기판(11)에는, 트랜지스터의 소스 및 드레인으로 되는 확산층(34, 35, 38, 39)이 형성되어 있다. 이 경우에는, 일례로서, 리셋 트랜지스터(23)의 한쪽의 확산층(35)과 증폭 트랜지스터(24)의 한쪽의 확산층(35)이 공유하고 있고, 또 증폭 트랜지스터(24)의 다른 쪽의 확산층(36)과 선택 트랜지스터(25)의 한쪽의 확산층(36)이 공유하고 있다. 또한, 상기 반도체 기판(11)에는 플로팅 디퓨전(FD)(26)도 형성되어 있다.
일반적으로, 캐리어로서 정공과 전자를 비교한 경우, 정공쪽이, 게이트 산화막(31) 및 그 계면에 트랩되기 쉽기 때문에, 이 경우에는 캐리어로서 전자를 선택하고, 즉 NMOS 트랜지스터를 형성한다.
상기 확산층(34, 35, 38, 39) 위, 플로팅 디퓨전(26) 위, 각 게이트 전극(32) 위에는, 각각에 대응하여, 실리사이드층(41, 42, 111, 112, 45, 46 ~ 49)이 형성되어 있다.
또한, 상기 실리사이드층이 형성되지 않도록 하기 위하여, 포토다이오드(21) 상에 실리사이드 블록막(51)이 형성되어 있다. 이 실리사이드 블록막(51)은, 산화 실리콘막, 질화 실리콘막, 산질화 실리콘막 등으로 형성되는 것이 바람직하다. 또한, 상기 실리사이드층(41, 42, 111, 112, 45 ~ 49)에는, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 니켈 백금 실리사이드 등을 적용하는 것이 가능하다.
상기 전송 트랜지스터(22)는, 포토 다이오드(21)의 음극 전극과 전하 전압 변환부인 플로팅 디퓨전(26) 사이에 접속되고, 포토 다이오드(21)에서 광전 변환되어 여기에 축적된 신호 전하(이 경우에는, 전자)를, 게이트 전극(제어 전극)(32TG)에 전송 펄스 TRG가 부여되는 것에 의해 플로팅 디퓨전(26)에 전송한다.
리셋 트랜지스터(23)는, 리셋 선에 드레인 전극(확산층(35)이, 플로팅 디퓨젼(26)에 소스 전극(확산층(34)이 각각 접속되고, 포토 다이오드(21)로부터 플로팅 디퓨전(26)으로의 신호 전하의 전송에 앞서, 게이트 전극(32R)에 리셋 펄스 RST가 부여되는 것에 의해 플로팅 디퓨전(26)의 전위를 리셋 전압 Vrst에 리셋한다.
증폭 트랜지스터(24)는, 플로팅 디퓨전(26)에 게이트 전극(32A)이, 접속되고, 리셋 트랜지스터(23)에 의해 리셋된 후의 플로팅 디퓨전(26)의 전위를 리셋 레벨로서 출력하고, 또한 전송 트랜지스터(22)에 의해 신호 전하가 전송된 후의 플로팅 디퓨전(26)의 전위를 신호 레벨로서 출력한다.
선택 트랜지스터(25)는, 예를 들면, 드레인 전극(확산층(38))이 증폭 트랜지스터(24)의 소스 전극(공통의 확산층(38))에 접속되고, 소스 전극이 출력 신호선에 접속되고, 게이트 전극(32S)에 선택 펄스 SEL이 부여되는 것에 의해 온 상태로 되어, 화소를 선택 상태로서 증폭 트랜지스터(24)로부터 출력되는 신호를 출력 신호선(배선(75))에 출력한다.
반도체 기판(11) 상의 전체면에는, 증폭 트랜지스터(24) 상에 개구부(53)가 형성된 에칭 스토퍼막(52)이 형성되어 있다. 이 에칭 스토퍼막(52)은, 후에 형성되는 층간 절연막인 산화 실리콘막과 선택비를 취하기 쉬운 질화 실리콘막이나 산질화 실리콘막 등으로 형성된다.
한편, 상기 증폭 트랜지스터(24) 상에는, 이 증폭 트랜지스터(24)를 피복하도록, 압축 응력을 가지는 압축 응력막(54)이 형성되어 있다. 이 압축 응력막(54)은, 예를 들면, 산화 실리콘막으로 형성되어 있다.
상기 에칭 스토퍼막(52) 및 압축 응력막(54)은, 가공 (에칭) 선택성을 취하는 것이 용이하다고 하는 이유로부터, 상이한 막종인 것이 바람직하다. 예를 들면, 상기 설명한 바와 같이, 에칭 스토퍼막(52)을 질화 실리콘막으로 형성하고, 압축 응력막(54)을 산화 실리콘막으로 형성한다. 당연한 것으로서, 그 역이어도 되고, 또한 질화 실리콘막, 산화 실리콘막, 산질화 실리콘막 중 2종을 선택하여 사용할 수도 있다.
상기 에칭 스토퍼막(52) 및 압축 응력막(54)이 동종의 막인 경우에는, 그 사이에 상이한 종류의 중간 막을 삽입하는 구조가 바람직하다.
도시하지 않지만, 예를 들면, 상기 에칭 스토퍼막(52)에 질화 실리콘막을 적용한 경우, 중간 막으로서 산화 실리콘막을 적용한다.
또한, 예를 들면, 전송 트랜지스터(22)의 게이트 전극(32T)과 구동 회로(도시하지 않음)를 접속하는 배선(71), 리셋 트랜지스터(23)의 게이트 전극(32R)과 구동 회로(도시하지 않음)를 접속하는 배선(72), 증폭 트랜지스터(24)의 게이트 전극(32A)과 플로팅 디퓨전(26)을 접속하는 배선(73), 선택 트랜지스터(25)의 게이트 전극(32S)과 구동 회로(도시하지 않음)를 접속하는 배선(74), 증폭 트랜지스터(24)의 확산층(39)과 수평 주사 회로(출력)(도시하지 않음)를 접속하는 배선(75), 리셋 트랜지스터(23)와 증폭 트랜지스터(24) 사이에 공유하는 확산층(35)과 화소 전원 Vdd(도시하지 않음)를 접속하는 배선(76) 등이 형성되어 있다.
본 발명의 고체 촬상 장치(3)에서는, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 확산층(38, 39) 상에 형성된 실리사이드층(101, 102) 및 소자 분리 영역(96)에 기인하는 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력이 압축 응력막(54)의 압축 응력에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
이와 같이, 노이즈가 저감되는 것에 의해, 소자 간 분리에 STI 소자 분리 영역을 형성할 수 있으므로, 소자 간을 좁게 형성하는 것이 가능해져, 새로운 고집적화가 도모된다.
다음에, 본 발명에 따른 고체 촬상 장치의 일실시예(제4 실시예)를, 도 6의 개략 구성 단면도에 의해 설명한다.
도 6에 나타낸 바와 같이, 제1 도전형의 반도체 기판(11)에는, 제1 도전형과는 반대의 도전형을 가지는 제2 도전형의 웰 영역(12)이 형성되어 있다. 이하, 일례로서, 제1 도전형을 N형, 제2 도전형을 P형으로서 설명한다. 상기 반도체 기판(11)에는 예를 들면, N형 실리콘 기판을 사용한다.
상기 반도체 기판(11)의 표면 측의 소정의 위치에, 입사광을 신호 전하로 변환하는 광전 변환부(예를 들면, 포토다이오드(PD)(21)가 형성되어 있다. 이하, 광전 변환부(21)를 포토 다이오드(21)로서 설명한다.
이 포토 다이오드(21)는, 상기 반도체 기판(11)에, 예를 들면, 하층으로부터 P형 영역, N형 영역, P형 영역에 의해 형성되어 있다. 이 포토 다이오드(21)는, 가시광선에 대하여는, 반도체 기판(11) 표면으로부터 5μm ~ 15μm의 깊이의 사이에 형성하는 것이 바람직하고, 예를 들면, 반도체 기판(11) 표면으로부터 5μm 정도의 깊이의 사이에 형성되어 있다.
또한, 상기 설명하고 있는 바와 같이, 반도체 기판(11)에 N형의 실리콘 기판을 사용하고 있으므로, 포토다이오드(21)의 소자 분리는, 상기 웰 영역(12)에 의해 행해진다.
상기 반도체 기판(11)에는, 화소 내의 MOS형 트랜지스터가 형성되어 있다.
상기 반도체 기판(11) 상에 게이트 절연막(31)을 통하여, 각 게이트 전극(32)이 형성되어 있다. 이들 게이트 전극(32)은, 화소 트랜지스터군의 리셋 트랜지스터의 게이트 전극(32)(32R), 증폭 트랜지스터의 게이트 전극(32)(32A) 및 선택 트랜지스터의 게이트 전극(32)(32S)이다. 상기 각 게이트 전극(32)은, 예를 들면, 폴리실리콘으로 형성되어 있다.
또한, 상기 포토 다이오드(21)에 인접하여, 상기 포토다이오드(21)로부터 신호 전하를 판독하여 전송하는 전송 트랜지스터의 게이트 전극(32)(32T)이 형성되어 있다.
상기 각 게이트 전극(32)의 측부에는, 측벽(33)이 형성되어 있다. 이 측벽(33)은, 예를 들면, 질화 실리콘막으로 형성되어 있다.
특히, 증폭 트랜지스터(24)의 게이트 전극(32A)의 측벽에 형성되는 측벽(33)(33A)은, 압축 응력을 가지는 압축 응력막으로 형성되어 있다. 이와 같은 압축 응력막은, 예를 들면, 증폭 트랜지스터(24)의 게이트 전극(32)의 측벽에 형성되는 질화 실리콘막에만, 전자 빔 조사를 행하거나, 또는 질소 이온 주입을 행하고, 열처리(예를 들면, RTA)를 행함으로써 형성된 것이다. 물론, 압축 응력막이면, 그 외의 제법에 따라 형성된 것으로서도 된다.
상기 각 게이트 전극(32)의 양쪽의 상기 반도체 기판(11)에는, 트랜지스터의 소스 및 드레인으로 되는 확산층(34, 35, 36, 37)이 형성되어 있다. 이 경우에는, 일례로서, 리셋 트랜지스터(23)의 한쪽의 확산층(35)과 증폭 트랜지스터(24)의 한쪽의 확산층(35)이 공유하고 있고, 또 증폭 트랜지스터(24)의 다른 쪽의 확산층(36)과 선택 트랜지스터(25)의 한쪽의 확산층(36)이 공유하고 있다. 또한, 상기 반도체 기판(11)에는 플로팅 디퓨전(FD)(26)도 형성되어 있다.
일반적으로, 캐리어로서 정공과 전자를 비교한 경우, 정공쪽이, 게이트 산화막(31) 및 그 계면에 트랩되기 쉽기 때문에, 이 경우에는 캐리어로서 전자를 선택하며, 즉 NMOS 트랜지스터를 형성한다.
상기 확산층(34 ~ 37) 위, 플로팅 디퓨전(26) 위, 각 게이트 전극(32) 위의 각각에는, 실리사이드층(41 ~ 44, 45, 46 ~ 49)이 형성되어 있다.
또한, 상기 실리사이드층이 형성되지 않도록 하기 위하여, 포토다이오드(21) 상에 실리사이드 블록막(51)이 형성되어 있다. 이 실리사이드 블록막(51)은, 산화 실리콘막, 질화 실리콘막, 산질화 실리콘막 등으로 형성되는 것이 바람직하다. 또한, 상기 실리사이드층(41 ~ 49)에는, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 니켈 백금 실리사이드 등을 적용하는 것이 가능하다.
상기 전송 트랜지스터(22)는, 포토 다이오드(21)의 음극 전극과 전하 전압 변환부인 플로팅 디퓨전(26) 사이에 접속되고, 포토 다이오드(21)에서 광전 변환되어 여기에 축적된 신호 전하(이 경우에는, 전자)를, 게이트 전극(제어 전극)(32TG)에 전송 펄스 TRG가 부여되는 것에 의해 플로팅 디퓨전(26)에 전송한다.
리셋 트랜지스터(23)는, 리셋 선에 드레인 전극(확산층(35)이, 플로팅 디퓨전(26)에 소스 전극(확산층(34)이 각각 접속되고, 포토 다이오드(21)로부터 플로팅 디퓨전(26)으로의 신호 전하의 전송에 앞서, 게이트 전극(32R)에 리셋 펄스 RST가 부여되는 것에 의해 플로팅 디퓨전(26)의 전위를 리셋 전압 Vrst에 리셋한다.
증폭 트랜지스터(24)는, 플로팅 디퓨전(26)에 게이트 전극(32A)이, 화소 전원 Vdd에 드레인 전극(공통의 확산층(35))이 각각 접속되고, 리셋 트랜지스터(23)에 의해 리셋된 후의 플로팅 디퓨전(26)의 전위를 리셋 레벨로서 출력하고, 또한 전송 트랜지스터(22)에 의해 신호 전하가 전송된 후의 플로팅 디퓨전(26)의 전위를 신호 레벨로서 출력한다.
선택 트랜지스터(25)는, 예를 들면, 드레인 전극(확산층(36)이 증폭 트랜지스터(24)의 소스 전극(공통의 확산층(36))에 접속되고, 소스 전극이 출력 신호선에 접속되고, 게이트 전극(32S)에 선택 펄스 SEL이 부여되는 것에 의해 온 상태로 되어, 화소를 선택 상태로서 증폭 트랜지스터(24)로부터 출력되는 신호를 출력 신호선(배선(75))에 출력한다. 그리고 선택 트랜지스터(25)에 대하여는, 화소 전원 Vdd와 증폭 트랜지스터(24)의 드레인 전극 사이에 접속한 구성을 채용하는 것도 가능하다.
반도체 기판(11) 상의 전체면에는, 증폭 트랜지스터(24) 상에 개구부(53)가 형성된 에칭 스토퍼막(52)이 형성되어 있다. 이 에칭 스토퍼막(52)은, 후에 형성되는 층간 절연막인 산화 실리콘막과 선택비를 취하기 쉬운 질화 실리콘막이나 산질화 실리콘막 등으로 형성된다.
한편, 상기 증폭 트랜지스터(24) 상에는, 이 증폭 트랜지스터(24)를 피복하도록, 압축 응력을 가지는 압축 응력막(54)이 형성되어 있다. 이 압축 응력막(54)은, 예를 들면, 산화 실리콘막으로 형성되어 있다.
상기 에칭 스토퍼막(52) 및 압축 응력막(54)은, 가공 (에칭) 선택성을 취하는 것이 용이하다고 하는 이유로부터, 상이한 막종인 것이 바람직하다. 예를 들면, 상기 설명한 바와 같이, 에칭 스토퍼막(52)을 질화 실리콘막으로 형성하고, 압축 응력막(54)을 산화 실리콘막으로 형성한다. 당연한 것으로서, 그 역이어도 되고, 또한 질화 실리콘막, 산화 실리콘막, 산질화 실리콘막 중 2종을 선택하여 사용할 수도 있다.
상기 에칭 스토퍼막(52) 및 압축 응력막(54)이 동종의 막인 경우에는, 그 사이에 상이한 종류의 중간 막을 삽입하는 구조가 바람직하다. 도시하지 않지만, 예를 들면, 상기 에칭 스토퍼막(52)에 질화 실리콘막을 적용한 경우, 중간 막으로서 산화 실리콘막을 적용한다.
또한, 예를 들면, 전송 트랜지스터의 게이트 전극(32T)과 구동 회로(도시하지 않음)를 접속하는 배선(71), 리셋 트랜지스터(23)의 게이트 전극(32R)과 구동 회로(도시하지 않음)를 접속하는 배선(72), 증폭 트랜지스터(24)의 게이트 전극(32A)과 플로팅 디퓨전(26)을 접속하는 배선(73), 선택 트랜지스터(25)의 게이트 전극(32S)과 구동 회로(도시하지 않음)를 접속하는 배선(74), 선택 트랜지스터(25)의 확산층(37)과 수평 주사 회로(출력)(도시하지 않음)를 접속하는 배선(75), 리셋 트랜지스터(23)와 증폭 트랜지스터(24) 사이에 공유하는 확산층(35)과 화소 전원 Vdd(도시하지 않음)를 접속하는 배선(76) 등이 형성되어 있다.
본 발명의 고체 촬상 장치(4)에서는, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 확산층(35, 36) 상에 형성된 실리사이드층(42, 43)에 기인하는 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력이 압축 응력막(54)의 압축 응력 및 압축 응력막으로 형성된 측벽(33A)에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를, 또한 제1 ~ 제3 실시예보다 억제하는 것이 가능해진다.
따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
이 제4 실시예는, 상기 제2 및 제3 실시예에 적용할 수 있다.
다음에, 본 발명의 고체 촬상 장치의 제조 방법에 관한 일실시예(제1 실시예)를, 도 7a ~ 도 15e의 제조 공정 단면도에 의해 설명한다.
도 7a ~ 도 7i에 나타낸 바와 같이, 제1 도전형의 반도체 기판(11)에 제1 도전형과는 반대의 도전형을 가지는 제2 도전형의 웰 영역(12)을 형성한다. 이하, 일례로서, 제1 도전형을 N형, 제2 도전형을 P형으로서 설명한다. 상기 반도체 기판(11)에는 예를 들면, N형 실리콘 기판을 사용한다.
이어서, 상기 반도체 기판(11)의 표면 측의 소정의 위치에, 광전 변환을 행하는 포토다이오드(PD)(21)를 형성한다. 이 포토 다이오드(21)는, 상기 반도체 기판(11) 상에 성막한 레지스트막을 패터닝해서 형성된 이온 주입 마스크를 사용하여, N형 불순물의 인(P), P형 불순물의 붕소(B)를 이온 주입함으로써, 예를 들면, 하층으로부터 P형 영역, N형 영역, P형 영역에 의해 형성된다. 이 포토 다이오드(21)는, 가시광선에 대하여는, 반도체 기판(11) 표면으로부터 5μm ~ 15μm의 깊이의 사이에 형성하는 것이 바람직하고, 예를 들면, 반도체 기판(11) 표면으로부터 5μm 정도의 깊이의 사이에 형성되도록, 이온 주입의 에너지를 조정한다.
또한, 상기 설명하고 있는 바와 같이, 반도체 기판(11)에 N형의 실리콘 기판을 사용하고 있으므로, 포토다이오드(21)의 소자 분리는, 상기 웰 영역(12)에 의해 행해진다.
그 후, 상기 레지스트막으로 이루어지는 이온 주입 마스크를 제거한다.
다음에, 화소 내의 MOS형 트랜지스터를 형성한다.
도 7b에 나타낸 바와 같이, 상기 반도체 기판(11) 상에 게이트 절연막(31)을 형성한 후, 게이트 전극을 형성하기 위한 전극 형성막을 성막한다. 이 전극 형성막은, 예를 들면, 폴리실리콘으로 형성한다.
이어서, 전극 형성막 상에 게이트 전극을 형성하기 위한 에칭 마스크로 되는 레지스트 마스크(도시하지 않음)를 형성한다. 이 레지스트 마스크를 에칭 마스크로 사용하여, 상기 전극 형성막을 패터닝하고, 전극 형성막으로 이루어지는 게이트 전극(32)을 형성한다. 이들 게이트 전극(32)은, 화소 트랜지스터군의 리셋 트랜지스터의 게이트 전극(32)(32R), 증폭 트랜지스터의 게이트 전극(32)(32A) 및 선택 트랜지스터의 게이트 전극(32)(32S)이다.
또 동시에, 전송 트랜지스터의 게이트 전극(32)(32T)도 형성된다.
그리고 각 게이트 전극(32)의 치수는, 예를 들면, 0.1μm × 0.1μm로 매우 미세하다.
그 후, 상기 에칭 마스크로 하여 사용하여 레지스트 마스크를 제거한다.
다음에, 도 7c에 나타낸 바와 같이, 주변 회로나 화소 트랜지스터 등의 쇼트 채널 효과를 억제할 목적으로, 각 게이트 전극(32)의 측부에 측벽(33)을 형성한다. 이 측벽(33)은, 예를 들면, 산화 실리콘막으로 형성한다. 또는, 질화 실리콘막을 사용하는 것도 가능하다.
이어서, 통상의 레지스트 도포, 리소그라피 기술에 의해, 레지스트 마스크(도시하지 않음)를 형성하고, 이 레지스트 마스크를 사용한 이온 주입에 의해, 각 트랜지스터의 소스 및 드레인으로 되는 확산층(34, 35, 36, 37)을 형성한다. 이 경우에는, 일례로서, 리셋 트랜지스터(23)의 한쪽의 확산층(35)과 증폭 트랜지스터(24)의 한쪽의 확산층(35)이 공유하고 있고, 또 증폭 트랜지스터(24)의 다른 쪽의 확산층(36)과 선택 트랜지스터(25)의 한쪽의 확산층(36)이 공유하고 있다.
일반적으로, 캐리어로서 정공과 전자를 비교한 경우, 정공쪽이, 게이트 산화막(31) 및 그 계면에 트랩되기 쉽기 때문에, 이 경우에는 캐리어로서 전자를 선택하여, 즉 NMOS 트랜지스터를 형성한다. 이 이온 주입에 의해, 상기 반도체 기판(11)에 플로팅 디퓨전(FD)(38)도 동시에 형성된다.
그 후, 상기 이온 주입의 마스크로 하여 사용하여 레지스트 마스크를 제거한다.
다음에, 도 7d에 나타낸 바와 같이, 살리사이드 프로세스에 의해, 상기 확산층(34 ~ 37) 위, 플로팅 디퓨전(26) 위, 각 게이트 전극(32) 위에 실리사이드층(41 ~ 44, 45, 46 ~ 49)을 각각에 형성한다.
상기 살리사이드 프로세스에 앞서, 실리사이드층은 광의 투과성이 낮기 때문에, 포토다이오드(21) 상에 실리사이드층이 형성되지 않도록, 포토다이오드(21) 상에 실리사이드 블록막(51)을 형성한다. 이 실리사이드 블록막(51)은, 산화 실리콘막, 질화 실리콘막, 산질화 실리콘막 등으로 형성되는 것이 바람직하다. 또한, 상기 실리사이드층(41 ~ 49)에는, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 니켈 백금 실리사이드 등을 적용하는 것이 가능하다.
다음에, 도 7e에 나타낸 바와 같이, 반도체 기판(11) 상의 전체면에, 컨택트 가공 시에 에칭을 일시 정지하기 위한 에칭 스토퍼막(52)을 형성한다. 이 에칭 스토퍼막(52)은, 후에 형성되는 층간 절연막인 산화 실리콘막과 선택비를 취하기 쉬운 질화 실리콘막이나 산질화 실리콘막 등으로 형성된다.
이어서, 통상의 레지스트 도포 기술에 의해, 상기 에칭 스토퍼막(52) 상에, 레지스트막(61)을 형성한다. 이 레지스트막(61)은, 예를 들면, KrF용 레지스트를 사용한다. 이어서, 통상의 리소그라피 기술에 의해, 상기 증폭 트랜지스터(24) 위의 상기 레지스트막(61)을 제거하여 개구부(62)를 형성한다.
이어서, 상기 레지스트막(61)을 에칭 마스크로 사용하여, 상기 증폭 트랜지스터(24) 상의 상기 에칭 스토퍼막(52)을 제거한다.
이 결과, 도 7f에 나타낸 바와 같이, 상기 증폭 트랜지스터(24) 상의 상기 에칭 스토퍼막(52)에 개구부(53)가 형성된다. 이 에칭은, 예를 들면, 불화 탄소(CF)계 가스를 에칭 가스에 사용한 반응성 이온 에칭(RIE)에 의해 행한다.
그 후, 상기 레지스트막(61)(상기 도 7e 참조)을 제거한다.
다음에, 상기 증폭 트랜지스터(24) 상을 피복하도록, 에칭 스토퍼막(52) 상에, 압축 응력을 가지는 압축 응력막(54)을 성막한다. 이 압축 응력막(54)은, 예를 들면, 산화 실리콘막으로 형성한다.
다음에, 도 7g에 나타낸 바와 같이, 통상의 레지스트 도포 기술에 의해, 상기 압축 응력막(54) 상에, 레지스트막(63)을 형성한다. 이 레지스트막(63)에는, 예를 들면, KrF용 레지스트를 사용한다. 이어서, 통상의 리소그라피 기술에 의해, 상기 증폭 트랜지스터(24) 상에만 상기 레지스트막(63)을 남기고, 다른 부분의 상기 레지스트막(63)을 제거한다.
앞의 레지스트막(61)에 포지티브형 레지스트를 사용한 경우, 상기 레지스트막(63)에 네거티브형 레지스트를 사용함으로써, 1개의 마스크로 양쪽의 레지스트의 노광을 행하는 것이 가능해져, 마스크의 매수를 절약할 수 있다. 역으로, 앞의 레지스트막(61)에 네거티브형 레지스트를 사용한 경우, 상기 레지스트막(63)에 포지티브형 레지스트를 사용해도, 마찬가지로, 마스크의 매수를 절약할 수 있다.
다음에, 도 7h에 나타낸 바와 같이, 상기 레지스트막(63)(상기 도 7g 참조)을 에칭 마스크로 사용하여, 상기 증폭 트랜지스터(24) 상에 상기 압축 응력막(54)을 남기고, 그 외의 상기 압축 응력막(54)을 제거한다. 이 에칭은, 예를 들면, 불화 탄소(CF)계 가스를 에칭 가스에 사용한 반응성 이온 에칭(RIE)에 의해 행한다.
그 후, 상기 레지스트막(63)을 제거한다. 도면에서는, 레지스트막(63)을 제거한 후 상태를 나타낸다.
상기 에칭 스토퍼막(52) 및 압축 응력막(54)은, 가공 (에칭) 선택성을 취하는 것이 용이하다고 하는 이유로부터, 상이한 막종인 것이 바람직하다. 예를 들면, 상기 설명한 바와 같이, 에칭 스토퍼막(52)을 질화 실리콘막으로 형성하고, 압축 응력막(54)을 산화 실리콘막으로 형성한다. 당연한 것으로서, 그 역이어도 되고, 또한 질화 실리콘막, 산화 실리콘막, 산질화 실리콘막 중 2종을 선택하여 사용할 수도 있다.
상기 압축 응력막(54)은, 이하의 조건으로 성막하는 것이 가능하다.
일례로서, 평행평판 플라즈마 CVD 장치를 사용하여 산화 실리콘막을 성막하는 경우에는, 원료 가스에 TEOS(Tetra Ethyl Ortho Silicate)와 산소(O2)를 사용하고, 반송 가스에 헬륨(He)을 사용한다. 각각의 가스 유량은, 일례로서, TEOS: O2: He = 2000cm3/min: 20000cm3/min: 2000cm3/min로 한다. 또 플라즈마 발생의 파워를 1500W, 성막 분위기의 압력을 1.07kPa, 기판 온도를 400℃의 조건을 적용한다. 이와 같은 조건으로 성막된 산화 실리콘막은 압축 응력이 0.5GPa였다.
또한, 일례로서, 평행평판 플라즈마 CVD 장치를 사용하여 질화 실리콘막을 성막하는 경우에는, 원료 가스에 모노실란(SiH4)과 질소(N2)를 사용하고, 각각의 가스 유량은, 일례로서, SiH4: N2= 100cm3/min: 4000cm3/min로 한다. 또 플라즈마 발생의 파워를 500W, 성막 분위기의 압력을 400Pa, 기판 온도를 400℃의 조건을 적용하고, 이와 같은 조건으로 성막된 질화 실리콘막은 압축 응력이 1GPa였다.
또한, 이들 조건을 적당히 변경함으로써, 원하는 압축 응력 값을 가지는 산화 실리콘막 또는 질화 실리콘막의 압축 응력막을 형성할 수 있다.
또는, 상기 에칭 스토퍼막(52) 및 압축 응력막(54)이 동종의 막인 경우는, 그 사이에 상이한 종류의 중간 막을 삽입하는 구조가 바람직하다.
도시하지 않지만, 예를 들면, 상기 에칭 스토퍼막(52)에 질화 실리콘막을 적용한 경우, 중간 막으로서 산화 실리콘막을 적층시킨 후, 리소그라피 및 반응성 이온 에칭(RIE)에 의해, 증폭 트랜지스터(24) 상의 에칭 스토퍼막(52) 및 중간 막에 개구부(53)를 형성한다.
그 후, 압축 응력막(54)을 성막하고, 이어서, 증폭 트랜지스터(24) 상만을 덮는 레지스트막(63)을 형성하여, 이 레지스트막(63)을 에칭 마스크로 사용하여 에칭에 의해 증폭 트랜지스터(24) 상에 압축 응력막(54)을 남기고, 다른 부분의 압축 응력막(54)을 제거한다. 이 에칭에서는, 산화 실리콘막의 중간 막과의 에칭 선택비가 잡히므로, 안정된 에칭 가공을 행하는 것이 가능해진다.
또한, 동종의 막이어도, 시간 지정으로 에칭을 행하여 베이스부 막의 손상이나 채굴(digging) 양을 제어하는 것도 가능하다.
이어서, 배선 공정을 행한다. 예를 들면, 전송 트랜지스터(22)의 게이트 전극(32T)과 구동 회로(도시하지 않음)를 접속하는 배선(71), 리셋 트랜지스터(23)의 게이트 전극(32R)과 구동 회로(도시하지 않음)를 접속하는 배선(72), 증폭 트랜지스터(24)의 게이트 전극(32A)과 플로팅 디퓨전(26)을 접속하는 배선(73), 선택 트랜지스터(25)의 게이트 전극(32S)과 구동 회로(도시하지 않음)를 접속하는 배선(74), 선택 트랜지스터(25)의 확산층(37)과 수평 주사 회로(출력)(도시하지 않음)를 접속하는 배선(75), 리셋 트랜지스터(23)와 증폭 트랜지스터(24) 사이에 공유하는 확산층(35)과 화소 전원 Vdd(도시하지 않음)를 접속하는 배선(76) 등을 형성한다.
상기 각 배선(71 ~ 76) 등의 형성은, 통상의 배선 형성과 같다.
예를 들면, 도 7i에 나타낸 바와 같이, 층간 절연막(81), 예를 들면, 플로팅 디퓨전(26)과 증폭 트랜지스터(24)의 게이트 전극(32A)을 접속하기 위한 컨택트부(73C)의 형성을 행한다. 이 컨택트부(73C)는, 통상의 텅스텐 플러그로 형성한다. 동시에, 예를 들면, 다른 게이트 전극(32), 확산층(34 ~ 37) 등에 접속하는 컨택트부(도시하지 않음)를 형성하는 것도 할 수 있다.
또한, 상기 컨택트부(73C)를 접속하는 접속 배선(73P)을 형성하여 상기 배선(73)을 형성하고, 동시에 다른 배선(도시하지 않음)도 형성한다. 또한, 복수 층의 층간 절연막(82), 상층 배선(77), 평탄화 절연막(83), 컬러 필터층(84), 마이크로칩 렌즈(85) 등을 형성하여, 고체 촬상 장치(CMOS 이미지 센서)(1)가 완성된다.
본 발명의 고체 촬상 장치(1)의 제조 방법에서는, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력이 압축 응력막(54)의 압축 응력에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
다음에, 본 발명의 고체 촬상 장치의 제조 방법에 관한 일실시예(제2 실시예)를, 도 8a 및 도 8b의 제조 공정 단면도에 의해 설명한다.
상기 제1 실시예에서는, 컨택트를 형성할 때 확산층으로의 과잉 에칭을 방지하기 위한 에칭 스토퍼막을 형성하였으나, 이 에칭 스토퍼막을 필요로 하지 않는 경우에는, 에칭 스토퍼막을 형성하지 않고, 압축 응력막을 형성해도 된다.
이 경우의 제조 방법(제2 실시예)을 이하에 설명한다.
도 8a에 나타낸 바와 같이, 상기 도 7a ~ 도 7d에 의해 설명한 것과 마찬가지로 하여, 제1 도전형의 반도체 기판(11)에 제1 도전형과는 반대의 도전형을 가지는 제2 도전형의 웰 영역(12)을 형성한다. 이하, 일례로서, 제1 도전형을 N형, 제2 도전형을 P형으로서 설명한다. 상기 반도체 기판(11)에는 예를 들면, N형 실리콘 기판을 사용한다.
이어서, 상기 반도체 기판(11)의 표면 측의 소정의 위치에, 광전 변환을 행하는 포토다이오드(PD)(21)를 형성한다. 이 포토 다이오드(21)는, 상기 반도체 기판(11) 상에 성막한 레지스트막을 패터닝해서 형성된 이온 주입 마스크를 사용하여, N형 불순물의 인(P), P형 불순물의 붕소(B)를 이온 주입함으로써, 예를 들면, 하층으로부터 P형 영역, N형 영역, P형 영역에 의해 형성된다. 이 포토 다이오드(21)는, 가시광선에 대하여는, 반도체 기판(11) 표면으로부터 5μm ~ 15μm의 깊이의 사이에 형성하는 것이 바람직하고, 예를 들면, 반도체 기판(11) 표면으로부터 5μm 정도의 깊이의 사이에 형성되도록, 이온 주입의 에너지를 조정한다.
또한, 상기 설명하고 있는 바와 같이, 반도체 기판(11)에 N형의 실리콘 기판을 사용하고 있으므로, 포토다이오드(21)의 소자 분리는, 상기 웰 영역(12)에 의해 행해진다.
다음에, 화소 내의 MOS형 트랜지스터를 형성한다.
상기 반도체 기판(11) 상에 게이트 절연막(31)을 형성한 후, 게이트 전극(32)을 형성한다. 이들 게이트 전극(32)은, 화소 트랜지스터군의 리셋 트랜지스터의 게이트 전극(32)(32R), 증폭 트랜지스터의 게이트 전극(32)(32A) 및 선택 트랜지스터의 게이트 전극(32)(32S)이다.
또 동시에, 전송 트랜지스터(22)의 게이트 전극(32)(32T)도 형성된다.
다음에, 주변 회로나 화소 트랜지스터 등의 쇼트 채널 효과를 억제할 목적으로, 각 게이트 전극(32)의 측부에 측벽(33)을 형성한다. 이 측벽(33)은, 예를 들면, 산화 실리콘막으로 형성한다. 또는, 질화 실리콘막을 사용하는 것도 가능하다.
이어서, 통상의 레지스트 도포, 리소그라피 기술에 의해, 레지스트 마스크(도시하지 않음)를 형성하고, 이 레지스트 마스크를 사용한 이온 주입에 의해, 각 트랜지스터의 소스 및 드레인으로 되는 확산층(34, 35, 36, 37)을 형성한다. 이 경우에는, 일례로서, 리셋 트랜지스터(23)의 한쪽의 확산층(35)과 증폭 트랜지스터(24)의 한쪽의 확산층(35)이 공유하고 있고, 또 증폭 트랜지스터(24)의 다른 쪽의 확산층(36)과 선택 트랜지스터(25)의 한쪽의 확산층(36)이 공유하고 있다.
일반적으로, 캐리어로서 정공과 전자를 비교한 경우, 정공쪽이, 게이트 산화막(31) 및 그 계면에 트랩되기 쉽기 때문에, 이 경우에는 캐리어로서 전자를 선택하여, 즉 NMOS 트랜지스터를 형성한다. 이 이온 주입에 의해, 상기 반도체 기판(11)에 플로팅 디퓨전(FD)(26)도 동시에 형성된다.
그 후, 상기 이온 주입의 마스크로 하여 사용하여 레지스트 마스크를 제거한다.
다음에, 살리사이드 프로세스에 의해, 상기 확산층(34 ~ 37) 위, 플로팅 디퓨전(26) 위, 각 게이트 전극(32) 위에 실리사이드층(41 ~ 44, 45, 46 ~ 49)을 각각에 형성한다.
상기 살리사이드 프로세스에 앞서, 실리사이드층은 광의 투과성이 낮기 때문에, 포토다이오드(21) 상에 실리사이드층이 형성되지 않도록, 포토다이오드(21) 상에 실리사이드 블록막(51)을 형성한다. 이 실리사이드 블록막(51)은, 산화 실리콘막, 질화 실리콘막, 산질화 실리콘막 등으로 형성되는 것이 바람직하다. 또한, 상기 실리사이드층(41 ~ 49)에는, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 니켈 백금 실리사이드 등을 적용하는 것이 가능하다.
다음에, 상기 증폭 트랜지스터(24) 상을 피복하도록, 반도체 기판(11) 상의 전체면에, 압축 응력을 가지는 압축 응력막(54)을 성막한다. 이 압축 응력막(54)은, 예를 들면, 질화 실리콘막 또는 산화 실리콘막으로 형성한다.
다음에, 통상의 레지스트 도포 기술에 의해, 상기 압축 응력막(54) 상에, 레지스트막(63)을 형성한다. 이 레지스트막(63)에는, 예를 들면, KrF용 레지스트를 사용한다. 이어서, 통상의 리소그라피 기술에 의해, 상기 증폭 트랜지스터(24) 상에만 상기 레지스트막(63)을 남기고, 다른 부분의 상기 레지스트막(63)을 제거한다.
다음에, 도 8b에 나타낸 바와 같이, 상기 레지스트막(63)(상기 도 16 참조)을 에칭 마스크로 사용하여, 상기 증폭 트랜지스터(24) 상에 상기 압축 응력막(54)을 남기고, 그 외의 상기 압축 응력막(54)을 제거한다. 이 에칭은, 예를 들면, 불화 탄소(CF)계 가스를 에칭 가스에 사용한 반응성 이온 에칭(RIE)에 의해 행한다.
그 후, 상기 레지스트막(63)을 제거한다. 도면에서는, 레지스트막(63)을 제거한 후 상태를 나타낸다.
상기 압축 응력막(54)은, 이하의 조건으로 성막하는 것이 가능하다.
일례로서, 평행평판 플라즈마 CVD 장치를 사용하여 산화 실리콘막을 성막하는 경우에는, 원료 가스에 TEOS(Tetra Ethyl Ortho Silicate)와 산소(O2)를 사용하고, 반송 가스에 헬륨(He)을 사용한다. 각각의 가스 유량은, 일례로서, TEOS: O2: He = 2000cm3/min: 20000cm3/min: 2000cm3/min로 한다. 또 플라즈마 발생의 파워를 1500W, 성막 분위기의 압력을 1.07kPa, 기판 온도를 400℃의 조건을 적용한다. 이와 같은 조건으로 성막된 산화 실리콘막은 압축 응력이 0.5GPa였다.
또한, 일례로서, 평행평판 플라즈마 CVD 장치를 사용하여 질화 실리콘막을 성막하는 경우에는, 원료 가스에 모노실란(SiH4)과 질소(N2)를 사용하고, 각각의 가스 유량은, 일례로서, SiH4: N2= 100cm3/min: 4000cm3/min로 한다. 또 플라즈마 발생의 파워를 500W, 성막 분위기의 압력을 400Pa, 기판 온도를 400℃의 조건을 적용하고, 이와 같은 조건으로 성막된 질화 실리콘막은 압축 응력이 1GPa였다.
또한, 이들 조건을 적당히 변경함으로써, 원하는 압축 응력값을 가지는 산화 실리콘막 또는 질화 실리콘막의 압축 응력막을 형성할 수 있다.
이어서, 상기 도 7h에 의해 설명한 바와 같이, 배선 공정을 행한다. 예를 들면, 전송 트랜지스터(22)의 게이트 전극(32T)과 구동 회로(도시하지 않음)를 접속하는 배선(71), 리셋 트랜지스터(23)의 게이트 전극(32R)과 구동 회로(도시하지 않음)를 접속하는 배선(72), 증폭 트랜지스터(24)의 게이트 전극(32A)과 플로팅 디퓨전(26)을 접속하는 배선(73), 선택 트랜지스터(25)의 게이트 전극(32S)과 구동 회로(도시하지 않음)를 접속하는 배선(74), 선택 트랜지스터(25)의 확산층(37)과 수평 주사 회로(출력)(도시하지 않음)를 접속하는 배선(75), 리셋 트랜지스터(23)와 증폭 트랜지스터(24) 사이에 공유하는 확산층(35)과 화소 전원 Vdd(도시하지 않음)를 접속하는 배선(76) 등을 형성한다.
상기 각 배선(71 ~ 76) 등의 형성은, 통상의 배선 형성과 같다.
이같이 하여, 고체 촬상 장치(CMOS 이미지 센서)(2)가 완성된다.
본 발명의 고체 촬상 장치(2)의 제조 방법에서는, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력이 압축 응력막(54)의 압축 응력에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
또한, 제1 실시예의 제조 방법보다 성막 공정 및 리소그라피 공정, 에칭 공정 등이 1공정씩 삭감 가능하다는 이점이 있다.
다음에, 상기 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하는 다른 제조 방법(제3 실시예)을, 도 9의 제조 공정 단면도에 의해 설명한다.
도 9에 나타낸 바와 같이, 상기 도 7a ~ 도 7e에 의해 설명한 것과 마찬가지로 하여, 반도체 기판(11) 상에 각 게이트 전극(32) 등을 피복하는 에칭 스토퍼막(52)을, 예를 들면, 질화 실리콘막으로 형성한다.
그 후, 증폭 트랜지스터(24) 상의 상기 에칭 스토퍼막(52)만, 국소적으로 전자 빔 큐어(electron-beam-cure)를 행한다. 이 처리를 행함으로써, 상기 에칭 스토퍼막(52)의 전자 빔이 조사된 영역의 막밀도가 상승하고, 증폭 트랜지스터(24) 상만을 압축 응력을 가지는 압축 응력막(54)으로 할 수 있다.
예를 들면, 전자 빔 조사의 분위기의 압력을 0.93kPa, 전자 빔 조사 조건으로 하여, 전류를 1mA, 가속 전압을 10keV로 5분간의 조사를 행하였다. 이 조건은 일례로서, 에칭 스토퍼막(52)의 성막 시의 막밀도, 막두께 등에 의해 적당히 전자 빔 조사 조건은 변경할 수 있다.
상기한 바와 같이, 질화 실리콘막에 전자 빔을 조사하면, 질화 실리콘막 중의 실리콘-수소 결합(Si－H 결합)의 결합이 벗어나, 실리콘의 결합손이 남은 상태로 된다.
이때, 막 중의 질소가 남아 있는 결합손(excess bond)이 그 실리콘의 결합손과 결합하고, 실리콘-수소 결합보다 견고한 실리콘-질소 결합(Si－N 결합)을 할 수 있다. 이로써, 질화 실리콘막의 치밀화가 행해진다. 그리고 일반적으로, 질화 실리콘막이 치밀화되면 막 중의 압축 응력이 증대한다.
그 후, 상기 도 7h 및 도 7i에 의해 설명한 것과 마찬가지로, 층간 절연막의 형성, 배선 등의 형성, 평탄화막의 형성, 컬러 필터의 형성, 집광 렌즈의 형성 등의 공정을 행한다.
상기 제3 실시예의 제조 방법의 경우, 상기 제1 실시예의 제조 방법과 마찬가지로, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력이 압축 응력막(54)의 압축 응력에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
또한, 압축 응력막(54)을 에칭 스토퍼막으로서도 기능하게 하는 것이 가능하므로, 증폭 트랜지스터(24)의 게이트 전극(32A) 상의 일부에, 예를 들면, 플로팅 디퓨전(26)에 접속되는 배선의 일부로 되는 컨택트부를 접속시키는 접속 구멍을 형성할 때, 베이스부의 실리사이드층(48)이 과잉 에칭되는 것을 방지하는 에칭 스토퍼로서의 기능을 완수할 수 있다.
다음에, 상기 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하는 다른 제조 방법(제4 실시예)을, 도 10의 제조 공정 단면도에 의해 설명한다.
도 10에 나타낸 바와 같이, 상기 도 7a ~ 도 7e에 의해 설명한 것과 마찬가지로 하여, 반도체 기판(11) 상에 각 게이트 전극(32) 등을 피복하는 에칭 스토퍼막(52)을, 예를 들면, 질화 실리콘막으로 형성한다.
이어서, 통상의 레지스트 도포 기술에 의해, 상기 에칭 스토퍼막(52) 상에, 레지스트막(65)을 형성한다. 이 레지스트막(65)은, 예를 들면, KrF용 레지스트를 사용한다. 이어서, 통상의 리소그라피 기술에 의해, 상기 증폭 트랜지스터(24) 상의 상기 레지스트막(65)을 제거하여 개구부(66)를 형성한다.
이어서, 상기 레지스트막(65)을 이온 주입 마스크에 사용하여, 상기 증폭 트랜지스터(24) 상의 상기 에칭 스토퍼막(52)에 질소를 이온 주입한다.
이 결과, 상기 증폭 트랜지스터(24) 상의 상기 에칭 스토퍼막(52)이 치밀화되어 막밀도가 상승하고, 증폭 트랜지스터(24) 상만을 압축 응력을 가지는 압축 응력막(54)으로 할 수 있다.
상기 이온 주입 조건으로서는, 이온 종에 질소 이온을 사용하고, 그 도스량을 5×1014, 가속 에너지를 5keV로 설정했다. 이 조건은 일례로서, 에칭 스토퍼막(52)의 성막 시의 막밀도, 막두께 등에 의해 적당히 이온 주입 조건은 변경할 수 있다.
그 후, 상기 레지스트막(65)을 제거한다. 그리고 급속 가열 처리(RTA 처리)를 행하고, Si－N 결합을 형성함으로써 막밀도를 상승시켰다.
이때의 열처리 조건의 일례로서는, 850℃, (20s)으로 한다.
이 열처리 조건은, Si－N 결합을 형성함으로써 막밀도를 상승시킬 수 있는 범위에서 적당히 변경할 수 있다.
상기한 바와 같이, 질화 실리콘막에 질소를 이온 주입하면, 질화 실리콘막 중의 실리콘-수소 결합(Si－H 결합)의 결합이 벗어나, 실리콘의 결합손이 남은 상태로 된다. 그리고 열처리에 의해, 이온 주입한 질소의 결합손이 그 실리콘의 결합손과 결합하고, 실리콘-수소 결합보다 견고한 실리콘-질소 결합(Si－N 결합)을 할 수 있다. 이로써, 질화 실리콘막의 치밀화가 행해진다. 그리고 일반적으로, 질화 실리콘막이 치밀화 되면 막 중의 압축 응력을 증대한다.
따라서, 상기 에칭 스토퍼막(52) 중의 Si－H기가 Si－N 결합으로 바뀔 수 있도록 충분한 질소를 도입하는 것이 바람직하다.
상기 제4 실시예의 제조 방법의 경우, 상기 제1 실시예의 제조 방법과 마찬가지로, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력이 압축 응력막(54)의 압축 응력에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
또한, 압축 응력막(54)을 에칭 스토퍼막으로서도 기능하게 하는 것이 가능하므로, 증폭 트랜지스터(24)의 게이트 전극(32A) 상의 일부에, 예를 들면, 플로팅 디퓨전(26)에 접속되는 배선의 일부로 되는 컨택트부를 접속시키는 접속 구멍을 형성할 때, 베이스부의 실리사이드층(48)이 과잉 에칭되는 것을 방지하는 에칭 스토퍼로서의 기능을 완수할 수 있다.
다음에, 상기 제1 실시예 ~ 제4 실시예에 있어서, 게이트 전극의 측벽에 형성하는 측벽(33)을, 압축 응력을 가지는 압축 응력막으로 형성하는 다른 제조 방법(제5 실시예)을, 도 11의 제조 공정 단면도에 의해 설명한다.
도 11에 나타낸 바와 같이, 상기 도 7a ~ 도 7c에 의해 설명한 것과 마찬가지로 하여, 반도체 기판(11) 상에 각 게이트 전극(32)의 측벽에 측벽(33)을 형성한다.
이때, 예를 들면, 게이트 전극(32)을 피복하는 측벽을 형성하기 위한 질화 실리콘막을 형성한 후, 증폭 트랜지스터(24)가 형성되는 영역의 상기 질화 실리콘막에 전자 빔을 조사한다. 이로써, 전자 빔이 조사된 부분의 질화 실리콘막이 치밀화되어 압축 응력을 가지는 압축 응력막으로 된다.
또는, 게이트 전극(32)을 피복하는 측벽을 형성하기 위한 질화 실리콘막을 형성한 후, 상기 증폭 트랜지스터(24) 상에 개구부를 설치한 레지스트 마스크(도시하지 않음)를 형성하고, 증폭 트랜지스터(24)가 형성되는 영역 위의 상기 질화 실리콘막에 질소 이온 주입을 행한다. 이로써, 질소 이온 주입된 부분의 질화 실리콘막이 치밀화되어 압축 응력을 가지는 압축 응력막으로 된다.
상기 질화 실리콘막이 치밀화 되는 작용은, 상기 제3 실시예 및 제4 실시예의 질화 실리콘막이 치밀화 되는 것과 마찬가지의 이유 때문이다.
그 후, 상기 측벽을 형성하기 위한 질화 실리콘막을 전체면 에치백하여, 각 게이트 전극(32)의 측벽에 측벽(33)을 형성한다. 이 경우, 증폭 트랜지스터(24)의 게이트 전극(32)(32A)의 측벽에 형성되는 측벽(33)(33A)은, 압축 응력을 가지는 막으로 되어 있다.
상기 측벽(33)을 형성한 후의 공정은, 상기 제1 실시예 ~ 제4 실시예의 제조 방법에 있어서의 측벽(33)을 형성한 후의 공정과 마찬가지이다. 따라서, 도시하지 않지만, 상기 제1 실시예 ~ 제4 실시예의 제조 방법과 마찬가지로, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)이 형성된다.
상기 제5 실시예의 제조 방법의 경우, 상기 제1 실시예 ~ 제4 실시예의 제조 방법과 마찬가지로, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력이 압축 응력막(54)의 압축 응력에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
또한, 증폭 트랜지스터(24) 측벽(33A)이나 압축 응력을 가지므로, 더 강한 압축 응력을 채널 영역에 인가할 수 있으므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 더 억제하는 것이 가능해진다.
다음에, 상기 제1 실시예 ~ 제5 실시예에 있어서, 증폭 트랜지스터(24)에 인접하여, STI(Shallow Trench Isolation) 구조의 소자 분리 영역이 형성되는 경우가 있다. 이 제조 방법(제6 실시예)을, 도 12a ~ 도 12e의 제조 공정 단면도에 의해 설명한다.
도 12a에 나타낸 바와 같이, 상기 도 7a ~ 도 7c에 의해 설명한 것과 마찬가지로 하여, 상기 제1 실시예 ~ 제5 실시예와 마찬가지로, 반도체 기판(11)에 웰 영역(12)을 형성한 후, 반도체 기판(11) 상에 희생 산화막(91)으로서 예를 들면, 산화 실리콘막을 형성한 후, 질화 실리콘막(92)을 형성한다.
이어서, 통상에 리소그라피 기술과 에칭 기술에 의해, 상기 질화 실리콘막(92), 희생 산화막(91)의 STI 구조의 소자 분리 영역을 형성하는 영역 위를 제거하고, 개구부(93)를 형성한다.
다음에, 도 12b에 나타낸 바와 같이, 상기 질화 실리콘막(92)을 에칭 마스크로 사용하여 상기 반도체 기판(11)을 에칭하고, 소자 분리 홈(94)을 형성한다. 이 소자 분리 홈(94)은, 예를 들면, 리셋 트랜지스터의 형성 영역, 선택 트랜지스터의 형성 영역, 증폭 트랜지스터의 형성 영역 등의 화소 트랜지스터의 형성 영역을, 예를 들면, 포토 다이오드, 전송 트랜지스터의 형성 영역 및 주변 회로의 형성 영역(도시하지 않음)과 분리하는 것이다.
이 경우에는, 일례로서, 상기 제1 실시예 ~ 제5 실시예에 있어서, 선택 트랜지스터를 화소 전원 Vdd와 증폭 트랜지스터의 한쪽의 확산층 사이에 설치한 구성의 제조 방법을 설명한다. 따라서, 화소 트랜지스터의 형성 영역의 단에 증폭 트랜지스터가 형성된다.
다음에, 상기 소자 분리 홈(94)을 매립하도록, 상기 질화 실리콘막(92) 상에, 절연막(95)을 형성한다. 이 절연막(95)은, 예를 들면, 산화 실리콘막으로 이루어진다. 또한, 상기 절연막(95)을 매립하기 전에, 예를 들면, 열산화법 등에 의해, 소자 분리 홈(94)의 내면을 산화해서 산화 실리콘막(도시하지 않음)을 형성해도 된다.
이어서, 도 12c에 나타낸 바와 같이, 화학적 기계 연마(CMP)에 의해, 상기 절연막(95)을, 상기 질화 실리콘막(92)이 노출되기까지 연마하여 제거한다. 이때, 질화 실리콘막(92)이 연마 스토퍼로 된다. 이 결과, 소자 분리 홈(94) 내부에 절연막(95)으로 이루어지는 STI 구조의 소자 분리 영역(96)이 형성된다.
그 후, 열인산을 사용한 웨트 에칭에 의해, 상기 질화 실리콘막(92)을 제거한다. 또한, 불화수소산 등에 의해, 상기 희생 산화막(91)을 제거한다. 그 결과, 도 12d에 나타낸 바와 같이, 반도체 기판(11)에 STI 구조의 소자 분리 영역(96)이 형성된다.
그 후, 상기 제1 실시예 ~ 제5 실시예와 같은 공정을 행한다. 그리고 본 실시예에서는, 상기 제1 실시예 ~ 제5 실시예에 있어서, 선택 트랜지스터를 화소 전원 Vdd와 증폭 트랜지스터의 한쪽의 확산층 사이에 설치한 구성에 형성하고 있다. 이하에서는, 일례로서, 상기 제1 실시예의 구성에 본 발명에 관한 소자 분리 영역(96)이 적용된 경우를 설명한다.
그 결과, 도 12e에 나타낸 바와 같이, 반도체 기판(11)에, 포토 다이오드(21), 리셋 트랜지스터(23), 증폭 트랜지스터(24), 선택 트랜지스터(25), 플로팅 디퓨전(26) 등이 형성된다. 이 경우, 증폭 트랜지스터(24)의 한쪽의 확산층(39)이 STI 구조의 소자 분리 영역(96)에 인접하도록 배치, 형성된다.
그리고 상기 포토 다이오드(21), 리셋 트랜지스터(23), 선택 트랜지스터(25), 플로팅 디퓨전(26) 등을 피복하도록, 에칭 스토퍼막(52)이 형성되고, 증폭 트랜지스터(24)를 피복하도록 압축 응력을 가지는 압축 응력막(54)이 형성된다.
상기 제6 실시예에서는, 반도체 기판(11)에 상기 STI 구조의 소자 분리 영역(96)을 형성한 후, 웰 영역(12)을 형성하고, 그 후, 상기 프로세스와 같은 프로세스에 의해, 포토 다이오드(21), 리셋 트랜지스터(23), 증폭 트랜지스터(24), 선택 트랜지스터(25), 플로팅 디퓨전(26) 등을 형성해도 된다. 또는, 반도체 기판(11)에 웰 영역(12)을 형성한 후, 상기 STI 구조의 소자 분리 영역(96)을 형성하고, 그 후, 상기 프로세스와 같은 프로세스에 의해, 포토 다이오드(21), 리셋 트랜지스터(23), 증폭 트랜지스터(24), 선택 트랜지스터(25), 플로팅 디퓨전(26) 등을 형성해도 된다.
상기 제6 실시예의 제조 방법의 경우, 상기 제1 실시예 ~ 제5 실시예의 제조 방법과 마찬가지로, 증폭 트랜지스터(24) 상에 압축 응력을 가지는 압축 응력막(54)을 형성하므로, 증폭 트랜지스터(24)의 확산층(38, 39) 상에 형성된 실리사이드층(101, 102) 및 소자 분리 영역(96)에 기인한 증폭 트랜지스터(24)의 채널 영역에 관한 국소 인장 응력이 압축 응력막(54)의 압축 응력에 의해 완화되므로, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제하는 것이 가능해진다.
따라서, SN비의 저하를 억제할 수 있으므로, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능해지는 이점이 있다.
상기 설명에서는, 이른바 표면 조사형의 CMOS 센서에 대하여 설명하였으나, 예를 들면, 도 13에 나타내는 배면 조사형의 CMOS 센서의 증폭 트랜지스터에도, 마찬가지로, 본 발명에 관한 압축 응력막을 적용할 수 있다.
도 13에 나타낸 바와 같이, 반도체 기판(111)으로 형성되는 활성층(112)에는, 입사광을 전기 신호로 변환하는 광전 변환부(예를 들면, 포토 다이오드)(122), 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등의 화소 트랜지스터군(123)(도면에서는 그 일부를 도시) 등을 가지는 복수의 화소부(121)가 형성되어 있다. 상기 반도체 기판(111)으로서는, 예를 들면, 실리콘 기판을 사용한다. 또한, 각 광전 변환부(122)로부터 판독한 신호 전하를 처리하는 신호 처리부(도시하지 않음)가 형성되어 있다.
상기 화소부(121)의 주위의 일부, 예를 들면, 행방향 또는 열방향의 화소부(121) 사이에는, 소자 분리 영역(124)이 형성되어 있다.
또한, 상기 광전 변환부(122)가 형성된 반도체 기판(111)의 표면 측(도면에서는 반도체 기판(111)의 아래쪽)에는 배선층(131)이 형성되어 있다. 이 배선층(131)은, 배선(132)과 이 배선(132)을 피복하는 절연막(133)으로 이루어진다. 상기 배선층(131)에는 지지 기판(135)이 형성되어 있다. 이 지지 기판(135)은, 예를 들면, 실리콘 기판으로 이루어진다.
또한, 도 13의 고체 촬상 장치(6)에는, 반도체 기판(111)의 배면 측에 광투과성을 가지는 평탄화막(141)이 형성되어 있다. 또한, 이 평탄화막(141)(도면에서 상면 측)에는, 컬러 필터층(142)이 형성되어 있다. 또한, 상기 컬러 필터층(142) 상에는, 각 광전 변환부(122)에 입사광을 집광시키는 집광 렌즈(151)가 형성되어 있다.
상기 화소 트랜지스터군(123)의 증폭 트랜지스터 상에, 본 발명에 관한 압축 응력막을 적용할 수 있다.
배면 조사형의 CMOS 이미지 센서에 대해서도, NMOS 트랜지스터로 구성된 증폭 트랜지스터의 채널 영역에 인장 응력이 관한 같은 구성이면, 본원 발명의 압축 응력막을 적용함으로써, 1/f 노이즈가 억제된다.
이상, 설명한 바와 같이, 본원 발명은, CMOS형 이미지 센서의 화소 트랜지스터군 중, 증폭 트랜지스터(24)의 채널 영역에 압축 응력을 인가되도록, 증폭 트랜지스터(24) 상에 압축 응력막(54)을 형성하는 것을 특징으로 하는 것이다. 통상, NMOS 트랜지스터는, 그 채널 영역의 이동도를 높이기 위해, 인장 응력이 걸리도록 하고 있다. 그러나 본원 발명에서는, 증폭 트랜지스터(24)의 1/f 노이즈의 불균일의 증대를 억제함으로써, SN비의 저하를 억제하고, 고SN비의 실현에 의해, 양호한 화질을 얻는 것이 가능하게 하는 것이다. 또한, 본원 발명에서는, 증폭 트랜지스터(24) 상에만 압축 응력막(54)을 형성하므로, 그 외의 트랜지스터의 이동도를 열화시키지 않는다.
첨부된 청구의 범위 또는 그 등가물의 범주 내에 있는 한 다양한 변형, 조합, 하부조합 및 대안이 설계 요건 및 그외 요인에 의거해서 이루어질 수 있다는 것을 당업자는 이해할 수 있다.

Claims (17)

  1. 촬상 장치로서,
    광전 변환부;
    상기 광전 변환부에 연결되어 있는 전송 트랜지스터;
    상기 전송 트랜지스터에 연결되어 있는 플로팅 디퓨전;
    상기 플로팅 디퓨전에 연결되어 있으며, 게이트 영역을 가지는 증폭 트랜지스터; 및
    상기 게이트 영역에 연결되어 있는 배선
    을 포함하고,
    상기 게이트 영역은 게이트 단자 및 실리사이드층을 포함하고, 상기 실리사이드층은 상기 게이트 단자의 위쪽에 배치되어 있고,
    제1 막은 단면에서 볼 때 상기 게이트 단자의 측부에 배치되어 있고,
    제2 막은 상기 게이트 단자 및 상기 제1 막 위에 배치되어 있고,
    상기 제1 막은 산화막 및 질화막에서 선택되며,
    상기 제2 막은 산화막, 질화막, 및 산질화막에서 선택되는,
    촬상 장치.
  2. 제1항에 있어서,
    상기 제2 막은 압축 응력막을 포함하는,
    촬상 장치.
  3. 제1항에 있어서,
    상기 플로팅 디퓨전에 연결되어 있는 리셋 트랜지스터를 추가로 포함하는,
    촬상 장치.
  4. 제3항에 있어서,
    상기 증폭 트랜지스터에 연결되어 있는 선택 트랜지스터를 추가로 포함하는,
    촬상 장치.
  5. 제1항에 있어서,
    상기 촬상 장치는 배면 조사형의 센서(backside illuminated sensor)인,
    촬상 장치.
  6. 제1항에 있어서,
    광이 입사하는 면으로서의 제1 측면과, 상기 제1 측면과 반대에 있는 제2 측면을 가지고 있는 반도체 기판; 및
    상기 반도체 기판의 제1 측면에 배치되어 있는 실리사이드 블록층
    을 추가로 포함하고,
    상기 광전 변환부는 상기 반도체 기판에 배치되어 있는,
    촬상 장치.
  7. 제6항에 있어서,
    상기 반도체 기판의 제2 측면에 배치되어 있는 배선층;
    상기 반도체 기판의 제1 측면에 배치되어 있는 마이크로칩 렌즈; 및
    상기 반도체 기판과 상기 마이크로칩 렌즈 사이에 배치되어 있는 컬러 필터층
    을 추가로 포함하는
    촬상 장치.
  8. 제1항에 있어서,
    상기 게이트 단자는 폴리실리콘을 포함하는,
    촬상 장치.
  9. 제1항에 있어서,
    상기 증폭 트랜지스터에 인접하게 배치되어 있는 분리 영역을 추가로 포함하는,
    촬상 장치.
  10. 제9항에 있어서,
    상기 분리 영역은 샬로 트렌치 분리 구조(shallow trench isolation structure)를 포함하는,
    촬상 장치.
  11. 제1항에 있어서,
    상기 증폭 트랜지스터에 연결되어 있는 신호 처리 회로를 추가로 포함하며,
    상기 신호 처리 회로는 상기 광전 전환부로부터의 신호 전하에 기초하여 증폭된 신호를 출력하는,
    촬상 장치.
  12. 제6항에 있어서,
    단면에서 볼 때 상기 게이트 단자와 상기 반도체 기판의 제1 측면 사이에 배치되어 있는 게이트 절연막을 추가로 포함하는,
    촬상 장치.
  13. 제4항에 있어서,
    상기 리셋 트랜지스터, 상기 증폭 트랜지스터, 및 상기 선택 트랜지스터 중 적어도 어느 하나 위에 배치되어 있는 에칭 스토퍼막을 추가로 포함하는,
    촬상 장치.
  14. 제4항에 있어서,
    상기 선택 트랜지스터에 연결되어 있는 정전류원(constant-current source)을 추가로 포함하는,
    촬상 장치.
  15. 제3항에 있어서,
    상기 증폭 트랜지스터 및 상기 리셋 트랜지스터에 연결되어 있는 화소 전원(pixel power source)을 추가로 포함하는,
    촬상 장치.
  16. 제6항에 있어서,
    상기 실리사이드 블록막은 산화 실리콘막, 질화 실리콘막, 및 산질화 실리콘막으로 구성된 그룹에서 선택되는,
    촬상 장치.
  17. 제1항에 있어서,
    상기 실리사이드층은, 티탄 실리사이드, 탄탈 실리사이드, 몰리브덴 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 및 니켈 백금 실리사이드로 구성된 그룹에서 선택되는,
    촬상 장치.
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