CN111490059A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN111490059A
CN111490059A CN202010307165.9A CN202010307165A CN111490059A CN 111490059 A CN111490059 A CN 111490059A CN 202010307165 A CN202010307165 A CN 202010307165A CN 111490059 A CN111490059 A CN 111490059A
Authority
CN
China
Prior art keywords
region
semiconductor
gate electrode
semiconductor region
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010307165.9A
Other languages
English (en)
Other versions
CN111490059B (zh
Inventor
山口直
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN202010307165.9A priority Critical patent/CN111490059B/zh
Publication of CN111490059A publication Critical patent/CN111490059A/zh
Application granted granted Critical
Publication of CN111490059B publication Critical patent/CN111490059B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon

Abstract

本发明的各个实施例涉及半导体器件的制造方法。本发明可以改进半导体器件的性能。在对覆盖传输晶体管的栅极电极的绝缘膜进行各向异性蚀刻并且在栅极电极的侧壁之上形成侧壁间隔件之后，由于该各向异性蚀刻而在半导体衬底的内部形成的损伤层，通过使半导体衬底的表面氧化、形成牺牲氧化物膜、以及去除该牺牲氧化物膜，而被去除。

Description

半导体器件的制造方法
分案申请说明
本申请是申请日为2015年6月2日、申请号为201510296766.3、名称为“半导体器件的制造方法”的中国专利申请的分案申请。
技术领域
2014年6月4日提交的日本专利申请2014-116029号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
背景技术
本发明涉及一种半导体器件的制造方法，并且可以有利地用于包括例如固态图像感测器件的半导体器件的制造方法。
作为固态图像感测装置，已经研发了使用CMOS(互补金属氧化物半导体)的固态图像感测器件(CMOS图像传感器)。CMOS图像传感器被配置为多个包括具有光电二极管和传输晶体管的像素。
在日本特开2005-142319号公报(专利文件1)中，公开了一种去除附接至沟槽的底面的金属污染物的技术。根据其摘要，将衬底的温度控制在200℃至600℃，由等离子提供激发能量，由此在硅膜的表面上导致氧化反应。结果，在硅膜的暴露在沟槽中的表面之上形成氧化硅膜。金属污染物附着在氧化硅膜与硅膜之间的界面处，并且形成金属硅化物。通过HF系溶液去除氧化硅膜。据此，也去除金属硅化物。
在日本特开2008-60383号公报(专利文件2)中，公开了一种可以形成具有高可靠性的栅极绝缘膜的技术。根据其摘要，在硅衬底的表面之上形成凹槽之后，清洁凹槽的内表面以去除污染物，并且接着通过使用通过在200℃或者更低的温度下使含氟气体和氧气离子化而生成的自由基进行各向同性蚀刻，来去除在凹槽的内表面之上的缺陷层。
在日本特开2006-59842号公报(专利文件3)中，公开了一种通过元件隔离(STI)部来抑制在衬底中产生的应力、并且缓解接合泄漏电流的问题的技术。根据示例3，在当通过各向同性干法蚀刻在硅衬底中形成凹槽时形成在该凹槽内部的损伤层，通过各向异性蚀刻被去除。
引文列表
专利文件
专利文件1：日本特开2005-142319号公报
专利文件2：日本特开2008-060383号公报
专利文件3：日本特开2006-059842号公报
发明内容
在也具有光电二极管的半导体器件中，需要最大可能程度地改进性能，以例如减少暗时白点(dark-time white spot)、暗时白色缺陷 (dark-time white defect)等。
其他问题和新颖特征将通过在本说明书中的说明和对应附图而显而易见。
根据一个实施例，在半导体衬底之上进行各向异性蚀刻形成的损伤层，通过如下工艺而被去除：对用以覆盖传输晶体管的栅极电极的绝缘膜进行各向异性蚀刻；在栅极电极的在漏极侧的侧壁之上形成侧壁间隔件；之后在半导体衬底表面之上形成牺牲氧化物膜；以及去除该牺牲氧化物膜。
根据实施例，可以改进半导体器件的性能。
附图说明
图1是示出了根据一个实施例的半导体器件的配置示例的电路框图。
图2是示出了像素的配置示例的电路图。
图3是示出了在根据一个实施例的半导体器件中的像素的平面图。
图4是示出了在形成有根据一个实施例的半导体器件的芯片区域的平面图。
图5是示出了形成在根据一个实施例的半导体器件的外围电路区域中的晶体管的平面图。
图6是示出了根据一个实施例的半导体器件的实质部分的截面图。
图7是示出了根据一个实施例的半导体器件的实质部分的截面图。
图8是示出了在制造工艺期间的根据一个实施例的半导体器件的实质部分的截面图。
图9是示出了在与如图8所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图10是示出了在图8之后的制造工艺期间的半导体器件的实质部分的截面图。
图11是示出了在与如图10所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图12是示出了在图10之后的制造工艺期间的半导体器件的实质部分的截面图。
图13是示出了在与如图12所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图14是示出了在图12之后的制造工艺期间的半导体器件的实质部分的截面图。
图15是示出了在与如图14所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图16是示出了在图14之后的制造工艺期间的半导体器件的实质部分的截面图。
图17是示出了在与如图16所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图18是示出了在图16之后的制造工艺期间的半导体器件的实质部分的截面图。
图19是示出了在与如图18所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图20是示出了在图18之后的制造工艺期间的半导体器件的实质部分的截面图。
图21是示出了在与如图20所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图22是示出了在图20之后的制造工艺期间的半导体器件的实质部分的截面图。
图23是示出了在与如图22所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图24是示出了在图22之后的制造工艺期间的半导体器件的实质部分的截面图。
图25是示出了在与如图24所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图26是示出了在图24之后的制造工艺期间的半导体器件的实质部分的截面图。
图27是示出了在与如图26所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图28是示出了在图26之后的制造工艺期间的半导体器件的实质部分的截面图。
图29是示出了在与如图28所示的相同制造工艺期间的半导体器件的实质部分的截面图。
图30是示出了在制造工艺期间根据另一实施例的半导体器件的实质部分的截面图。
图31是示出了在图30之后的制造工艺期间的半导体器件的实质部分的截面图。
图32是示出了在图31之后的制造工艺期间的半导体器件的实质部分的截面图。
具体实施方式
在以下各个实施例中，若出于方便起见有必要，则通过将实施例分成多个部分或者实施例来对每个实施例进行描述；除非另有明确说明，否则这些部分或者实施例并不是互无关系的，并且这些部分或者实施例中的一个部分或者实施例是另外的部分或者实施例的一部分或者整体的修改示例、细节、补充说明等。进一步地在以下各个实施例中，当提及元件的数目等(包括构件数目、数值、数量、范围等) 时，该数目不限于特定数目并且可以大于或者小于该特定数目，除非是在特别指出的情况下或者在原理上和其他情况下明确限于特定数目的情况下。而且在以下各个实施例中，不言自明的，构成要素(包括要素步骤等)并不一定是必不可少的，除非是在特别指出的情况下或者在原理上和其他情况下明确考虑为必不可少的情况下。相似地，在以下各个实施例中，当提及构成部件的形状、位置关系等时，应该也包括与之基本接近或者类似的形状、位置关系等，除非是在另有特别指出的情况下或者在原理上和其他情况下明确不成立的情况下。这也应该适用于数值和范围。
在下文中参考附图对各个实施例进行详细阐释。进一步地，在用于阐释各个实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且不再进行重复阐释。进一步地，在以下各个实施例中，原则上不再对相同或者相似的零件进程重复阐释，除非另有特定需要时。
进一步地，在各个实施例中用到的附图中，即使在截面图中有时也可能省略影线以便于理解附图。相反，即使在平面图中有时也可能绘制影线以便于理解附图。
(实施例1)
在下文中参考附图对根据实施例1的半导体器件的结构和制造工艺进行详细阐释。在实施例1中，将基于半导体器件是作为接收来自半导体衬底的表面侧的光的表面照射型图像传感器的CMOS图像传感器的情况进行阐释。
<半导体器件的配置>
图1是示出了根据本实施例的半导体器件的配置示例的电路框图。图2是示出了像素的配置示例的电路图。此处，虽然在图1中示出了布置成4行和4列的阵列(矩阵)(4x 4)的16个像素，但是阵列像素的数目不限于该数目并且可以做出各种改变，并且实际上，在诸如照相机等电子设备中使用的像素的数目有时可以是例如数百万。
多个像素PU在图1中示出的像素区域1A中布置成阵列，并且包括垂直扫描电路VSC和水平扫描电路HSC的驱动电路布置在该像素区域周围。每个像素(单元、像素单元)布置在选择线SL和输出线OL的交叉处。分别地，选择线SL耦合至垂直扫描电路VSC，而输出线OL耦合至列电路CLC。列电路CLC通过开关SWT耦合至输出放大器AP。开关SWT耦合至水平扫描电路HSC，并且由水平扫描电路HSC控制。
例如，从由垂直扫描电路VSC和水平扫描电路HSC选择的像素 PU读出的电信号通过输出线OL和输出放大器AP输出。
像素PU包括，例如如图2所示，光电二极管PD和四个晶体管 RST、TX、SEL和AMI。晶体管RST、TX、SEL和AMI分别包括n 沟道型MISFET(金属绝缘体半导体场效应晶体管)。晶体管RST是复位晶体管(用于复位的晶体管)，晶体管TX是传输晶体管(用于传输的晶体管)，晶体管SEL是选择晶体管(用于选择的晶体管)，并且晶体管AMI是放大晶体管(用于放大的晶体管)。此处，传输晶体管TX是用于传输由光电二极管PD生成的电荷的传输晶体管。进一步地，除了这些晶体管之外，有时可以包含其他晶体管和元件该元件包括电容元件。此处，作为耦合这些晶体管的配置，存在多种修改和应用配置。
在图2中示出的电路示例中，光电二极管PD和传输晶体管TX 串联耦合在接地电位GND与节点N1之间。复位晶体管RST耦合在节点N1与电源电位(电源电位线)VDD之间。选择晶体管SEL和放大晶体管AMI串联耦合在电源电位VDD与输出线OL之间。放大晶体管AMI的栅极电极耦合至节点N1。进一步地，复位晶体管RST 的栅极电极耦合至复位线LRST。而且，选择晶体管SEL的栅极电极耦合至选择线SL，并且传输晶体管TX的栅极电极耦合至传输线(第二选择线)LTX。
例如，启用传输线LTX和复位线LRST(转至H电平)，并且导通传输晶体管TX和复位晶体管RST。结果，光电二极管PD的电荷排出并且耗尽。接着，断开传输晶体管TX。
接着，例如当打开诸如照相机等电子设备的机械快门时，在打开快门期间，电荷由于入射光而生成、并且累积在光电二极管PD处。换言之，光电二极管PD接收入射光、并且生成电荷。
接着，在关闭快门之后，禁用复位线LRST(转至L电平)并且断开复位晶体管RST。进一步地，启动选择线SL和传输线LTX(转至H电平)并且导通选择晶体管SEL和传输晶体管TX。结果，将由光电二极管PD生成的电荷传输至传输晶体管TX的在节点N1侧的端部(对应于稍后将描述的图3中的浮置扩散结构FD)。在这种情形下，浮置扩散结构FD的电位变成与从光电二极管PD传来的电荷一致的值，并且该值通过放大晶体管AMI放大并且出现在输出线OL处。输出线OL的电位形成电信号(接收到的光的信号)并且通过列电路CLC和开关SWT作为输出信号从输出放大器AP读出。
图3是示出了在根据本实施例的半导体器件中的像素的平面图。
如图3所示，在根据本实施例的半导电器件中的像素PU(参考图1)具有布置有二极管PD和传输晶体管TX的有源区域AcTP和布置有复位晶体管RST的有源区域AcR。进一步地，像素PU具有布置有选择晶体管SEL和放大晶体管AMI的有源区域AcAS和布置有耦合至在附图中未示出的接地电位线的塞Pg的有源区域AcG。
栅极电极Gr布置在有源区域AcR中，并且塞Pr1和Pr2布置在两侧的源极/漏极区域之上。复位晶体管RST包括栅极电极Gr和源极 /漏极区域。
栅极电极Gt布置在有源区域AcTP中，并且在平面图中，光电二极管PD布置在栅极电极Gt的两侧中的其中一侧，并且浮置扩散结构 FD布置在另一侧。光电二极管PD是PN结二极管，并且包括例如多个n型或者p型杂质扩散区域(半导体区域)。进一步地，浮置扩散结构FD具有作为电荷累积部或者浮置扩散层的功能，并且包括例如 n型杂质扩散区域(半导体区域)。塞Pfd布置在浮置扩散结构FD 之上。
栅极电极Ga和栅极电极Gs布置在有源区域AcAS中，塞Pa布置在有源区域AcAS的在栅极电极Ga侧的一端处，并且塞Ps布置在有源区域AcAS的在栅极电极Gs侧的另一端处。栅极电极Ga和栅极电极Gs的两侧均为源极/漏极区域，并且串联耦合的选择晶体管SEL 和放大晶体管AMI包括栅极电极Ga、栅极电极Gs和源极/漏极区域。
塞Pg布置在有源区域AcG上方。塞Pg耦合至在附图中未示出的接地电位线。结果，有源区域AcG是用于向半导体衬底的阱区域施加接地电位GND的馈电区域。
同时，塞Prg、塞Ptg、塞Pag和塞Psg分别布置在栅极电极Gr、栅极电极Gt、栅极电极Ga和栅极电极Gs之上。
必要时，使塞Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag和Psg 与多个布线层(例如，稍后描述的在图6中示出的接线M1至M3) 耦合。结果，可以形成在图1和图2中示出的电路。
图4是示出了形成有根据本实施例的半导体器件的芯片区域的平面图。芯片区域CHP具有像素区域1A和外围电路区域2A，并且多个像素PU呈矩阵地布置在像素区域1A中。逻辑电路布置在外围电路区域2A中。例如，逻辑电路对输出自像素区域1A的输出信号进行计算，并且基于该计算的结果输出图像数据。进一步地，在图1中示出的列电路CLC、开关SWT、水平扫描电路HSC、垂直扫描电路 VSC、输出放大器AP等也布置在外围电路区域2A中。
图5是示出了形成在根据本实施例的半导体器件的外围电路区域中的晶体管的平面图。
如图5所示，作为逻辑晶体管的外围晶体管LT布置在外围电路区域2A中。虽然多个n沟道型MISFET和多个p沟道型MISFET作为构成逻辑电路的晶体管实际形成在外围电路区域2A中，但是在图 5中仅仅将在构成逻辑电路的晶体管中的一个n沟道型MISFET示出，作为外围晶体管LT。
如图5所示，有源区域AcL形成在外围电路区域2A中，外围晶体管LT的栅极电极Glt布置在有源区域AcL中，并且外围晶体管LT 的包括n+型半导体区域SD(稍后将描述)的源极/漏极区域形成在有源区域AcL的在栅极电极Glt的两侧的内部中。进一步地，塞Pt1和Pt2布置在外围晶体管LT的源极/漏极区域之上。
虽然在图5中仅仅示出了一个外围晶体管LT，但是实际上多个晶体管布置在外围电路区域2A中。可以通过在多个晶体管中使在源极/漏极区域之上的塞或者在栅极电极Glt之上的塞与多个布线层(稍后将描述的接线M1至M3)耦合，来配置逻辑电路。进一步地，有时也可以将除了MISFET之外的诸如电容元件等元件、另外的配置的晶体管等，包含到逻辑电路中。
此处，在下文中将基于外围晶体管LT为n沟道型MISFET的情况进行阐释，但是外围晶体管也可以为p沟道型MISFET。
<像素区域和外围电路区域的元件结构>
在下文中将参考根据本实施例的半导体器件的截面图(图6和图7)对根据本实施例的半导体器件的结构进行阐释。图6和图7是示出了根据本发明的半导体器件的实质部分的截面图，并且图6粗略地对应于在图3中的线A-A上所做的截面图，并且图7粗略地对应于在图5中的线B-B上所做的截面图。
如图6所示，光电二极管PD和传输晶体管TX形成在半导体衬底SB中的像素区域1A中的有源区域AcTP中。光电二极管PD包括 p型阱PW1、n型半导体区域(n型阱)NW和p+型半导体区域PR，这些区域都形成在半导体衬底SB中。进一步如图7所示，外围晶体管LT形成在半导体衬底SB中的外围电路区域2A中的有源区域AcL 中。
例如，半导体衬底SB是包括在其中引入有诸如磷(P)或者砷(As) 等n型杂质(施主)的n型单晶硅等的半导体衬底(半导体晶片)。作为另一种情况，半导体衬底SB也可以是所谓的外延晶片。在将外延晶片用作半导体衬底SB的情况下，例如，半导体衬底SB可以通过在n+型单晶硅衬底的在其中引入有n型杂质(例如，砷(As))的主表面之上生长包括在其中引入有n型杂质(例如，磷(P))的n-型单晶硅的外延层来形成。
包括绝缘体的元件隔离区域LCS布置在有源区域AcTP的外周的周围。这样，半导体衬底SB的被元件隔离区域LCS围绕的暴露区域形成包括有源区域AcTP、AcL等的有源区域。
p型阱(p型半导体区域)PW1和PW2形成为从半导体衬底SB 的主表面到规定深度。p型阱PW1形成在整个有源区域AcTP之上。即，p型阱PW1形成在形成有光电二极管PD的区域和形成有传输晶体管的区域之上。进一步地，p型阱PW2形成在整个有源区域AcL 之上。即，p型阱PW2形成在形成有外围晶体管LT的区域中。p型阱PW1和PW2分别是在其中引入有诸如硼(B)等p型杂质的p型半导体区域。p型阱PW1和PW2是彼此独立的区域，并且也是电独立的。
如图6所示，n型半导体区域(n型阱)NW形成为被在有源区域AcTP中的半导体衬底SB中的p型阱PW1包围。n型半导体区域 NW是在其中引入有诸如磷(P)或者砷(As)等n型杂质的n型半导体区域。
n型半导体区域NW是用于形成光电二极管PD的n型半导体区域，并且也是传输晶体管TX的源极区域。即，n型半导体区域NW 主要形成在形成有光电二极管PD的区域中，但是n型半导体区域NW 的部分形成在与传输晶体管TX的栅极电极Gt平面地(在平面图中) 重叠的位置处。n型半导体区域NW形成为使(底面的)深度可以比 p型阱PW1的(底面的)深度更浅。
p+型半导体区域PR形成在n型半导体区域NW的表面的部分处。 p+型半导体区域PR是在其中以高浓度引入有诸如硼(B)等p型杂质的p+型半导体区域，并且p+型半导体区域PR的杂质浓度(p型杂质浓度)高于p型阱PW1的杂质浓度(p型杂质浓度)。结果，p+型半导体区域PR的电导率高于p型阱PW1的电导率。
p+型半导体区域PR的(底面的)深度可以比n型半导体区域NW 的(底面的)深度更浅。p+型半导体区域PR主要形成在n型半导体区域NW的表面层部分(表面部分)处。结果，当从半导体衬底SB 的厚度方向上看时，n型半导体区域NW处于存在于作为最上层的p+型半导体区域PR之下的状态中，并且p型阱PW1处于存在于n型半导体区域NW之下的状态中。
进一步地，p+半导体区域PR的部分在未形成有n型半导体区域 NW的区域中，触及到p型阱PW1。即，p+型半导体区域PR具有在其正下方存在n型半导体区域NW从而触及到n型半导体区域NW的部分、和在其正下方存在p型阱PW1从而触及到p型阱PW1的部分。
PN结形成在p型阱PW1与n型半导体区域NW之间。进一步地， PN结形成在p+型半导体区域PR与n型半导体区域NW之间。p型阱 PW1(p型半导体区域)、n型半导体区域NW和p+型半导体区域PR 构成光电二极管(PN结二极管)PD。
p+型半导体区域PR是针对抑制基于大量形成在半导体衬底SB的表面之上的界面状态而生成电子所形成的区域。即，在半导体衬底 SB的表面区域中，有时即使在无光照射的状态下也会发生受界面状态的影响而生成电子，并且使暗电流增加。为此，可以：在其中电子作为多数载流子的n型半导体区域NW的表面之上，形成其中正空穴 (空穴)作为多数载流子的p+型半导体区域PR；从而抑制在无光照射的状态下电子的生成；以及抑制暗电流增加。p+型半导体区域PR 因此具有将从光电二极管的最外表面涌出的电子与在p+型半导体区域PR中的空穴重新组合并且减少暗电流的作用。
光电二极管PD是光接收元件。另外，光电二极管PD也可以被视为是光电转换元件。光电二极管PD具有对入射光进行光电转换由此生成电荷并且将生成的电荷累积起来的功能；而传输晶体管TX在累积在光电二极管PD中的电荷从光电二极管PD传来时，起到开关的作用。
进一步地，栅极电极Gt形成为以便与n型半导体区域NW的部分平面地重叠。栅极电极Gt是传输晶体管TX的栅极电极，并且形成(布置)在半导体衬底SB之上，栅极绝缘膜GOX中介其间。侧壁间隔件SW作为侧壁绝缘膜形成在栅极电极Gt的侧壁之上。
在有源区域AcTP中的半导体衬底SB(p型阱PW1)中，n型半导体区域NW形成在栅极电极Gt的两侧中的其中一侧，并且n型半导体区域NR形成在栅极电极Gt的另一侧。n型半导体区域NR是在其中以高浓度引入(掺杂)有诸如磷(P)或者砷(As)等n型杂质的n+型半导体区域，并且形成在p型阱PW1中。n型半导体区域NR 是作为浮置扩散结构(浮置扩散层)FD的半导体区域，并且也是传输晶体管TX的漏极区域。
n型半导体区域NR用作传输晶体管TX的漏极区域，但是也可以被视为浮置扩散结构(浮置扩散层)FD。进一步地，n型半导体区域NW是光电二极管PD的构成部件，但是也可以用作用于传输晶体管TX的源极的半导体区域。即，传输晶体管TX的源极区域由n型半导体区域NW形成。因为，期望n型半导体区域NW和栅极电极 Gt具有如下位置关系：栅极电极Gt的部分与n型半导体区域NW的部分平面地(在平面图中)重叠。n型半导体区域NW和n型半导体区域NR形成为彼此分开，传输晶体管TX的沟道形成区域(对应于在栅极电极Gt正下方的衬底区域)中介其间。
封盖(cap)绝缘膜CP形成在光电二极管PD的表面之上(参考图3)，即，在n型半导体区域NW和p+型半导体区域PR的表面之上。封盖绝缘膜CP形成用于保持半导体衬底SB阱的表面特性，即界面特性。抗反射膜ARF形成在封盖绝缘膜CP之上。即，抗反射膜 ARF形成在n型半导体区域NW和p+型半导体区域PR之上，封盖绝缘膜CP中介其间。抗反射膜ARF的部分(端部)可以也覆盖栅极电极Gt。
同时，如图7所示，外围晶体管LT的栅极电极Glt形成在有源区域AcL中的p型阱PW2之上，栅极绝缘膜GOX中介其间，并且侧壁间隔件SW形成在栅极电极Glt的两侧的侧壁之上。进一步地，外围晶体管LT的源极/漏极区域形成在栅极电极Glt的两侧的p型阱 PW2中。外围晶体管LT的源极/漏极区域具有LDD(轻掺杂漏极) 结构，并且包括作为n型低浓度半导体区域的n-型半导体区域NM和作为n型高浓度半导体区域的n+型半导体区域SD。而且，金属硅化物层SIL形成在外围晶体管LT的栅极电极Glt的表面以及构成源极/ 漏极区域的n+型半导体区域SD的表面之上。与之形成对照，金属硅化物层SIL不形成在构成传输晶体管TX的漏极区域的浮置扩散结构 FD之上，该传输晶体管TX构成像素PU。因此，浮置扩散结构FD 的表面被稍后将描述的硅化物阻断膜PRO覆盖。例如，硅化物阻断膜PRO包括氧化硅膜。在本实施例中，像素区域1A的整个面积被硅化物阻断膜PRO覆盖。然而，就这点而言，必须被硅化物阻断膜PRO 覆盖的部分，是传输晶体管TX的未形成有金属硅化物层SIL的浮置扩散结构FD，并且硅化物阻断膜PRO可以不形成在其他部分处。
层间绝缘膜IL1形成在半导体衬底SB之上，以便覆盖栅极电极 Gt、抗反射膜ARF和栅极电极Glt。层间绝缘膜IL1形成在半导体衬底SB的整个主表面之上，包括像素区域1A和外围电路区域2A之上。如上面描述的，在像素区域1A中，栅极电极Gt、抗反射膜ARF和浮置扩散结构FD的表面被硅化物阻断膜PRO覆盖，并且层间绝缘膜 IL1形成在硅化物阻断膜PRO之上。
例如，层间绝缘膜IL1包括通过将TEOS(正硅酸乙酯)用作原材料而形成的氧化硅膜。导电塞PG，包括塞Pr1、Pr2、Pg、Pfd、Pa、 Ps、Prg、Ptg、Pag、Psg、Pt1和Pt2，均嵌入到层间绝缘膜IL1中。例如，如图6所示，塞Pfd作为塞PG形成在作为浮置扩散结构FD 的n型半导体区域NR之上，并且塞Pfd穿过层间绝缘膜IL1、到达n 型半导体区域NR、并且电耦合至n型半导体区域NR。
例如，导电塞PG，包括塞Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、 Ptg、Pag、Psg、Pt1和Pt2，通过将阻挡导电膜和形成在该阻挡导电膜之上的钨膜嵌入到形成在层间绝缘膜IL1中的接触孔中而形成。例如，阻挡导电膜包括钛膜和形成在该钛膜之上的氮化钛膜的多层膜(laminated film)(即，钛膜/氮化钛膜)。
虽然在图6和图7中未示出，但是复位晶体管RST、选择晶体管 SEL和放大晶体管AMI也具有：栅极电极，其形成在半导体衬底SB 中的p型阱之上，栅极绝缘膜中介其间；以及源极/漏极区域，其形成在栅极电极的两侧的p型阱中(参考图3)。选择晶体管SEL和放大晶体管AMI串联耦合，因此它们共用在一侧的源极/漏极区域(参考图3)。
例如，层间绝缘膜IL2形成在其中嵌入有塞PG(Pr1、Pr2、Pg、 Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1和Pt2)的层间绝缘膜IL1之上，并且接线M1形成在层间绝缘膜IL2中。
层间绝缘膜IL2包括例如氧化硅膜但是不限于氧化硅膜，并且也可以包括具有比氧化硅膜更低的介电常数的低介电常数膜。作为低介电常数膜，例如提名SiOC膜。
接线M1例如包括铜线，并且可以通过大马士革方法形成。此处，接线M1不限于铜线并且也可以包括铝线。当接线M1是嵌入式铜线 (大马士革铜线)(图6和图7对应该情况)时，嵌入式铜线嵌入到形成在层间绝缘膜IL1中的布线槽沟，但是当接线M1是铝线时，该铝线通过将形成在层间绝缘膜之上的导电膜图案化而形成。
例如，包括氧化硅膜或者低介电常数膜的层间绝缘膜IL3形成在其中形成有接线M1的层间绝缘膜IL2之上，并且接线M2形成在层间绝缘膜IL3中。进一步地，层间绝缘膜IL4形成在其中形成有接线 M2的层间绝缘膜IL3之上，并且接线M3形成在层间绝缘膜IL4中。接线M1至M3构成布线层。接线M1至M3形成为，不与光电二极管平面地重叠。原因是要防止进入光电二极管的光被接线M1至M3 遮挡。
进一步地，微透镜ML安置在其中形成有接线M3的层间绝缘膜 IL4之上。此处，滤色器可以安置在微透镜ML与层间绝缘膜IL4之间。
在图6中，当像素PU(参考图1)被光照射时，首先，入射光通过微透镜ML。接着，该光通过对可见光透明的层间绝缘膜IL4至IL1，之后进入抗反射膜ARF。通过抗反射膜ARF来抑制入射光反射，并且足量的入射光进入光电二极管PD。在光电二极管PD处，由于入射光的能量大于硅的能带隙，所以入射光通过光电转换被吸收，并且生成正空穴电子对。此时生成的电子累积在n型半导体区域NW中。然后，在适当的时间，导通传输晶体管TX。具体地，向传输晶体管TX 的栅极电极Gt施加不低于阈值电压的电压。结果，在传输晶体管TX 的栅极绝缘膜GOX正下方的沟道形成区域中形成沟道区域，并且作为传输晶体管TX的源极区域的n型半导体区域NW和作为传输晶体管TX的漏极区域的n型半导体区域NR导电。结果，累积在n型半导体区域NW中的电子通过沟道区域到达漏极区域(n型半导体区域 NR)，并且通过塞Pfd和布线层从漏极区域(n型半导体区域NR) 传输并且取出至外部电路。
<制造半导体器件的方法>
在下文中将参考图6至图29对根据本实施例的半导体器件的制造方法进行阐释。通过使用图6和图7对在图28和图29之后的制造工艺进行阐释，以便简化附图。
图8至图29和图6和图7是在制造工艺期间根据本实施例的半导体器件的实质部分的截面图。在图8至图29中，图8、图10、图 12、图14、图16、图18、图20、图22、图24、图26和图28均是对应于图6的截面图，即，在对应于图3的线A-A的位置处所做的截面图。在图8至图29中，图9、图11、图13、图15、图17、图19、图21、图23、图25、图27和图29均是对应于图7的截面图，即，在对应于图5的线B-B的位置处所做的截面图。
为了制造根据本实施例的半导体器件，首先，如图8和图9所示地布置(准备)半导体衬底(半导体晶片)SB。
例如，该半导体衬底SB是包括其中引入有诸如磷(P)或者砷(As) 等n型杂质的n型单晶硅等的半导体衬底(半导体晶片)。作为另一种情况，半导体衬底SB也可以是所谓的外延晶片。在将外延晶片用作半导体衬底SB的情况下，半导体衬底SB例如可以通过在其中引入有n型杂质(例如，砷(As))的n+型单晶硅衬底的主表面之上生长包括其中引入有n型杂质(例如，磷(P))的n-型单晶硅的外延层来形成。
接着，进行用于在半导体衬底SB中形成元件隔离区域LCS的工艺。
元件隔离区域LCS包括绝缘膜，诸如氧化物膜。例如，包括热氧化膜的元件隔离区域LCS，可以在使用氮化硅膜覆盖在半导体衬底 SB中的待成为有源区域诸如有源区域AcTP和有源区域AcL的区域的状态下，通过使半导体衬底SB热氧化，形成在半导体衬底SB的在未被氮化硅膜覆盖的区域中的主表面之上。用于形成这种元件隔离区域的方法称为LOCOS(硅的局部氧化)方法。通过元件隔离区域 LCS来划分(指定)有源区域诸如有源区域AcTP和有源区域AcL。
也可以通过STI(浅沟槽隔离)方法，而非LOCOS方法，来形成元件隔离区域LCS。在使用STI方法的情况下，元件隔离区域LCS 包括嵌入到在半导体衬底SB中的凹槽中的绝缘膜(例如，氧化硅膜)。例如，用氮化硅膜覆盖在半导体衬底SB中的待成为有源区域诸如有源区域AcTP和有源区域AcL的区域。然后，通过将氮化硅膜用作蚀刻掩膜对半导体衬底SB进行蚀刻，在半导体衬底SB中形成用于元件隔离的凹槽，接着可以通过将绝缘膜诸如氧化硅膜嵌入到用于元件隔离的凹槽中，来形成元件隔离区域LCS。
此处，有源区域AcTP形成在像素区域1A中，并且有源区域AcL 形成在外围电路区域2A中。
接着，如图8和图9所示，进行用于在像素区域1A中的半导体衬底SB之上形成p型阱(p型半导体区域)PW1的工艺、和用于在外围电路区域2A中的半导体衬底SB之上形成p型阱(p型半导体区域)PW2的工艺。
p型阱PW1是用于形成光电二极管PD的p型半导体区域，并且也是用于形成n沟道型传输晶体管TX的p型阱区域。p型阱PW2是用于形成n沟道型外围晶体管LT的p型阱区域。
p型阱PW1和PW2分别形成为从半导体衬底SB的主表面到规定深度。p型阱PW1和PW2例如可以通过将诸如硼(B)等p型杂质离子注入到半导体衬底SB中来形成。
p型阱PW1形成为在像素区域1A中跨形成有光电二极管PD的区域和形成有传输晶体管TX的区域。即，在像素区域1A中的整个有源区域AcPT之上形成p型阱PW1。在外围电路区域2A中形成p 型阱PW2。通过不同的离子注入工艺或者通过相同的离子注入工艺，进行用于形成p型阱PW1的离子注入、和用于形成p型阱PW2的离子注入。
p型阱PW1和PW2的导电类型是p型，并且是与半导体衬底SB 的导电类型n型相反的导电类型。p型阱PW1和PW2比元件隔离区域LCS距离半导体衬底SB的主表面更深。
同时，虽然在本实施例中基于形成在外围电路区域2A中的外围晶体管LT是n沟道型MISFET的情况做出了阐释，但是通过使导电类型相反，外围晶体管LT也可以是p沟道型MISFET。或者，也可以在外围电路区域2A中形成n沟道型MISFET和p沟道型MISFET 两者。
接着，如图10和图11所示，在像素区域1A中，在半导体衬底 SB(p型阱PW1)之上，形成用于传输晶体管TX的栅极电极Gt，栅极绝缘膜GOX中介其间；并且在外围电路区域2A中，在半导体衬底SB(p型阱PW2)之，上形成用于外围晶体管LT的栅极电极Glt，栅极绝缘膜GOX中介其间。
即，首先，通过清洗处理等来清洁半导体衬底SB的主表面，之后在半导体衬底SB的主表面之上形成用于栅极绝缘膜GOX的绝缘膜。例如，用于栅极绝缘膜GOX的绝缘膜包括氧化硅膜，并且可以通过热氧化方法等形成。作为另一种情况，也可以将高介电常数绝缘膜诸如氮氧化硅膜或者金属氧化物膜(例如，氧化铪膜)用作用于栅极绝缘膜GOX的绝缘膜。接着，在通过CVD(化学汽相沉积)方法等在半导体衬底SB之上，即在用于栅极绝缘膜GOX的绝缘膜之上，形成了用于栅极电极的导电膜(例如，多晶硅膜)之后，通过光刻方法和干法蚀刻方法将用于栅极电极的导电膜图案化。结果，可以形成包括图案化的导电膜(例如，多晶硅膜)的栅极电极Gt和Glt。保留在栅极电极Gt和Glt之下的用于栅极绝缘膜GOX的绝缘膜，形成栅极绝缘膜GOX。进一步地，可以通过将用于栅极电极的导电膜图案化的干法蚀刻或者在该干法蚀刻之后的湿法蚀刻，去除在未被栅极电极Gt和Glt覆盖的区域中的用于栅极绝缘膜GOX的绝缘膜。而且可以在将用于栅极电极的导电膜图案化、并且形成栅极电极Gt和Glt时，一起形成例如在图3中示出的其他晶体管诸如复位晶体管RST、选择晶体管SEL和放大晶体管AMI的栅极电极Gr、栅极电极Gs和栅极电极Ga。
在像素区域1A中，栅极电极Gt用作传输晶体管TX的栅极电极，并且形成在半导体衬底SB(p型阱PW1)之上，栅极绝缘膜GOX中介其间。在栅极电极Gt之下的栅极绝缘膜GOX用作传输晶体管TX 的栅极绝缘膜。在外围电路区域2A中，栅极电极Glt用作外围晶体管LT的栅极电极，并且形成在半导体衬底SB(p型阱PW2)之上，栅极绝缘膜GOX中介其间。在栅极电极Glt之下的栅极绝缘膜GOX 用作外围晶体管LT的栅极绝缘膜。
接着，如图12和图13所示，对在像素区域1A中的有源区域AcTP 中的半导体衬底SB执行用于形成n型半导体区域NW的工艺。n型半导体区域NW可以通过将诸如磷(P)或者砷(As)等p型杂质离子注入到在像素区域1A中的有源区域AcTP中的半导体衬底SB中来形成。
n型半导体区域NW是用于形成光电二极管PD的n型半导体区域，并且形成为使n型半导体区域NW的(底面的)深度可以比p型阱PW1的(底面的)深度更浅，并且n型半导体区域NW可以由p 型阱PW1包围。由于n型半导体区域NW形成为被p型阱PW1包围，所以n型半导体区域NW的底面和侧面触及到p型阱PW1。
n型半导体区域NW不形成在像素区域1A中的整个有源区域 AcTP中，而是形成在半导体衬底SB的在有源区域AcTP中的栅极电极Gt的两侧中的其中一侧(源极侧)的区域中，并且不形成在另一侧(漏极侧)的区域中。
例如，n型半导体区域NW可以具体如下地形成。即，如图12 和图13所示，首先，通过光刻技术，在半导体衬底SB之上形成作为抗蚀剂层的光致抗蚀剂图案(光致抗蚀剂层)RS1。光致抗蚀剂图案 RS1具有开口OP1，该开口OP1使在栅极电极Gt的两侧中的其中一侧(源极侧)的像素区域1A中的有源区域AcTP打开(暴露)；而在栅极电极Gt的两侧中的另一侧(漏极侧)的像素区域1A中的有源区域AcTP用光致抗蚀剂图案RS1覆盖。然后，通过将光致抗蚀剂图案RS1用作掩膜(离子注入防止掩膜)，将n型杂质离子注入到半导体衬底SB中。结果，在像素区域1A中，将n型杂质的离子注入到半导体衬底SB的与开口OP1在平面图中重叠的位置中，从而在像素区域1A中的有源区域AcTP中的半导体衬底SB中将n型半导体区域 NW形成为由p型阱PW1包围。接着，去除光致抗蚀剂图案RS1。
同时，在用于形成n型半导体区域NW的离子注入工艺中，如图 13所示，在整个外围电路区域2A之上形成光致抗蚀剂图案RS1。即，在半导体衬底SB之上形成光致抗蚀剂图案RS1以便覆盖在整个外围电路区域2A之上的栅极电极Glt。结果，在用于形成n型半导体区域NW的离子注入工艺中，光致抗蚀剂图案RS1用作掩膜(离子注入防止掩膜)，因此离子注入不在外围电路区域2A中的半导体衬底SB (p型阱PW2)之上进行。即，作为用于形成n型半导体区域NW的离子注入的结果，在除了n型半导体区域NW形成区域之外的区域中的半导体衬底SB被光致抗蚀剂图案RS1覆盖，并且n型杂质的离子选择性地注入到n型半导体区域NW形成区域中。
接着，如图14和图15所示，对在像素区域1A中的有源区域AcTP 中的半导体衬底SB进行用于形成p+型半导体区域PR的工艺。
例如，p+型半导体区域PR通过将诸如硼(B)等杂质的离子注入到半导体衬底SB中而形成。
p+型半导体区域PR是其中以高浓度引入(掺杂)有p型杂质的 p+型半导体区域，并且该p+型半导体区域PR的杂质浓度(p型杂质浓度)高于p型阱PW1的杂质浓度(p型杂质浓度)。
p+型半导体区域PR的(底面的)深度可以比n型半导体区域NW 的(底面的)深度更浅。p+型半导体区域PR主要形成在n型半导体区域NW的表面层部分(表面区域)处。结果，当从半导体衬底SB 的厚度方向上看时，n型半导体区域NW处于存在于作为最上层的p+型半导体区域PR之下的状态中，并且p型阱PW1处于存在于n型半导体区域NW之下的状态中。
例如，p+型半导体区域PR具体可以如下形成。即，如图14和图 15所示，首先，通过光刻技术，在半导体衬底SB之上形成作为抗蚀剂层的光致抗蚀剂图案(光致抗蚀剂层)RS2。光致抗蚀剂图案RS2 具有开口OP2，该开口OP2使在像素区域1A中的有源区域AcTP中的p+型半导体区域PR形成区域打开(暴露出)。如图14所示，光致抗蚀剂图案RS2完全地覆盖栅极电极Gt，使在光致抗蚀剂图案RS2 的构成开口OP2的在一侧的侧壁位于n型半导体区域NW上方，并且使在另一侧的侧壁位于元件隔离区域LCS上方。然后，通过将光致抗蚀剂图案RS2用作掩膜(离子注入防止掩膜)，将诸如硼(B) 等杂质的离子注入到半导体衬底SB中。结果，在像素区域1A中，p+型半导体区域PR形成在p型阱PW1的表面层部分处、以及在n型半导体区域NW的表面层部分处。接着，去除光致抗蚀剂图案RS2。
同时，在用于形成p+型半导体区域PR的离子注入工艺中，如图 15所示，在整个外围电路区域2A之上形成光致抗蚀剂图案RS2。即，在半导体衬底SB之上形成光致抗蚀剂图案RS2以便覆盖在整个外围电路区域2A中的栅极电极Glt。结果，在用于形成p+型半导体区域PR的离子注入工艺中，光致抗蚀剂图案RS2用作掩膜(离子注入防止掩膜)，因此不在外围电路区域2A中的半导体衬底SB(p型阱PW2) 之上进行离子注入。
同时，在其中未形成有n型半导体区域NW的区域中，p+半导体区域PR的部分触及到p型阱PW1。即，p+型半导体区域PR具有在其正下方存在n型半导体区域NW并且触及到n型半导体区域NW的部分、和在其正下方中存在p型阱PW1并且触及到p型阱PW1的部分。
p型阱PW1是用于形成光电二极管PD的p型半导体区域，n型半导体区域NW是用于形成光电二极管PD的n型半导体区域，并且 p+型半导体区域PR是用于形成光电二极管PD的p型半导体区域。光电二极管(PN结二极管)PD包括p型阱PW1(p型半导体区域)、 n型半导体区域NW、和p+型半导体区域PR。PN结形成在p型阱PW1 与n型半导体区域NW之间，并且另一PN结形成在p+型半导体区域 PR与n型半导体区域NW之间。
同时，在通过离子注入形成p+型半导体区域PR之后，需要进行退火处理，即，热处理，以便修补晶体缺陷(主要是由离子注入引起的晶体缺陷)。通过退火处理，可以修补在n型半导体区域NW和 p+型半导体区域PR中的晶体缺陷。
例如，可以通过激光退火、微波退火、RTA(快速热退火)、炉退火、或者上述的组合，进行退火处理(热处理)。例如，在离子注入之后进行的退火处理(热处理)的温度可以是约300℃至1200℃。此处，激光退火是通过激光照射进行退火(热处理)，微波退火是通过微波照射进行退火(热处理)，RTA是通过使用灯具加热等进行短时退火，以及炉退火是通过在退火炉中加热进行退火(热处理)。
接着，如图16和图17所示，在外围电路区域2A中，进行用于在栅极电极Glt的两侧的半导体衬底SB(p型阱PW2)中形成n-型半导体区域(源极/漏极延伸区域)NM的工艺。
例如，n-型半导体区域NM可以具体如下地形成。即，如图16 和图17所示，首先，通过光刻技术在半导体衬底SB之上形成使外围电路区域2A打开(暴露)的光致抗蚀剂图案(光致抗蚀剂层)RS3。然后，通过将光致抗蚀剂图案RS3用作掩膜(离子注入防止掩膜)，将诸如磷(P)或者砷(As)等n型杂质的离子注入到在外围电路区域2A中的半导体衬底SB(p型阱PW2)中。在这种情形下，由于栅极电极Glt用作在外围电路区域2A中的掩膜(离子注入防止掩膜)，所以防止杂质注入到半导体衬底SB的在栅极电极Glt正下方的区域中。结果，在外围电路区域2A中，将n型杂质的离子注入到半导体衬底SB(p型阱PW2)的在栅极电极Glt的两侧的区域中，从而形成 n-型半导体区域NM。接着，去除光致抗蚀剂图案RS3。
同时，在用于形成n-型半导体区域NM的离子注入工艺中，如图 16所示，在像素区域1A中，在半导体衬底SB之上，包括栅极电极 Gt的表面之上，形成光致抗蚀剂图案RS3。即，用光致抗蚀剂图案 RS3覆盖在像素区域1A中的有源区域AcTP。结果，在用于形成n-型半导体区域NM的离子注入工艺中，光致抗蚀剂图案RS3用作掩膜(离子注入防止掩膜)，因此不将离子注入在有源区域AcTP中的半导体衬底SB之上。结果，在用于形成n-型半导体区域NM的离子注入工艺中，不将离子注入到p型阱PW1、n型半导体区域NW、和在有源区域AcTP中的p+型半导体区域PR中。
接着，如图18和图19所示，在像素区域1A中的半导体衬底SB 之上，进行用于形成封盖绝缘膜CP、抗反射膜ARF和侧壁间隔件SW 的工艺。
首先，例如，可以通过在半导体衬底SB的主表面之上形成绝缘膜来形成封盖绝缘膜CP，然后通过光刻方法和干法蚀刻方法将绝缘膜图案化。例如，封盖绝缘膜CP可以包括氧化硅膜或者氮化硅膜。封盖绝缘膜CP形成在n型半导体区域NW和p+型半导体区域PR的表面(暴露表面)之上。形成封盖绝缘膜CP是为了保持半导体衬底 SB阱的表面特性，即界面特性。
接着，形成抗反射膜ARF和侧壁间隔件SW。抗反射膜ARF形成在封盖绝缘膜CP之上，并且侧壁间隔件SW形成在栅极电极Gt 和Glt的侧壁之上。
例如，抗反射膜ARF和侧壁间隔件SW可以如下形成。即，首先，在半导体衬底SB的主表面之上形成绝缘膜ZM，以便覆盖栅极电极Gt和Glt。绝缘膜ZM通常用作用于形成抗反射膜ARF的绝缘膜、和用于形成侧壁间隔件SW的绝缘膜。然后，在通过光刻技术形成有抗反射膜ARF的区域中的绝缘膜ZM之上，形成光致抗蚀剂图案RS4。传输晶体管TX的源极侧被光致抗蚀剂图案RS4完全地覆盖。即，形成在传输晶体管TX的源极侧的n型半导体区域NW和p+型半导体区域PR被完全地覆盖。如图18所示，光致抗蚀剂图案RS4的一端位于栅极电极Gt上方，并且另一端位于元件隔离区域LCS上方。进一步地，栅极电极Gt的部分、以及传输晶体管TX的漏极区域、以及外围电路区域2A，未被光致抗蚀剂图案RS4覆盖。此处，构成抗反射膜ARF的绝缘膜ZM例如包括氮化硅膜或者氮氧化硅膜，并且光致抗蚀剂图案RS4例如包括有机膜，该有机膜包括酚醛树脂。
通过将光致抗蚀剂图案RS4用作掩膜(蚀刻掩膜)、通过诸如 RIE(反应离子蚀刻)方法等各向异性蚀刻方法，对绝缘膜ZM进行回蚀刻。结果，通过使绝缘膜ZM局部地留在栅极电极Gt和Glt的侧壁之上，形成侧壁间隔件SW；并且通过使绝缘膜ZM留在光致抗蚀剂图案RS4之下，形成抗反射膜ARF。抗反射膜ARF形成在n型半导体区域NW和p+型半导体区域PR之上，封盖绝缘膜CP中介其间，并且抗反射膜ARF的部分(一端)覆盖栅极电极Gt。
虽然侧壁间隔件SW形成在栅极电极Glt的两侧壁之上，但是在栅极电极Gt的情况下，侧壁间隔件SW仅仅形成在栅极电极Gt的两侧壁中的漏极侧(浮置扩散结构FD侧)的侧壁之上。栅极电极Gt 的在源极侧的侧壁被抗反射膜ARF覆盖。
在1kW的RF偏置的情况下，通过使用CHF3、CH4和Ar气体进行各向异性蚀刻，在该各向异性蚀刻中，在传输晶体管TX的浮置扩散结构FD形成区域以及外围晶体管LT的源极/漏极形成区域中的半导体衬底SB的表面暴露出来。图18和图19示出了该阶段，之后去除光致抗蚀剂图案RS4。
接着，如图20和图21所示，进行用于在半导体衬底SB的表面之上形成牺牲氧化物膜SOX的工艺。通过对半导体衬底SB进行热氧化，在传输晶体管TX的浮置扩散结构FD形成区域和栅极电极Gt 的表面以及外围晶体管LT的源极/漏极形成区域和栅极电极Glt的表面之上，形成牺牲氧化物膜SOX。牺牲氧化物膜SOX可以仅仅称为氧化物膜。在含氧的气氛中在300℃至400℃的温度范围内进行热氧化，并且形成具有2nm至5nm厚度的牺牲氧化物膜SOX。或者，可以通过使用在含氧和含氢的气氛中在约300℃的温度下的低温自由基氧化方法来进行热氧化，或者通过使用在含臭氧的气氛中在约300℃的温度下的微波加热方法进行热氧化。
接着，如图22和图23所示，进行用于去除牺牲氧化物膜SOX 的工艺，之后进行用于形成n型半导体区域NR和n型半导体区域 NW的工艺。
首先，例如，通过使用HF(氟化氢)系溶液的湿法蚀刻方法来去除牺牲氧化物膜SOX。在去除牺牲氧化物膜SOX时，考虑到衬底损伤，需要使用湿法蚀刻方法，但是也可以使用各向同性干法蚀刻方法。例如，通过去除牺牲氧化物膜SOX，半导体衬底SB的在浮置扩散结构FD形成区域中的表面，从在传输晶体管TX的栅极绝缘膜 GXO与半导体衬底SB之间的界面，下降约2nm至5nm，并且出现了凹陷。进一步地，相似的凹陷也出现在传输晶体管TX的栅极电极 Gt的表面和外围晶体管LT的源极/漏极形成区域和栅极电极Glt的表面之上。
接着，在像素区域1A中的有源区域AcTP中，通过将诸如磷(P) 或者砷(As)等杂质的离子注入到在栅极电极Gt的两侧中的另一侧 (漏极侧)的半导体衬底SB(p型阱PW1)中，来形成n型半导体区域NR。此处，漏极侧对应于与形成有n形半导体区域NW的一侧相对的一侧。
在用于形成n型半导体区域NR的离子注入工艺中，抗反射膜 ARF和栅极电极Gt可以用作掩膜(离子注入防止掩膜)，因此防止杂质注入到半导体衬底SB的在抗反射膜ARF和栅极电极Gt正下方的区域中。结果，如图22所示，可以在传输晶体管TX的栅极电极 Gt的两侧中的另一侧(漏极侧，即与形成有n型半导体区域NW的一侧相对的一侧)的半导体衬底SB(p型阱PW1)中，形成n型半导体区域NR。
n型半导体区域NW和n型半导体区域NR形成为以便彼此分开，传输晶体管TX的沟道形成区域(对应于在栅极电极Gt正下方的衬底区域)中介其间。n型半导体区域NR是用作传输晶体管TX的漏极区域的n型高浓度半导体区域。n型半导体区域NR用作传输晶体管TX的漏极区域，但是其也可以被视为浮置扩散结构(浮置扩散层) FD。
同时，在外围电路区域2A中，通过离子注入，在栅极电极Glt 和侧壁间隔件SW的合成体的两侧的半导体衬底SB中，形成n+型半导体区域SD。当进行用于形成n+型半导体区域SD的离子注入时，栅极电极Glt以及在其侧壁之上的侧壁间隔件SW可以用作掩膜(离子注入防止掩膜)。结果，通过将n型杂质(磷或者砷)的离子注入在半导体衬底SB(p型阱PW2)的在栅极电极Glt和侧壁间隔件SW 的合成体的两侧的外围电路区域2A中的区域中，形成n+型半导体区域SD。
n+型半导体区域SD是与n-型半导体区域NM相同的导电类型(此处为n型)的半导体区域，但是具有比n-型半导体区域NM更高的杂质浓度(n型杂质浓度)和更深的深度(结深度)。结果，在外围电路区域2A中，用作外围晶体管LT的源极/漏极的半导体区域(源极/ 漏极区域)包括n+型半导体区域SD和n-型半导体区域NM。因此，外围晶体管LT的源极/漏极区域具有LDD结构。
此处，n型半导体区域NR和n+型半导体区域SD可以通过相同的离子注入工艺形成，但是它们也可以通过不同的离子注入工艺形成。
同时，例如，也可以通过与用于形成n型半导体区域NR和n+型半导体区域SD的工艺相同的工艺，来形成在图3中示出的其他晶体管即复位晶体管RST、选择晶体管SEL和放大晶体管AMI)的源极/ 漏极区域。复位晶体管RST、选择晶体管SEL和放大晶体管AMI的源极/漏极区域，可以通过与用于形成n型半导体区域NR和n+半导体区域SD中的一个或者两个的离子注入工艺相同的离子注入工艺来形成，但是也可以通过与n型半导体区域NR和n+半导体区域SD不同的离子注入工艺来形成。
同时，在外围电路区域2A中形成p沟道型MISFET的情况下，可以在外围电路区域2A中形成待成为p型MISFET的源极/漏极区域的p+型半导体区域。例如，待成为p型MISFET的源极/漏极区域的 p+型半导体区域可以通过将p型杂质的离子注入到在p沟道类型 MISFET的栅极电极的两侧的n型阱中来形成，在外围电路区域2A 中未示出。此时，也可以将p型杂质的离子注入到有源区域AcG中。
接着，进行用于激活至此通过离子注入引入的杂质的退火处理 (热处理)。
通过上面的工艺，在半导体衬底SB的每个像素区域1A中，形成光电二极管PD、传输二极管TX、和在图22和图23的截面图中未示出的其他晶体管即复位晶体管RST、选择晶体管SEL和放大晶体管AMI(参考之前示出的图3)。进一步地，在半导体衬底SB的外围电路区域2A中，形成作为MISFET的外围晶体管LT。
接着，如图24和图25所示，进行用于形成硅化物阻断膜PRO 的工艺。
首先，例如，在半导体衬底SB的主表面之上形成包括氧化硅膜的硅化物阻断膜PRO。接着，形成具有覆盖像素区域1A并且使外围电路区域2A暴露出来的图案的光致抗蚀剂图案RS5，并且通过将光致抗蚀剂图案RS5用作掩膜对硅化物阻断膜PRO进行各向异性干法蚀刻。然后，使硅化物阻断膜PRO选择性地仅仅留在像素区域1A中，以便覆盖至少浮置扩散结构FD，并且在外围电路区域2A中，使待成为外围晶体管LT的源极/漏极区域的n+型半导体区域SD的表面和栅极电极Glt的表面暴露出来。此处，光致抗蚀剂图案RS5包括与光致抗蚀剂图案RS4相似的材料，并且硅化物阻断膜PRO的各向异性干法蚀刻条件与绝缘膜ZM的各向异性干法蚀刻条件相似。接着，去除光致抗蚀剂图案RS5。
接着，如图26和图27所示，进行用于通过硅化物(自对准硅化物)技术而在n+型半导体区域SD的上部分(表面层部分)、栅极电极Glt的上部分(表面层部分)、和其他部分处形成低电阻金属硅化物层SIL的工艺。
例如，通过用于在半导体衬底SB之上形成形成金属硅化物层的金属膜，然后进行热处理，由此使金属膜与n+型半导体区域SD和栅极电极Glt的表面层表面反应，然后去除金属膜的未反应部分，可以形成金属硅化物层SIL。结果，可以在n+型半导体区域SD的上部分(表面层部分)、栅极电极Glt的上部分(表面层部分)、和其他部分处，形成金属硅化物层SIL。作为用于形成金属硅化物层的金属膜，可以使用金属膜诸如镍(Ni)膜、钛(Ti)膜、钴(Co)膜、铂(Pt) 膜等、或者这些金属的合金膜。
同时，在这种情况下，例如，也可以在在图3中示出的除了传输晶体管TX之外的其他晶体管即复位晶体管RST、选择晶体管SEL和放大晶体管AMI的栅极电极Gr、栅极电极Gs、栅极电极Ga和源极/ 漏极区域的上部分(表面层部分)处，形成金属硅化物膜SIL。可以通过形成金属硅化物层SIL来降低电阻，包括扩散电阻和接触电阻。
接着，如图28和图29所示，进行用于在半导体衬底SB的主表面(整个主表面)之上形成层间绝缘膜IL1和塞PG的工艺。即，在半导体衬底SB之上，形成层间绝缘膜IL1，以便覆盖栅极电极Gt和 Glt、侧壁间隔件SW、和抗反射膜ARF。例如，可以通过将TEOS(正硅酸乙酯)气体用作材料气的CVD方法在半导体衬底SB之上沉积氧化硅膜，来形成层间绝缘膜IL1。此处，在像素区域1A中，层间绝缘膜IL1形成在硅化物阻断膜PRO之上。
也可以形成在层间绝缘膜IL1之后，通过CMP(化学机械抛光) 方法对层间绝缘膜IL1的顶面进行抛光，使层间绝缘膜IL1的表面(顶面)平坦化。即使在形成层间绝缘膜IL1的阶段中由于衬底不均匀度的原因而在层间绝缘膜IL1的表面之上形成不均匀度时，也可以通过在形成该膜之后的CMP方法对层间绝缘膜IL1的表面进行抛光，来获得具有平坦表面的层间绝缘膜IL1。
接着，可以通过将形成在层间绝缘膜IL1之上的光致抗蚀剂图案 (在附图中未示出)用作蚀刻掩膜对层间绝缘膜IL1进行干法蚀刻，来在层间绝缘膜IL1中形成接触孔(通孔、孔或者开口)。
接触孔CT形成为通过层间绝缘膜IL1。例如，接触孔CT形成在 n型半导体区域NR、n+型半导体区域SD、和其他区域之上。在接触孔CT的形成在n型半导体区域NR之上的底部处，使n型半导体区域NR的表面的部分暴露出来。然后，在接触孔CT的形成在n+型半导体区域SD之上的底部处，使金属硅化物层SIL的形成在n+型半导体区域SD的表面之上的部分暴露出来。进一步地，虽然在图中未示出，但是接触孔CT也形成在栅极电极Gt和Glt之上，并且接触孔CT也形成在之前在图3中示出的其他晶体管即复位晶体管RST、选择晶体管SEL和放大晶体管AMI的栅极电极(Gr、Gs和Ga)和源极/漏极区域之上。
接着，形成包括钨(W)等的导电塞PG，作为用于耦合在每个接触孔CT中的电导体部。例如，塞PG可以如下形成。
为了形成塞PG，首先，在包括接触孔CT的内部(底面和内壁) 的层间绝缘膜IL之上，形成阻挡导电膜。例如，阻挡导电膜包括钛膜和形成在该钛膜之上的氮化钛膜的多层膜(即，钛膜/氮化钛膜)，并且可以通过溅射方法等形成。然后，通过CVD方法，在阻挡导电膜之上形成包括钨膜等的主导电膜，以便等填充接触孔CT。接着，通过CMP方法、回蚀刻方法等，去除不需要的在接触孔CT外部(在层间绝缘膜IL1之上)的主导电膜和阻挡导电膜。结果，使层间绝缘膜IL1的顶面暴露出来，并且塞PG包括阻挡导电膜和主导电膜，该阻挡导电膜和主导电膜都嵌入到在层间绝缘膜IL1中的接触孔CT中并且保留下来。此处，在图28和图29中，构成塞PG的阻挡导电膜和主导电膜一体地绘制以便简化附图。
作为塞PG，存在塞Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、 Psg、Pt1和Pt2。在这些塞中，塞Pfg嵌入到形成在n型半导体区域 NR之上的接触孔CT中，通过层间绝缘膜IL1，并且到达n型半导体区域NR，并且电耦合至n型半导体区域NR。进一步地，塞Pt1和 Pt2中的每一个都嵌入到形成在n+型半导体区域SD之上的每个接触孔CT中，通过层间绝缘膜IL1，并且到达金属硅化物层SIL，并且电耦合至n+型半导体区域SD。
接着，如图6和图7所示，进行用于在嵌入有塞PG的层间绝缘膜IL1之上形成层间绝缘膜IL2至IL4和接线M1至M3的工艺。
例如，通过CVD方法等，在层间绝缘膜IL1之上形成氮化硅膜和形成在该氮化硅膜之上的氧化硅膜的多层膜作为层间绝缘膜IL2，然后通过光刻技术和干法蚀刻技术，在多层膜中形成布线槽沟。接着，在包括布线槽沟的内部(底面和内壁)的层间绝缘膜IL2之上，形成阻挡导电膜。阻挡导电膜包括钽(Ta)膜和形成在该钽膜之上的氮化钽(TaN)膜的多层膜，并且可以通过例如溅射方法等形成。接着，通过溅射方法等，在阻挡导电膜之上沉积薄铜膜作为种子膜，然后通过电镀方法在种子膜之上沉积铜镀膜作为主导电膜，然后将该铜镀膜嵌入到布线槽沟的内部中。接着，通过CMP方法等，去除在布线槽沟的外部上(在层间绝缘膜IL2之上)的不需要的铜镀膜、种子膜和阻挡导电膜，因此在布线槽沟中形成接线M1，作为将铜用作主导电材料的第一层。此处，在图6和图7中，构成接线M1的铜镀膜、种子膜和阻挡导电膜一体地示出。这样，可以通过将阻挡膜、种子膜和铜镀膜嵌入到布线槽沟的内部中，来形成接线M1。
进一步地，同样地，如图6和图7所示，在形成有接线M1的层间绝缘膜IL2之上形成层间绝缘膜IL3，在层间绝缘膜IL3中形成接线M2，在形成有接线M2的层间绝缘膜IL3之上形成层间绝缘膜IL4，并且在层间绝缘膜IL4中形成接线M3。虽然接线M1通过单大马士革方法形成，但是接线M2和M3可以通过单大马士革方法或者双大马士革方法形成。
同时，在层间绝缘膜IL3中，也形成位于接线M2和接线M1之间并且将接线M2耦合至接线M1的过孔部，并且在层间绝缘膜IL4 中，也类似地形成位于接线M3和接线M2之间并且将接线M3耦合至接线M2的过孔部。在接线M2通过双大马士革方法形成的情况下，将接线M2耦合至接线M1的过孔部与接线M2一起一体地形成；但是在接线M2通过单大马士革方法形成的情况下，将接线M2耦合至接线M1的过孔部与接线M2分开地形成。同样地，在接线M3通过双大马士革方法形成的情况下，将接线M3耦合至接线M2的过孔部与接线M3一起一体地形成；但是在接线M3通过单大马士革方法形成的情况下，将接线M3耦合至接线M2的过孔部与接线M3分开地形成。
接着，如图6所示，将作为片上透镜的微透镜ML附接在作为最上层的层间绝缘膜IL4之上，以便在平面图中与构成光电二极管PD 的n型半导体区域NW重叠。此处，可以将滤色器安置在微透镜ML 与层间绝缘膜IL4之间。进一步地，若必要，可以省略微透镜ML的附接。
通过上面的工艺，可以制造出根据本发明的半导体器件。
<关于在本实施例中的问题>
在固态图像感测器件中，已经研发了使用CMOS的固态图像感测器件(CMOS图像传感器)。CMOS图像传感器包括多个像素，并且每个像素都具有光电二极管和传输晶体管。进一步地，光电二极管具有p型半导体区域和n型半导体区域，传输晶体管包括栅极电极以及构成源极区域和漏极区域的n型半导体区域，并且光电二极管的n型半导体区域与作为传输晶体管的源极区域的n型半导体区域共用。而且，作为传输晶体管的漏极区域的n型半导体区域称为浮置扩散结构。
在CMOS图像传感器中研究了称为暗时白点或者暗时白色缺陷的现象，该现象造成错误发光(白点)，犹如像素受到光照射，实际上却是像素未受到光照射。例如，已知如下现象：当在构成光电二极管的p型半导体区域和n型半导体区域中存在杂质金属等时，由于杂质金属导致形成发射能级并且生成暗电流。
根据本发明人的研究，已经发现浮置扩散结构使暗时白点或者暗时白色缺陷增加。具体地，在传输晶体管的栅极电极的在漏极区域侧的侧壁之上形成侧壁间隔件之后，形成待成为浮置扩散结构的n型半导体区域，并且该侧壁间隔件通过对绝缘膜进行各向异性蚀刻形成。该各向异性蚀刻，在使用含碳(C)和氟(F)的蚀刻气体并且对形成有CMOS图像传感器的半导体晶片进行RF偏置的情况下进行。本发明人已经做出如下思考。通过RF偏置的影响，在各向异性蚀刻的等离子气氛中离子化的碳(C)或者氟(F)被驱动到半导体衬底中，并且形成损伤层。该损伤层用作负固定电荷层，向浮置扩散结构供应电荷，由此造成暗时白点或者暗时白色缺陷增加。
进一步地，在各向异性蚀刻中，进行过蚀刻，以即使当半导体衬底的表面暴露出来时也进行过度蚀刻以继续蚀刻达预定的时间段，从而使得绝缘膜可以不保留在浮置扩散结构形成区域中的半导体衬底的表面之上，并且据估计，损伤层尤其显著地在过度蚀刻阶段形成。
而且，在用于形成侧壁间隔件的工艺中，在用光致抗蚀剂图案覆盖源极侧的状态下对绝缘膜进行各向异性蚀刻，以便在传输晶体管的源极区域侧保留待成为抗反射膜的绝缘膜。本发明人认为，杂质，诸如Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S或者I，均包含在构成光致抗蚀剂图案的光致抗蚀剂膜中，并且杂质被驱动到半导体衬底的内部中这一事实，导致以在各向异性蚀刻时形成损伤层。即，通过在各向异性蚀刻期间溅射光致抗蚀剂膜，在半导体衬底中形成损伤层，由此将杂质排放到等离子气氛中，从而使得杂质离子化，由此将离子化的杂质驱动到半导体衬底的内部中。
另外，本发明人已经通过研究阐明了损伤层形成为从半导体衬底的表面深至约2nm的深度。
<关于在本实施例中的主要特征和效果>
然后，在本实施例中，通过使用含碳(C)或者氟(F)的蚀刻气体对覆盖传输晶体管TX的栅极电极Gt的绝缘膜ZM进行各向异性蚀刻，在栅极电极Gt的在浮置扩散结构FD侧的侧壁之上，形成侧壁间隔件SW。接着，通过使在浮置扩散结构FD形成区域中的半导体衬底SB的表面氧化、形成牺牲氧化物膜SOX、并且去除该牺牲氧化物膜SOX，而去除在各向异性蚀刻期间形成在半导体衬底SB的内部中的损伤层。结果，可以去除由碳(C)或者氟(F)造成的损伤层，减少CMOS图像传感器的暗时白点或者暗时白色缺陷，并且改进具有光电二极管的半导体器件的性能。
进一步地，在覆盖传输晶体管TX的栅极电极Gt的绝缘膜ZM之上、形成覆盖传输晶体管TX的源极侧的光致抗蚀剂图案RS4的状态下，通过对绝缘膜ZM进行各向异性蚀刻，在栅极电极Gt的在浮置扩散结构FD侧的侧壁之上形成侧壁间隔件SW。接着，通过使在浮置扩散结构FD形成区域中的半导体衬底SB的表面氧化、形成牺牲氧化物膜SOX、并且去除该牺牲氧化物膜SOX，去除在各向异性蚀刻期间形成在半导体衬底SB的内部中的损伤层。结果，可以去除由包含在构成光致抗蚀剂图案RS4的光致抗蚀剂膜中的杂质造成的损伤层，减少CMOS图像传感器的暗时白点或者暗时白色缺陷，并且改进具有光电二极管的半导体器件的性能。
即，在使半导体衬底SB氧化到包括有损伤层的深度、并且将损伤层带入牺牲氧化物膜SOX之后，损伤层与牺牲氧化物膜SOX一起被去除。由于损伤层通过使半导体衬底SB的表面氧化深达规定深度并且由此形成牺牲氧化物膜SOX并且去除该牺牲氧化物膜SOX而去除，所以可以完全地去除损伤层不可以通过化学清除而被去除的深度的损伤层。
进一步地，鉴于损伤层的深度离表面2nm，可以通过将牺牲氧化物膜SOX的厚度控制为超过损伤层的深度的2nm至5nm的厚度，来完全地去除损伤层。
可以实现半导体器件的高度集成，这是因为可以通过在400℃或者更低的低温下形成牺牲氧化物膜SOX，而减少已经形成的半导体区域(例如，n型半导体区域NW、p+型半导体区域PR、或者n-型半导体区域NM)的扩散。进一步地，可以改进外围晶体管LT的性能，这是因为不一定需要增加外围晶体管LT的栅极电极Glt的栅极长度。
而且，可以通过低温自由基氧化方法或者微波加热方法来形成牺牲氧化物膜SOX，而获得与前述效果相同的效果，并且实现更高的集成。
另外，通过湿法蚀刻方法来去除牺牲氧化物膜SOX，可以去除牺牲氧化物膜SOX，而不对半导体衬底SB的表面造成损伤。
在传输晶体管TX的浮置扩散结构FD被硅化物阻断膜PRO覆盖的状态下，对硅化物阻断膜PRO进行各向异性蚀刻，以便使外围电路区域2A暴露出来。即使当在各向异性蚀刻期间使用含碳(C)或者氟(F)的蚀刻气体时，由于浮置扩散结构FD被硅化物阻断膜PRO 覆盖，所以由碳(C)或者氟(F)造成的损伤层绝不会形成在半导体衬底SB的在浮置扩散结构FD形成区域中的内部中。
进一步地，即使当在半导体衬底SB之上存在光致抗蚀剂图案RS5 的状态下进行各向异性蚀刻时，由于浮置扩散结构FD被硅化物阻断膜PRO覆盖，所以由包含在光致抗蚀剂膜中的杂质造成的损伤层绝不会形成在半导体衬底SB的在浮置扩散结构FD形成区域中的内部中。
(实施例2)
在上面陈述的实施例1中，已经基于半导体器件是作为接收来自半导体衬底的表面侧的光的表面照射型图像传感器的情况，进行了阐释。在实施例2中，相反，将基于半导体器件是作为接收来自半导体衬底的背表面侧的光的背表面照射型图像传感器的情况进行阐释。
例如，在表面照射型图像传感器(对应于根据实施例1的半导体器件)的情况下，进入微透镜(ML)的光通过层间绝缘膜(IL1至IL4) 并且发射至光电二极管(PD)。接线(M1至M3)不形成在层间绝缘膜(IL1至IL4)的位于光电二极管(PD)上方的部分处，并且这些部分构成光传输区域，但是该光传输区域的面积与在图像传感器中的像素的数目增加和尺寸缩小成正比地减小，并且在表面照射型图像传感器中，进入光电二极管的光量可能会不被期望地减少。
为此，提出了一种背表面照射型图像传感器，其接收来自半导体衬底的背表面侧的光、并且使入射光有效地到达光电二极管。在实施例2中，对背表面照射型图像传感器的应用示例进行阐释。
根据实施例2的半导体器件的配置和外围电路区域的元件结构，与根据参考之前示出的图1至图5和图7所阐释的实施例1的半导体器件的配置和外围电路区域的元件结构相似，由此省略了对其的阐释。
<像素区域的元件结构>
在下文中对根据实施例2的在半导体器件中的像素区域的元件结构进行阐释。图32是示出了根据实施例2的半导体器件的实质部分的截面图，粗略地对应于在之前示出的图3中的线A-A上所做的截面图，并且等效于之前根据实施例1示出的图6。此处，图32也是示出了根据在稍后将描述的实施例2的半导体器件的制造方法中的实质部分的截面图。
如图32所示，实施例2与实施例1的相似之处在于，光电二极管PD和传输晶体管TX形成在半导体衬底SB上，并且层间绝缘膜 (IL1至IL4)和接线(M1至M3)形成在半导体衬底的表面侧(对应于在图32中的下侧)。然后，在实施例2中进一步地，如图32所示，在层间绝缘膜(IL4)之下形成粘合剂膜OXF、并且在该粘合剂膜OXF之下形成支撑衬底SS。
进一步地，根据实施例2的半导体衬底SB的厚度小于根据实施例1的半导体衬底SB的厚度，在例如半导体衬底SB的背表面(对应于在图32的上侧的表面)之上也形成包括氮氧化硅膜的抗反射膜 ARF，并且在抗反射膜ARF之上安置微透镜ML。此处，可以在半导体衬底SB与抗反射膜ARF之间形成p+型半导体区域。
在这样配置的像素区域1A中，当光进入微透镜ML时，进入微透镜ML的光通过抗反射膜ARF到达半导体衬底SB的背表面。然后，已经到达半导体衬底SB的背表面的光进入半导体衬底SB的内部、并且被光电二极管PD接收。
<半导体器件的制造方法>
在下文中对根据实施例2的半导体器件的制造方法进行阐释。在下文中对像素区域的制造工艺进行阐释。图30至图32是示出了在制造工艺期间根据实施例2的半导体器件的实质部分的截面图。此处，图30至图32是在对应于在之前示出的图3中的线A-A的位置处所做的截面图。
首先，实施例2与实施例1的不同之处在于，抗反射膜ARF不形成在半导体衬底SB的主表面侧，而是形成在实施例2的半导体衬底SB的背表面侧。根据实施例2的半导体器件的制造方法与实施例 1几乎相同，直到完成在图6和图7中示出的半导体器件为止，因此仅仅对不同之处进行阐释。
在参考图18和图19进行阐释的用于形成抗反射膜ARF和侧壁间隔件SW的工艺中，在用光致抗蚀剂图案RS4覆盖绝缘膜ZM的状态下，对绝缘膜ZM进行各向异性蚀刻；但是在实施例2中，在不形成光致抗蚀剂图案RS4的情况下，对绝缘膜ZM进行各向异性蚀刻。结果，在如图30所示的栅极电极Gt的两个侧壁之上都形成侧壁间隔件SW。其他工艺与实施例1相同。
接着，如图30所示，在使层间绝缘膜IL4的形成有接线M3的表面朝下的状态下，在层间绝缘膜IL4的该表面之上形成支撑衬底SS，包括例如氧化硅膜的粘合剂膜OXF中介其间。结果，在使半导体衬底SB的背表面朝上的状态下，将包括半导体衬底SB和绝缘膜IL1 至IL4的多层结构固定至支撑衬底SS。然后，如图31所示，对半导体衬底SB的朝上的背表面进行研磨。结果，可以减小半导体衬底SB 的厚度。
接着，如图32所示，在例如半导体衬底SB的背表面之上，形成包括氮氧化硅膜的抗反射膜ARF。此处，可以通过光刻技术和离子注入方法来将诸如硼(B)等p型杂质引入到半导体衬底SB的朝上的背表面中，来在半导体衬底SB与抗反射膜ARF之间形成p+半导体区域。
接着，如图32所示，将微透镜ML附接在抗反射膜ARF之上，以便在平面图中与构成光电二极管PD的n型半导体区域NW重叠。这样，可以制造如根据实施例2的图像传感器的半导体器件。
在实施例2中用于形成光电二极管PD和晶体管的方法，与在实施例1中的方法相同。因此，在实施例2中，也可能获得与在实施例 1中阐释的缺陷相似的缺陷。
虽然至此已经基于各个实施例对本发明人所做的本发明进行了具体地阐释，但是不言而喻的，本发明不限于这些实施例，并且可以在不脱离本发明的要旨的范围内进行多种修改。

Claims (18)

1.一种半导体器件的制造方法，所述半导体器件具有光电二极管和传输晶体管，
所述制造方法包括：
(a)提供半导体衬底，所述半导体衬底具有主表面；
(b)在所述半导体衬底的内部，形成p型第一半导体区域；
(c)通过栅极绝缘膜在所述半导体衬底的所述主表面之上形成具有第一侧壁和第二侧壁的栅极电极；
(d)在所述栅极电极的所述第一侧壁侧，在所述p型第一半导体区域中，形成n型第二半导体区域；
(e)形成第一绝缘膜，以便覆盖所述半导体衬底的所述主表面、以及所述栅极电极；
(f)对所述第一绝缘膜进行各向异性蚀刻，并且在所述栅极电极的所述第二侧壁之上，形成侧壁间隔件；
(g)在(f)之后，在所述栅极电极的所述第二侧壁侧，通过将所述半导体衬底的所述主表面氧化，形成氧化物膜；
(h)去除所述氧化物膜；以及
(i)在(h)之后，在所述栅极电极的所述第二侧壁侧，在所述p型第一半导体区域中，形成n型第三半导体区域；
其中所述光电二极管包括所述第一半导体区域和所述第二半导体区域；并且
其中所述传输晶体管包括所述栅极电极、所述第二半导体区域和所述第三半导体区域；
其中在(f)中，所述各向异性蚀刻通过使用含碳或者氟的蚀刻气体来进行；
其中在(f)中，所述各向异性蚀刻在向所述半导体衬底施加RF偏压的状态下进行；以及
其中，所述第三半导体区域是浮置扩散区域。
2.根据权利要求1所述的半导体器件的制造方法，其中，在所述(c)中，所述半导体的所述主表面位于所述栅极电极和所述半导体衬底之间。
3.根据权利要求1所述的半导体器件的制造方法，其中所述第一绝缘膜包括氮化硅膜或者氮氧化硅膜。
4.根据权利要求1所述的半导体器件的制造方法，
其中在(f)中，光致抗蚀剂图案被形成在所述第一绝缘膜之上，以便覆盖在其中形成有所述第二半导体区域的区域。
5.根据权利要求4所述的半导体器件的制造方法，
其中所述光致抗蚀剂图案包括光致抗蚀剂膜。
6.根据权利要求5所述的半导体器件的制造方法，
其中杂质被包含在所述光致抗蚀剂膜中，所述杂质包括Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S或者I。
7.根据权利要求1所述的半导体器件的制造方法，
其中在(h)中，所述氧化物膜通过湿法蚀刻方法被去除。
8.根据权利要求1所述的半导体器件的制造方法，还包括：
在(d)之后，工艺步骤(j)：在所述栅极电极的所述第一侧壁侧，在所述p型第一半导体区域中，形成p型第四半导体区域，
其中所述第四半导体区域比所述第二半导体区域浅。
9.根据权利要求1所述的半导体器件的制造方法，
其中(d)的形成所述n型第二半导体区域在(c)的形成所述栅极电极之后。
10.一种半导体器件的制造方法，所述半导体器件具有在其中布置有光电二极管和传输晶体管的像素区域、以及在其中布置有外围晶体管的外围电路区域，
所述制造方法包括：
(a)提供半导体衬底，所述半导体衬底在所述半导体衬底的主表面之上具有所述像素区域和所述外围电路区域；
(b)在所述像素区域中的所述半导体衬底的内部，形成p型第一半导体区域；并且在所述外围电路区域中的所述半导体衬底的内部，形成p型第二半导体区域；
(c)在所述像素区域中，通过第一栅极绝缘膜在所述半导体衬底的所述主表面之上形成具有第一侧壁和第二侧壁的第一栅极电极；并且在所述外围电路区域中，在所述半导体衬底的所述主表面之上，形成具有第三侧壁和第四侧壁的第二栅极电极，具有插入在所述第二栅极电极和所述半导体衬底之间的第二栅极绝缘膜；
(d)在所述第一栅极电极的所述第一侧壁侧，在所述第一半导体区域中，形成n型第三半导体区域；
(e)分别在所述第二栅极电极的所述第三侧壁侧和所述第四侧壁侧，在所述第二半导体区域中，形成一对n型第四半导体区域；
(f)形成第一绝缘膜，以便覆盖所述第一栅极电极、所述第二栅极电极、和所述半导体衬底的所述主表面；
(g)对所述第一绝缘膜进行第一各向异性蚀刻，并且在所述第一栅极电极的所述第二侧壁之上，形成第一侧壁间隔件；并且分别在所述第二栅极电极的第三侧壁和所述第四侧壁之上，形成一对第二侧壁间隔件；
(h)在(g)之后，在所述第一栅极电极的所述第二侧壁侧，通过将所述半导体衬底的所述主表面氧化，形成氧化物膜；
(i)去除所述氧化物膜；以及
(j)在所述第一栅极电极的所述第二侧壁侧，在所述第一半导体区域中，形成n型第五半导体区域；并且分别在所述第二栅极电极的所述第三侧壁侧和所述第四侧壁侧，在所述第二半导体区域中，形成一对n型第六半导体区域；
其中所述光电二极管包括所述第一半导体区域和所述第三半导体区域；
其中所述传输晶体管包括所述第一栅极电极、所述第三半导体区域、和所述第五半导体区域；并且
其中所述外围晶体管包括所述第二栅极电极和所述一对第六半导体区域；
其中在(f)中，所述各向异性蚀刻通过使用含碳或者氟的蚀刻气体来进行；
其中在(f)中，所述各向异性蚀刻在向所述半导体衬底施加RF偏压的状态下进行；以及
其中，所述第三半导体区域是浮置扩散区域。
11.根据权利要求10所述的半导体器件的制造方法，其中，在所述(c)中，所述半导体的所述主表面位于所述栅极电极和所述半导体衬底之间。
12.根据权利要求10所述的半导体器件的制造方法，
其中所述第一绝缘膜包括氮化硅膜或者氮氧化硅膜。
13.根据权利要求10所述的半导体器件的制造方法，
其中在(g)中，第一光致抗蚀剂图案被形成在所述第一绝缘膜之上，以便覆盖在其中形成有所述第三半导体区域的区域。
14.根据权利要求13所述的半导体器件的制造方法，
其中所述第一光致抗蚀剂图案包括光致抗蚀剂膜；
其中杂质被包含在所述光致抗蚀剂膜中，所述杂质包括Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S或者I。
15.根据权利要求10所述的半导体器件的制造方法，
其中在(i)中，所述氧化物膜通过湿法蚀刻方法被去除。
16.根据权利要求10所述的半导体器件的制造方法，还包括：
(k)在(d)之后，在所述第一栅极电极的所述第一侧壁侧，在所述第一半导体区域中，形成p型第七半导体区域，
其中所述第七半导体区域比所述第三半导体区域浅。
17.根据权利要求10所述的半导体器件的制造方法，还包括：
(l)形成第二绝缘膜，以便覆盖所述第一栅极电极、所述第一侧壁间隔件、所述第二栅极电极、所述第二侧壁间隔件、和所述半导体衬底的所述主表面；
(m)在所述像素区域中，在所述第二绝缘膜之上，形成第二光致抗蚀剂图案，以便覆盖在其中形成有所述第五半导体区域的区域；
(n)在(m)之后，对所述第二绝缘膜进行第二各向异性蚀刻，并且使所述一对第六半导体区域的表面暴露出来；以及
(o)在所述一对第六半导体区域的所述表面之上，形成硅化物膜。
18.根据权利要求17所述的半导体器件的制造方法，
其中在(o)中，在其中形成有所述第五半导体区域的所述半导体衬底的表面被所述第二绝缘膜覆盖。
CN202010307165.9A 2014-06-04 2015-06-02 半导体器件的制造方法 Active CN111490059B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010307165.9A CN111490059B (zh) 2014-06-04 2015-06-02 半导体器件的制造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2014-116029 2014-06-04
JP2014116029A JP6246664B2 (ja) 2014-06-04 2014-06-04 半導体装置の製造方法
CN202010307165.9A CN111490059B (zh) 2014-06-04 2015-06-02 半导体器件的制造方法
CN201510296766.3A CN105185794A (zh) 2014-06-04 2015-06-02 半导体器件的制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201510296766.3A Division CN105185794A (zh) 2014-06-04 2015-06-02 半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN111490059A true CN111490059A (zh) 2020-08-04
CN111490059B CN111490059B (zh) 2023-09-01

Family

ID=54770219

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010307165.9A Active CN111490059B (zh) 2014-06-04 2015-06-02 半导体器件的制造方法
CN201510296766.3A Pending CN105185794A (zh) 2014-06-04 2015-06-02 半导体器件的制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201510296766.3A Pending CN105185794A (zh) 2014-06-04 2015-06-02 半导体器件的制造方法

Country Status (5)

Country Link
US (1) US9947715B2 (zh)
JP (1) JP6246664B2 (zh)
KR (1) KR102418456B1 (zh)
CN (2) CN111490059B (zh)
TW (1) TWI648841B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6341796B2 (ja) * 2014-08-06 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6612139B2 (ja) * 2016-01-22 2019-11-27 ルネサスエレクトロニクス株式会社 半導体装置
JP6842240B2 (ja) * 2016-03-07 2021-03-17 株式会社リコー 画素ユニット、及び撮像素子
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2019102520A (ja) * 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11336126B2 (en) * 2018-02-23 2022-05-17 Phion Technologies Corp. Transmitter assembly for free space power transfer and data communication system
CN111312693B (zh) * 2020-02-21 2023-11-03 上海集成电路研发中心有限公司 一种图像传感器结构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5284549A (en) * 1992-01-02 1994-02-08 International Business Machines Corporation Selective fluorocarbon-based RIE process utilizing a nitrogen additive
JPH08250463A (ja) * 1995-03-07 1996-09-27 Nippon Steel Corp 半導体装置の製造方法
JP2000196017A (ja) * 1998-12-25 2000-07-14 Hitachi Ltd 半導体装置およびその製造方法
US20070267658A1 (en) * 2006-05-17 2007-11-22 Samsung Electronics Co., Ltd Image sensor and methods of fabricating the same
KR20090095513A (ko) * 2008-03-05 2009-09-09 소니 가부시끼 가이샤 고체 촬상 장치 및 그 제조 방법
CN101640210A (zh) * 2008-08-01 2010-02-03 索尼株式会社 固体摄像器件及其制造方法以及摄像装置
US20120329201A1 (en) * 2011-06-23 2012-12-27 Kabushiki Kaisha Toshiba Method for manufacturing solid-state imaging device
US20140147982A1 (en) * 2012-11-28 2014-05-29 Renesas Electronics Corporation Manufacturing method of semiconductor device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62183179A (ja) * 1986-02-07 1987-08-11 Hitachi Ltd 半導体集積回路装置の製造方法
JPH01214173A (ja) * 1988-02-23 1989-08-28 Sony Corp Ｍｏｓトランジスタの製造方法
JPH0669168A (ja) * 1992-08-18 1994-03-11 Fujitsu Ltd 半導体装置の製造方法
JP3009979B2 (ja) * 1993-07-05 2000-02-14 シャープ株式会社 半導体装置及びその製造方法
JPH10256368A (ja) * 1997-03-12 1998-09-25 Sony Corp 半導体装置の製造方法
JP2004096039A (ja) * 2002-09-04 2004-03-25 Sony Corp 半導体装置の製造方法
JP2005072236A (ja) * 2003-08-25 2005-03-17 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2005142319A (ja) 2003-11-06 2005-06-02 Renesas Technology Corp 半導体装置の製造方法
JP2006059842A (ja) 2004-08-17 2006-03-02 Sony Corp 半導体装置及びその製造方法
US7135372B2 (en) * 2004-09-09 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon device manufacturing method
US7345330B2 (en) * 2004-12-09 2008-03-18 Omnivision Technologies, Inc. Local interconnect structure and method for a CMOS image sensor
JP2008060383A (ja) 2006-08-31 2008-03-13 Fujitsu Ltd 半導体装置の製造方法
TWI336111B (en) * 2007-05-11 2011-01-11 Macronix Int Co Ltd Method for in-situ repairing plasma damage on substrate and method for fabricating transistor device
JP5564909B2 (ja) * 2009-11-30 2014-08-06 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP2011155168A (ja) * 2010-01-28 2011-08-11 Sony Corp 半導体素子及びその製造方法、並びに固体撮像装置
JP2014090051A (ja) * 2012-10-30 2014-05-15 Renesas Electronics Corp 半導体装置およびその製造方法
CN103474442A (zh) * 2013-08-29 2013-12-25 上海宏力半导体制造有限公司 Coms图像传感器及其制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5284549A (en) * 1992-01-02 1994-02-08 International Business Machines Corporation Selective fluorocarbon-based RIE process utilizing a nitrogen additive
JPH08250463A (ja) * 1995-03-07 1996-09-27 Nippon Steel Corp 半導体装置の製造方法
JP2000196017A (ja) * 1998-12-25 2000-07-14 Hitachi Ltd 半導体装置およびその製造方法
US20070267658A1 (en) * 2006-05-17 2007-11-22 Samsung Electronics Co., Ltd Image sensor and methods of fabricating the same
KR20090095513A (ko) * 2008-03-05 2009-09-09 소니 가부시끼 가이샤 고체 촬상 장치 및 그 제조 방법
CN101640210A (zh) * 2008-08-01 2010-02-03 索尼株式会社 固体摄像器件及其制造方法以及摄像装置
US20120329201A1 (en) * 2011-06-23 2012-12-27 Kabushiki Kaisha Toshiba Method for manufacturing solid-state imaging device
US20140147982A1 (en) * 2012-11-28 2014-05-29 Renesas Electronics Corporation Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
TW201606982A (zh) 2016-02-16
US20150357370A1 (en) 2015-12-10
US9947715B2 (en) 2018-04-17
CN111490059B (zh) 2023-09-01
JP2015230952A (ja) 2015-12-21
TWI648841B (zh) 2019-01-21
KR102418456B1 (ko) 2022-07-08
JP6246664B2 (ja) 2017-12-13
CN105185794A (zh) 2015-12-23
KR20150139787A (ko) 2015-12-14

Similar Documents

Publication Publication Date Title
JP6607777B2 (ja) 半導体装置およびその製造方法
CN111490059B (zh) 半导体器件的制造方法
JP5446281B2 (ja) 固体撮像装置、その製造方法および撮像装置
US10026775B2 (en) Method of manufacturing semiconductor device utilizing different mask thicknesses to form gate electrodes over different semiconductor regions
JP6612139B2 (ja) 半導体装置
JP2010056516A (ja) 固体撮像装置、その製造方法および撮像装置
JP5985269B2 (ja) 半導体装置
JP6305030B2 (ja) 光電変換装置の製造方法
JP2014241363A (ja) 半導体装置の製造方法
US9893108B2 (en) Method for manufacturing semiconductor device, and semiconductor device
US10056420B2 (en) Semiconductor device and manufacturing method thereof
JP2015023150A (ja) 半導体装置の製造方法
TW201806138A (zh) 半導體裝置之製造方法
JP2009176950A (ja) 固体撮像素子及びその製造方法
JP4115446B2 (ja) Ｃｍｏｓイメージセンサの製造方法
US20070148847A1 (en) Method of Fabricating CMOS Image Sensor
JP2018186129A (ja) 半導体装置およびその製造方法
KR20070036532A (ko) 시모스 이미지센서 제조 방법
KR20100077986A (ko) 이미지 센서 및 그의 제조 방법
KR20070069950A (ko) 씨모스 이미지 센서 및 그 제조방법
TW201334171A (zh) 固態成像裝置，製造固態成像裝置之方法，及成像裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant