JPH10256368A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】配線のショートやエッチングストップの生じな
い、配線の信頼性を確保した微細なコンタクトを有する
半導体装置の製造方法を提供する。 【解決手段】半導体基板１０上に絶縁膜２２を形成する
工程と、絶縁膜２２上に高融点金属を含有するマスク層
３２を形成する工程と、マスク層３２に第１コンタクト
ホールＣＨ１を開口する工程と、第１コンタクトホール
ＣＨ１の内壁に高融点金属を含有し、第１コンタクトホ
ールの開口径を狭めるサイドウォールマスク層３３ａを
形成する工程と、サイドウォールマスク層３３ａをマス
クにして絶縁膜２２に第２コンタクトホールＣＨ２を開
口する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に微細なコンタクトを有する半導体装置の
製造方法に関する。

【０００２】

【従来の技術】近年のＶＬＳＩ等に見られるように半導
体装置の高集積化及び高性能化が進展するに伴い、酸化
シリコン（ＳｉＯ₂ ）系材料層のドライエッチングにつ
いても技術的要素がますます厳しくなっている。

【０００３】その中でも、コンタクトホール工程の位置
合わせのためのマスク上の設計余裕を不要にできる自己
整合コンタクト（Self Aligned Contact; 以下ＳＡＣと
略）技術が注目されている。

【０００４】このＳＡＣ技術の開発は、特に０．２５μ
ｍルール以降の世代で活発化しており、その背景にはい
くつかの理由がある。一つは、露光機の性能による制限
であり、もう一つは、ＳＡＣを使ってチップやセルの面
積を積極的に縮めることである。

【０００５】特に前者は、最近発表された０．２５μｍ
量産向け露光機において、配線層の微細化のトレンド維
持が困難になっていることを意味する。これは、ステッ
パの位置合わせバラつきの改善不足が原因となってお
り、位置合わせバラつきが大きいため位置合わせの設計
余裕が大きくなる。その結果、配線幅を太くするか、あ
るいはホール径が小さくなりずぎて開口出来ないなどの
問題が出てくる。０．３μｍルールからこの兆候が見え
始めており、０．２５〜０．２μｍルールでは問題を回
避できない。

【０００６】この位置合わせの設計余裕を不要にできる
と言われている技術がＳＡＣである。ＳＡＣの形成法に
はいくつかあり、いずれも従来の露光だけを使った方法
に比べてプロセスが多少複雑になる欠点を持つのが一般
的である。しかし、将来的にその採用は不可欠であり、
ＳＡＣに関して様々な研究がなされている。

【０００７】但し、ＳＡＣを実用化する方法には、薄い
Ｓｉ₃ Ｎ₄ 上でエッチングを停止させるような難度の高
いエッチング技術をクリアすることが必要である。対Ｓ
ｉ₃Ｎ₄ 高選択比プロセスとして、装置の放電方式によ
ってもやや異なるが、基本的にはＣＦ系保護膜を使い、
ＳｉＯ₂ エッチング速度の劣化を高密度プロズマを使う
ことで防ぐ方法が考えられている。

【０００８】しかしながら、ＳＡＣ技術はトータルで見
るとまだ課題が多いと言わざるを得ない。そこで、従来
から知られているようなコンタクトホールを開口するた
めのマスクとなる層のコンタクトホール内壁にサイドウ
ォールを形成し、コンタクトホールの径を狭めて開口す
る方法が試みられている。

【０００９】上記の方法を適用した半導体装置の製造方
法について、以下に説明する。まず、図８（ａ）に示す
ように、半導体基板１０上に、ゲート酸化膜２０を熱酸
化で形成した後、ポリシリコンを例えば減圧ＣＶＤ法で
１００ｎｍ堆積させ、さらにタングステンシリサイドを
例えばプラズマＣＶＤ法で１００ｎｍ堆積させ、エキシ
マステッパーを用いて０．３０μｍ幅の所望のゲートパ
ターンに加工して、ポリシリコンゲート３１ａ及びシリ
サイドゲート３１ｂのポリサイドからなるゲート電極３
１を形成する。さらに、ゲート電極３１の側部に、ＬＤ
Ｄサイドウォール絶縁膜２１を形成する。

【００１０】次に、図８（ｂ）に示すように、ゲート電
極３１を被覆して酸化シリコンを例えば常圧ＣＶＤ法に
よって５００ｎｍ堆積させ、リフローあるいはエッチバ
ックにより平坦化して絶縁膜２２を形成した後、例えば
ポリシリコンを減圧ＣＶＤ法で２５０ｎｍ堆積させてマ
スク層３５を形成する。

【００１１】次に、図８（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成する。図８（ｃ）は、フ
ォトレジスト形成の際にコンタクトホールパターンが図
面上右方向に約０．０５μｍずれを生じた場合を示して
いる。その後、例えば図６に示すＥＣＲタイプのエッチ
ング装置にてエッチングを行い、絶縁膜２２を露出させ
る第１コンタクトホールＣＨ１をマスク層３５に形成す
る。

【００１２】次に、図９（ｄ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にてウェハ全面に１００ｎｍ
堆積させて、サイドウォールマスク用層３６を形成す
る。

【００１３】次に、図９（ｅ）に示すように、例えば図
６に示すＥＣＲタイプのエッチング装置にてエッチバッ
クを行い、ポリシリコンのサイドウォールマスク層３６
ａを形成し、コンタクトホールの開口径を狭める。

【００１４】この後は、開口径の狭められたサイドウォ
ールマスク層３６ａをマスクにしてエッチングを行い、
半導体基板１０を露出させる第２コンタクトホールを絶
縁膜２２に開口し、次にポリシリコンなどの導電性材料
をコンタクトホール内に埋め込んでコンタクトを形成す
る。

【００１５】上記の方法によれば、前述のＳＡＣと異な
り、対Ｓｉ₃ Ｎ₄ 高選択比条件等の新規プロセスが不要
で、マイクロローディング効果を注意深くクリアしてい
くという従来からのアプローチを適用することで、０．
１μｍφ程度の極微細・高アスペクト比のコンタクトホ
ールの開口を達成することができる。

【００１６】

【発明が解決しようとする課題】しかしながら、この技
術を用いてコンタクトホールを開口した場合、図９
（ｆ）に示すように絶縁膜２２への第２コンタクトホー
ルＣＨ２のエッチング開口工程において酸化シリコンに
対してポリシリコンの選択比を取るエッチング条件にし
ているが、ポリシリコンもエッチングされてしまうの
で、マスク層３５は薄膜化し、サイドウォールマスク層
３６ａは後退し、第２コンタクトホールＣＨ２は開口径
の拡大を引き起こすことがあった。特に図９（ｆ）のよ
うに合わせずれが大きい場合にはコンタクトホール内に
ゲート電極３１が露出し、部位Ｓにおいて配線のショー
トを引き起こすということがあった。

【００１７】また、上記のようにマスク層の薄膜化やサ
イドウォールマスク層の後退を防ぐ目的で、図１０
（ａ）に示すようにマスク層を厚膜化する方法もある
が、この場合には図１０（ｂ）に示すようにコンタクト
ホールの開口のためのエッチングイオンの入射が制限さ
れ、最悪の場合にはエッチングストップＥＳが生じ、コ
ンタクトホールが開口できなくなる。

【００１８】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明の目的は、コンタクトホール
内壁にサイドウォールを形成し、コンタクトホールの開
口径を狭めて開口する方法において、マスク層の薄膜化
及びサイドウォールマスク層の後退を抑制し、配線のシ
ョートやエッチングストップの生じない、配線の信頼性
を確保した微細なコンタクトを有する半導体装置の製造
方法を提供することである。

【００１９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜上に高融点金属を
含有するマスク層を形成する工程と、前記マスク層に第
１コンタクトホールを開口する工程と、前記第１コンタ
クトホールの内壁に高融点金属を含有し、第１コンタク
トホールの開口径を狭めるサイドウォールマスク層を形
成する工程と、前記サイドウォールマスク層をマスクに
して前記絶縁膜に第２コンタクトホールを開口する工程
とを有する。

【００２０】上記の本発明の半導体装置の製造方法にお
いては、マスク層及びサイドウォールマスク層を高融点
金属を含有させて形成する。高融点金属を含有した層
は、従来マスク層に用いられたポリシリコンに比べて絶
縁膜の酸化シリコンに対するエッチング選択比を高く取
ることができ、マスク層の薄膜化及びサイドウォールマ
スク層の後退を抑制することができるので、半導体基板
を露出させるコンタクトホールを絶縁膜に安定して開口
することができる。サイドウォールマスク層が後退しな
いのでコンタクトホールの開口径が拡大せず、ゲート電
極などの絶縁膜中の配線が露出するのを避けることがで
きる。

【００２１】上記の本発明の半導体装置の製造方法にお
いては、コンタクトホールエッチング時の高い選択比を
利用して、コンタクトホールのエッチングにおけるマス
ク層の薄膜化及びサイドウォールマスク層の後退を抑制
することができる。従って、マスク層及びサイドウォー
ルマスク層を予め薄膜の設計できるので、厚膜化した時
に起きるようなエッチストップなどの不都合を回避する
ことができる。

【００２２】上記の高融点金属を含有する層としては、
高融点金属シリサイドを含有する層とすることができ、
例えば、タングステンシリサイド、チタンシリサイドを
含有する層を好ましく用いることができる。

【００２３】また、サイドウォールマスク層における高
融点金属シリサイド層は、薄膜化による後退がなおも懸
念されるが、エッチング時の高選択比という効果と、ス
テップカバレッジの関係で、スパッタ工程あるいはＣＶ
Ｄ工程においてややオーバーハング状に堆積する性質が
相まってコンタクトホール径の拡大を防ぐ事ができる。

【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記マスク層をポリシリコンと高融点金属シ
リサイドの積層体であるポリサイドにより形成する。マ
スク層形成の際、マスクとなる層における高融点金属シ
リサイド層は、通常絶縁膜に用いられる酸化シリコンか
らなる層の上層に直接形成すると剥がれてしまう事があ
るが、ポリシリコン層を挟んでポリサイド構造とするこ
とで酸化シリコン層の上層にはポリシリコン層が形成さ
れ、その上層にシリサイド層を形成するので、上記の問
題を回避することができる。

【００２５】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク層を形成する工程
の後、前記第２コンタクトホールの開口工程の前に前記
マスク層及び前記サイドウォールマスク層を上面から研
磨する工程を有する。マスク層及びサイドウォールマス
ク層を上面から研磨することによりサイドウォールマス
ク層の形状をより矩形に近づけることができ、絶縁膜に
対するコンタクトホールのエッチングにおいてサイドウ
ォールマスク層が後退してコンタクトホールの開口径が
拡大するのを抑制することができる。上記の研磨の方法
としては、例えばＣＭＰ（Chemical Mechanical Polish
ing ）を用いることができる。

【００２６】上記の本発明の半導体装置の製造方法は、
好適には、前記マスク層及び前記サイドウォールマスク
層をパターン加工して上層配線とする工程を有する。マ
スク層として用いた高融点金属シリサイド層は、そのま
ま上層配線として用いることができる。これにより、工
程数を削減することが可能である。この場合、高融点金
属シリサイド層を含むマスク層の膜厚は、予め上層配線
とするのに必要十分な膜厚値を設定しておけばよい。

【００２７】上記の本発明の半導体装置の製造方法は、
好適には、前記第２コンタクトホールの開口工程が低圧
高密度のプラズマエッチングにより開口する工程であ
る。コンタクトホールの開口には、従来タイプのプラズ
マ処理装置でも原理的に可能であるが、開口径の高精度
制御や高アスペクトホール開口という観点では、最近注
目されている低圧・高密度プラズマ発生のエッチング装
置の使用が望ましい。低圧高密度プラズマにおいては、
放電空間に電場を誘起させてプラズマ中の自由電子を加
速し、その結果生じる高エネルギー電子によって中性ガ
スを電離し、高密度のプラズマを得る。低圧のエッチン
グ室において高密度のプラズマを発生させると、基板表
面近傍に形成されるイオンシース中でイオンが、他のイ
オンや中性ガス粒子と衝突する確率が小さくなるため、
イオンの直進性が高まり、また電離度が高いためにイオ
ン対中性ラジカルの比が大きくとれ、エッチングの異方
性を高めることができる。低圧高密度のプラズマ源とし
ては、ＥＣＲ（Electron Cyclotron Resonance）タイ
プ、ＩＣＰ（Inductively Coupled Plasma）タイプ、ヘ
リコン波プラズマタイプを好ましく用いることができ
る。

【００２８】さらに上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基板上に絶縁膜を形
成する工程と、前記絶縁膜上に高融点金属を含有するマ
スク層を形成する工程と、前記マスク層に第１コンタク
トホールを開口する工程と、前記第１コンタクトホール
の内壁に第１コンタクトホールの開口径を狭めるサイド
ウォールマスク層を形成する工程と、前記サイドウォー
ルマスク層をマスクにして前記絶縁膜に第２コンタクト
ホールを開口する工程とを有する。上記の本発明の半導
体装置の製造方法と同様、マスク層の薄膜化を抑制する
ことができるので、半導体基板を露出させるコンタクト
ホールを絶縁膜に安定して開口することができる。

【００２９】さらに上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基板上に絶縁膜を形
成する工程と、前記絶縁膜上にマスク層を形成する工程
と、前記マスク層に第１コンタクトホールを開口する工
程と、前記第１コンタクトホールの内壁に高融点金属を
含有し、第１コンタクトホールの開口径を狭めるサイド
ウォールマスク層を形成する工程と、前記サイドウォー
ルマスク層をマスクにして前記絶縁膜に第２コンタクト
ホールを開口する工程とを有する。上記の本発明の半導
体装置の製造方法と同様、サイドウォールマスク層の後
退を抑制することができるので、半導体基板を露出させ
るコンタクトホールを絶縁膜に安定して開口することが
できる。

【００３０】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、実施例により図面を参照して説明する。

【００３１】実施例１ 本実施例の半導体装置の製造方法により製造した半導体
装置の断面図を図１に示す。半導体基板１０上にゲート
絶縁膜２０を介して例えばポリシリコンゲート３１ａ及
びタングステンシリサイドゲート３１ｂからなるポリサ
イドのゲート電極３１が形成され、その側部に例えば酸
化シリコンのサイドウォール絶縁膜２１が形成されてい
る。ゲート電極３１の両側部の半導体基板中には、図示
しないソースドレイン拡散層が形成されている。ゲート
電極３１を例えば酸化シリコンからなる絶縁膜２２が被
覆しており、その上層に例えばポリシリコンの第１上層
配線３２ａ及びタングステンシリサイドの第２上層配線
３２ｂからなるポリサイドの上層配線３２が形成されて
いる。絶縁膜２２には半導体基板１０中のソースドレイ
ン拡散層に達するコンタクトホールが開口されており、
コンタクトホール内に埋め込み配線層３４が埋め込まれ
ており、上層配線３２とソースドレイン拡散層を接続し
ている。

【００３２】かかる半導体装置は、マスク層の膜厚の薄
膜化が抑制されており、配線のショートやエッチストッ
プなどの生じていない、配線の信頼性を確保した微細な
コンタクトを有する半導体装置である。

【００３３】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図２（ａ）に示すよう
に、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積させ、その上層に例えばタングステ
ンシリサイドをプラズマＣＶＤ法で１００ｎｍ堆積させ
る。

【００３４】次に、エキシマステッパーを用いて０．３
０μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ₂ ／Ｏ₂ ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成する。

【００３５】図６は、上記のエッチング工程において使
用するＲＦバイアス印加型ＥＣＲプラズマエッチング装
置を示している。これは、マグネトロン６１で発生した
マイクロ波が、導波管６２及び石英ベルジャー６３を介
してウェハステージ６７上のウェハ６５に到達する構成
になっている。

【００３６】また、図示していないが、上記のエッチン
グ装置において、高周波電源６８を具備したウェハステ
ージ６７は温度制御用の冷媒（例えば商品名フロリナー
ト）が循環した構造となっており、さらに単極式静電チ
ャックが設置されているものとする。

【００３７】次に、例えば酸化シリコンを全面にＣＶＤ
法により堆積させ、（エッチャー：アノードカップル平
行平板型、ガス：ＣＨＦ₃ ／ＣＦ₄ ／Ａｒ＝４０／４０
／８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：
５００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オー
バーエッチ：５％）の装置及び条件でエッチバックし
て、ＬＤＤサイドウォール絶縁膜２１を形成する。

【００３８】次に、図２（ｂ）に示すように、例えば酸
化シリコンを例えば常圧ＣＶＤ法によってゲート電極３
１を被覆して５００ｎｍ堆積させ、リフローあるいはエ
ッチバックなどにより平坦化して絶縁膜２２を形成した
後、例えばポリシリコンを減圧ＣＶＤ法で５０ｎｍ堆積
させ、さらにその上層に例えばタングステンシリサイド
をプラズマＣＶＤ法によって７０ｎｍ堆積させ、下側マ
スク層３２ａ及び上側マスク層３２ｂからなるマスク層
３２を形成する。

【００３９】次に、図２（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成するする。図２（ｃ）
は、フォトレジスト形成の際に、コンタクトホールパタ
ーンが図面上右方向に約０．０５μｍずれを生じた場合
を示している。その後、例えば、図６のＥＣＲタイプの
エッチング装置にて、（ガス：Ｃｌ₂ ／Ｏ₂ ＝７５／８
ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５ＧＨ
ｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨｚ）：７
０Ｗ、ウェハ温度：２０℃、オーバーエッチ：５０％）
の条件でマスク層３２のエッチングを行い、絶縁膜２２
を露出させる第１コンタクトホールＣＨ１をマスク層３
２に開口する。

【００４０】次に、図３（ｄ）に示すように、例えばタ
ングステンシリサイドをプラズマＣＶＤ法にてマスク層
３２及び第１コンタクトホールＣＨ１内を全面に被覆し
て１００ｎｍ堆積させ、サイドウォールマスク用層３３
を形成する。

【００４１】次に、図３（ｅ）に示すように、図６のＥ
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ₂ ／Ｏ
₂ ＝７５／１５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力
（２．４５ＧＨｚ）：１４００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：３０Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件でエッチバックを行い、サイドウォ
ールマスク層３３ａを形成する。この時、全面エッチバ
ック時のＯ₂ の流量比を高め、ＷＯＣｌ_X の生成を促進
することにより、肩落ちの少ない矩形に近いサイドウォ
ールマスク層３３ａが形成される。サイドウォールマス
ク層３３ａの形成により、コンタクトホールの径を約
０．１μｍに狭めることができる。

【００４２】次に、図４（ｆ）に示すように、市販のマ
グネトロンタイプのエッチング装置にて、（ガス：Ｃ₄
Ｆ₈ ／ＣＯ／Ａｒ＝５／１００／３００ＳＣＣＭ、圧
力：５．０Ｐａ、ＲＦバイアス（１３．５６ＭＨｚ）：
１５００Ｗ、ウェハ温度：２０℃、オーバーエッチ：５
０％）の条件でエッチングを行い、絶縁膜２２を貫通し
て半導体基板１０を露出させる第２コンタクトホールＣ
Ｈ２を開口する。この時、従来ならマスク径が拡大し絶
縁膜２２中の開口がテーパ形状となるため配線ショート
をひき起こすところだが、絶縁膜の酸化シリコンとマス
クのタングステンシリサイドとの選択比は約３０であっ
たため、エッチング中を通してマスク径が約０．１μｍ
を保ち垂直形状のコンタクトホールを開口できる。本実
施例では、約０．０５μｍの合わせずれが生じたにもか
かわらず配線ショートは全く発生しない。

【００４３】次に、フッ酸系の前処理のよりコンタクト
ホール底部の自然酸化膜を除去した後、図４（ｇ）に示
すように、例えばポリシリコンを減圧ＣＶＤ法により第
２コンタクトホールＣＨ２内を埋め込んでマスク層上面
を全面に３００ｎｍ堆積させ、埋め込み配線層３４を形
成する。

【００４４】次に、図１に示すように、例えば図６のＥ
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ₂ ＝１
００ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５
ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：５０Ｗ、ウェハ温度：２０℃、オーバーエッチ：
５％）の条件で全面にエッチバックを行い、第２コンタ
クトホールＣＨ２内に埋め込まれ、マスク層３２及び図
示しないソースドレイン拡散層に接続する埋め込み配線
層３４を形成する。次に、マスク層３２をパターニング
加工することによりポリシリコンの第１上層配線３２ａ
及びタングステンシリサイドの第２上層配線３２ｂから
なるポリサイドの上層配線３２として利用し、図１に示
す半導体装置を形成する。

【００４５】上記のポリシリコン層の全面エッチバック
時にはＯ₂ の流量比を下げ、タングステンシリサイドで
ある上側マスク層３２ｂ上に塩化タングステン系の堆積
物の生成を促進することで、結果的に選択比３にて上側
マスク層３２ｂ上でエッチングが停止する。

【００４６】以上のように、本実施例により耐圧特性は
降伏電圧５０Ｖ以上を達成でき、マスク層の薄膜化及び
サイドウォールマスク層の後退を抑制し、配線のショー
トやエッチングストップの生じない、配線の信頼性を確
保した微細なコンタクトを有する半導体装置の製造する
ことができる。

【００４７】実施例２ 本実施例の半導体装置の製造方法により製造した半導体
装置の断面図を図１に示す。半導体基板１０上にゲート
絶縁膜２０を介して例えばポリシリコンゲート３１ａ及
びタングステンシリサイドゲート３１ｂからなるポリサ
イドのゲート電極３１が形成され、その側部に例えば酸
化シリコンのサイドウォール絶縁膜２１が形成されてい
る。ゲート電極３１の両側部の半導体基板中には、図示
しないソースドレイン拡散層が形成されている。ゲート
電極３１を例えば酸化シリコンからなる絶縁膜２２が被
覆しており、その上層に例えばポリシリコンの第１上層
配線３２ａ及びチタンシリサイドの第２上層配線３２ｂ
からなるポリサイドの上層配線３２が形成されている。
絶縁膜２２には半導体基板１０中のソースドレイン拡散
層に達するコンタクトホールが開口されており、コンタ
クトホール内に埋め込み配線層３４が埋め込まれてお
り、上層配線３２とソースドレイン拡散層を接続してい
る。

【００４８】かかる半導体装置は、マスク層の膜厚の薄
膜化が抑制されており、配線のショートやエッチストッ
プなどの生じていない、配線の信頼性を確保した微細な
コンタクトを有する半導体装置である。

【００４９】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図２（ａ）に示すよう
に、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積させ、その上層に例えばタングステ
ンシリサイドをプラズマＣＶＤ法で１００ｎｍ堆積させ
る。

【００５０】次に、エキシマステッパーを用いて０．３
０μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ₂ ／Ｏ₂ ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成する。

【００５１】次に、例えば酸化シリコンを全面にＣＶＤ
法により堆積させ、（エッチャー：アノードカップル平
行平板型、ガス：ＣＨＦ₃ ／ＣＦ₄ ／Ａｒ＝４０／４０
／８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：
５００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オー
バーエッチ：５％）の装置及び条件でエッチバックし
て、ＬＤＤサイドウォール絶縁膜２１を形成する。

【００５２】次に、図２（ｂ）に示すように、例えば酸
化シリコンを例えば常圧ＣＶＤ法によってゲート電極３
１を被覆して５００ｎｍ堆積させ、リフローあるいはエ
ッチバックなどにより平坦化して絶縁膜２２を形成した
後、例えばポリシリコンを減圧ＣＶＤ法で５０ｎｍ堆積
させて、さらにその上層に例えばチタンシリサイドをス
パッタ法によって７０ｎｍ堆積させ、下側マスク層３２
ａ及び上側マスク層３２ｂからなるマスク層３２を形成
する。

【００５３】次に、図２（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成する。図２（ｃ）は、フ
ォトレジスト形成の際に、コンタクトホールパターンが
図面上右方向に約０．０５μｍずれを生じた場合を示し
ている。その後、例えば、図６のＥＣＲタイプのエッチ
ング装置にて、（ガス：Ｃｌ₂ ／Ｏ₂ ＝７５／６ＳＣＣ
Ｍ、圧力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：
１２００Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ、
ウェハ温度：２０℃、オーバーエッチ：５０％）の条件
でマスク層３２のエッチングを行い、絶縁膜２２を露出
させる第１コンタクトホールＣＨ１をマスク層３２に開
口する。

【００５４】次に、図３（ｄ）に示すように、例えばチ
タンシリサイドをスパッタ法にてマスク層３２及び第１
コンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ
堆積させ、サイドウォールマスク用層３３を形成する。

【００５５】次に、図３（ｅ）に示すように、図６のＥ
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ₂ ＝７
５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５Ｇ
Ｈｚ）：１４００Ｗ、ＲＦバイアス（８００ｋＨｚ）：
４０Ｗ、ウェハ温度：２０℃、オーバーエッチ：５％）
の条件でエッチバックを行い、サイドウォールマスク層
３３ａを形成する。この時、全面エッチバック時の基板
バイアスの出力を下げることにより、肩落ちの少ない矩
形に近いサイドウォールマスク層３３ａが形成される。
サイドウォールマスク層３３ａの形成により、コンタク
トホールの径を約０．１μｍに狭めることができる。

【００５６】次に、図４（ｆ）に示すように、図６のＥ
ＣＲタイプのプラズマエッチング装置にて、（ガス：Ｃ
₄ Ｆ₈ ／Ａｒ＝５０／３００ＳＣＣＭ、圧力：０．３Ｐ
ａ、μ波出力（２．４５ＧＨｚ）：１４００Ｗ、ＲＦバ
イアス（８００ｋＨｚ）：３００Ｗ、ウェハ温度：２０
℃、オーバーエッチ：２０％）の条件でエッチングを行
い、絶縁膜２２を貫通して半導体基板１０を露出させる
第２コンタクトホールＣＨ２を開口する。この時、従来
ならマスク径が拡大し絶縁膜２２中の開口がテーパ形状
となるため配線ショートをひき起こすところだが、絶縁
膜の酸化シリコンとマスクのチタンシリサイドとの選択
比は約３０であったため、エッチング中を通してマスク
径が約０．１μｍを保ち垂直形状のコンタクトホールを
開口できる。本実施例では、約０．０５μｍの合わせず
れが生じたにもかかわらず配線ショートは全く発生しな
い。

【００５７】次に、フッ酸系の前処理のよりコンタクト
ホール底部の自然酸化膜を除去した後、図４（ｇ）に示
すように、例えばポリシリコンを減圧ＣＶＤ法により第
２コンタクトホールＣＨ２内を埋め込んでマスク層上面
を全面に３００ｎｍ堆積させ、埋め込み配線層３４を形
成する。

【００５８】次に、図１に示すように、例えば図６のＥ
ＣＲタイプのエッチング装置にて、（ガス：ＳＦ₆ ／Ｃ
ｌ₂ ＝５０／３０ＳＣＣＭ、圧力：０．４Ｐａ、μ波出
力（２．４５ＧＨｚ）：１０００Ｗ、ＲＦバイアス（８
００ｋＨｚ）：３０Ｗ、ウェハ温度：２０℃、オーバー
エッチ：５％）の条件で全面にエッチバックを行い、第
２コンタクトホールＣＨ２内に埋め込まれ、マスク層３
２及び図示しないソースドレイン拡散層に接続する埋め
込み配線層３４を形成する。次に、マスク層３２をパタ
ーニング加工することによりポリシリコンの第１上層配
線３２ａ及びチタンシリサイドの第２上層配線３２ｂか
らなるポリサイドの上層配線３２として利用し、図１に
示す半導体装置を形成する。

【００５９】上記のポリシリコン層の全面エッチバック
時にはＳＦ₆ の流量比を上げ、チタンシリサイドである
上側マスク層３２ｂ上にフッ化チタン系の堆積物の生成
を促進することで、結果的に選択比３にて上側マスク層
３２ｂ上でエッチングが停止する。

【００６０】以上のように、本実施例により耐圧特性は
降伏電圧５０Ｖ以上を達成でき、マスク層の薄膜化及び
サイドウォールマスク層の後退を抑制し、配線のショー
トやエッチングストップの生じない、配線の信頼性を確
保した微細なコンタクトを有する半導体装置の製造する
ことができる。

【００６１】実施例３ 本実施例の半導体装置の製造方法により製造した半導体
装置の断面図を図１に示す。半導体基板１０上にゲート
絶縁膜２０を介して例えばポリシリコンゲート３１ａ及
びタングステンシリサイドゲート３１ｂからなるポリサ
イドのゲート電極３１が形成され、その側部に例えば酸
化シリコンのサイドウォール絶縁膜２１が形成されてい
る。ゲート電極３１の両側部の半導体基板中には、図示
しないソースドレイン拡散層が形成されている。ゲート
電極３１を例えば酸化シリコンからなる絶縁膜２２が被
覆しており、その上層に例えばポリシリコンの第１上層
配線３２ａ及びタングステンシリサイドの第２上層配線
３２ｂからなるポリサイドの上層配線３２が形成されて
いる。絶縁膜２２には半導体基板１０中のソースドレイ
ン拡散層に達するコンタクトホールが開口されており、
コンタクトホール内に埋め込み配線層３４が埋め込まれ
ており、上層配線３２とソースドレイン拡散層を接続し
ている。

【００６２】かかる半導体装置は、マスク層の膜厚の薄
膜化が抑制されており、配線のショートやエッチストッ
プなどの生じていない、配線の信頼性を確保した微細な
コンタクトを有する半導体装置である。

【００６３】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図２（ａ）に示すよう
に、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積させ、その上層に例えばタングステ
ンシリサイドをプラズマＣＶＤ法で１００ｎｍ堆積させ
る。

【００６４】次に、エキシマステッパーを用いて０．３
０μｍ幅の所望のゲートパターンに（エッチャー：ＩＣ
Ｐタイプ、ガス：Ｃｌ₂ ／Ｏ₂ ＝１００／５ＳＣＣＭ、
圧力：０．４Ｐａ、ソース出力（２ＭＨｚ）：１５００
Ｗ、ＲＦバイアス（１．８ＭＨｚ）：７０Ｗ（タングス
テンシリサイド層）→５０Ｗ（ポリシリコン層）、ウェ
ハ温度：２０℃、上部プレート温度：１５０℃、オーバ
ーエッチ：３０％）の装置及び条件で加工し、ポリシリ
コンゲート３１ａ及びシリサイドゲート３１ｂのポリサ
イドからなるゲート電極３１を形成する。

【００６５】図７（ａ）は、上記のエッチング工程で使
用する誘導結合プラズマ（ＩＣＰ）タイプのエッチング
装置を示している。これは、高周波電源６８からチェン
バー側壁に巻かれた誘導結合コイル７０に２ＭＨｚのＲ
Ｆを印加し高密度プラズマを形成する機構となってい
る。

【００６６】また、図示していないが、上記のエッチン
グ装置において、高周波電源６８を具備したウェハステ
ージ６７は温度制御用の冷媒（例えば商品名フロリナー
ト）が循環した構造となっており、さらに単極式静電チ
ャックが設置されているものとする。

【００６７】次に、例えば酸化シリコンを全面にＣＶＤ
法により堆積させ、（エッチャー：アノードカップル平
行平板型、ガス：ＣＨＦ₃ ／ＣＦ₄ ／Ａｒ＝４０／４０
／８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：
５００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オー
バーエッチ：５％）の装置及び条件でエッチバックし
て、ＬＤＤサイドウォール絶縁膜２１を形成する。

【００６８】次に、図２（ｂ）に示すように、例えば酸
化シリコンを例えば常圧ＣＶＤ法によってゲート電極３
１を被覆して５００ｎｍ堆積させ、リフローあるいはエ
ッチバックなどにより平坦化して絶縁膜２２を形成した
後、例えばポリシリコンを減圧ＣＶＤ法で５０ｎｍ堆積
させて、さらにその上層に例えばタングステンシリサイ
ドをプラズマＣＶＤ法によって７０ｎｍ堆積させ、下側
マスク層３２ａ及び上側マスク層３２ｂからなるマスク
層３２を形成する。

【００６９】次に、図２（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成する。図２（ｃ）は、フ
ォトレジスト形成の際に、コンタクトホールパターンが
図面上右方向に約０．０５μｍずれを生じた場合を示し
ている。その後、例えば、図７（ａ）のＩＣＰタイプの
エッチング装置にて、（ガス：Ｃｌ₂ ／Ｏ₂ ＝１００／
１０ＳＣＣＭ、圧力：０．４Ｐａ、ソース出力（２ＭＨ
ｚ）：１５００Ｗ、ＲＦバイアス（１．８ＭＨｚ）：７
０Ｗ（タングステンシリサイド層）→５０Ｗ（ポリシリ
コン層）、ウェハ温度：２０℃、上部プレート温度：１
５０℃、オーバーエッチ：３０％）の条件でマスク層３
２のエッチングを行い、絶縁膜２２を露出させる第１コ
ンタクトホールＣＨ１をマスク層３２に開口する。

【００７０】次に、図３（ｄ）に示すように、例えばタ
ングステンシリサイドをプラズマＣＶＤ法にてマスク層
３２及び第１コンタクトホールＣＨ１内を全面に被覆し
て１００ｎｍ堆積させ、サイドウォールマスク用層３３
を形成する。

【００７１】次に、図３（ｅ）に示すように、図７
（ａ）のＩＣＰタイプのエッチング装置にて、（ガス：
Ｃｌ₂ ／Ｏ₂ ＝１００／２０ＳＣＣＭ、圧力：０．４Ｐ
ａ、ソース出力（２ＭＨｚ）：１５００Ｗ、ＲＦバイア
ス（１．８ＭＨｚ）：７０Ｗ（ステップ１）→３０Ｗ
（ステップ２）、ウェハ温度：２０℃、上部プレート温
度：１５０℃、オーバーエッチ：３０％）の条件でエッ
チバックを行い、サイドウォールマスク層３３ａを形成
する。この時、全面エッチバック時のＯ₂ の流量比を高
め、ＷＯＣｌ_X の生成を促進することにより、肩落ちが
少ない矩形に近いサイドウォールマスク層３３ａが形成
される。サイドウォールマスク層３３ａの形成により、
コンタクトホールの径を約０．１μｍに狭めることがで
きる。

【００７２】次に、図４（ｆ）に示すように、図７
（ａ）に示すＩＣＰタイプのプラズマエッチング装置に
て、（ガス：ＣＨＦ₃ ／Ａｒ＝１００／３００ＳＣＣ
Ｍ、圧力：０．４Ｐａ、ソース出力（２ＭＨｚ）：１５
００Ｗ、ＲＦバイアス（１．８ＭＨｚ）：１００Ｗ、ウ
ェハ温度：２０℃、上部プレート温度：１５０℃、オー
バーエッチ：２０％）の条件でエッチングを行い、絶縁
膜２２を貫通して半導体基板１０を露出させる第２コン
タクトホールＣＨ２を開口する。この時、従来ならマス
ク径が拡大し絶縁膜２２中の開口がテーパ形状となるた
め配線ショートをひき起こすところだが、絶縁膜の酸化
シリコンとマスクのタングステンシリサイドとの選択比
は約３０であったため、エッチング中を通してマスク径
が約０．１μｍを保ち垂直形状のコンタクトホールを開
口できる。本実施例では、約０．０５μｍの合わせずれ
が生じたにもかかわらず配線ショートは全く発生しな
い。

【００７３】次に、フッ酸系の前処理のよりコンタクト
ホール底部の自然酸化膜を除去した後、図４（ｇ）に示
すように、例えばポリシリコンを減圧ＣＶＤ法により第
２コンタクトホールＣＨ２内を埋め込んでマスク層上面
を全面に３００ｎｍ堆積させ、埋め込み配線層３４を形
成する。

【００７４】次に、図１に示すように、例えば図７
（ａ）のＩＣＰタイプのエッチング装置にて、（ガス：
Ｃｌ₂ ＝１００ＳＣＣＭ、圧力：０．４Ｐａ、ソース出
力（２ＭＨｚ）：１０００Ｗ、ＲＦバイアス（１．８Ｍ
Ｈｚ）：５０Ｗ、ウェハ温度：２０℃、上部プレート温
度：１５０℃、オーバーエッチ：５％）の条件で全面に
エッチバックを行い、第２コンタクトホールＣＨ２内に
埋め込まれ、マスク層３２及び図示しないソースドレイ
ン拡散層に接続する埋め込み配線層３４を形成する。次
に、マスク層３２をパターニング加工することによりポ
リシリコンの第１上層配線３２ａ及びタングステンシリ
サイドの第２上層配線３２ｂからなるポリサイドの上層
配線３２として利用し、図１に示す半導体装置を形成す
る。

【００７５】上記のポリシリコン層の全面エッチバック
時にはＯ₂ の流量比を下げ、タングステンシリサイドで
ある上側マスク層３２ｂ上に塩化タングステン系の堆積
物の生成を促進することで、結果的に選択比３にて上側
マスク層３２ｂ上でエッチングが停止する。

【００７６】以上のように、本実施例により耐圧特性は
降伏電圧５０Ｖ以上を達成でき、マスク層の薄膜化及び
サイドウォールマスク層の後退を抑制し、配線のショー
トやエッチングストップの生じない、配線の信頼性を確
保した微細なコンタクトを有する半導体装置の製造する
ことができる。

【００７７】実施例４ 本実施例の半導体装置の製造方法により製造した半導体
装置の断面図を図１に示す。半導体基板１０上にゲート
絶縁膜２０を介して例えばポリシリコンゲート３１ａ及
びタングステンシリサイドゲート３１ｂからなるポリサ
イドのゲート電極３１が形成され、その側部に例えば酸
化シリコンのサイドウォール絶縁膜２１が形成されてい
る。ゲート電極３１の両側部の半導体基板中には、図示
しないソースドレイン拡散層が形成されている。ゲート
電極３１を例えば酸化シリコンからなる絶縁膜２２が被
覆しており、その上層に例えばポリシリコンの第１上層
配線３２ａ及びチタンシリサイドの第２上層配線３２ｂ
からなるポリサイドの上層配線３２が形成されている。
絶縁膜２２には半導体基板１０中のソースドレイン拡散
層に達するコンタクトホールが開口されており、コンタ
クトホール内に埋め込み配線層３４が埋め込まれてお
り、上層配線３２とソースドレイン拡散層を接続してい
る。

【００７８】かかる半導体装置は、マスク層の膜厚の薄
膜化が抑制されており、配線のショートやエッチストッ
プなどの生じていない、配線の信頼性を確保した微細な
コンタクトを有する半導体装置である。

【００７９】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図２（ａ）に示すよう
に、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積させ、その上層に例えばタングステ
ンシリサイドをプラズマＣＶＤ法で１００ｎｍ堆積させ
る。

【００８０】次に、エキシマステッパーを用いて０．３
０μｍ幅の所望のゲートパターンに（エッチャー：ヘリ
コン波プラズマタイプ、ガス：Ｃｌ₂ ／Ｏ₂ ＝５０／２
ＳＣＣＭ、圧力：０．３Ｐａ、ソース出力（１３．５６
ＭＨｚ）：１２００Ｗ、ＲＦバイアス（１３．５６ＭＨ
ｚ）：７０Ｗ（タングステンシリサイド層）→４０Ｗ
（ポリシリコン層）、ウェハ温度：２０℃、オーバーエ
ッチ：４０％）の装置及び条件で加工し、ポリシリコン
ゲート３１ａ及びシリサイドゲート３１ｂのポリサイド
からなるゲート電極３１を形成する。

【００８１】図７（ｂ）は、上記のエッチング工程で使
用するヘイコン波プラズマタイプのエッチング装置を示
している。これは、ソース電源７２によりアンテナ７３
にＲＦ（１３．５６ＭＨｚ）を印加すると、ソレノイド
コイル６４により形成された磁場との相互作用でソース
チェンバー７４内にホイッスラー波（ヘイコン波）が発
生し、結果的に生じた高密度プラズマがウェハ６５に達
する機構となっている。

【００８２】また、図示していないが、上記のエッチン
グ装置において、高周波電源６８を具備したウェハステ
ージ６７は温度制御用の冷媒（例えば商品名フロリナー
ト）が循環した構造となっており、さらに単極式静電チ
ャックが設置されているものとする。

【００８３】次に、例えば酸化シリコンを全面にＣＶＤ
法により堆積させ、（エッチャー：アノードカップル平
行平板型、ガス：ＣＨＦ₃ ／ＣＦ₄ ／Ａｒ＝４０／４０
／８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：
５００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オー
バーエッチ：５％）の装置及び条件でエッチバックし
て、ＬＤＤサイドウォール絶縁膜２１を形成する。

【００８４】次に、図２（ｂ）に示すように、例えば酸
化シリコンを例えば常圧ＣＶＤ法によってゲート電極３
１を被覆して５００ｎｍ堆積させ、リフローあるいはエ
ッチバックなどにより平坦化して絶縁膜２２を形成した
後、例えばポリシリコンを減圧ＣＶＤ法で５０ｎｍ堆積
させて、さらにその上層に例えばチタンシリサイドをス
パッタ法によって７０ｎｍ堆積させ、下側マスク層３２
ａ及び上側マスク層３２ｂからなるマスク層３２を形成
する。

【００８５】次に、図２（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成する。図２（ｃ）は、フ
ォトレジスト形成の際に、コンタクトホールパターンが
図面上右方向に約０．０５μｍずれを生じた場合を示し
ている。その後、例えば、図７（ｂ）のヘリコン波プラ
ズマタイプのエッチング装置にて、（ガス：Ｃｌ₂ ／Ｏ
₂ ＝５０／５ＳＣＣＭ、圧力：０．３Ｐａ、ソース出力
（１３．５６ＭＨｚ）：１２００Ｗ、ＲＦバイアス（１
３．５６ＭＨｚ）：７０Ｗ（チタンシリサイド層）→４
０Ｗ（ポリシリコン層）、ウェハ温度：２０℃、オーバ
ーエッチ：４０％）の条件でマスク層３２のエッチング
を行い、絶縁膜２２を露出させる第１コンタクトホール
ＣＨ１をマスク層３２に開口する。

【００８６】次に、図３（ｄ）に示すように、例えばチ
タンシリサイドをスパッタ法にてマスク層３２及び第１
コンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ
堆積させ、サイドウォールマスク用層３３を形成する。

【００８７】次に、図３（ｅ）に示すように、図７
（ｂ）のヘリコン波プラズマタイプのエッチング装置に
て、（ガス：Ｃｌ₂ ＝１００ＳＣＣＭ、圧力：０．３Ｐ
ａ、ソース出力（１３．５６ＭＨｚ）：１２００Ｗ、Ｒ
Ｆバイアス（１３．５６ＭＨｚ）：５０Ｗ、ウェハ温
度：２０℃、オーバーエッチ：５％）の条件でエッチバ
ックを行い、サイドウォールマスク層３３ａを形成す
る。この時、全面エッチバック時の基板バイアスの出力
を下げることにより、肩落ちが少ない矩形に近いサイド
ウォールマスク層３３ａが形成される。サイドウォール
マスク層３３ａの形成により、コンタクトホールの径を
約０．１μｍに狭めることができる。

【００８８】次に、図４（ｆ）に示すように、図７
（ｂ）に示すヘリコン波プラズマタイプのエッチング装
置にて、（ガス：Ｃ₄ Ｆ₈ ／Ｏ₂ ＝５０／２ＳＣＣＭ、
圧力：０．２Ｐａ、ソース出力（１３．５６ＭＨｚ）：
２０００Ｗ、ＲＦバイアス（１３．５６ＭＨｚ）：２５
０Ｗ、ウェハ温度：２０℃、オーバーエッチ：２０％）
の条件でエッチングを行い、絶縁膜２２を貫通して半導
体基板１０を露出させる第２コンタクトホールＣＨ２を
開口する。この時、従来ならマスク径が拡大し絶縁膜２
２中の開口がテーパ形状となるため配線ショートをひき
起こすところだが、絶縁膜の酸化シリコンとマスクのチ
タンシリサイドとの選択比は約３０であったため、エッ
チング中を通してマスク径が約０．１μｍを保ち垂直形
状のコンタクトホールを開口できる。本実施例では、約
０．０５μｍの合わせずれが生じたにもかかわらず配線
ショートは全く発生しない。

【００８９】次に、フッ酸系の前処理のよりコンタクト
ホール底部の自然酸化膜を除去した後、図４（ｇ）に示
すように、例えばポリシリコンを減圧ＣＶＤ法により第
２コンタクトホールＣＨ２内を埋め込んでマスク層上面
を全面に３００ｎｍ堆積させ、埋め込み配線層３４を形
成する。

【００９０】次に、図１に示すように、例えば図７
（ｂ）のヘリコン波プラズマタイプのエッチング装置に
て、（ガス：ＳＦ₆ ／Ｃｌ₂ ＝３０／１０ＳＣＣＭ、圧
力：０．３Ｐａ、ソース出力（１３．５６ＭＨｚ）：１
２００Ｗ、ＲＦバイアス（１３．５６ＭＨｚ）：５０
Ｗ、ウェハ温度：２０℃、オーバーエッチ：５％）の条
件で全面にエッチバックを行い、第２コンタクトホール
ＣＨ２内に埋め込まれ、マスク層３２及び図示しないソ
ースドレイン拡散層に接続する埋め込み配線層３４を形
成する。次に、マスク層３２をパターニング加工するこ
とによりポリシリコンの第１上層配線３２ａ及びチタン
シリサイドの第２上層配線３２ｂからなるポリサイドの
上層配線３２として利用し、図１に示す半導体装置を形
成する。

【００９１】上記のポリシリコン層の全面エッチバック
時にはＳＦ₆ の流量比を上げ、チタンシリサイドである
上側マスク層３２ｂ上にフッ化チタン系の堆積物の生成
を促進することで、結果的に選択比３にて上側マスク層
３２ｂ上でエッチングが停止する。

【００９２】以上のように、本実施例により耐圧特性は
降伏電圧５０Ｖ以上を達成でき、マスク層の薄膜化及び
サイドウォールマスク層の後退を抑制し、配線のショー
トやエッチングストップの生じない、配線の信頼性を確
保した微細なコンタクトを有する半導体装置の製造する
ことができる。実施例５

【００９３】本実施例においては、図３（ｅ）に至るま
での工程は実施例１と同様である。但し、上側マスク層
３２ｂについては、タングステンシリサイドを実施例１
においては７０ｎｍ堆積させていたが、本実施例におい
ては例えば１４０ｎｍ堆積させて形成し、後の研磨によ
って薄膜化する分厚く形成する。サイドウォールマスク
用層３３をエッチバックすることによりサイドウォール
マスク層３３ａを形成した後、図５（ａ）に示すよう
に、マスク層３２及びサイドウォールマスク層を上面か
ら例えばＣＭＰ研磨により、約７０ｎｍ研磨する。これ
により、サイドウォールマスク層の肩の形状をより矩形
に近づけることができる。

【００９４】次に、図５（ｂ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込んでマスク層上面を全面に３００ｎｍ
堆積させ、埋め込み配線層３４を形成し、さらに全面に
エッチバックを行い、第２コンタクトホールＣＨ２内に
埋め込まれ、マスク層３２及び図示しないソースドレイ
ン拡散層に接続する埋め込み配線層３４を形成する。次
に、マスク層３２をパターニング加工することによりポ
リシリコンの第１上層配線３２ａ及びタングステンシリ
サイドの第２上層配線３２ｂからなるポリサイドの上層
配線３２として利用し、図５（ｂ）に示す半導体装置を
形成する。

【００９５】上記の本実施例の半導体装置の製造方法に
おいて、マスク層の薄膜化及びサイドウォールマスク層
の後退を抑制し、配線のショートやエッチングストップ
の生じない、配線の信頼性を確保した微細なコンタクト
を有する半導体装置の製造することができる。

【００９６】本発明は、ＤＲＡＭなどのＭＯＳトランジ
スタの半導体装置や、バイポーラ系の半導体装置、ある
いはＡ／Ｄコンバータなど、コンタクトホールを有する
半導体装置であればなんでも適用できる。装置の微細
化、縮小化が進められた半導体装置に、微細で信頼性の
高いコンタクトによる接合を提供することができる。

【００９７】本発明は、上記の実施の形態に限定されな
い。例えば、マスク層及びサイドウォールマスク層はそ
れぞれ１層としてもよく、２層以上の構成としてもよ
い。また、エッチングプラズマ源、装置構成、サンプロ
構造、エッチング、研磨等のプロセス条件などについ
て、本発明の要旨を逸脱しない範囲で種々の変更を行う
ことができる。また、ゲート電極は単層でも多層でもよ
い。また、オフセット絶縁膜や薄いシリコン窒化膜をゲ
ート電極上に形成して自己整合的にコンタクトホールを
開口してもよい。ソースドレイン拡散層はＬＤＤ構造な
どの種々の構造を使用できる。その他、本発明の要旨を
逸脱しない範囲で種々の変更を行うことができる。

【００９８】

【発明の効果】本発明によれば、コンタクトホール内壁
にサイドウォールを形成し、コンタクトホールの開口径
を狭めて開口する方法において、マスク層の薄膜化及び
サイドウォールマスク層の後退を抑制し、配線のショー
トやエッチングストップの生じない、配線の信頼性を確
保した微細なコンタクトを有する半導体装置の製造する
ことができる。

【図面の簡単な説明】

【図１】図１は本発明の半導体装置の製造方法により製
造した半導体装置の断面図である。

【図２】図２は本発明の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）はＬＤＤサイドウォール
絶縁膜の形成工程まで、（ｂ）はマスク層の形成工程ま
で、（ｃ）はマスク層への第１コンタクトホールの開口
工程までを示す。

【図３】図３は図２の続きの工程を示し、（ｄ）はサイ
ドウォールマスク用層の形成工程まで、（ｅ）はサイド
ウォールマスク層の形成工程までを示す。

【図４】図４は図３の続きの工程を示し、（ｆ）は絶縁
膜への第２コンタクトホールの開口工程まで、（ｇ）は
埋め込み配線層の形成工程までを示す。

【図５】図５は本発明の実施例５の半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）はマスク層及
びサイドウォールマスク層の研磨工程まで、（ｂ）は埋
め込み配線層のエッチバック工程までを示す。

【図６】本発明において使用するＥＣＲタイプの高密度
プラズマエッチング装置の構成を示す概略断面図であ
る。

【図７】本発明において使用する高密度プラズマエッチ
ング装置の構成を示す概略断面図であり、（ａ）はＩＣ
Ｐタイプ、（ｂ）はヘイコン波プラズマタイプのエッチ
ング装置をそれぞれ表している。

【図８】図８は従来の半導体装置の製造方法の製造工程
を示す断面図であり、（ａ）はＬＤＤサイドウォール絶
縁膜の形成工程まで、（ｂ）はマスク層の形成工程ま
で、（ｃ）はマスク層への第１コンタクトホールの開口
工程までを示す。

【図９】図９は図８の続きの工程を示し、（ｄ）はサイ
ドウォールマスク用層の形成工程まで、（ｅ）はサイド
ウォールマスク層の形成工程まで、（ｆ）は絶縁膜への
第２コンタクトホールの開口工程までを示す。

【図１０】図１０は従来の半導体装置の製造方法の製造
工程を示す断面図であり、（ａ）はサイドウォールマス
ク層の形成工程まで、（ｂ）は絶縁膜への第２コンタク
トホールの開口工程までを示す。

【符号の説明】

１０…半導体基板、２０…ゲート絶縁膜、２１…サイド
ウォール絶縁膜、２２…絶縁膜、３１…ゲート電極、３
２…マスク層（上層配線）、３３…サイドウォールマス
ク用層、３３ａ…サイドウォールマスク層、３４…埋め
込み配線層、３５…マスク層、３６…サイドウォールマ
スク用層、３６ａ…サイドウォールマスク層、Ｒ…レジ
スト、ＣＨ１、ＣＨ２…コンタクトホール、６１…マク
ネトロン、６２…導波管、６３…石英ベルジャー、６４
…ソレノイドコイル、６５…ウェハ、６６…クランプ、
６７…ウェハステージ、６８…高周波電源、６９…上部
電極、７０…誘導結合コイル、７１…ヒーター、７２…
ソース電源、７３…アンテナ、７４…ソースチェンバ
ー、７５…マルチポール磁石。

Claims (9)

【特許請求の範囲】
1. 【請求項１】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に高融点金属を含有するマスク層を形成す
   る工程と、 前記マスク層に第１コンタクトホールを開口する工程
   と、 前記第１コンタクトホールの内壁に高融点金属を含有
   し、第１コンタクトホールの開口径を狭めるサイドウォ
   ールマスク層を形成する工程と、 前記サイドウォールマスク層をマスクにして前記絶縁膜
   に第２コンタクトホールを開口する工程とを有する半導
   体装置の製造方法。
2. 【請求項２】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に高融点金属を含有するマスク層を形成す
   る工程と、 前記マスク層に第１コンタクトホールを開口する工程
   と、 前記第１コンタクトホールの内壁に第１コンタクトホー
   ルの開口径を狭めるサイドウォールマスク層を形成する
   工程と、 前記サイドウォールマスク層をマスクにして前記絶縁膜
   に第２コンタクトホールを開口する工程とを有する半導
   体装置の製造方法。
3. 【請求項３】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上にマスク層を形成する工程と、 前記マスク層に第１コンタクトホールを開口する工程
   と、 前記第１コンタクトホールの内壁に高融点金属を含有
   し、第１コンタクトホールの開口径を狭めるサイドウォ
   ールマスク層を形成する工程と、 前記サイドウォールマスク層をマスクにして前記絶縁膜
   に第２コンタクトホールを開口する工程とを有する半導
   体装置の製造方法。
4. 【請求項４】前記マスク層を少なくともタングステンシ
   リサイドあるいはチタンシリサイドのいずれかを含有す
   る層で形成し、 前記サイドウォールマスク層を少なくともタングステン
   シリサイドあるいはチタンシリサイドのいずれかを含有
   する層で形成する請求項１記載の半導体装置の製造方
   法。
5. 【請求項５】前記マスク層をポリシリコンと高融点金属
   シリサイドの積層体であるポリサイドにより形成する請
   求項１記載の半導体装置の製造方法。
6. 【請求項６】前記サイドウォールマスク層を形成する工
   程の後、前記第２コンタクトホールの開口工程の前に前
   記マスク層及び前記サイドウォールマスク層を上面から
   研磨する工程を有する請求項１記載の半導体装置の製造
   方法。
7. 【請求項７】前記マスク層及び前記サイドウォールマス
   ク層をパターン加工して上層配線とする工程を有する請
   求項１記載の半導体装置の製造方法。
8. 【請求項８】前記第２コンタクトホールの開口工程が低
   圧高密度のプラズマエッチングにより開口する工程であ
   る請求項１記載の半導体装置の製造方法。
9. 【請求項９】前記低圧高密度のプラズマエッチングがＥ
   ＣＲタイプ、ＩＣＰタイプ、あるいはヘリコン波プラズ
   マタイプのいずれかのプラズマエッチングである請求項
   ８記載の半導体装置の製造方法。