JP3862035B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、自己整合コンタクト構造を含む半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
近年、VLSI(Very Large Scale Integration) 等の半導体装置の分野においては、高集積化および高性能化の進展に伴い、酸化シリコン(SiO2 )系の材料層のドライエッチング処理についての技術的要求がますます厳しくなっている。
【0003】
このような状況の中、コンタクトホール工程における位置合わせのためのマスク上の設計余裕を不要にできる自己整合コンタクト(Self Aligned Contact;以下、SACと呼ぶ。)技術が注目されている。このSAC技術の開発は、特に0.25μmルール以降の世代の半導体装置の製造分野で活発化している。
【0004】
このSAC技術が注目される要因の一つは、露光機(ステッパ)の性能上の制限があることにあり、もう一つは、SACの使用によりチップやセルの面積をより縮めることができることにある。特に前者の要因に関して具体的にいうと、現在入手可能な0.25μmルール半導体装置用量産向け露光機では、配線層のより一層の微細化を図ることが困難になっているという問題がある。これは、ステッパの位置合わせのばらつきが十分に改善されていないことによるもので、この位置合わせのばらつきが大きいために位置合わせの設計余裕度を大きくする必要が生じる。その結果、配線幅を太くしたり、あるいはコンタクトホール径が小さくなりすぎて開口できない等の問題が発生する。
【0005】
図11は、従来の半導体装置におけるコンタクトホール形成部分の構造を表すものである。この半導体装置は、シリコン基板201上に形成されたゲート酸化膜202と、ゲート酸化膜202上に積層された多結晶シリコン層203およびタングステンシリサイド(WSiX )層204からなるゲート電極205a,205bとを備えている。ゲート電極205aおよびゲート電極205bは、所定の水平距離を隔てるようにしてパターニングされている。WSiX 層204の上にはオフセット酸化膜209が形成され、また、ゲート電極205a,205bおよびオフセット酸化膜209の両側には絶縁膜からなるサイドウォール膜206が形成されている。これらの構造を覆うようにして、層間絶縁膜207が形成されている。
【0006】
このような半導体装置の製造過程において、ゲート電極205aとゲート電極205bとの間に、シリコン基板201に達するコンタクトホールを形成するには、このコンタクトホール形成領域に開口を有するようにパターニングしたフォトレジスト膜208を形成し、このフォトレジスト膜208をエッチングマスクとして層間絶縁膜207をエッチングして除去する。
【0007】
このとき、上記のようにステッパの位置合わせのばらつきが大きいと、シリコン基板201との間を確実に接続し得るコンタクトを加工するために、フォトレジスト膜208のコンタクトホール用開口径を大きく形成しなければならない。その際、ゲート電極間隔が微細化されていると、図11のように、エッチングにより形成されるコンタクトホールがゲート電極205aおよび205bの一部にまで掛かってくる。ここで、コンタクトホールの形成のために行う層間絶縁膜207のエッチングが層間絶縁膜207の厚さ分のみ行われるのであれば、本来のSAC構造が形成可能になる。しかしながら、実際には、シリコン基板201を十分露出させるために、図に示したようにオーバエッチングが必要になる。このため、最もスパッタリング効率の高いコーナー部(WSiX 層204の一方の角の部分)が削られ、最悪の場合、その部分(配線ショート部211)が露出する。このため、その後にコンタクトホールに埋め込まれる配線とゲート電極205aまたは205bとの間にショートが発生してしまう。したがって、素子間の微細化を行う場合においては、この問題を解決していくことが不可欠になるわけである。
【0008】
この位置合わせの設計余裕を不要にできるといわれている技術がSACである。このSAC構造を形成するにはいくつかの方法があり、いずれも従来の露光だけを行う方法に比べるとプロセスが多少複雑になるという欠点がある。しかしながら、今後も続くと思われる微細化の流れを考慮すれば、このSAC技術の採用は不可避であると考えられる。
【0009】
このようなSAC形成法の中で、コンタクトホールの形成の際のエッチングストッパ膜としてシリコンナイトライド(Si3 N4 )膜を使う方法が活発に検討されている。この方法では露光工程が増えないため、コスト上昇が比較的少ないという点で有利である。その他、エッチングストッパ膜として金属膜を使う方法もあるが、露光工程が余分に必要になり製造工程が複雑化する。
【0010】
図12はエッチングストッパ膜としてSi3 N4 膜を用いた半導体装置の製造方法を表すものである。この半導体装置では、ゲート電極205a,205b、オフセット酸化膜209およびサイドウォール膜206を形成した後、Si3 N4 膜からなるエッチングストッパ膜210を成膜してから層間絶縁膜207を成膜する。この半導体装置では、層間絶縁膜207を構成するSiO2 に対して高い選択比を有するSi3 N4 膜(エッチングストッパ膜210)によってゲート電極205a,205bの両側のサイドウォール膜206が守られているため、ゲート電極205aと205bとの中間にコンタクトホールを開口する際にサイドウォール膜206がエッチングされることが回避される。そして、コンタクトホール形成後に、コンタクト底部のエッチングストッパ膜210(Si3 N4 )を除去することで、自己整合形のコンタクトホールができあがる。このように、エッチングストッパ膜としてSi3 N4 を用いたSAC構造を採用することによって、位置合わせ余裕が不要になる。
【0011】
但し、Si3 N4 膜を用いたSACを実用化する方法においては、難度の高いエッチング技術の開発が必須である。具体的には、薄いSi3 N4 膜(エッチングストッパ膜210)上でエッチングを停止させることができるようにするために、SiO2 膜(層間絶縁膜207)のエッチング時にSi3 N4 に対する選択比を大きくする試みがなされている。Si3 N4 膜に対する選択比を高くするためのプロセスとしては、装置の放電方式によってもやや異なるが、基本的にはCF(フッ化炭素)系保護膜を使い、SiO2 膜のエッチング速度の劣化を高密度プラズマを使って防ぐ方法が有力である。
【0012】
【発明が解決しようとする課題】
しかしながら、SAC技術は総合的に見るとまだ課題が多く、例えば、エッチングストッパ膜であるSi3 N4 膜に対して高い選択比でSiO2 膜のエッチングを行った後に、そのSi3 N4 膜のエッチング工程を行う必要があるが、この後工程をも含めたSAC技術は完成度は未だ不十分である。これは、一般に、Si3 N4 膜のエッチングにおいてはSiO2 膜のエッチングと類似の条件が用いられるため、Si3 N4 膜に対する選択比を相当高くして層間絶縁膜(SiO2 膜)のエッチングを行ったとしても、最もスパッタリング効率の高いコーナー部(ゲート電極205a,205bの角の部分)のサイドウォール膜206はある程度削られ、薄くなってしまうからであり、さらに、その後にSi3 N4 膜の除去のためのエッチングを行う際に、やはりコーナー部のエッチングが最も早く進行するからである。このため、最悪の場合には、図12に示したように、ゲート電極205aとゲート電極205bの角部が露出して配線ショート部211を生じてしまう。
【0013】
このような配線ショートの発生を回避するためには、ゲート電極205a,205bを覆うオフセット酸化膜209の膜厚を十分厚くして縦方向の寸法マージンを確保するという方法を取らざるを得ないのが実情である。
【0014】
本発明はかかる問題点に鑑みてなされたもので、その目的は、縦方向の寸法等の構造に負担をかけずにゲート電極と配線とのショートを防止することができる自己整合コンタクト構造を有する半導体装置およびその製造方法を提供することにある。
【0016】
【課題を解決するための手段】
本発明に係る第1の半導体装置の製造方法は、半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド(WSix)層をこの順に積層してゲート電極層を形成する工程と、ゲート電極層の上にゲート電極層に対して高いエッチング選択性を有する絶縁層を形成してこれを所定の寸法にパターニングする工程と、パターニングされた絶縁層をエッチングマスクとしてゲート電極層をエッチングする工程と、ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、全面に層間絶縁膜を形成する工程と、この層間絶縁膜をエッチングし、上記半導体基板に達するコンタクトホールを形成する工程とを含み、このゲート電極層をエッチングする工程が、酸素(O2)ガスの流量比が相対的に大きい塩素(Cl2)ガスと酸素ガスとの混合ガスを用いてタングステンシリサイド層をエッチングする工程と、酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスを用いて多結晶シリコン層をエッチングする工程とを含み、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面もエッチングされるようにすることで絶縁層がエッチング後のタングステンシリサイド層よりも外側に張り出すようにし、上記多結晶シリコン層をエッチングする工程では、多結晶シリコン層がエッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされるようにしたものである。この場合において、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面が、上側が狭く下側が広いテーパ形状にエッチングされるようにしてもよい。
また、本発明に係る第2の半導体装置の製造方法は、半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド(WSix)層をこの順に積層してゲート電極層を形成する工程と、ゲート電極層の上にゲート電極層に対して高いエッチング選択性を有する絶縁層を形成してこれを所定の寸法にパターニングする工程と、パターニングされた絶縁層をエッチングマスクとしてゲート電極層をエッチングする工程と、ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、全面に層間絶縁膜を形成する工程と、この層間絶縁膜をエッチングし、上記半導体基板に達するコンタクトホールを形成する工程とを含み、このゲート電極層をエッチングする工程が、酸素(O2)ガスの流量比が相対的に大きい塩素(Cl2)ガスと酸素ガスとの混合ガスを用いてタングステンシリサイド層をエッチングする工程と、酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスを用いて多結晶シリコン層をエッチングする工程とを含み、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面もエッチングされるようにすることで絶縁層がエッチング後のタングステンシリサイド層よりも外側に張り出すようにし、上記多結晶シリコン層をエッチングする工程では、上記混合ガス中の酸素ガスの流量比を減らすことで多結晶シリコン層にタングステンシリサイド層と同量の側面エッチングが生じるように制御するようにしたものである。
また、本発明に係る第3の半導体装置の製造方法は、半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド(WSix)層をこの順に積層してゲート電極層を形成する工程と、ゲート電極層の上にゲート電極層に対して高いエッチング選択性を有する絶縁層を形成してこれを所定の寸法にパターニングする工程と、エッチングチャンバ内に石英系の構成材を配置しつつ、パターニングされた絶縁層をエッチングマスクとしてゲート電極層をエッチングする工程と、ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、全面に層間絶縁膜を形成する工程と、この層間絶縁膜をエッチングし、上記半導体基板に達するコンタクトホールを形成する工程とを含み、このゲート電極層をエッチングする工程が、上記石英系の構成材をスパッタすることによって活性度の大きい酸素ラジカルをプラズマ中に供給しつつ塩素ガスを用いてタングステンシリサイド層をエッチングする工程と、塩素(Cl2)ガスと臭化水素(HBr)ガスとの混合ガスを用いて多結晶シリコン層をエッチングする工程とを含み、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面もエッチングされるようにすることで絶縁層がエッチング後のタングステンシリサイド層よりも外側に張り出すようにし、上記多結晶シリコン層をエッチングする工程では、多結晶シリコン層がエッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされるようにしたものである。この場合において、上記タングステンシリサイド層をエッチングする工程では、タングステンシリサイド層の側面が、上側が狭く下側が広いテーパ形状にエッチングされるようにしてもよい。
【0017】
本発明に係る半導体装置の製造方法では、絶縁層がゲート電極の一部であるタングステンシリサイド層よりも外側に張り出すように構成しているため、その後に形成される層間絶縁膜にコンタクトホールを形成する際のエッチングによってゲート電極の肩部(コーナー部)を覆う絶縁層が極度に薄くなるのを回避できる。
特に、本発明に係る第1および第2の半導体装置の製造方法では、タングステンシリサイド層をエッチングする際に、酸素ガスの流量比が相対的に大きい塩素ガスと酸素ガスとの混合ガスが用いられるため、タングステンシリサイド層の側面エッチングが促進される。
また、本発明に係る第1の半導体製造方法では、多結晶シリコン層をエッチングする際に、酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスが用いられるため、多結晶シリコン層に対して側面エッチングは行われず、エッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされる。
また、本発明に係る第2の半導体装置の製造方法では、多結晶シリコン層をエッチングする際に、塩素ガスと酸素ガスとの混合ガス中における酸素ガスの流量比が減るように制御がなされるため、多結晶シリコン層に、タングステンシリサイド層と同量の側面エッチングが生じる。
また、本発明に係る第3の半導体装置の製造方法では、ゲート電極層をエッチングする際に石英系の構成材がスパッタされるため、プラズマ中に酸素ラジカルが供給され、タングステンシリサイド層の側面エッチングが促進される。また、多結晶シリコン層をエッチングする際に塩素ガスと臭化水素ガスとの混合ガスが用いられるため、多結晶シリコン層に対して側面エッチングは行われず、エッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされる。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0019】
まず、本発明に係る半導体装置の製造に用いるプラズマ処理装置の例として、高密度プラズマを発生できるエッチング装置について説明する。
【0020】
図8は、RF(高周波)バイアス印加型ECR(Electron Cyclotron Resonance)プラズマエッチング装置の概略構造を表すものである。この装置は、マグネトロン11で発生したマイクロ波が導波管12を通ってチャンバ19内に至り、さらに石英ベルジャ13を介してウェハステージ17上のウェハ15に到達する構成になっている。チャンバ19の周囲にはソレノイドコイル14が配設されている。ウェハステージ17上のウェハ15は、クランプ16によって固定されている。ウェハステージ17は、高周波電源18に接続され、所定の周波数の高周波電圧が印加されるようになっている。
【0021】
図9は、MCR(磁場封込型リアクタ)タイプのエッチング装置の要部構造を表すものである。この装置は、石英製の側壁電極30に高周波電源21より13.56MHzのRFを印加し、上部電極29をアノードとして放電した後、上部電極29またはチャンバ側壁に巻設したマルチポール磁石(図示せず)によって磁場封じ込めを行い、比較的高密度のプラズマを形成できる機構となっている。また、ウェハステージ27には高周波電源28から基板バイアス450kHzが印加されるようになっており、これにより入射イオンエネルギの独立制御が可能になっている。
【0022】
図10は、ICP(誘導結合プラズマ)タイプのエッチング装置の要部構造を表すものである。この装置は、ウェハステージ37の上方に設けた石英板32上に渦巻き状に巻設された誘導結合コイル31に高周波電源33から13.56MHzのRFを印加し、高密度プラズマを形成する機構となっている。ウェハステージ37上にはクランプ36によってクランプされたウェハ35が載置され、高周波電源38から高周波電圧が印加されるようになっている。
【0023】
なお、図示していないが、上記図8〜図10のいずれの装置においても、高周波電源18,28,38に接続されたウェハステージ17,27,37は、温度制御用の冷媒(例えば商品名フロリナート)が循環する構造となっており、さらに単極式静電チャックが設置されている。
【0024】
次に、以上のような装置を用いて自己整合コンタクトを有する半導体装置を製造する方法を説明する。
【0025】
図1および図2は、本発明の一実施の形態に係る半導体装置の製造方法を表すものである。本実施の形態は、エッチングストッパを用いずに自己整合コンタクト構造を形成する場合に適用するものである。
【0026】
まず、図1(a)に示したように、シリコン基板101上に、ゲート酸化膜102を熱酸化法により形成した後、例えば減圧CVD(Chemical Vapor Deposition )法により多結晶シリコン層103を100nm程度の膜厚に形成し、さらにその上に例えばプラズマCVD法によりWSiX 層104を100nm程度の膜厚に形成する。次に、例えば常圧CVD法によりSiO2 膜を250nm程度の膜厚に形成した後、i線ストッパと通常のSiO2 膜エッチング装置を用いて上記SiO2 膜を0.35μm幅の所望のゲートパターンに加工し、これをオフセット酸化膜105とする。
【0027】
次に、図1(b)に示したように、例えば図8に示したECRタイプのエッチング装置を用い、オフセット酸化膜105をエッチングマスクとしてWSiX 層104をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス:Cl2 /O2 =75/12sccm
容器内圧力:0.4Pa
マイクロ波出力:1200W
RFバイアス:70W(800kHz)
ウェハ温度:20℃
オーバエッチング:20%
【0028】
このように、WSiX 層104のエッチング時においては、O2 の流量比を高めると共にマイクロ波出力も高めてWSiX 層104のサイドエッチングを促進したため、図1(b)のようにオフセット酸化膜105の直下にアンダーカット形状が生じ、結果としてオフセット酸化膜105がWSiX 層104の上にオーバーハングした形となる。
【0029】
次に、図1(c)に示したように、同じくECRタイプのエッチング装置(図8)を用い、オフセット酸化膜105をエッチングマスクとして多結晶シリコン層103をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス:Cl2 /O2 =75/5sccm
容器内圧力:0.4Pa
マイクロ波出力:900W
RFバイアス:30W(800kHz)
ウェハ温度:20℃
オーバエッチング:40%
【0030】
このように、多結晶シリコン層103のエッチング時においては通常の異方性条件を用いているため、多結晶シリコン層103はサイドエッチングが行われず、図1(c)に示したように、オフセット酸化膜105とほぼ同じ幅で垂直にエッチングされる。
【0031】
このようにして、微細間隔を隔てて配置された2つのゲート電極110a,110bが形成される。
【0032】
次に、図2(a)に示したように、例えば常圧CVD法によりサイドウォール用のSiO2 膜を200nm程度の膜厚に形成した後、通常のSiO2 膜エッチング装置によって異方性エッチバックを行い、LDD(Lightly Doped Drain)構造形成用のサイドウォール膜106を形成する。さらに、例えば常圧CVD法により、全面にSiO2 膜からなる層間絶縁膜107を300nm程度の膜厚に形成した後、フォトレジスト膜108を塗布形成し、i線ステッパを用いてフォトレジスト108に0.45μm径のコンタクトホールパターンを形成する。
【0033】
次に、図2(b)に示したように、ECRタイプのSiO2 エッチング装置(図8)を用い、フォトレジスト膜108をエッチングマスクとして層間絶縁膜107をエッチングし、コンタクトホールを形成する。このときのエッチング条件は例えば次のように設定する。
放電ガス:CHF3 /CH2 F2
=35/15sccm
容器内圧力:0.27Pa
マイクロ波出力:1200W
RFバイアス:150W(800kHz)
ウェハ温度:20℃
オーバエッチング:30%
【0034】
このように十分なオーバーエッチングを行っているにもかかわらず、ゲート電極110a,110bのWSiX 層104のコーナー部を覆うSiO2 膜(サイドウォール106)の膜厚が十分確保される。
【0035】
次に、図2(c)に示したように、フォトレジスト108をアッシングにより完全に除去したのち、例えば減圧CVD法により多結晶シリコンからなる配線層109を形成し、これをパターニングする。その際、ゲート電極110a,110bと配線層109との間には、エッチング後においても十分な膜厚が残っているサイドウォール膜106によって十分な距離が確保されているため、十分な耐圧特性(降伏電圧50V以上)を得ることができる。
【0036】
このように、本実施の形態では、エッチングストッパを用いずに良好な自己整合コンタクトを形成することができ、ゲート電極と配線との耐圧特性も十分なものとなる。
【0037】
次に、本発明の他の実施の形態を説明する。
【0038】
本実施の形態は、上記実施の形態と同様に、エッチングストッパを用いないで自己整合コンタクトを形成するものである。まず、図3(a)に示したように、シリコン基板101上に、ゲート酸化膜102を熱酸化法により形成した後、例えば減圧CVD法により多結晶シリコン層103を100nm程度の膜厚に形成し、さらにその上に例えばプラズマCVD法によりWSiX 層104を100nm程度の膜厚に形成する。次に、例えば常圧CVD法によりSiO2 膜を250nm程度の膜厚に形成した後、i線ストッパと通常のSiO2 膜エッチング装置を用いて上記SiO2 膜を0.35μm幅の所望のゲートパターンに加工し、これをオフセット酸化膜105とする。
【0039】
次に、図3(b)に示したように、ECRタイプのエッチング装置(図8)を用い、オフセット酸化膜105をエッチングマスクとしてWSiX 層104をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス:Cl2 /O2 =75/12sccm
容器内圧力:0.4Pa
マイクロ波出力:1200W
RFバイアス:70W(800kHz)
ウェハ温度:20℃
オーバエッチング:20%
【0040】
このように、WSiX 層104のエッチング時においては、O2 の流量比を高めると共にマイクロ波出力も高めてWSiX 層104のサイドエッチングを促進したため、図3(b)に示したようにオフセット酸化膜105の直下にアンダーカット形状が生じ、結果としてオフセット酸化膜105がWSiX 層104の上にオーバーハングした形状が得られる。
【0041】
ここまでは、上記の実施の形態(図1(a),(b))と同様である。
【0042】
次に、図3(c)に示したように、同じくECRタイプのエッチング装置(図8)を用い、オフセット酸化膜105をエッチングマスクとして多結晶シリコン層103をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス:Cl2 /O2 =75/2sccm
容器内圧力:0.4Pa
マイクロ波出力:1200W
RFバイアス:30W(800kHz)
ウェハ温度:20℃
オーバエッチング:40%
【0043】
このように、本実施の形態では、多結晶シリコン層103のエッチング時において、上記実施の形態(図1(c))の場合よりもO2 の流量比を減らし、WSiX 層104の場合と同量のサイドエッチングが生じるように制御するようにしたので、図3(c)に示したように、WSiX 層104のみならず多結晶シリコン層103までもがオフセット酸化膜105より小さい幅で垂直にエッチングされる。すなわち、エッチングマスクであるオフセット酸化膜105より小さい幅寸法を有し、かつ垂直形状の側面を有するゲート電極110a′,110b′が得られる。
【0044】
このようにして、微細間隔を隔てて配置された2つのゲート電極110a′,110b′が形成される。
【0045】
次に、図4(a)に示したように、例えば常圧CVD法によりサイドウォール用のSiO2 膜を200nm程度の膜厚に形成した後、通常のSiO2 膜エッチング装置によって異方性エッチバックを行い、LDD構造形成用のサイドウォール膜106を形成する。さらに、例えば常圧CVD法により、全面にSiO2 膜からなる層間絶縁膜107を300nm程度の膜厚に形成した後、フォトレジスト膜108を塗布形成し、i線ステッパを用いてフォトレジスト108に0.45μm径のコンタクトホールパターンを形成する。そして、ECRタイプのSiO2 エッチング装置(図8)を用い、フォトレジスト膜108をエッチングマスクとして層間絶縁膜107のエッチングを行う。このときのエッチング条件は例えば次のように設定する。
放電ガス:CHF3 /CH2 F2 =35/15sccm
容器内圧力:0.27Pa
μ波出力:1200W
RFバイアス:150W(800kHz)
ウェハ温度:20℃
オーバエッチング:30%
【0046】
このように十分なオーバーエッチングを行ったにもかかわらず、図4(a)に示したように、ゲート電極110a′,110b′のWSiX 層104のコーナー部を覆うSiO2 膜(サイドウォール106)の膜厚が十分確保される。
【0047】
次に、図4(b)に示したように、フォトレジスト108をアッシングにより完全に除去したのち、例えば減圧CVD法により、多結晶シリコンからなる配線層109を形成し、所定の形状にパターニングする。その際、ゲート電極110a′,110b′と配線層との間には、エッチング後においても十分な膜厚をもつサイドウォール膜106によって十分な距離が確保されているため、十分な耐圧特性(降伏電圧50V以上)が得られる。
【0048】
このように、本実施の形態においてもエッチングストッパを用いずに良好な自己整合コンタクトを形成することができ、ゲート電極と配線との耐圧特性も十分なものとなる。
【0049】
次に、図1、図5および図6を参照して、本発明の他の実施の形態を説明する。
【0050】
本実施の形態は、エッチングストッパを用いて自己整合コンタクトを形成するものである。ここで当初の数工程は上記の実施の形態(図1)と類似なので、図1を用いて説明する。
【0051】
まず、図1(a)に示したように、シリコン基板101上に、ゲート酸化膜102を熱酸化法により形成した後、例えば減圧CVD法により多結晶シリコン層103を100nm程度の膜厚に形成し、さらにその上に例えばプラズマCVD法によりWSiX 層104を100nm程度の膜厚に形成する。次に、例えば常圧CVD法によりSiO2 膜を250nm程度の膜厚に形成した後、i線ストッパと通常のSiO2 膜エッチング装置を用いて上記SiO2 膜を0.35μm幅の所望のゲートパターンに加工し、これをオフセット酸化膜105とする。
【0052】
次に、図1(b)に示したように、図9のMCRタイプのエッチング装置を用い、オフセット酸化膜105をエッチングマスクとしてWSiX 層104をエッチングする。このときのエッチング条件は例えば次のように設定する。
【0053】
放電ガス:Cl2 =60sccm
容器内圧力:0.4Pa
ソース出力:1200W
RFバイアス:50W(450kHz)
ウェハ温度:70℃
オーバエッチング:20%
【0054】
このように、WSiX 層104のエッチング時においては、ソース出力を高めて側壁電極20のスパッタ量を大きくすることにより、側壁電極20を構成する石英表面からプラズマ中への酸素ラジカル(活性度の高い遊離酸素原子O* )の供給を多くし、WSiX 層104のサイドエッチングを促進するようにしたため、図1(b)のようにオフセット酸化膜105の直下にアンダーカット形状が生じ、結果としてオフセット酸化膜105がWSiX 層104の上にオーバーハングした形状が得られる。
【0055】
次に、図1(c)に示したように、同じくMCRタイプのエッチング装置(図8)を用い、オフセット酸化膜105をエッチングマスクとして多結晶シリコン層103をエッチングする。このときのエッチング条件は例えば次のように設定する。
放電ガス:Cl2 /HBr=40/40sccm
容器内圧力:0.4Pa
マイクロ波出力:900W
RFバイアス:20W(450kHz)
ウェハ温度:70℃
オーバエッチング:40%
【0056】
このように、多結晶シリコン層103のエッチングにおいては、通常の異方性条件を用いているので、多結晶シリコン層103はサイドエッチングが行われず、図1(c)に示したように、オフセット酸化膜105とほぼ同じ幅で垂直にエッチングされる。
【0057】
次に、図5(a)に示したように、例えば常圧CVD法によりサイドウォール用のSiO2 膜を200nm程度の膜厚に形成した後、通常のSiO2 膜エッチング装置によって異方性エッチバックを行い、LDD構造形成用のサイドウォール膜106を形成する。さらに、Si3 N4 膜からなるエッチングストッパ膜111を50nm程度の膜厚に形成したのち、例えば常圧CVD法により、全面にSiO2 膜からなる層間絶縁膜107を500nm程度の膜厚に形成し、これをリフロー法によって平坦化する。次に、フォトレジスト膜108を塗布形成し、i線ステッパを用いてフォトレジスト膜108に0.45μm径のコンタクトホールパターンを形成する。
【0058】
次に、図5(b)に示したように、通常のマグネトロンタイプのSiO2 エッチング装置を用い、フォトレジスト膜108をエッチングマスクとして層間絶縁膜107のエッチングを行う。このときのエッチング条件は例えば次のように設定する。
放電ガス:C4 F8 /CO/Ar
=10/200/300sccm
容器内圧力:6.0Pa
RFバイアス:1600W(13.56MHz)
ウェハ温度:20℃
オーバエッチング:50%
【0059】
次に、図6(a)に示したように、同じくマグネトロンタイプのSiO2 膜エッチング装置を用い、フォトレジスト膜108をエッチングマスクとしてエッチングストッパ膜111(Si3 N4 膜)をエッチング除去する。このときのエッチング条件は例えば次のように設定する。
放電ガス:CHF3 /O2 =20/20sccm
容器内圧力:6.0Pa
RFバイアス:600W(13.56MHz)
ウェハ温度:20℃
オーバエッチング:30%
【0060】
このように、本実施の形態では、2つのエッチングステップ(層間絶縁膜107およびエッチングストッパ膜111のエッチング)を合わせると、上記の実施の形態(図2)以上に十分なオーバエッチングを行っているにもかかわらず、図6(a)に示したように、ゲート電極110a,110bのWSiX 層104のコーナー部を覆うSiO2 膜の膜厚が十分確保される。
【0061】
次に、図6(b)に示したように、フォトレジスト108をアッシングにより完全に除去したのち、例えば減圧CVD法により、多結晶シリコンからなる配線層109を形成し、所定の形状にパターニングする。その際、ゲート電極110a′,110b′と配線層109との間には、エッチング後においても十分な膜厚が残っているサイドウォール膜106によって十分な距離が確保されているため、十分な耐圧特性(降伏電圧50V以上)を得ることができる。
【0062】
このように、本実施の形態では、エッチングストッパを用いた場合にも良好な自己整合コンタクトを形成することができ、ゲート電極と配線との耐圧特性も十分なものとなる。
【0063】
次に、図3および図7を参照して、本発明の他の実施の形態を説明する。
【0064】
本実施の形態は、上記の実施の形態と同様のエッチングストッパを用いて自己整合コンタクトを形成するものである。ここで当初の数工程は上記の実施の形態(図3(a))と同様であるので説明を省略する。
【0065】
本実施の形態では、まず、上記の実施の形態(図3(a))で説明した内容と同様の工程および条件により、図3(a)に示したような構造を得る。
【0066】
次に、図3(b)に示したように、例えば図10のICPタイプのエッチング装置を用いてWSiX 層104をエッチングする。このときのエッチング条件は、例えば次のように設定する。
放電ガス:Cl2 /O2 =100/15sccm
容器内圧力:0.4Pa
ソース出力:2500W
RFバイアス:90W(13.56MHz)
ウェハ温度:20℃
オーバエッチング:20%
【0067】
このように、WSiX 層104のエッチング時においては、O2 の流量比を高めると共に、ソース出力も高めてWSiX 層104のサイドエッチングを促進したため、図3(b)に示したように、オフセット酸化膜105直下にアンダーカット形状が生じ、結果としてオフセット酸化膜105がWSiX 層104の上にオーバーハングした形となる。
【0068】
次に、図3(c)に示したように、図10のICPタイプのエッチング装置を用いて多結晶シリコン層103をエッチングする。このときのエッチング条件は、例えば次のように設定する。
放電ガス:Cl2 /O2 =100/2sccm
容器内圧力:0.2Pa
マイクロ波出力:900W
RFバイアス:30W(13.56MHz)
ウェハ温度:20℃
オーバエッチング:40%
【0069】
このように、多結晶シリコン層103のエッチング時においては、O2 の流量比を減らしてWSiX 104と同量のサイドエッチングが生じるように制御したので、図3(c)に示したように、WSiX 層104のみならず多結晶シリコン層103までもがオフセット酸化膜105より小さい幅で垂直にエッチングされ、エッチングマスクであるオフセット酸化膜105より小さい幅寸法を有し、かつ垂直形状の側面を有するゲート電極110a′,110b′が得られる。
【0070】
次に、図7(a)に示したように、例えば常圧CVD法によりサイドウォール用のSiO2 膜を200nm程度の膜厚に形成した後、通常のSiO2 膜エッチング装置によって異方性エッチバックを行い、LDD構造形成用のサイドウォール膜106を形成する。さらに、Si3 N4 膜からなるエッチングストッパ膜111を50nm程度の膜厚に形成したのち、例えば常圧CVD法により、全面にSiO2 膜からなる層間絶縁膜107を500nm程度の膜厚に形成し、これをリフロー法によって平坦化する。次に、フォトレジスト膜108を塗布形成し、i線ステッパを用いてフォトレジスト108に0.45μm径のコンタクトホールパターンを形成する。そして、通常のマグネトロンタイプのSiO2 エッチング装置を用い、フォトレジスト膜108をエッチングマスクとして層間絶縁膜107のエッチングを行う。このときのエッチング条件は図6(a)の場合と同様に例えば次のように設定する。
放電ガス:C4 F8 /CO/Ar
=10/200/300sccm
容器内圧力:6.0Pa
RFバイアス:1600W(13.56MHz)
ウェハ温度:20℃
オーバエッチング:50%
【0071】
次に、同じく図7(a)に示したように、マグネトロンタイプのSiO2 膜エッチング装置を用い、フォトレジスト膜108をエッチングマスクとしてエッチングストッパ膜111(Si3 N4 膜)をエッチング除去する。このときのエッチング条件は図6(a)の場合と同様に例えば次のように設定する。
放電ガス:CHF3 /O2 =20/20sccm
容器内圧力:6.0Pa
RFバイアス:600W(13.56MHz)
ウェハ温度:20℃
オーバエッチング:30%
【0072】
このように、本実施の形態では、2つのエッチングステップ(層間絶縁膜107およびエッチングストッパ膜111のエッチング)を合わせると、上記の実施の形態(図2)以上に十分なオーバエッチングを行っているにもかかわらず、図7(a)に示したように、ゲート電極110a′,110b′のWSiX 層104のコーナー部を覆うSiO2 膜の膜厚が十分確保される。
【0073】
次に、図7(b)に示したように、フォトレジスト膜108をアッシングにより完全に除去したのち、例えば減圧CVD法により、多結晶シリコンからなる配線層109を形成する。その際、ゲート電極110a′,110b′と配線層109との間には、エッチング後においても十分な膜厚をもつサイドウォール膜106によって十分な距離が確保されているため、十分な耐圧特性(降伏電圧50V以上)を得ることができる。
【0074】
このように、本実施の形態でも、エッチングストッパを用いて良好な自己整合コンタクトを形成することができ、ゲート電極と配線との耐圧特性も十分なものとなる。
【0075】
以上、種々の実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、上記の各実施の形態で示したスパッタ等の条件(温度,ガス流量,ガス流量比等)はあくまで一例に過ぎず、適宜の値に設定することができる。また、エッチングプラズマ源や装置構成、サンプル構造およびエッチング等のプロセス条件についても、本発明の主旨を逸脱しない範囲で適宜選択可能である。
【0076】
【発明の効果】
以上説明したように本発明に係る半導体装置の製造方法によれば、ゲート電極の上の絶縁層がこのゲート電極の一部であるタングステンシリサイド層よりも外側に張り出すようにしたので、その後に形成される層間絶縁膜にコンタクトホールを形成する際のエッチングによってゲート電極の肩部(コーナー部)を覆う絶縁層が極度に薄くなりあるいは露出するのを回避できる。このため、自己整合コンタクトの形成時においてゲート電極と配線との間の十分な絶縁性を確保することができる。
特に、本発明に係る第1および第2の半導体装置の製造方法によれば、タングステンシリサイド層をエッチングする際に、酸素ガスの流量比が相対的に大きい塩素ガスと酸素ガスとの混合ガスを用いるようにしたので、タングステンシリサイド層の側面エッチングを促進させることができる。
また、本発明に係る第3の半導体装置の製造方法によれば、ゲート電極層をエッチングする際に、石英系の構成材をスパッタしてプラズマ中に酸素ラジカルを供給するようにしたので、タングステンシリサイド層の側面エッチングを促進させることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る半導体装置の製造方法の各工程を表す素子断面図である。
【図2】図1に続く各工程を表す素子断面図である。
【図3】本発明の他の実施の形態に係る半導体装置の製造方法の各工程を表す素子断面図である。
【図4】図3に続く各工程を表す素子断面図である。
【図5】本発明のさらに他の実施の形態に係る半導体装置の製造方法の後半工程を表す素子断面図である。
【図6】図5に続く各工程を表す素子断面図である。
【図7】本発明のさらに他の実施の形態に係る半導体装置の製造方法の後半工程を表す素子断面図である。
【図8】本発明に係る半導体装置の製造方法において使用するRFバイアス印加型ECR高密度プラズマエッチング装置の構成を示す概略断面図である。
【図9】本発明に係る半導体装置の製造方法において使用するMCRタイプの高密度プラズマエッチング装置の構成を示す概略断面図である。
【図10】本発明に係る半導体装置の製造方法において使用するICPタイプの高密度プラズマエッチング装置の構成を示す概略断面図である。
【図11】従来の自己整合コンタクトを有する半導体装置の構造を表す断面図である。
【図12】従来の自己整合コンタクトを有する他の半導体装置の構造を表す断面図である。
【符号の説明】
11…マグネトロン、12…導波管、13…石英ベルジャ、14…ソレノイドコイル、15,25,35…ウェハ、17,27,37…ウェハステージ、18,21,28,33,38…高周波電源、29…上部電極、30…側壁電極、31…誘導結合コイル、32…石英板、101…シリコン基板、102…ゲート酸化膜、103…多結晶シリコン層、104…WSiX 層、105…オフセット酸化膜、106…サイドウォール膜、107…層間絶縁膜、108…フォトレジスト膜、109…配線層、110a,110a′,110b,110b…ゲート電極、111…エッチングストッパ膜
Claims (5)
- 半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド(WSix)層をこの順に積層してゲート電極層を形成する工程と、
前記ゲート電極層の上に、前記ゲート電極層に対して高いエッチング選択性を有する絶縁層を形成し、これを所定の寸法にパターニングする工程と、
パターニングされた前記絶縁層をエッチングマスクとして、前記ゲート電極層をエッチングする工程と、
前記ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングし、前記半導体基板に達するコンタクトホールを形成する工程とを含み、
前記ゲート電極層をエッチングする工程は、
酸素(O2)ガスの流量比が相対的に大きい塩素(Cl2)ガスと酸素ガスとの混合ガスを用いて前記タングステンシリサイド層をエッチングする工程と、
酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスを用いて前記多結晶シリコン層をエッチングする工程とを含み、
前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面もエッチングされるようにすることで、前記絶縁層がエッチング後の前記タングステンシリサイド層よりも外側に張り出すようにし、
前記多結晶シリコン層をエッチングする工程では、前記多結晶シリコン層が前記エッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされるようにする
ことを特徴とする半導体装置の製造方法。 - 前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面が、上側が狭く下側が広いテーパ形状にエッチングされるようにする
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド(WSix)層をこの順に積層してゲート電極層を形成する工程と、
前記ゲート電極層の上に、前記ゲート電極層に対して高いエッチング選択性を有する絶縁層を形成し、これを所定の寸法にパターニングする工程と、
パターニングされた前記絶縁層をエッチングマスクとして、前記ゲート電極層をエッチングする工程と、
前記ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングし、前記半導体基板に達するコンタクトホールを形成する工程とを含み、
前記ゲート電極層をエッチングする工程は、
酸素(O2)ガスの流量比が相対的に大きい塩素(Cl2)ガスと酸素ガスとの混合ガスを用いて前記タングステンシリサイド層をエッチングする工程と、
酸素ガスの流量比が相対的に小さい塩素ガスと酸素ガスとの混合ガスを用いて前記多結晶シリコン層をエッチングする工程とを含み、
前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面もエッチングされるようにすることで、前記絶縁層がエッチング後の前記タングステンシリサイド層よりも外側に張り出すようにし、
前記多結晶シリコン層をエッチングする工程では、前記混合ガス中の酸素ガスの流量比を減らすことで、前記多結晶シリコン層に前記タングステンシリサイド層と同量の側面エッチングが生じるように制御する
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に形成したゲート酸化膜上に、少なくとも多結晶シリコン層およびタングステンシリサイド(WSix)層をこの順に積層してゲート電極層を形成する工程と、
前記ゲート電極層の上に、前記ゲート電極層に対して高いエッチング選択性を有する絶縁層を形成し、これを所定の寸法にパターニングする工程と、
エッチングチャンバ内に石英系の構成材を配置しつつ、パターニングされた前記絶縁層をエッチングマスクとして前記ゲート電極層をエッチングする工程と、
前記ゲート電極層の肩部を覆うサイドウォール膜を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングし、前記半導体基板に達するコンタクトホールを形成する工程とを含み、
前記ゲート電極層をエッチングする工程は、
前記石英系の構成材をスパッタすることによって活性度の大きい酸素ラジカルをプラズマ中に供給しつつ、塩素ガスを用いて前記タングステンシリサイド層をエッチングする工程と、
塩素(Cl2)ガスと臭化水素(HBr)ガスとの混合ガスを用いて前記多結晶シリコン層をエッチングする工程とを含み、
前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面もエッチングされるようにすることで、前記絶縁層がエッチング後の前記タングステンシリサイド層よりも外側に張り出すようにし、
前記多結晶シリコン層をエッチングする工程では、前記多結晶シリコン層が前記エッチングマスクとしての絶縁層と同じ幅で垂直にエッチングされるようにする
ことを特徴とする半導体装置の製造方法。 - 前記タングステンシリサイド層をエッチングする工程では、前記タングステンシリサイド層の側面が、上側が狭く下側が広いテーパ形状にエッチングされるようにする
ことを特徴とする請求項4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20654896A JP3862035B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20654896A JP3862035B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1041508A JPH1041508A (ja) | 1998-02-13 |
JP3862035B2 true JP3862035B2 (ja) | 2006-12-27 |
Family
ID=16525215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20654896A Expired - Fee Related JP3862035B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3862035B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100464381B1 (ko) * | 1997-04-30 | 2005-06-08 | 삼성전자주식회사 | 돌출구조물을구비하는반도체장치및그제조방법 |
US6297163B1 (en) * | 1998-09-30 | 2001-10-02 | Lam Research Corporation | Method of plasma etching dielectric materials |
KR100295061B1 (ko) * | 1999-03-29 | 2001-07-12 | 윤종용 | 챔퍼가 형성된 실리사이드층을 갖춘 반도체소자 및 그 제조방법 |
KR100297738B1 (ko) * | 1999-10-07 | 2001-11-02 | 윤종용 | 챔퍼가 형성된 금속 실리사이드층을 갖춘 반도체소자의 제조방법 |
KR100352909B1 (ko) * | 2000-03-17 | 2002-09-16 | 삼성전자 주식회사 | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 |
KR20070003021A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
JP4628226B2 (ja) * | 2005-09-09 | 2011-02-09 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
JP4725451B2 (ja) * | 2006-03-27 | 2011-07-13 | ヤマハ株式会社 | 絶縁ゲート型電界効果トランジスタの製法 |
KR101194381B1 (ko) * | 2009-07-03 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 장치 제조 방법 |
JP2012059961A (ja) * | 2010-09-09 | 2012-03-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
CN114883184A (zh) * | 2022-04-28 | 2022-08-09 | 广东芯粤能半导体有限公司 | 半导体器件及形成方法 |
-
1996
- 1996-07-17 JP JP20654896A patent/JP3862035B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1041508A (ja) | 1998-02-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040802 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060315 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060711 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060907 |
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A61 | First payment of annual fees (during grant procedure) |
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|
LAPS | Cancellation because of no payment of annual fees |