JPH10189727A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189727A JPH10189727A JP34911096A JP34911096A JPH10189727A JP H10189727 A JPH10189727 A JP H10189727A JP 34911096 A JP34911096 A JP 34911096A JP 34911096 A JP34911096 A JP 34911096A JP H10189727 A JPH10189727 A JP H10189727A
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- insulating film
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Abstract
(57)【要約】
【課題】コンタクトホール内に形成する埋め込み配線層
の中にボイドを形成したり、その後のエッチバックによ
り半導体基板をえぐることのない、配線の信頼性を確保
した微細なコンタクトを有する半導体装置の製造方法を
提供する。 【解決手段】半導体基板１０上に絶縁膜２２を形成する
工程と、絶縁膜２２上にマスク層３２を形成する工程
と、マスク層３２に絶縁膜２２を露出させる第１コンタ
クトホールを開孔する工程と、第１コンタクトホールの
内壁に第１コンタクトホールの開孔径を狭めるサイドウ
ォールマスク層３３ａを形成する工程と、サイドウォー
ルマスク層３３ａをマスクにして絶縁膜２２に第２コン
タクトホールを開孔する工程と、サイドウォールマスク
層３３ａの開孔径を拡大させる工程とを有する。
の中にボイドを形成したり、その後のエッチバックによ
り半導体基板をえぐることのない、配線の信頼性を確保
した微細なコンタクトを有する半導体装置の製造方法を
提供する。 【解決手段】半導体基板１０上に絶縁膜２２を形成する
工程と、絶縁膜２２上にマスク層３２を形成する工程
と、マスク層３２に絶縁膜２２を露出させる第１コンタ
クトホールを開孔する工程と、第１コンタクトホールの
内壁に第１コンタクトホールの開孔径を狭めるサイドウ
ォールマスク層３３ａを形成する工程と、サイドウォー
ルマスク層３３ａをマスクにして絶縁膜２２に第２コン
タクトホールを開孔する工程と、サイドウォールマスク
層３３ａの開孔径を拡大させる工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に微細なコンタクトを有する半導体装置の
製造方法に関する。
法に関し、特に微細なコンタクトを有する半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩ等に見られるように半導
体装置の高集積化及び高性能化が進展するに伴い、酸化
シリコン（ＳｉＯ2 ）系材料層のドライエッチングにつ
いても技術的要素がますます厳しくなっている。
体装置の高集積化及び高性能化が進展するに伴い、酸化
シリコン（ＳｉＯ2 ）系材料層のドライエッチングにつ
いても技術的要素がますます厳しくなっている。
【０００３】その中でも、コンタクトホール工程の位置
合わせのためのマスク上の設計余裕を不要にできる自己
整合コンタクト（Self Aligned Contact; 以下ＳＡＣと
略）技術が注目されている。
合わせのためのマスク上の設計余裕を不要にできる自己
整合コンタクト（Self Aligned Contact; 以下ＳＡＣと
略）技術が注目されている。
【０００４】このＳＡＣ技術の開発は、特に０．２５μ
ｍルール以降の世代で活発化しており、その背景にはい
くつかの理由がある。一つは、露光機の性能による制限
であり、もう一つは、ＳＡＣを使ってチップやセルの面
積を積極的に縮めることである。
ｍルール以降の世代で活発化しており、その背景にはい
くつかの理由がある。一つは、露光機の性能による制限
であり、もう一つは、ＳＡＣを使ってチップやセルの面
積を積極的に縮めることである。
【０００５】特に前者は、最近発表された０．２５μｍ
量産向け露光機において、配線層の微細化のトレンド維
持が困難になっていることを意味する。これは、ステッ
パの位置合わせばらつきの改善不足が原因となってお
り、位置合わせバラつきが大きいため位置合わせの設計
余裕が大きくなる。その結果、配線幅を太くするか、あ
るいはホール径が小さくなりずぎて開孔出来ないなどの
問題が出てくる。０．３μｍルールからこの兆候が見え
始めており、０．２５〜０．２μｍルールでは問題を回
避できない。
量産向け露光機において、配線層の微細化のトレンド維
持が困難になっていることを意味する。これは、ステッ
パの位置合わせばらつきの改善不足が原因となってお
り、位置合わせバラつきが大きいため位置合わせの設計
余裕が大きくなる。その結果、配線幅を太くするか、あ
るいはホール径が小さくなりずぎて開孔出来ないなどの
問題が出てくる。０．３μｍルールからこの兆候が見え
始めており、０．２５〜０．２μｍルールでは問題を回
避できない。
【０００６】この位置合わせの設計余裕を不要にできる
と言われている技術がＳＡＣである。ＳＡＣの形成法に
はいくつかあり、いずれも従来の露光だけを使った方法
に比べてプロセスが多少複雑になる欠点を持つのが一般
的である。しかし、将来的にその採用は不可欠であり、
ＳＡＣに関して様々な研究がなされている。
と言われている技術がＳＡＣである。ＳＡＣの形成法に
はいくつかあり、いずれも従来の露光だけを使った方法
に比べてプロセスが多少複雑になる欠点を持つのが一般
的である。しかし、将来的にその採用は不可欠であり、
ＳＡＣに関して様々な研究がなされている。
【０００７】但し、ＳＡＣを実用化する方法には、薄い
Ｓｉ3 Ｎ4 上でエッチングを停止させるような難度の高
いエッチング技術を開発することが必要である。対Ｓｉ
3 Ｎ4 高選択比プロセスとして、装置の放電方式によっ
てもやや異なるが、基本的にはＣＦ系保護膜を使い、Ｓ
ｉＯ2 エッチング速度の劣化を高密度プラズマを使う方
法が考えられている。
Ｓｉ3 Ｎ4 上でエッチングを停止させるような難度の高
いエッチング技術を開発することが必要である。対Ｓｉ
3 Ｎ4 高選択比プロセスとして、装置の放電方式によっ
てもやや異なるが、基本的にはＣＦ系保護膜を使い、Ｓ
ｉＯ2 エッチング速度の劣化を高密度プラズマを使う方
法が考えられている。
【０００８】しかしながら、ＳＡＣ技術はトータルで見
るとまだ課題が多いと言わざるを得ない。そこで、従来
から知られているようなコンタクトホールを開孔するた
めのマスクとなる層のコンタクトホール内壁にサイドウ
ォールを形成し、コンタクトホールの径を狭めて開孔す
る方法が試みられている。
るとまだ課題が多いと言わざるを得ない。そこで、従来
から知られているようなコンタクトホールを開孔するた
めのマスクとなる層のコンタクトホール内壁にサイドウ
ォールを形成し、コンタクトホールの径を狭めて開孔す
る方法が試みられている。
【０００９】上記の方法を適用した半導体装置の製造方
法について、以下に説明する。まず、図１（ａ）に示す
ように、半導体基板１０上に、ゲート酸化膜２０を熱酸
化で形成した後、ポリシリコンを例えば減圧ＣＶＤ法で
１００ｎｍ堆積し、さらにタングステンシリサイドを例
えばプラズマＣＶＤ法で１００ｎｍ堆積し、エキシマス
テッパーを用いて０．３５μｍ幅の所望のゲートパター
ンに加工して、ポリシリコンゲート３１ａ及びシリサイ
ドゲート３１ｂのポリサイドからなるゲート電極３１を
形成する。さらに、ゲート電極３１の側部に、サイドウ
ォール絶縁膜２１を形成する。
法について、以下に説明する。まず、図１（ａ）に示す
ように、半導体基板１０上に、ゲート酸化膜２０を熱酸
化で形成した後、ポリシリコンを例えば減圧ＣＶＤ法で
１００ｎｍ堆積し、さらにタングステンシリサイドを例
えばプラズマＣＶＤ法で１００ｎｍ堆積し、エキシマス
テッパーを用いて０．３５μｍ幅の所望のゲートパター
ンに加工して、ポリシリコンゲート３１ａ及びシリサイ
ドゲート３１ｂのポリサイドからなるゲート電極３１を
形成する。さらに、ゲート電極３１の側部に、サイドウ
ォール絶縁膜２１を形成する。
【００１０】次に、図１（ｂ）に示すように、ゲート電
極３１を被覆して酸化シリコンを例えば常圧ＣＶＤ法に
よって６００ｎｍ堆積し、リフローあるいはエッチバッ
クにより平坦化して絶縁膜２２を形成した後、例えばポ
リシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させてマス
ク層３２を形成する。
極３１を被覆して酸化シリコンを例えば常圧ＣＶＤ法に
よって６００ｎｍ堆積し、リフローあるいはエッチバッ
クにより平坦化して絶縁膜２２を形成した後、例えばポ
リシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させてマス
ク層３２を形成する。
【００１１】次に、図１（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成する。その後、例えば図
７に示すＥＣＲタイプのエッチング装置にてエッチング
を行い、絶縁膜２２を露出させる第１コンタクトホール
ＣＨ１をマスク層３２に形成する。
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成する。その後、例えば図
７に示すＥＣＲタイプのエッチング装置にてエッチング
を行い、絶縁膜２２を露出させる第１コンタクトホール
ＣＨ１をマスク層３２に形成する。
【００１２】次に、図２（ｄ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にてウェハ全面に１２０ｎｍ
堆積して、サイドウォールマスク用層３３を形成する。
リシリコンを減圧ＣＶＤ法にてウェハ全面に１２０ｎｍ
堆積して、サイドウォールマスク用層３３を形成する。
【００１３】次に、図２（ｅ）に示すように、例えば図
７に示すＥＣＲタイプのエッチング装置にてエッチバッ
クを行い、ポリシリコンのサイドウォールマスク層３３
ａを形成し、コンタクトホールの径を狭める。
７に示すＥＣＲタイプのエッチング装置にてエッチバッ
クを行い、ポリシリコンのサイドウォールマスク層３３
ａを形成し、コンタクトホールの径を狭める。
【００１４】次に、図９（ａ）に示すように、開孔径の
狭められたサイドウォールマスク層３３ａをマスクにし
て、例えば図７に示すＥＣＲタイプのエッチング装置に
てエッチングを行い、半導体基板１０を露出させる第２
コンタクトホールＣＨ２を絶縁膜２２に開孔する。
狭められたサイドウォールマスク層３３ａをマスクにし
て、例えば図７に示すＥＣＲタイプのエッチング装置に
てエッチングを行い、半導体基板１０を露出させる第２
コンタクトホールＣＨ２を絶縁膜２２に開孔する。
【００１５】上記の方法によれば、前述のＳＡＣと異な
り、対Ｓｉ3 Ｎ4 高選択比条件等の新規プロセスが不要
で、マイクロローディング効果を注意深くクリアしてい
くという従来からのアプローチを適用することで、０．
１μｍφ程度の極微細・高アスペクト比のコンタクトホ
ールの開孔を達成することができる。
り、対Ｓｉ3 Ｎ4 高選択比条件等の新規プロセスが不要
で、マイクロローディング効果を注意深くクリアしてい
くという従来からのアプローチを適用することで、０．
１μｍφ程度の極微細・高アスペクト比のコンタクトホ
ールの開孔を達成することができる。
【００１６】
【発明が解決しようとする課題】しかしながら、この技
術を用いてコンタクトホールを開孔した場合、図９
（ｂ）に示すように、コンタクトホール内に埋め込む配
線層を形成する際のフッ酸系前処理により絶縁膜２２に
おけるコンタクトホールの開孔径がわずかに拡大し、サ
イドウォールマスク層３３ａの直下にアンダーカットＵ
Ｃが生じてしまう。このアンダーカットＵＣにより、次
工程のＣＶＤによる埋め込み配線層３４の形成におい
て、図１０（ｃ）のようにボイド（す）Ｖがコンタクト
ホール内に形成されてしまう。さらにその後の埋め込み
配線層のエッチバックにおいてリセス量（プラグロス）
が激増し、最悪の場合には、図１０（ｄ）のようにエッ
チバック終了前のリセスが下地基板に達し、半導体基板
のえぐれ１２が発生し、配線の信頼性を大きく低下させ
るという問題がある。
術を用いてコンタクトホールを開孔した場合、図９
（ｂ）に示すように、コンタクトホール内に埋め込む配
線層を形成する際のフッ酸系前処理により絶縁膜２２に
おけるコンタクトホールの開孔径がわずかに拡大し、サ
イドウォールマスク層３３ａの直下にアンダーカットＵ
Ｃが生じてしまう。このアンダーカットＵＣにより、次
工程のＣＶＤによる埋め込み配線層３４の形成におい
て、図１０（ｃ）のようにボイド（す）Ｖがコンタクト
ホール内に形成されてしまう。さらにその後の埋め込み
配線層のエッチバックにおいてリセス量（プラグロス）
が激増し、最悪の場合には、図１０（ｄ）のようにエッ
チバック終了前のリセスが下地基板に達し、半導体基板
のえぐれ１２が発生し、配線の信頼性を大きく低下させ
るという問題がある。
【００１７】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明の目的は、コンタクトホール
内壁にサイドウォールを形成し、コンタクトホールの径
を狭めて開孔する方法において、コンタクトホール内に
形成する埋め込み配線層の中にボイドを形成したり、さ
らにその後のエッチバックにより半導体基板をえぐるこ
とのない、配線の信頼性を確保した微細なコンタクトを
有する半導体装置の製造方法を提供することである。
のであり、従って、本発明の目的は、コンタクトホール
内壁にサイドウォールを形成し、コンタクトホールの径
を狭めて開孔する方法において、コンタクトホール内に
形成する埋め込み配線層の中にボイドを形成したり、さ
らにその後のエッチバックにより半導体基板をえぐるこ
とのない、配線の信頼性を確保した微細なコンタクトを
有する半導体装置の製造方法を提供することである。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜上にマスク層を形
成する工程と、前記マスク層に前記絶縁膜を露出させる
第１コンタクトホールを開孔する工程と、前記第１コン
タクトホールの内壁に第１コンタクトホールの開孔径を
狭めるサイドウォールマスク層を形成する工程と、前記
サイドウォールマスク層をマスクにして前記絶縁膜に第
２コンタクトホールを開孔する工程と、前記サイドウォ
ールマスク層の開孔径を拡大させる工程とを有する。
め、本発明の半導体装置の製造方法は、半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜上にマスク層を形
成する工程と、前記マスク層に前記絶縁膜を露出させる
第１コンタクトホールを開孔する工程と、前記第１コン
タクトホールの内壁に第１コンタクトホールの開孔径を
狭めるサイドウォールマスク層を形成する工程と、前記
サイドウォールマスク層をマスクにして前記絶縁膜に第
２コンタクトホールを開孔する工程と、前記サイドウォ
ールマスク層の開孔径を拡大させる工程とを有する。
【００１９】上記の本発明の半導体装置の製造方法によ
れば、埋め込み配線層形成の前にコンタクトホール底部
の自然酸化膜を除去することを目的とするフッ酸系のウ
ェットエッチング処理（埋め込み配線層形成の前処理）
の前に、予めサイドウォールマスク層の開孔径を拡大さ
せる。このサイドウォールマスク層の開孔径を拡大する
幅は、埋め込み配線層形成の前処理における絶縁膜のコ
ンタクトホールの開孔径の拡大分程度である。これによ
り、サイドウォールマスク層の下部にアンダーカットが
生じるのを防ぐことが可能となり、埋め込み配線層の信
頼性を低下させるＣＶＤ時のボイド形成を防ぐことが可
能となるものである。この場合、コンタクトホール径が
わずかに拡大することになるが、埋め込み配線層形成の
前処理、サイドウォールマスクの開孔径の拡大とも微妙
な制御をして最低限に抑えることで問題は生じない。
れば、埋め込み配線層形成の前にコンタクトホール底部
の自然酸化膜を除去することを目的とするフッ酸系のウ
ェットエッチング処理（埋め込み配線層形成の前処理）
の前に、予めサイドウォールマスク層の開孔径を拡大さ
せる。このサイドウォールマスク層の開孔径を拡大する
幅は、埋め込み配線層形成の前処理における絶縁膜のコ
ンタクトホールの開孔径の拡大分程度である。これによ
り、サイドウォールマスク層の下部にアンダーカットが
生じるのを防ぐことが可能となり、埋め込み配線層の信
頼性を低下させるＣＶＤ時のボイド形成を防ぐことが可
能となるものである。この場合、コンタクトホール径が
わずかに拡大することになるが、埋め込み配線層形成の
前処理、サイドウォールマスクの開孔径の拡大とも微妙
な制御をして最低限に抑えることで問題は生じない。
【００２０】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記サイドウォールマスク層の開孔
径を拡大させる工程の後に前記絶縁膜の開孔径を拡大さ
せて前記サイドウォールマスク層の開孔径と合わせる工
程を有する。サイドウォールマスク層の開孔径と絶縁膜
の開孔径を合わせることにより、アンダーカットが形成
されない。従って、埋め込み配線層の信頼性を低下させ
るＣＶＤ時のボイド形成を防ぐことが可能となる。
いては、好適には、前記サイドウォールマスク層の開孔
径を拡大させる工程の後に前記絶縁膜の開孔径を拡大さ
せて前記サイドウォールマスク層の開孔径と合わせる工
程を有する。サイドウォールマスク層の開孔径と絶縁膜
の開孔径を合わせることにより、アンダーカットが形成
されない。従って、埋め込み配線層の信頼性を低下させ
るＣＶＤ時のボイド形成を防ぐことが可能となる。
【００２１】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記第２コンタクトホールを開孔す
る工程が前記絶縁膜を貫通して前記半導体基板表面を露
出させる工程である。第２コンタクトホールの開孔にお
いて半導体基板を露出させることにより、後工程のサイ
ドウォールマスク層の開孔径を拡大させる工程において
コンタクトホール底部の半導体基板をもエッチングする
ことにつながるが、サイドウォールマスク層のエッチン
グ量は微量である上、マイクロローディング効果により
サイドウォールマスク層のエッチングよりもエッチレー
トが低下するのでほとんど問題なく、むしろコンタクト
ホール開孔により生じた基板表面のダメージ・コンタミ
層を除去することができるというメリットを有する。
いては、好適には、前記第２コンタクトホールを開孔す
る工程が前記絶縁膜を貫通して前記半導体基板表面を露
出させる工程である。第２コンタクトホールの開孔にお
いて半導体基板を露出させることにより、後工程のサイ
ドウォールマスク層の開孔径を拡大させる工程において
コンタクトホール底部の半導体基板をもエッチングする
ことにつながるが、サイドウォールマスク層のエッチン
グ量は微量である上、マイクロローディング効果により
サイドウォールマスク層のエッチングよりもエッチレー
トが低下するのでほとんど問題なく、むしろコンタクト
ホール開孔により生じた基板表面のダメージ・コンタミ
層を除去することができるというメリットを有する。
【００２２】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記第２コンタクトホールを開孔す
る工程が前記絶縁膜を貫通する前にエッチングを停止し
て前記第２コンタクトホール底部に前記絶縁膜の一部を
を残す工程であり、さらに好適には、前記第２コンタク
トホール底部に前記絶縁膜の一部を残す工程の後に前記
第２コンタクトホール底部に残された絶縁膜を除去する
ことにより前記半導体基板表面を露出させる工程を有す
る。半導体基板のエッチングを回避したい場合は、第２
コンタクトホールの開孔において半導体基板到達直前で
エッチングを止めておき、埋め込み配線層形成の前処理
時に半導体基板に到達させるという方法により実現でき
る。
いては、好適には、前記第２コンタクトホールを開孔す
る工程が前記絶縁膜を貫通する前にエッチングを停止し
て前記第２コンタクトホール底部に前記絶縁膜の一部を
を残す工程であり、さらに好適には、前記第２コンタク
トホール底部に前記絶縁膜の一部を残す工程の後に前記
第２コンタクトホール底部に残された絶縁膜を除去する
ことにより前記半導体基板表面を露出させる工程を有す
る。半導体基板のエッチングを回避したい場合は、第２
コンタクトホールの開孔において半導体基板到達直前で
エッチングを止めておき、埋め込み配線層形成の前処理
時に半導体基板に到達させるという方法により実現でき
る。
【００２３】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記サイドウォールマスク層の開孔
径を拡大させる工程において同時に静電チャックの残留
電荷の除去の放電を行う。本発明のサイドウォールマス
ク層の開孔径を拡大させる方法としては、単極式静電チ
ャックの除電放電を利用することもできる。この単極式
静電チャックの除電放電とは、静電チャックの残留電荷
除去用の放電である。これは、あくまでもウェハ上の残
留電荷をアースされたチェンバー壁面へプラズマを介し
て逃してやる工程なので、ガス種については、本来希ガ
スでも可能である。よって、この除電工程にサイドウォ
ールマスク層の開孔径の拡大が生じるようなガス系を用
いることで静電チャックの残留電荷の除去の放電とサイ
ドウォールマスク層の開孔径の拡大を兼用し、スループ
ットの短縮が可能である。
いては、好適には、前記サイドウォールマスク層の開孔
径を拡大させる工程において同時に静電チャックの残留
電荷の除去の放電を行う。本発明のサイドウォールマス
ク層の開孔径を拡大させる方法としては、単極式静電チ
ャックの除電放電を利用することもできる。この単極式
静電チャックの除電放電とは、静電チャックの残留電荷
除去用の放電である。これは、あくまでもウェハ上の残
留電荷をアースされたチェンバー壁面へプラズマを介し
て逃してやる工程なので、ガス種については、本来希ガ
スでも可能である。よって、この除電工程にサイドウォ
ールマスク層の開孔径の拡大が生じるようなガス系を用
いることで静電チャックの残留電荷の除去の放電とサイ
ドウォールマスク層の開孔径の拡大を兼用し、スループ
ットの短縮が可能である。
【００２４】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記第２コンタクトホールを開孔す
る工程において低圧高密度プラズマ源を利用したプラズ
マエッチングを行う。微細な径の第２コンタクトホール
の開孔には、従来タイプのプラズマ処理装置でも原理的
に可能であるが、高アスペクト比とのコンタクトホール
加工という観点では、低圧高密度プラズマ源を利用した
エッチング処理の使用が望ましい。低圧高密度プラズマ
源としては、ＥＣＲタイプ、ＩＣＰタイプ、ヘリコン波
プラズマタイプなどがある。これらの低圧高密度プラズ
マにおいては、放電空間に電場を誘起させてプラズマ中
の自由電子を加速し、その結果生じる高エネルギー電子
によって中性ガスを電離し、高密度のプラズマを得る。
低圧のエッチング室において高密度のプラズマを発生さ
せると、基板表面近傍に形成されるイオンシース中でイ
オンが、他のイオンや中性ガス粒子と衝突する確率が小
さくなるため、イオンの直進性が高まり、また電離度が
高いためにイオン対中性ラジカルの比が大きくとれ、エ
ッチングの異方性を高めることができる。
いては、好適には、前記第２コンタクトホールを開孔す
る工程において低圧高密度プラズマ源を利用したプラズ
マエッチングを行う。微細な径の第２コンタクトホール
の開孔には、従来タイプのプラズマ処理装置でも原理的
に可能であるが、高アスペクト比とのコンタクトホール
加工という観点では、低圧高密度プラズマ源を利用した
エッチング処理の使用が望ましい。低圧高密度プラズマ
源としては、ＥＣＲタイプ、ＩＣＰタイプ、ヘリコン波
プラズマタイプなどがある。これらの低圧高密度プラズ
マにおいては、放電空間に電場を誘起させてプラズマ中
の自由電子を加速し、その結果生じる高エネルギー電子
によって中性ガスを電離し、高密度のプラズマを得る。
低圧のエッチング室において高密度のプラズマを発生さ
せると、基板表面近傍に形成されるイオンシース中でイ
オンが、他のイオンや中性ガス粒子と衝突する確率が小
さくなるため、イオンの直進性が高まり、また電離度が
高いためにイオン対中性ラジカルの比が大きくとれ、エ
ッチングの異方性を高めることができる。
【００２５】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基板上に絶縁膜を形
成する工程と、前記絶縁膜上にマスク層を形成する工程
と、前記マスク層に前記絶縁膜を露出させる第１コンタ
クトホールを開孔する工程と、前記マスク層をマスクに
して前記絶縁膜に第２コンタクトホールを開孔する工程
と、前記マスク層の開孔径を拡大させる工程とを有す
る。
の半導体装置の製造方法は、半導体基板上に絶縁膜を形
成する工程と、前記絶縁膜上にマスク層を形成する工程
と、前記マスク層に前記絶縁膜を露出させる第１コンタ
クトホールを開孔する工程と、前記マスク層をマスクに
して前記絶縁膜に第２コンタクトホールを開孔する工程
と、前記マスク層の開孔径を拡大させる工程とを有す
る。
【００２６】上記の本発明の半導体装置の製造方法によ
れば、埋め込み配線層形成の前にコンタクトホール底部
の自然酸化膜を除去することを目的とするフッ酸系のウ
ェットエッチング処理（埋め込み配線層形成の前処理）
の前に、予めマスク層の開孔径を拡大させる。マスク層
の開孔径を拡大する幅は、埋め込み配線層形成の前処理
における絶縁膜のコンタクトホールの開孔径の拡大分程
度であり、マスク層の下部にアンダーカットが生じるの
を防ぐことが可能となり、埋め込み配線層の信頼性を低
下させるＣＶＤ時のボイド形成を防ぐことが可能とな
る。
れば、埋め込み配線層形成の前にコンタクトホール底部
の自然酸化膜を除去することを目的とするフッ酸系のウ
ェットエッチング処理（埋め込み配線層形成の前処理）
の前に、予めマスク層の開孔径を拡大させる。マスク層
の開孔径を拡大する幅は、埋め込み配線層形成の前処理
における絶縁膜のコンタクトホールの開孔径の拡大分程
度であり、マスク層の下部にアンダーカットが生じるの
を防ぐことが可能となり、埋め込み配線層の信頼性を低
下させるＣＶＤ時のボイド形成を防ぐことが可能とな
る。
【００２７】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記マスク層の開孔径を拡大させる
工程の後に前記絶縁膜の開孔径を拡大させて前記マスク
層の開孔径と合わせる工程を有する。マスク層の開孔径
と絶縁膜の開孔径を合わせることにより、アンダーカッ
トが形成されず、埋め込み配線層の信頼性を低下させる
ＣＶＤ時のボイド形成を防ぐことが可能となる。
いては、好適には、前記マスク層の開孔径を拡大させる
工程の後に前記絶縁膜の開孔径を拡大させて前記マスク
層の開孔径と合わせる工程を有する。マスク層の開孔径
と絶縁膜の開孔径を合わせることにより、アンダーカッ
トが形成されず、埋め込み配線層の信頼性を低下させる
ＣＶＤ時のボイド形成を防ぐことが可能となる。
【００２８】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記第２コンタクトホールを開孔す
る工程が前記絶縁膜を貫通して前記半導体基板表面を露
出させる工程である。第２コンタクトホールの開孔にお
いて半導体基板を露出させることにより、後工程のマス
ク層の開孔径を拡大させる工程において、コンタクトホ
ール底部ではマイクロローディング効果によりエッチレ
ートが低下しており半導体基板のエッチング量は少な
く、むしろコンタクトホール開孔により生じた基板表面
のダメージ・コンタミ層を除去することができるという
メリットを有する。
いては、好適には、前記第２コンタクトホールを開孔す
る工程が前記絶縁膜を貫通して前記半導体基板表面を露
出させる工程である。第２コンタクトホールの開孔にお
いて半導体基板を露出させることにより、後工程のマス
ク層の開孔径を拡大させる工程において、コンタクトホ
ール底部ではマイクロローディング効果によりエッチレ
ートが低下しており半導体基板のエッチング量は少な
く、むしろコンタクトホール開孔により生じた基板表面
のダメージ・コンタミ層を除去することができるという
メリットを有する。
【００２９】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記第２コンタクトホールを開孔す
る工程が前記絶縁膜を貫通する前にエッチングを停止し
て第２コンタクトホール底部に前記絶縁膜の一部をを残
す工程であり、さらに好適には、前記第２コンタクトホ
ール底部に前記絶縁膜の一部を残す工程の後に前記第２
コンタクトホール底部に残された絶縁膜を除去すること
により前記半導体基板表面を露出させる工程を有する。
半導体基板のエッチングを回避したい場合は、第２コン
タクトホールの開孔において半導体基板到達直前でエッ
チングを止めておき、埋め込み配線層形成の前処理時に
半導体基板に到達させるという方法により実現できる。
いては、好適には、前記第２コンタクトホールを開孔す
る工程が前記絶縁膜を貫通する前にエッチングを停止し
て第２コンタクトホール底部に前記絶縁膜の一部をを残
す工程であり、さらに好適には、前記第２コンタクトホ
ール底部に前記絶縁膜の一部を残す工程の後に前記第２
コンタクトホール底部に残された絶縁膜を除去すること
により前記半導体基板表面を露出させる工程を有する。
半導体基板のエッチングを回避したい場合は、第２コン
タクトホールの開孔において半導体基板到達直前でエッ
チングを止めておき、埋め込み配線層形成の前処理時に
半導体基板に到達させるという方法により実現できる。
【００３０】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記マスク層の開孔径を拡大させる
工程において同時に静電チャックの残留電荷の除去の放
電を行う。本発明のマスク層の開孔径を拡大させる方法
としては、単極式静電チャックの除電放電を利用するこ
とにより、静電チャックの残留電荷除去用の放電工程と
マスク層の開孔径の拡大させる工程を同時に行い、スル
ープットの短縮が可能である。
いては、好適には、前記マスク層の開孔径を拡大させる
工程において同時に静電チャックの残留電荷の除去の放
電を行う。本発明のマスク層の開孔径を拡大させる方法
としては、単極式静電チャックの除電放電を利用するこ
とにより、静電チャックの残留電荷除去用の放電工程と
マスク層の開孔径の拡大させる工程を同時に行い、スル
ープットの短縮が可能である。
【００３１】上記の本発明の半導体装置の製造方法にお
いては、好適には、前記第２コンタクトホールを開孔す
る工程において低圧高密度プラズマ源を利用したプラズ
マエッチングを行う。微細な径の第２コンタクトホール
の開孔には、従来タイプのプラズマ処理装置でも原理的
に可能であるが、高アスペクト比とのコンタクトホール
加工という観点では、低圧高密度プラズマ源を利用した
エッチング処理の使用が望ましい。低圧高密度プラズマ
源としては、ＥＣＲタイプ、ＩＣＰタイプ、ヘリコン波
プラズマタイプなどがある。
いては、好適には、前記第２コンタクトホールを開孔す
る工程において低圧高密度プラズマ源を利用したプラズ
マエッチングを行う。微細な径の第２コンタクトホール
の開孔には、従来タイプのプラズマ処理装置でも原理的
に可能であるが、高アスペクト比とのコンタクトホール
加工という観点では、低圧高密度プラズマ源を利用した
エッチング処理の使用が望ましい。低圧高密度プラズマ
源としては、ＥＣＲタイプ、ＩＣＰタイプ、ヘリコン波
プラズマタイプなどがある。
【００３２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、実施例により図面を参照して説明する。
いて、実施例により図面を参照して説明する。
【００３３】まず、本実施例において使用したプラズマ
処理装置例として、図７及び図８に高密度プラズマを発
生できるエッチング装置を示す。
処理装置例として、図７及び図８に高密度プラズマを発
生できるエッチング装置を示す。
【００３４】図７は、ＲＦバイアス印加型ＥＣＲプラズ
マエッチング装置を示している。これは、マグネトロン
６１で発生したマイクロ波が、導波管６２及び石英ベル
ジャー６３を介してウェハステージ６７上のウェハ６５
に到達する構成になっている。
マエッチング装置を示している。これは、マグネトロン
６１で発生したマイクロ波が、導波管６２及び石英ベル
ジャー６３を介してウェハステージ６７上のウェハ６５
に到達する構成になっている。
【００３５】図８（ａ）に示すのは誘導結合プラズマ
（ＩＣＰ）タイプのエッチング装置で、高周波電源６８
からチェンバー側壁に巻かれた誘導結合コイル７０に２
ＭＨｚのＲＦを印加し高密度プラズマを形成する機構と
なっている。
（ＩＣＰ）タイプのエッチング装置で、高周波電源６８
からチェンバー側壁に巻かれた誘導結合コイル７０に２
ＭＨｚのＲＦを印加し高密度プラズマを形成する機構と
なっている。
【００３６】図８（ｂ）は、ヘイコン波プラズマタイプ
のエッチング装置の構成概略図で、ソース電源７２によ
りアンテナ７３にＲＦ（１３．５６ＭＨｚ）を印加する
と、ソレノイドコイル６４により形成された磁場との相
互作用でソースチェンバー７４内にホイッスラー波（ヘ
イコン波）が発生し、結果的に生じた高密度プラズマが
ウェハ６５に達する機構となっている。
のエッチング装置の構成概略図で、ソース電源７２によ
りアンテナ７３にＲＦ（１３．５６ＭＨｚ）を印加する
と、ソレノイドコイル６４により形成された磁場との相
互作用でソースチェンバー７４内にホイッスラー波（ヘ
イコン波）が発生し、結果的に生じた高密度プラズマが
ウェハ６５に達する機構となっている。
【００３７】また、図示していないが、上記どれかの装
置おいても、高周波電源６８を具備したウェハステージ
６７は温度制御用の冷媒（例えば商品名フロリナート）
が循環した構造となっており、さらに単極式静電チャッ
クが設置されているものとする。
置おいても、高周波電源６８を具備したウェハステージ
６７は温度制御用の冷媒（例えば商品名フロリナート）
が循環した構造となっており、さらに単極式静電チャッ
クが設置されているものとする。
【００３８】実施例１ 本実施例の半導体装置の製造方法により製造した半導体
装置の断面図を図４（ｊ）に示す。半導体基板１０上に
ゲート絶縁膜２０を介してポリシリコンゲート３１ａ及
びシリサイドゲート３１ｂからなるゲート電極３１があ
り、その側部にサイドウォール絶縁膜２２がある。ゲー
ト電極３１の両側部の半導体基板１０中には、図示しな
いソースドレイン拡散層がある。ゲート電極３１を絶縁
膜２２が被覆しており、半導体基板１０中のソースドレ
イン拡散層に達するコンタクトホールが開孔されてお
り、コンタクトホール内に埋め込み配線層３４が埋め込
まれている。コンタクトホールの底部１１は、半導体基
板に対して凹状にへこみ部を有している。
装置の断面図を図４（ｊ）に示す。半導体基板１０上に
ゲート絶縁膜２０を介してポリシリコンゲート３１ａ及
びシリサイドゲート３１ｂからなるゲート電極３１があ
り、その側部にサイドウォール絶縁膜２２がある。ゲー
ト電極３１の両側部の半導体基板１０中には、図示しな
いソースドレイン拡散層がある。ゲート電極３１を絶縁
膜２２が被覆しており、半導体基板１０中のソースドレ
イン拡散層に達するコンタクトホールが開孔されてお
り、コンタクトホール内に埋め込み配線層３４が埋め込
まれている。コンタクトホールの底部１１は、半導体基
板に対して凹状にへこみ部を有している。
【００３９】かかる半導体装置は、コンタクトホール内
に形成された埋め込み配線層の中にボイドがなく、半導
体基板へのえぐれがない、配線の信頼性を確保した微細
なコンタクトホールを有する半導体装置である。
に形成された埋め込み配線層の中にボイドがなく、半導
体基板へのえぐれがない、配線の信頼性を確保した微細
なコンタクトホールを有する半導体装置である。
【００４０】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図１（ａ）に示すよう
に、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積し、その上層に例えばタングステン
シリサイドをプラズマＣＶＤ法で１００ｎｍ堆積した。
造方法について説明する。まず、図１（ａ）に示すよう
に、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積し、その上層に例えばタングステン
シリサイドをプラズマＣＶＤ法で１００ｎｍ堆積した。
【００４１】次に、エキシマステッパーを用いて０．３
５μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成した。
５μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成した。
【００４２】次に、例えば酸化シリコンを全面にＣＶＤ
法により堆積し、（エッチャー：アノードカップル平行
平板型、ガス：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／４０／
８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：５
００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オーバ
ーエッチ：５％）の装置及び条件でエッチバックして、
サイドウォール絶縁膜２１を形成した。
法により堆積し、（エッチャー：アノードカップル平行
平板型、ガス：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／４０／
８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：５
００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オーバ
ーエッチ：５％）の装置及び条件でエッチバックして、
サイドウォール絶縁膜２１を形成した。
【００４３】次に、図１（ｂ）に示すように、酸化シリ
コンを例えば常圧ＣＶＤ法によってゲート電極３１を被
覆して６００ｎｍ堆積し、リフローあるいはエッチバッ
クなどにより平坦化して絶縁膜２２を形成した後、例え
ばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて
マスク層３２を形成した。
コンを例えば常圧ＣＶＤ法によってゲート電極３１を被
覆して６００ｎｍ堆積し、リフローあるいはエッチバッ
クなどにより平坦化して絶縁膜２２を形成した後、例え
ばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて
マスク層３２を形成した。
【００４４】次に、図１（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成した。その際のリフロー
後のポリサイドゲート電極３１間の絶縁膜２２の膜厚は
約１μｍとなった。その後、例えば、図７のＥＣＲタイ
プのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ2 ＝７５
／２ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５
ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエッチ：
５０％）の条件でマスク層３２のエッチングを行い、絶
縁膜２２を露出させる第１コンタクトホールＣＨ１をマ
スク層３２に開孔した。
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成した。その際のリフロー
後のポリサイドゲート電極３１間の絶縁膜２２の膜厚は
約１μｍとなった。その後、例えば、図７のＥＣＲタイ
プのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ2 ＝７５
／２ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５
ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエッチ：
５０％）の条件でマスク層３２のエッチングを行い、絶
縁膜２２を露出させる第１コンタクトホールＣＨ１をマ
スク層３２に開孔した。
【００４５】次に、図２（ｄ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にてマスク層３２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ堆
積し、サイドウォールマスク用層３３を形成した。
リシリコンを減圧ＣＶＤ法にてマスク層３２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ堆
積し、サイドウォールマスク用層３３を形成した。
【００４６】次に、図２（ｅ）に示すように、図７のＥ
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ
2 ＝７５／５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件でエッチバックを行い、サイドウォ
ールマスク層３３ａを形成した。
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ
2 ＝７５／５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件でエッチバックを行い、サイドウォ
ールマスク層３３ａを形成した。
【００４７】次に、図３（ｆ）に示すように、図７のＥ
ＣＲタイプのエッチング装置にて、（ガス：Ｃ4 Ｆ8 ／
Ｏ2 ＝５０／５ＳＣＣＭ、圧力：０．３Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：３００Ｗ、ウェハ温度：２０℃、オーバー
エッチ：３０％）の条件でエッチングを行い、絶縁膜２
２を貫通して半導体基板１０を露出させる第２コンタク
トホールＣＨ２を開孔した。この時の第２コンタクトホ
ールＣＨ２の開孔径は０．１μｍ程度であり、サイドウ
ォールマスク層３３ａの形成でエッチングマスクの径を
狭めたことにより、微細なコンタクトホールを形成でき
た。
ＣＲタイプのエッチング装置にて、（ガス：Ｃ4 Ｆ8 ／
Ｏ2 ＝５０／５ＳＣＣＭ、圧力：０．３Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：３００Ｗ、ウェハ温度：２０℃、オーバー
エッチ：３０％）の条件でエッチングを行い、絶縁膜２
２を貫通して半導体基板１０を露出させる第２コンタク
トホールＣＨ２を開孔した。この時の第２コンタクトホ
ールＣＨ２の開孔径は０．１μｍ程度であり、サイドウ
ォールマスク層３３ａの形成でエッチングマスクの径を
狭めたことにより、微細なコンタクトホールを形成でき
た。
【００４８】次に、図３（ｇ）に示すように、上記の絶
縁膜２２に第２コンタクトホールＣＨ２を開孔するエッ
チングに連続して（ガス：ＣＦ4 ／Ｏ2 ／Ａｒ＝２０／
１０／１００ＳＣＣＭ、圧力：２Ｐａ、μ波出力（２．
４５ＧＨｚ）：６００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：０Ｗ、ウェハ温度：２０℃、時間：１０ｓｅｃ）
の条件でエッチングを行い、サイドウォールマスク層３
３ａの開孔径を拡げ、コンタクト底部１１を凹状にエッ
チングした。このとき、サイドウォールマスク層の開孔
径は０．０４μｍ程度拡大した。また、コンタクト底部
１１では、マイクロローディング効果が顕著に発生する
条件だったためその凹状のへこみの深さは５０ｎｍに抑
えられた。
縁膜２２に第２コンタクトホールＣＨ２を開孔するエッ
チングに連続して（ガス：ＣＦ4 ／Ｏ2 ／Ａｒ＝２０／
１０／１００ＳＣＣＭ、圧力：２Ｐａ、μ波出力（２．
４５ＧＨｚ）：６００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：０Ｗ、ウェハ温度：２０℃、時間：１０ｓｅｃ）
の条件でエッチングを行い、サイドウォールマスク層３
３ａの開孔径を拡げ、コンタクト底部１１を凹状にエッ
チングした。このとき、サイドウォールマスク層の開孔
径は０．０４μｍ程度拡大した。また、コンタクト底部
１１では、マイクロローディング効果が顕著に発生する
条件だったためその凹状のへこみの深さは５０ｎｍに抑
えられた。
【００４９】次に、図３（ｈ）に示すように、（１０
０：１）のＤＨＦ処理を６０ｓｅｃ施し、コンタクトホ
ール底部の自然酸化膜を除去した。その際、絶縁膜２２
の第２コンタクトホールＣＨ２の径が０．０４μｍ拡大
し、サイドウォールマスク層３３ａと絶縁膜２２の境界
部の段差が消失した。
０：１）のＤＨＦ処理を６０ｓｅｃ施し、コンタクトホ
ール底部の自然酸化膜を除去した。その際、絶縁膜２２
の第２コンタクトホールＣＨ２の径が０．０４μｍ拡大
し、サイドウォールマスク層３３ａと絶縁膜２２の境界
部の段差が消失した。
【００５０】次に、図４（ｉ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込んでマスク層上面に全面に堆積し、埋
め込み配線層３４を形成した。
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込んでマスク層上面に全面に堆積し、埋
め込み配線層３４を形成した。
【００５１】次に、図４（ｊ）に示すように、例えば図
７のＥＣＲタイプのエッチング装置にて、（ガス：Ｃｌ
2 ＝２００ＳＣＣＭ、圧力：１．０Ｐａ、μ波出力
（２．４５ＧＨｚ）：８００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：７００Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件で全面にエッチバックを行い、第２
コンタクトホールＣＨ２内に埋め込み配線層３４を埋め
込んだ。
７のＥＣＲタイプのエッチング装置にて、（ガス：Ｃｌ
2 ＝２００ＳＣＣＭ、圧力：１．０Ｐａ、μ波出力
（２．４５ＧＨｚ）：８００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：７００Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件で全面にエッチバックを行い、第２
コンタクトホールＣＨ２内に埋め込み配線層３４を埋め
込んだ。
【００５２】以上で、図４（ｊ）のようなリセス量を最
小限にとどめたポリシリコンの埋め込み配線層が形成さ
れた。以上のように、本実施例により良好な形状の微細
コンタクトの形状が実現でき、コンタクトチェーン歩留
まり９５％以上を達成できた。
小限にとどめたポリシリコンの埋め込み配線層が形成さ
れた。以上のように、本実施例により良好な形状の微細
コンタクトの形状が実現でき、コンタクトチェーン歩留
まり９５％以上を達成できた。
【００５３】実施例２ 本実施例の半導体装置の製造方法により製造した半導体
装置の断面図を図６（ｊ’）に示す。半導体基板１０上
にゲート絶縁膜２０を介してポリシリコンゲート３１ａ
及びシリサイドゲート３１ｂからなるゲート電極３１が
あり、その側部にサイドウォール絶縁膜２２がある。ゲ
ート電極３１の両側部の半導体基板１０中には、図示し
ないソースドレイン拡散層がある。ゲート電極３１を絶
縁膜２２が被覆しており、半導体基板１０中のソースド
レイン拡散層に達するコンタクトホールが開孔されてお
り、コンタクトホール内に埋め込み配線層３４が埋め込
まれている。実施例１と異なり、コンタクトホールの底
部１１は、半導体基板に対して凹状のへこみ部はない。
装置の断面図を図６（ｊ’）に示す。半導体基板１０上
にゲート絶縁膜２０を介してポリシリコンゲート３１ａ
及びシリサイドゲート３１ｂからなるゲート電極３１が
あり、その側部にサイドウォール絶縁膜２２がある。ゲ
ート電極３１の両側部の半導体基板１０中には、図示し
ないソースドレイン拡散層がある。ゲート電極３１を絶
縁膜２２が被覆しており、半導体基板１０中のソースド
レイン拡散層に達するコンタクトホールが開孔されてお
り、コンタクトホール内に埋め込み配線層３４が埋め込
まれている。実施例１と異なり、コンタクトホールの底
部１１は、半導体基板に対して凹状のへこみ部はない。
【００５４】かかる半導体装置は、実施例１と同様、コ
ンタクトホール内に形成された埋め込み配線層の中にボ
イドがなく、半導体基板へのえぐれがない、配線の信頼
性を確保した微細なコンタクトホールを有する半導体装
置である。
ンタクトホール内に形成された埋め込み配線層の中にボ
イドがなく、半導体基板へのえぐれがない、配線の信頼
性を確保した微細なコンタクトホールを有する半導体装
置である。
【００５５】以下に、上記の本実施例の半導体装置の製
造方法について説明する。図１（ａ）に示すように、ま
ず、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積し、その上層に例えばタングステン
シリサイドをプラズマＣＶＤ法で１００ｎｍ堆積した。
造方法について説明する。図１（ａ）に示すように、ま
ず、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積し、その上層に例えばタングステン
シリサイドをプラズマＣＶＤ法で１００ｎｍ堆積した。
【００５６】次に、エキシマステッパーを用いて０．３
５μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成した。
５μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成した。
【００５７】次に、例えば酸化シリコンを全面にＣＶＤ
法により堆積し、（エッチャー：アノードカップル平行
平板型、ガス：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／４０／
８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：５
００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オーバ
ーエッチ：５％）の装置及び条件でエッチバックして、
サイドウォール絶縁膜２１を形成した。
法により堆積し、（エッチャー：アノードカップル平行
平板型、ガス：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／４０／
８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：５
００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オーバ
ーエッチ：５％）の装置及び条件でエッチバックして、
サイドウォール絶縁膜２１を形成した。
【００５８】次に、図１（ｂ）に示すように、酸化シリ
コンを例えば常圧ＣＶＤ法によってゲート電極３１を被
覆して６００ｎｍ堆積し、リフローあるいはエッチバッ
クなどにより平坦化して絶縁膜２２を形成した後、例え
ばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて
マスク層３２を形成した。
コンを例えば常圧ＣＶＤ法によってゲート電極３１を被
覆して６００ｎｍ堆積し、リフローあるいはエッチバッ
クなどにより平坦化して絶縁膜２２を形成した後、例え
ばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて
マスク層３２を形成した。
【００５９】次に、図１（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成した。その際のリフロー
後のポリサイドゲート電極３１間の絶縁膜２２の膜厚は
約１μｍとなった。その後、例えば、図７のＥＣＲタイ
プのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ2 ＝７５
／２ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５
ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエッチ：
５０％）の条件でマスク層３２のエッチングを行い、絶
縁膜２２を露出させる第１コンタクトホールＣＨ１をマ
スク層３２に開孔した。
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成した。その際のリフロー
後のポリサイドゲート電極３１間の絶縁膜２２の膜厚は
約１μｍとなった。その後、例えば、図７のＥＣＲタイ
プのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ2 ＝７５
／２ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５
ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエッチ：
５０％）の条件でマスク層３２のエッチングを行い、絶
縁膜２２を露出させる第１コンタクトホールＣＨ１をマ
スク層３２に開孔した。
【００６０】次に、図２（ｄ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にてマスク層３２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ堆
積し、サイドウォールマスク用層３３を形成した。
リシリコンを減圧ＣＶＤ法にてマスク層３２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ堆
積し、サイドウォールマスク用層３３を形成した。
【００６１】次に、図２（ｅ）に示すように、図７のＥ
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ
2 ＝７５／５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件でエッチバックを行い、サイドウォ
ールマスク層３３ａを形成した。
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ
2 ＝７５／５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件でエッチバックを行い、サイドウォ
ールマスク層３３ａを形成した。
【００６２】次に、図５（ｆ’）に示すように、図７の
ＥＣＲタイプのエッチング装置にて、（ガス：Ｃ4 Ｆ8
／Ｏ2 ＝５０／５ＳＣＣＭ、圧力：０．３Ｐａ、μ波出
力（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８
００ｋＨｚ）：３００Ｗ、ウェハ温度：２０℃、オーバ
ーエッチ：−５％（基板露出直前止め））の条件でエッ
チングを行い、絶縁膜２２に第２コンタクトホールＣＨ
２を開孔した。コンタクト底部にはわずかに絶縁膜２２
が残されており、半導体基板１０は露出していない。こ
の時の第２コンタクトホールＣＨ２の開孔径は０．１μ
ｍ程度であり、サイドウォールマスク層３３ａの形成で
エッチングマスクの径を狭めたことにより、微細なコン
タクトホールを形成できた。
ＥＣＲタイプのエッチング装置にて、（ガス：Ｃ4 Ｆ8
／Ｏ2 ＝５０／５ＳＣＣＭ、圧力：０．３Ｐａ、μ波出
力（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８
００ｋＨｚ）：３００Ｗ、ウェハ温度：２０℃、オーバ
ーエッチ：−５％（基板露出直前止め））の条件でエッ
チングを行い、絶縁膜２２に第２コンタクトホールＣＨ
２を開孔した。コンタクト底部にはわずかに絶縁膜２２
が残されており、半導体基板１０は露出していない。こ
の時の第２コンタクトホールＣＨ２の開孔径は０．１μ
ｍ程度であり、サイドウォールマスク層３３ａの形成で
エッチングマスクの径を狭めたことにより、微細なコン
タクトホールを形成できた。
【００６３】次に、図５（ｇ’）に示すように、上記の
絶縁膜２２に第２コンタクトホールＣＨ２を開孔するエ
ッチングに連続して（ガス：ＣＦ4 ／Ｏ2 ／Ａｒ＝２０
／１０／１００ＳＣＣＭ、圧力：１Ｐａ、μ波出力
（２．４５ＧＨｚ）：６００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：０Ｗ、ウェハ温度：２０℃、時間：１０ｓｅ
ｃ）の条件でエッチングを行い、サイドウォールマスク
層３３ａの開孔径を拡げた。このとき、サイドウォール
マスク層の開孔径は０．０４μｍ程度拡大した。また、
コンタクトホールエッチングの途中止めを行ったので、
コンタクト底部には残された絶縁膜２２が半導体基板を
保護しており、実施例１のような半導体基板１０に対す
る凹状のへこみは全く生じなかった。
絶縁膜２２に第２コンタクトホールＣＨ２を開孔するエ
ッチングに連続して（ガス：ＣＦ4 ／Ｏ2 ／Ａｒ＝２０
／１０／１００ＳＣＣＭ、圧力：１Ｐａ、μ波出力
（２．４５ＧＨｚ）：６００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：０Ｗ、ウェハ温度：２０℃、時間：１０ｓｅ
ｃ）の条件でエッチングを行い、サイドウォールマスク
層３３ａの開孔径を拡げた。このとき、サイドウォール
マスク層の開孔径は０．０４μｍ程度拡大した。また、
コンタクトホールエッチングの途中止めを行ったので、
コンタクト底部には残された絶縁膜２２が半導体基板を
保護しており、実施例１のような半導体基板１０に対す
る凹状のへこみは全く生じなかった。
【００６４】次に、図５（ｈ’）に示すように、（１０
０：１）のＤＨＦ処理を６０ｓｅｃ施し、コンタクトホ
ール底部の自然酸化膜を除去した。その際、絶縁膜２２
の第２コンタクトホールＣＨ２の径が０．０４μｍ拡大
し、サイドウォールマスク層３３ａと絶縁膜２２の境界
部の段差が消失した。また、コンタクトホールエッチン
グの途中止めにより残されたコンタクト底部の絶縁膜２
２は完全にエッチング除去され、半導体基板１０が露出
した。
０：１）のＤＨＦ処理を６０ｓｅｃ施し、コンタクトホ
ール底部の自然酸化膜を除去した。その際、絶縁膜２２
の第２コンタクトホールＣＨ２の径が０．０４μｍ拡大
し、サイドウォールマスク層３３ａと絶縁膜２２の境界
部の段差が消失した。また、コンタクトホールエッチン
グの途中止めにより残されたコンタクト底部の絶縁膜２
２は完全にエッチング除去され、半導体基板１０が露出
した。
【００６５】次に、図６（ｉ’）に示すように、例えば
ポリシリコンを減圧ＣＶＤ法により第２コンタクトホー
ルＣＨ２内を埋め込んでマスク層上面に全面に堆積し、
埋め込み配線層３４を形成した。
ポリシリコンを減圧ＣＶＤ法により第２コンタクトホー
ルＣＨ２内を埋め込んでマスク層上面に全面に堆積し、
埋め込み配線層３４を形成した。
【００６６】次に、図６（ｊ’）に示すように、例えば
図７のＥＣＲタイプのエッチング装置にて、（ガス：Ｃ
ｌ2 ＝２００ＳＣＣＭ、圧力：１．０Ｐａ、μ波出力
（２．４５ＧＨｚ）：８００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：７００Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件で全面にエッチバックを行い、第２
コンタクトホールＣＨ２内に埋め込み配線層３４を埋め
込んだ。
図７のＥＣＲタイプのエッチング装置にて、（ガス：Ｃ
ｌ2 ＝２００ＳＣＣＭ、圧力：１．０Ｐａ、μ波出力
（２．４５ＧＨｚ）：８００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：７００Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件で全面にエッチバックを行い、第２
コンタクトホールＣＨ２内に埋め込み配線層３４を埋め
込んだ。
【００６７】以上で、図６（ｊ’）のようなリセス量を
最小限にとどめたポリシリコンの埋め込み配線層が形成
された。以上のように、本実施例により良好な形状の微
細コンタクトの形状が実現でき、コンタクトチェーン歩
留まり９５％以上を達成できた。
最小限にとどめたポリシリコンの埋め込み配線層が形成
された。以上のように、本実施例により良好な形状の微
細コンタクトの形状が実現でき、コンタクトチェーン歩
留まり９５％以上を達成できた。
【００６８】実施例３ 本実施例の半導体装置の製造方法により製造した半導体
装置の断面図を図４（ｊ）に示す。実施例１の半導体装
置と同様の構造をしている。半導体基板１０上にゲート
絶縁膜２０を介してポリシリコンゲート３１ａ及びシリ
サイドゲート３１ｂからなるゲート電極３１があり、そ
の側部にサイドウォール絶縁膜２２がある。ゲート電極
３１の両側部の半導体基板１０中には、図示しないソー
スドレイン拡散層がある。ゲート電極３１を絶縁膜２２
が被覆しており、半導体基板１０中のソースドレイン拡
散層に達するコンタクトホールが開孔されており、コン
タクトホール内に埋め込み配線層３４が埋め込まれてい
る。また、実施例１と同様に、コンタクトホールの底部
１１は、半導体基板に対して凹状のへこみ部を有してい
る。
装置の断面図を図４（ｊ）に示す。実施例１の半導体装
置と同様の構造をしている。半導体基板１０上にゲート
絶縁膜２０を介してポリシリコンゲート３１ａ及びシリ
サイドゲート３１ｂからなるゲート電極３１があり、そ
の側部にサイドウォール絶縁膜２２がある。ゲート電極
３１の両側部の半導体基板１０中には、図示しないソー
スドレイン拡散層がある。ゲート電極３１を絶縁膜２２
が被覆しており、半導体基板１０中のソースドレイン拡
散層に達するコンタクトホールが開孔されており、コン
タクトホール内に埋め込み配線層３４が埋め込まれてい
る。また、実施例１と同様に、コンタクトホールの底部
１１は、半導体基板に対して凹状のへこみ部を有してい
る。
【００６９】かかる半導体装置は、実施例１と同様、コ
ンタクトホール内に形成された埋め込み配線層の中にボ
イドがなく、半導体基板へのえぐれがない、配線の信頼
性を確保した微細なコンタクトホールを有する半導体装
置である。
ンタクトホール内に形成された埋め込み配線層の中にボ
イドがなく、半導体基板へのえぐれがない、配線の信頼
性を確保した微細なコンタクトホールを有する半導体装
置である。
【００７０】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図１（ａ）に示すよう
に、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積し、その上層に例えばタングステン
シリサイドをプラズマＣＶＤ法で１００ｎｍ堆積した。
造方法について説明する。まず、図１（ａ）に示すよう
に、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積し、その上層に例えばタングステン
シリサイドをプラズマＣＶＤ法で１００ｎｍ堆積した。
【００７１】次に、エキシマステッパーを用いて０．３
５μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成した。
５μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成した。
【００７２】次に、例えば酸化シリコンを全面にＣＶＤ
法により堆積し、（エッチャー：アノードカップル平行
平板型、ガス：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／４０／
８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：５
００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オーバ
ーエッチ：５％）の装置及び条件でエッチバックして、
サイドウォール絶縁膜２１を形成した。
法により堆積し、（エッチャー：アノードカップル平行
平板型、ガス：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／４０／
８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：５
００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オーバ
ーエッチ：５％）の装置及び条件でエッチバックして、
サイドウォール絶縁膜２１を形成した。
【００７３】次に、図１（ｂ）に示すように、酸化シリ
コンを例えば常圧ＣＶＤ法によってゲート電極３１を被
覆して６００ｎｍ堆積し、リフローあるいはエッチバッ
クなどにより平坦化して絶縁膜２２を形成した後、例え
ばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて
マスク層３２を形成した。
コンを例えば常圧ＣＶＤ法によってゲート電極３１を被
覆して６００ｎｍ堆積し、リフローあるいはエッチバッ
クなどにより平坦化して絶縁膜２２を形成した後、例え
ばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて
マスク層３２を形成した。
【００７４】次に、図１（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成した。その際のリフロー
後のポリサイドゲート電極３１間の絶縁膜２２の膜厚は
約１μｍとなった。その後、例えば、図７のＥＣＲタイ
プのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ2 ＝７５
／２ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５
ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエッチ：
５０％）の条件でマスク層３２のエッチングを行い、絶
縁膜２２を露出させる第１コンタクトホールＣＨ１をマ
スク層３２に開孔した。
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成した。その際のリフロー
後のポリサイドゲート電極３１間の絶縁膜２２の膜厚は
約１μｍとなった。その後、例えば、図７のＥＣＲタイ
プのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ2 ＝７５
／２ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５
ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエッチ：
５０％）の条件でマスク層３２のエッチングを行い、絶
縁膜２２を露出させる第１コンタクトホールＣＨ１をマ
スク層３２に開孔した。
【００７５】次に、図２（ｄ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にてマスク層３２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ堆
積し、サイドウォールマスク用層３３を形成した。
リシリコンを減圧ＣＶＤ法にてマスク層３２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ堆
積し、サイドウォールマスク用層３３を形成した。
【００７６】次に、図２（ｅ）に示すように、図７のＥ
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ
2 ＝７５／５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件でエッチバックを行い、サイドウォ
ールマスク層３３ａを形成した。
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ
2 ＝７５／５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件でエッチバックを行い、サイドウォ
ールマスク層３３ａを形成した。
【００７７】次に、図３（ｆ）に示すように、図８
（ａ）のＩＣＰタイプのエッチング装置にて、（ガス：
ＣＨＦ3 ／ＣＨ2 Ｆ2 ＝５０／１０ＳＣＣＭ、圧力：
０．２Ｐａ、ソース出力（２ＭＨｚ）：１５００Ｗ、Ｒ
Ｆバイアス（１．８ＭＨｚ）：２５０Ｗ、上部電極温
度：１５０℃、ウェハ温度：２０℃、オーバーエッチ：
３０％）の条件でエッチングを行い、絶縁膜２２を貫通
して半導体基板１０を露出させる第２コンタクトホール
ＣＨ２を開孔した。この時の第２コンタクトホールＣＨ
２の開孔径は０．１μｍ程度であり、サイドウォールマ
スク層３３ａの形成でエッチングマスクの径を狭めたこ
とにより、微細なコンタクトホールを形成できた。
（ａ）のＩＣＰタイプのエッチング装置にて、（ガス：
ＣＨＦ3 ／ＣＨ2 Ｆ2 ＝５０／１０ＳＣＣＭ、圧力：
０．２Ｐａ、ソース出力（２ＭＨｚ）：１５００Ｗ、Ｒ
Ｆバイアス（１．８ＭＨｚ）：２５０Ｗ、上部電極温
度：１５０℃、ウェハ温度：２０℃、オーバーエッチ：
３０％）の条件でエッチングを行い、絶縁膜２２を貫通
して半導体基板１０を露出させる第２コンタクトホール
ＣＨ２を開孔した。この時の第２コンタクトホールＣＨ
２の開孔径は０．１μｍ程度であり、サイドウォールマ
スク層３３ａの形成でエッチングマスクの径を狭めたこ
とにより、微細なコンタクトホールを形成できた。
【００７８】次に、図３（ｇ）に示すように、上記の絶
縁膜２２に第２コンタクトホールＣＨ２を開孔するエッ
チングに連続して（ガス：ＣＦ4 ／Ｏ2 ＝１０／５ＳＣ
ＣＭ、圧力：１Ｐａ、ソース出力（２ＭＨｚ）：１００
０Ｗ、ＲＦバイアス（１．８ＭＨｚ）：０Ｗ、上部電極
温度：１５０℃、ウェハ温度：２０℃、時間：１０ｓｅ
ｃ）の条件でエッチングを行い、サイドウォールマスク
層３３ａの開孔径を拡げ、コンタクト底部１１を凹状に
エッチングした。このとき、サイドウォールマスク層の
開孔径は０．０４μｍ程度拡大した。また、コンタクト
底部１１では、マイクロローディング効果が顕著に発生
する条件だったためその凹状のへこみの深さは５０ｎｍ
に抑えられた。
縁膜２２に第２コンタクトホールＣＨ２を開孔するエッ
チングに連続して（ガス：ＣＦ4 ／Ｏ2 ＝１０／５ＳＣ
ＣＭ、圧力：１Ｐａ、ソース出力（２ＭＨｚ）：１００
０Ｗ、ＲＦバイアス（１．８ＭＨｚ）：０Ｗ、上部電極
温度：１５０℃、ウェハ温度：２０℃、時間：１０ｓｅ
ｃ）の条件でエッチングを行い、サイドウォールマスク
層３３ａの開孔径を拡げ、コンタクト底部１１を凹状に
エッチングした。このとき、サイドウォールマスク層の
開孔径は０．０４μｍ程度拡大した。また、コンタクト
底部１１では、マイクロローディング効果が顕著に発生
する条件だったためその凹状のへこみの深さは５０ｎｍ
に抑えられた。
【００７９】次に、図３（ｈ）に示すように、（１０
０：１）のＤＨＦ処理を６０ｓｅｃ施し、コンタクトホ
ール底部の自然酸化膜を除去した。その際、絶縁膜２２
の第２コンタクトホールＣＨ２の径が０．０４μｍ拡大
し、サイドウォールマスク層３３ａと絶縁膜２２の境界
部の段差が消失した。
０：１）のＤＨＦ処理を６０ｓｅｃ施し、コンタクトホ
ール底部の自然酸化膜を除去した。その際、絶縁膜２２
の第２コンタクトホールＣＨ２の径が０．０４μｍ拡大
し、サイドウォールマスク層３３ａと絶縁膜２２の境界
部の段差が消失した。
【００８０】次に、図４（ｉ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込んでマスク層上面に全面に堆積し、埋
め込み配線層３４を形成した。
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込んでマスク層上面に全面に堆積し、埋
め込み配線層３４を形成した。
【００８１】次に、図４（ｊ）に示すように、例えば図
７のＥＣＲタイプのエッチング装置にて、（ガス：Ｃｌ
2 ＝２００ＳＣＣＭ、圧力：１．０Ｐａ、μ波出力
（２．４５ＧＨｚ）：８００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：７００Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件で全面にエッチバックを行い、第２
コンタクトホールＣＨ２内に埋め込み配線層３４を埋め
込んだ。
７のＥＣＲタイプのエッチング装置にて、（ガス：Ｃｌ
2 ＝２００ＳＣＣＭ、圧力：１．０Ｐａ、μ波出力
（２．４５ＧＨｚ）：８００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：７００Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件で全面にエッチバックを行い、第２
コンタクトホールＣＨ２内に埋め込み配線層３４を埋め
込んだ。
【００８２】以上で、図４（ｊ）のようなリセス量を最
小限にとどめたポリシリコンの埋め込み配線層が形成さ
れた。以上のように、本実施例により良好な形状の微細
コンタクトの形状が実現でき、コンタクトチェーン歩留
まり９５％以上を達成できた。
小限にとどめたポリシリコンの埋め込み配線層が形成さ
れた。以上のように、本実施例により良好な形状の微細
コンタクトの形状が実現でき、コンタクトチェーン歩留
まり９５％以上を達成できた。
【００８３】実施例４ 本実施例の半導体装置の製造方法により製造した半導体
装置の断面図を図６（ｊ’）に示す。半導体基板１０上
にゲート絶縁膜２０を介してポリシリコンゲート３１ａ
及びシリサイドゲート３１ｂからなるゲート電極３１が
あり、その側部にサイドウォール絶縁膜２２がある。ゲ
ート電極３１の両側部の半導体基板１０中には、図示し
ないソースドレイン拡散層がある。ゲート電極３１を絶
縁膜２２が被覆しており、半導体基板１０中のソースド
レイン拡散層に達するコンタクトホールが開孔されてお
り、コンタクトホール内に埋め込み配線層３４が埋め込
まれている。実施例２と同様、コンタクトホールの底部
１１は、半導体基板に対して凹状のへこみ部はない。
装置の断面図を図６（ｊ’）に示す。半導体基板１０上
にゲート絶縁膜２０を介してポリシリコンゲート３１ａ
及びシリサイドゲート３１ｂからなるゲート電極３１が
あり、その側部にサイドウォール絶縁膜２２がある。ゲ
ート電極３１の両側部の半導体基板１０中には、図示し
ないソースドレイン拡散層がある。ゲート電極３１を絶
縁膜２２が被覆しており、半導体基板１０中のソースド
レイン拡散層に達するコンタクトホールが開孔されてお
り、コンタクトホール内に埋め込み配線層３４が埋め込
まれている。実施例２と同様、コンタクトホールの底部
１１は、半導体基板に対して凹状のへこみ部はない。
【００８４】かかる半導体装置は、実施例１と同様、コ
ンタクトホール内に形成された埋め込み配線層の中にボ
イドがなく、半導体基板へのえぐれがない、配線の信頼
性を確保した微細なコンタクトホールを有する半導体装
置である。
ンタクトホール内に形成された埋め込み配線層の中にボ
イドがなく、半導体基板へのえぐれがない、配線の信頼
性を確保した微細なコンタクトホールを有する半導体装
置である。
【００８５】以下に、上記の本実施例の半導体装置の製
造方法について説明する。図１（ａ）に示すように、ま
ず、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積し、その上層に例えばタングステン
シリサイドをプラズマＣＶＤ法で１００ｎｍ堆積した。
造方法について説明する。図１（ａ）に示すように、ま
ず、シリコン半導体基板１０上に、ゲート絶縁膜２０を
熱酸化で形成した後、例えばポリシリコンを減圧ＣＶＤ
法で１００ｎｍ堆積し、その上層に例えばタングステン
シリサイドをプラズマＣＶＤ法で１００ｎｍ堆積した。
【００８６】次に、エキシマステッパーを用いて０．３
５μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成した。
５μｍ幅の所望のゲートパターンに（エッチャー：ＥＣ
Ｒタイプ、ガス：Ｃｌ2 ／Ｏ2 ＝７５／６ＳＣＣＭ、圧
力：０．４Ｐａ、μ波出力（２．４５ＧＨｚ）：１２０
０Ｗ、ＲＦバイアス（８００ｋＨｚ）：７０Ｗ（タング
ステンシリサイド層）→５０Ｗ（ポリシリコン層）、ウ
ェハ温度：２０℃、オーバーエッチ：４０％）の装置及
び条件で加工し、ポリシリコンゲート３１ａ及びシリサ
イドゲート３１ｂのポリサイドからなるゲート電極３１
を形成した。
【００８７】次に、例えば酸化シリコンを全面にＣＶＤ
法により堆積し、（エッチャー：アノードカップル平行
平板型、ガス：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／４０／
８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：５
００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オーバ
ーエッチ：５％）の装置及び条件でエッチバックして、
サイドウォール絶縁膜２１を形成した。
法により堆積し、（エッチャー：アノードカップル平行
平板型、ガス：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／４０／
８００ＳＣＣＭ、圧力：２００Ｐａ、ＲＦバイアス：５
００Ｗ（３８０ｋＨｚ）、ウェハ温度：５０℃、オーバ
ーエッチ：５％）の装置及び条件でエッチバックして、
サイドウォール絶縁膜２１を形成した。
【００８８】次に、図１（ｂ）に示すように、酸化シリ
コンを例えば常圧ＣＶＤ法によってゲート電極３１を被
覆して６００ｎｍ堆積し、リフローあるいはエッチバッ
クなどにより平坦化して絶縁膜２２を形成した後、例え
ばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて
マスク層３２を形成した。
コンを例えば常圧ＣＶＤ法によってゲート電極３１を被
覆して６００ｎｍ堆積し、リフローあるいはエッチバッ
クなどにより平坦化して絶縁膜２２を形成した後、例え
ばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて
マスク層３２を形成した。
【００８９】次に、図１（ｃ）に示すように、エキシマ
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成した。その際のリフロー
後のポリサイドゲート電極３１間の絶縁膜２２の膜厚は
約１μｍとなった。その後、例えば、図７のＥＣＲタイ
プのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ2 ＝７５
／２ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５
ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエッチ：
５０％）の条件でマスク層３２のエッチングを行い、絶
縁膜２２を露出させる第１コンタクトホールＣＨ１をマ
スク層３２に開孔した。
ステッパーによりフォトレジストＲの０．３μｍ径のコ
ンタクトホールパターンを形成した。その際のリフロー
後のポリサイドゲート電極３１間の絶縁膜２２の膜厚は
約１μｍとなった。その後、例えば、図７のＥＣＲタイ
プのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ2 ＝７５
／２ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力（２．４５
ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエッチ：
５０％）の条件でマスク層３２のエッチングを行い、絶
縁膜２２を露出させる第１コンタクトホールＣＨ１をマ
スク層３２に開孔した。
【００９０】次に、図２（ｄ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にてマスク層３２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ堆
積し、サイドウォールマスク用層３３を形成した。
リシリコンを減圧ＣＶＤ法にてマスク層３２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１２０ｎｍ堆
積し、サイドウォールマスク用層３３を形成した。
【００９１】次に、図２（ｅ）に示すように、図７のＥ
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ
2 ＝７５／５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件でエッチバックを行い、サイドウォ
ールマスク層３３ａを形成した。
ＣＲタイプのエッチング装置にて、（ガス：Ｃｌ2 ／Ｏ
2 ＝７５／５ＳＣＣＭ、圧力：０．４Ｐａ、μ波出力
（２．４５ＧＨｚ）：１２００Ｗ、ＲＦバイアス（８０
０ｋＨｚ）：７０Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件でエッチバックを行い、サイドウォ
ールマスク層３３ａを形成した。
【００９２】次に、図５（ｆ’）に示すように、図７の
ヘリコン波プラズマタイプのエッチング装置にて、（ガ
ス：Ｃ4 Ｆ8 ／ＣＨ2 Ｆ2 ＝３０／５ＳＣＣＭ、圧力：
０．２Ｐａ、ソース出力（１３．５６ＭＨｚ）：２００
０Ｗ、ＲＦバイアス（４００ｋＨｚ）：３００Ｗ、ウェ
ハ温度：２０℃、オーバーエッチ：−５％（基板露出直
前止め））の条件でエッチングを行い、絶縁膜２２に第
２コンタクトホールＣＨ２を開孔した。コンタクト底部
にはわずかに絶縁膜２２が残されており、半導体基板１
０は露出していない。この時の第２コンタクトホールＣ
Ｈ２の開孔径は０．１μｍ程度であり、サイドウォール
マスク層３３ａの形成でエッチングマスクの径を狭めた
ことにより、微細なコンタクトホールを形成できた。
ヘリコン波プラズマタイプのエッチング装置にて、（ガ
ス：Ｃ4 Ｆ8 ／ＣＨ2 Ｆ2 ＝３０／５ＳＣＣＭ、圧力：
０．２Ｐａ、ソース出力（１３．５６ＭＨｚ）：２００
０Ｗ、ＲＦバイアス（４００ｋＨｚ）：３００Ｗ、ウェ
ハ温度：２０℃、オーバーエッチ：−５％（基板露出直
前止め））の条件でエッチングを行い、絶縁膜２２に第
２コンタクトホールＣＨ２を開孔した。コンタクト底部
にはわずかに絶縁膜２２が残されており、半導体基板１
０は露出していない。この時の第２コンタクトホールＣ
Ｈ２の開孔径は０．１μｍ程度であり、サイドウォール
マスク層３３ａの形成でエッチングマスクの径を狭めた
ことにより、微細なコンタクトホールを形成できた。
【００９３】次に、図５（ｇ’）に示すように、上記の
絶縁膜２２に第２コンタクトホールＣＨ２を開孔するエ
ッチングに連続して（ガス：ＣＦ4 ／Ｏ2 ／Ａｒ＝１０
／５／１００ＳＣＣＭ、圧力：１Ｐａ、μ波出力（２．
４５ＧＨｚ）：１０００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：０Ｗ、ウェハ温度：２０℃、時間：２０ｓｅｃ）
の条件でエッチングを行い、ウェハ上の残留電荷を放電
するとともに（除電放電）、サイドウォールマスク層３
３ａの開孔径を拡げた。このとき、サイドウォールマス
ク層の開孔径は０．０４μｍ程度拡大した。また、コン
タクトホールエッチングの途中止めを行ったので、コン
タクト底部には残された絶縁膜２２が半導体基板を保護
しており、実施例２と同様、半導体基板１０に対する凹
状のへこみは全く生じなかった。
絶縁膜２２に第２コンタクトホールＣＨ２を開孔するエ
ッチングに連続して（ガス：ＣＦ4 ／Ｏ2 ／Ａｒ＝１０
／５／１００ＳＣＣＭ、圧力：１Ｐａ、μ波出力（２．
４５ＧＨｚ）：１０００Ｗ、ＲＦバイアス（８００ｋＨ
ｚ）：０Ｗ、ウェハ温度：２０℃、時間：２０ｓｅｃ）
の条件でエッチングを行い、ウェハ上の残留電荷を放電
するとともに（除電放電）、サイドウォールマスク層３
３ａの開孔径を拡げた。このとき、サイドウォールマス
ク層の開孔径は０．０４μｍ程度拡大した。また、コン
タクトホールエッチングの途中止めを行ったので、コン
タクト底部には残された絶縁膜２２が半導体基板を保護
しており、実施例２と同様、半導体基板１０に対する凹
状のへこみは全く生じなかった。
【００９４】次に、図５（ｈ’）に示すように、（１０
０：１）のＤＨＦ処理を６０ｓｅｃ施し、コンタクトホ
ール底部の自然酸化膜を除去した。その際、絶縁膜２２
の第２コンタクトホールＣＨ２の径が０．０４μｍ拡大
し、サイドウォールマスク層３３ａと絶縁膜２２の境界
部の段差が消失した。また、コンタクトホールエッチン
グの途中止めにより残されたコンタクト底部の絶縁膜２
２は完全にエッチング除去され、半導体基板１０が露出
した。
０：１）のＤＨＦ処理を６０ｓｅｃ施し、コンタクトホ
ール底部の自然酸化膜を除去した。その際、絶縁膜２２
の第２コンタクトホールＣＨ２の径が０．０４μｍ拡大
し、サイドウォールマスク層３３ａと絶縁膜２２の境界
部の段差が消失した。また、コンタクトホールエッチン
グの途中止めにより残されたコンタクト底部の絶縁膜２
２は完全にエッチング除去され、半導体基板１０が露出
した。
【００９５】次に、図６（ｉ’）に示すように、例えば
ポリシリコンを減圧ＣＶＤ法により第２コンタクトホー
ルＣＨ２内を埋め込んでマスク層上面に全面に堆積し、
埋め込み配線層３４を形成した。
ポリシリコンを減圧ＣＶＤ法により第２コンタクトホー
ルＣＨ２内を埋め込んでマスク層上面に全面に堆積し、
埋め込み配線層３４を形成した。
【００９６】次に、図６（ｊ’）に示すように、例えば
図７のＥＣＲタイプのエッチング装置にて、（ガス：Ｃ
ｌ2 ＝２００ＳＣＣＭ、圧力：１．０Ｐａ、μ波出力
（２．４５ＧＨｚ）：８００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：７００Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件で全面にエッチバックを行い、第２
コンタクトホールＣＨ２内に埋め込み配線層３４を埋め
込んだ。
図７のＥＣＲタイプのエッチング装置にて、（ガス：Ｃ
ｌ2 ＝２００ＳＣＣＭ、圧力：１．０Ｐａ、μ波出力
（２．４５ＧＨｚ）：８００Ｗ、ＲＦバイアス（８００
ｋＨｚ）：７００Ｗ、ウェハ温度：２０℃、オーバーエ
ッチ：５％）の条件で全面にエッチバックを行い、第２
コンタクトホールＣＨ２内に埋め込み配線層３４を埋め
込んだ。
【００９７】以上で、図６（ｊ’）のようなリセス量を
最小限にとどめたポリシリコンの埋め込み配線層が形成
された。以上のように、本実施例により良好な形状の微
細コンタクトの形状が実現でき、コンタクトチェーン歩
留まり９５％以上を達成できた。
最小限にとどめたポリシリコンの埋め込み配線層が形成
された。以上のように、本実施例により良好な形状の微
細コンタクトの形状が実現でき、コンタクトチェーン歩
留まり９５％以上を達成できた。
【００９８】本発明は、ＭＯＳトランジスタの半導体装
置や、バイポーラ系の半導体装置、あるいはＡ／Ｄコン
バータなど、コンタクトホールを有する半導体装置であ
ればなんでも適用できる。装置の微細化、縮小化が進め
られた半導体装置に、微細で信頼性の高いコンタクトに
よる接合を提供することができる。
置や、バイポーラ系の半導体装置、あるいはＡ／Ｄコン
バータなど、コンタクトホールを有する半導体装置であ
ればなんでも適用できる。装置の微細化、縮小化が進め
られた半導体装置に、微細で信頼性の高いコンタクトに
よる接合を提供することができる。
【００９９】本発明は、上記の実施の形態に限定されな
い。例えば、マスク層及びサイドウォールマスク層はそ
れぞれ多層構成としてもよい。また、エッチングプラズ
マ源、装置構成、サンプロ構造、エッチング、研磨等の
プロセス条件などについて、本発明の要旨を逸脱しない
範囲で種々の変更を行うことができる。また、ゲート電
極は単層でも多層でもよく、例えばオフセット絶縁膜や
薄いシリコン窒化膜をゲート電極上に形成して自己整合
的にコンタクトホールを開孔してもよい。ソースドレイ
ン拡散層はＬＤＤ構造などの種々の構造を使用できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更を
行うことができる。
い。例えば、マスク層及びサイドウォールマスク層はそ
れぞれ多層構成としてもよい。また、エッチングプラズ
マ源、装置構成、サンプロ構造、エッチング、研磨等の
プロセス条件などについて、本発明の要旨を逸脱しない
範囲で種々の変更を行うことができる。また、ゲート電
極は単層でも多層でもよく、例えばオフセット絶縁膜や
薄いシリコン窒化膜をゲート電極上に形成して自己整合
的にコンタクトホールを開孔してもよい。ソースドレイ
ン拡散層はＬＤＤ構造などの種々の構造を使用できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更を
行うことができる。
【０１００】
【発明の効果】本発明によれば、コンタクトホール内壁
にサイドウォールを形成し、コンタクトホールの径を狭
めて開孔する方法において、コンタクトホール内に形成
する埋め込み配線層の中にボイドを形成しないようにし
てリセス量を低減し、さらにその後のエッチバックによ
り半導体基板をえぐることのない、配線の信頼性を確保
した微細なコンタクトを有する半導体装置を製造するこ
とができる。
にサイドウォールを形成し、コンタクトホールの径を狭
めて開孔する方法において、コンタクトホール内に形成
する埋め込み配線層の中にボイドを形成しないようにし
てリセス量を低減し、さらにその後のエッチバックによ
り半導体基板をえぐることのない、配線の信頼性を確保
した微細なコンタクトを有する半導体装置を製造するこ
とができる。
【図１】図１は本発明の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）はトランジスタの形成工
程まで、（ｂ）はマスク層の形成工程まで、（ｃ）はマ
スク層へのコンタクトホールの開孔工程までを示す。
程を示す断面図であり、（ａ）はトランジスタの形成工
程まで、（ｂ）はマスク層の形成工程まで、（ｃ）はマ
スク層へのコンタクトホールの開孔工程までを示す。
【図２】図２は図１の続きの工程を示し、（ｄ）はサイ
ドウォールマスク用層の形成工程まで、（ｅ）はサイド
ウォールマスク層の形成工程までを示す。
ドウォールマスク用層の形成工程まで、（ｅ）はサイド
ウォールマスク層の形成工程までを示す。
【図３】図３は本発明の実施例１及び実施例３に係る図
２の続きの工程を示し、（ｆ）は絶縁膜へのコンタクト
ホール開孔工程まで、（ｇ）はサイドウォールマスク層
の開孔径の拡大工程まで、（ｈ）は埋め込み配線層形成
の前処理工程までを示す。
２の続きの工程を示し、（ｆ）は絶縁膜へのコンタクト
ホール開孔工程まで、（ｇ）はサイドウォールマスク層
の開孔径の拡大工程まで、（ｈ）は埋め込み配線層形成
の前処理工程までを示す。
【図４】図４は図３の続きの工程を示し、（ｉ）は埋め
込み配線層の形成工程まで、（ｊ）は埋め込み配線層の
エッチング工程までを示す。
込み配線層の形成工程まで、（ｊ）は埋め込み配線層の
エッチング工程までを示す。
【図５】図５は本発明の実施例２及び実施例４に係る図
２の続きの工程を示し、（ｆ’）は絶縁膜へのコンタク
トホール開孔工程まで、（ｇ’）はサイドウォールマス
ク層の開孔径の拡大工程まで、（ｈ’）は埋め込み配線
層形成の前処理工程までを示す。
２の続きの工程を示し、（ｆ’）は絶縁膜へのコンタク
トホール開孔工程まで、（ｇ’）はサイドウォールマス
ク層の開孔径の拡大工程まで、（ｈ’）は埋め込み配線
層形成の前処理工程までを示す。
【図６】図６は図５の続きの工程を示し、（ｉ’）は埋
め込み配線層の形成工程まで、（ｊ’）は埋め込み配線
層のエッチング工程までを示す。
め込み配線層の形成工程まで、（ｊ’）は埋め込み配線
層のエッチング工程までを示す。
【図７】本発明において使用するＥＣＲタイプの高密度
プラズマエッチング装置の構成を示す概略断面図であ
る。
プラズマエッチング装置の構成を示す概略断面図であ
る。
【図８】本発明において使用する高密度プラズマエッチ
ング装置の構成を示す概略断面図であり、（ａ）はＩＣ
Ｐタイプ、（ｂ）はヘイコン波プラズマタイプのエッチ
ング装置をそれぞれ表している。
ング装置の構成を示す概略断面図であり、（ａ）はＩＣ
Ｐタイプ、（ｂ）はヘイコン波プラズマタイプのエッチ
ング装置をそれぞれ表している。
【図９】図９は従来の半導体装置の製造方法の製造工程
を示す断面図であり、（ａ）は絶縁膜へのコンタクトホ
ール開孔工程まで、（ｂ）は埋め込み配線層形成の前処
理工程までを示す。
を示す断面図であり、（ａ）は絶縁膜へのコンタクトホ
ール開孔工程まで、（ｂ）は埋め込み配線層形成の前処
理工程までを示す。
【図１０】図１０は図９の続きの工程を示し、（ｃ）は
埋め込み配線層の形成工程まで、（ｄ）は埋め込み配線
層のエッチング工程までを示す。
埋め込み配線層の形成工程まで、（ｄ）は埋め込み配線
層のエッチング工程までを示す。
１０…半導体基板、１１…コンタクトホール底部、１２
…基板のえぐれ、２０…ゲート絶縁膜、２１…サイドウ
ォール絶縁膜、２２…絶縁膜、３１…ゲート電極、３２
…マスク層、３３ａ…サイドウォールマスク層、３４…
埋め込み配線層、Ｒ…レジスト、ＣＨ１、ＣＨ２…コン
タクトホール、Ｖ…ボイド、６１…マクネトロン、６２
…導波管、６３…石英ベルジャー、６４…ソレノイドコ
イル、６５…ウェハ、６６…クランプ、６７…ウェハス
テージ、６８…高周波電源、６９…上部電極、７０…誘
導結合コイル、７１…ヒーター、７２…ソース電源、７
３…アンテナ、７４…ソースチェンバー、７５…マルチ
ポール磁石。
…基板のえぐれ、２０…ゲート絶縁膜、２１…サイドウ
ォール絶縁膜、２２…絶縁膜、３１…ゲート電極、３２
…マスク層、３３ａ…サイドウォールマスク層、３４…
埋め込み配線層、Ｒ…レジスト、ＣＨ１、ＣＨ２…コン
タクトホール、Ｖ…ボイド、６１…マクネトロン、６２
…導波管、６３…石英ベルジャー、６４…ソレノイドコ
イル、６５…ウェハ、６６…クランプ、６７…ウェハス
テージ、６８…高周波電源、６９…上部電極、７０…誘
導結合コイル、７１…ヒーター、７２…ソース電源、７
３…アンテナ、７４…ソースチェンバー、７５…マルチ
ポール磁石。
Claims (14)
- 【請求項１】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上にマスク層を形成する工程と、 前記マスク層に前記絶縁膜を露出させる第１コンタクト
ホールを開孔する工程と、 前記第１コンタクトホールの内壁に第１コンタクトホー
ルの開孔径を狭めるサイドウォールマスク層を形成する
工程と、 前記サイドウォールマスク層をマスクにして前記絶縁膜
に第２コンタクトホールを開孔する工程と、 前記サイドウォールマスク層の開孔径を拡大させる工程
とを有する半導体装置の製造方法。 - 【請求項２】前記サイドウォールマスク層の開孔径を拡
大させる工程の後に前記絶縁膜の開孔径を拡大させて前
記サイドウォールマスク層の開孔径と合わせる工程を有
する請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第２コンタクトホールを開孔する工程
が前記絶縁膜を貫通して前記半導体基板表面を露出させ
る工程である請求項１記載の半導体装置の製造方法。 - 【請求項４】前記第２コンタクトホールを開孔する工程
が前記絶縁膜を貫通する前にエッチングを停止して前記
第２コンタクトホール底部に前記絶縁膜の一部をを残す
工程である請求項１記載の半導体装置の製造方法。 - 【請求項５】前記第２コンタクトホール底部に前記絶縁
膜の一部を残す工程の後に前記第２コンタクトホール底
部に残された絶縁膜を除去することにより前記半導体基
板表面を露出させる工程を有する請求項４記載の半導体
装置の製造方法。 - 【請求項６】前記サイドウォールマスク層の開孔径を拡
大させる工程において同時に静電チャックの残留電荷の
除去の放電を行う請求項１記載の半導体装置の製造方
法。 - 【請求項７】前記第２コンタクトホールを開孔する工程
において低圧高密度プラズマ源を利用したプラズマエッ
チングを行う請求項１記載の半導体装置の製造方法。 - 【請求項８】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上にマスク層を形成する工程と、 前記マスク層に前記絶縁膜を露出させる第１コンタクト
ホールを開孔する工程と、 前記マスク層をマスクにして前記絶縁膜に第２コンタク
トホールを開孔する工程と、 前記マスク層の開孔径を拡大させる工程とを有する半導
体装置の製造方法。 - 【請求項９】前記マスク層の開孔径を拡大させる工程の
後に前記絶縁膜の開孔径を拡大させて前記マスク層の開
孔径と合わせる工程を有する請求項８記載の半導体装置
の製造方法。 - 【請求項１０】前記第２コンタクトホールを開孔する工
程が前記絶縁膜を貫通して前記半導体基板表面を露出さ
せる工程である請求項８記載の半導体装置の製造方法。 - 【請求項１１】前記第２コンタクトホールを開孔する工
程が前記絶縁膜を貫通する前にエッチングを停止して第
２コンタクトホール底部に前記絶縁膜の一部をを残す工
程である請求項８記載の半導体装置の製造方法。 - 【請求項１２】前記第２コンタクトホール底部に前記絶
縁膜の一部を残す工程の後に前記第２コンタクトホール
底部に残された絶縁膜を除去することにより前記半導体
基板表面を露出させる工程を有する請求項１１記載の半
導体装置の製造方法。 - 【請求項１３】前記マスク層の開孔径を拡大させる工程
において同時に静電チャックの残留電荷の除去の放電を
行う請求項８記載の半導体装置の製造方法。 - 【請求項１４】前記第２コンタクトホールを開孔する工
程において低圧高密度プラズマ源を利用したプラズマエ
ッチングを行う請求項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34911096A JPH10189727A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34911096A JPH10189727A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189727A true JPH10189727A (ja) | 1998-07-21 |
Family
ID=18401561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34911096A Pending JPH10189727A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189727A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214512A (ja) * | 1998-01-20 | 1999-08-06 | Sony Corp | 半導体装置の製造方法 |
| KR100414866B1 (ko) * | 1999-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 이너 캐패시터 형성방법 |
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1996
- 1996-12-26 JP JP34911096A patent/JPH10189727A/ja active Pending
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