KR100523014B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

에칭 스토퍼(etching stopper)막이 제거되지 않고, 안정된 측벽 마스크층의 제거가 가능한 반도체 장치의 제조 방법을 제공한다.
반도체 기판(10)에 도전층(30)과 제1 확산층(11)을 형성하고, 도전층(30)을 피복하여 에칭 스토퍼막(21)을 형성하고, 도전층(30)의 측벽면과 대향시켜 에칭 스토퍼막(21)의 상층에 실리콘을 함유하는 측벽 마스크층(31b)을 형성하여, 제2 확산층(12)을 형성한다. 여기에서, 측벽 마스크층(31b) 형성 시 또는 제2 확산층(12) 형성 시의 어느 하나에서 최소한 측벽 마스크층(31b) 안에 도전성 불순물을 도입하여, 측벽 마스크층(31b) 안의 도전성 불순물을 활성화하는 열처리를 실시한다. 다음에, 측벽 마스크층(31b)을 제거하고, 에칭 스토퍼막(21)의 상층 전체면에 절연막(22)을 형성하여, 제2 확산층(12)에 달하는 콘택트 홀 CH를 절연막(22)에 개구한다.

Description

반도체 장치의 제조 방법 {METHOD FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이고, 특히 미세한 콘택트를 가지는 반도체 장치의 제조 방법에 관한 것이다.
근년의 VLSI 등에서 보여지는 바와 같이 반도체 장치의 고집적화 및 고성능화가 진전됨에 따라, 산화 실리콘(SiO2)계 재료층의 드라이 에칭에 대해서도 기술적 요소가 점점 엄격해지고 있다.
그 중에서도, 콘택트 홀 공정의 위치맞춤을 위한 마스크 상의 설계 여유를 불필요하게 할 수 있는 자기정합(自己整合) 콘택트(Self Aligned Contact; 이하 SAC로 약칭함) 기술이 주목되고 있다.
이 SAC 기술의 개발은, 특히 0.25㎛ 룰(rule) 이후의 세대에서 활발화되고 있으며, 그 배경에는 몇가지의 이유가 있다. 하나는, 노광기(露光機)의 성능에 의한 제한이고, 또 하나는 SAC를 사용하여 칩이나 셀의 면적을 적극적으로 줄이는 것이다.
특히, 전자는 최근 발표된 0.25㎛ 양산(量産) 지향 노광기에 있어서, 배선층의 미세화 경향 유지가 곤란하게 되어 있는 것을 의미한다. 이는 스테퍼(stepper)의 위치맞춤 불균형의 개선 부족이 원인으로 되어 있으며, 위치맞춤 불균형이 크기 때문에 위치맞춤의 설계 여유가 커진다. 그 결과, 배선 폭을 굵게 하거나, 또는 홀 구경이 너무 작게 되어 개구할 수 없는 등의 문제가 나오고 있다. 0.3㎛ 룰에서부터 이 징후가 보이기 시작하고 있으며, 0.25∼0.2㎛ 룰에서는 문제를 회피할 수 없다.
이 위치맞춤의 설계 여유를 불필요하게 할 수 있다고 일컬어지는 기술이 SAC이다. SAC의 형성법에는 몇가지가 있으며, 모두 종래의 노광만을 사용한 방법과 비교하여 프로세스가 다소 복잡해지는 결점을 가지는 것이 일반적이다. 그러나, 장래적으로 그 채용은 불가결해, SAC에 관해 여러 가지의 연구가 이루어지고 있다.
상기 SAC 형성법의 예에 대하여, 도 1 (A) 및 도 1 (B)를 사용하여 설명한다. 먼저, 도 1 (A)에 나타낸 반도체 장치에 대하여 설명한다. 실리콘 반도체 기판(10)의 상층에, 게이트 절연막(20)을 통해 폴리실리콘의 하측 게이트 전극(30a)을 텅스텐 실리사이드(silicide)의 상측 게이트 전극(30b)으로 이루어지는 게이트 전극(30)이 형성되어 있고, 그 상층에 산화 실리콘의 오프셋(offset) 절연막(24)이 형성되어 있고, 게이트 전극(30)의 양 측부에 산화 실리콘의 측벽(sidewall) 마스크층(25)(이것은 후술하는 LDD 확산층을 형성하기 위한 스페이서(spacer)로 됨)이 형성되어 있다. 또, 게이트 전극(30)의 양 측부의 반도체 기판(10) 안에는, 도전성 불순물을 저농도로 함유하는 LDD(Lightly Doped Drain) 확산층(11) 및 고농도로 함유하는 소스·드레인 확산층(12)이 형성되어 있고, 이상과 같이 전계 효과 MOS 트랜지스터가 형성되어 있다. 또한, 오프셋 절연막(24) 및 측벽 마스크층(25)을 피복하여 전체면에 예를 들면 질화 실리콘(Si3N4)으로 이루어지는 에칭 스토퍼막(21)이 형성되어 있다. 그 상층에, 예를 들면 산화 실리콘의 절연막(22)이 형성되어 있다.
상기 반도체 장치에 대하여 콘택트 홀을 개구하는 경우, 도 1 (B)에 나타낸 바와 같이, 절연막(22)의 상층에 콘택트 홀 패턴의 레지스트막 R을 형성하고, 예를 들면 RIE(반응성 이온 에칭) 등의 에칭을 실시하여, 콘택트 홀 CH를 개구한다. 이 때, 에칭은 에칭 스토퍼막(21)을 노출시킨 시점에서 한번 정지하고, 다시 상기 에칭과 조건이 상이한 에칭을 행하여, 반도체 기판(10)에 달하는 콘택트 홀을 개구한다. 이 방법에 의하면, SAC에 의하지 않는 종래 방법에 대하여 노광 공정이 늘어나지 않으므로, 코스트의 상승이 비교적 적다. 또, 게이트 전극(30)이 질화 실리콘의 에칭 스토퍼막(21)에 피복되어 있으므로, 위치맞춤의 설계 여유가 불필요하게 되어, 칩이나 셀의 면적을 적극적으로 줄이는 것이 가능하게 된다.
그러나, 상기 질화 실리콘을 사용한 SAC를 실용화 하는 데는, 난이도가 높은 에칭 기술을 클리어하는 것이 필요하게 된다. 이 때, 질화 실리콘에 대하여 고(高)선택비를 가지는 에칭에 의해, 얇은 질화 실리콘막(에칭 스토퍼막(21)) 상에서 에칭을 정지시킬 필요가 있지만, 예를 들면 도 1 (B)에 나타낸 바와 같이, 에칭중에 CF계 퇴적물(26)이 콘택트 홀 바닥부에 생성되게 된다. 이 CF계 퇴적물(26)은 에칭으로 제거하기 어려워, 셀 면적을 축소시켜 게이트 전극(30) 간의 거리를 줄여 가면, 다량의 CF계 퇴적물(26)이 퇴적하여 「에치 스톱(etch stop)」으로 불려지는 극단의 마이크로로딩(microloading) 효과를 일으켜, 콘택트 홀의 개구가 불가능하게 되어 버린다.
상기 문제를 회피하기 위해, 도 2 (A) 및 도 2 (B)에 나타낸 SAC 구조가 개발되어 있다. 먼저, 도 2 (A)에 나타낸 반도체 장치에 대하여 설명한다. 실리콘 반도체 기판(10)의 상층에, 게이트 절연막(20)을 통해 폴리실리콘의 하측 게이트 전극(30a)을 텅스텐 실리사이드의 상측 게이트 전극(30b)으로 이루어지는 게이트 전극(30)이 형성되어 있고, 그 상층에 질화 실리콘의 오프셋 절연막(24)이 형성되어 있고, 게이트 전극(30)의 양 측부에 질화 실리콘의 측벽 마스크층(25)이 형성되어 있다. 또, 게이트 전극(30)의 양 측부의 반도체 기판(10) 안에는 도전성 불순물을 저농도로 함유하는 LDD 확산층(11) 및 고농도로 함유하는 소스·드레인 확산층(12)이 형성되어 있고, 이상과 같이 전계 효과 MOS 트랜지스터가 형성되어 있다. 그 상층에, 예를 들면 산화 실리콘의 절연막(22)이 형성되어 있다. 이 구조에 있어서는, 오프셋 절연막(24)과 측벽 마스크층(25)을 질화 실리콘으로 형성하고 있으며, 이들에 에칭 스토퍼막으로서의 기능을 겸하게 하는 것이다.
상기 반도체 장치에 대하여 콘택트 홀을 개구하는 경우, 도 2 (B)에 나타낸 바와 같이, 절연막(22)의 상층에 콘택트 홀 패턴의 레지스트막 R을 형성하고, 예를 들면 RIE(반응성 이온 에칭) 등의 에칭을 실시하여, 콘택트 홀 CH를 개구한다. 이 때, 에칭 스토퍼막으로서 기능하는 오프셋 절연막(24)과 측벽 마스크층(25)의 막 두께가 도 1 (A) 및 도 1 (B)에 나타낸 반도체 장치의 에칭 스토퍼막보다 두꺼운 만큼, 대(對)질화 실리콘의 선택비를 과잉으로 증대시키지 않아도 충분히 안정된 SAC를 개구하는 것이 가능하게 된다. 그러나, 이 구조에 있어서도, 256Mb의 DRAM(Dynamic Random Access Memory)급의 세대에 있어서는 게이트 전극 간의 거리가 짧아, 개구부가 슬릿(slit)형으로 되어, 에치 스톱의 위험성은 도 1 (A) 및 도 1 (B)에 나타낸 반도체 장치와 큰 차가 없게 되어 버린다.
상기 에치 스톱의 문제를 해결하기 위해, 게이트 전극 간의 거리를 좁혀 버리는 측벽 마스크층을 LDD 구조의 확산층을 형성한 후에 제거하는 방법이 개발되어 있다.
상기 측벽 마스크층을 제거하는 방법에 대하여 도 3 (A) 및 도 3 (B)를 참조하여 설명한다. 먼저, 도 3 (A)에 나타낸 반도체 장치에 대하여 설명한다. 실리콘 반도체 기판(10)의 상층에, 게이트 절연막(20)을 통해 폴리실리콘의 하측 게이트 전극(30a)을 텅스텐 실리사이드의 상측 게이트 전극(30b)으로 이루어지는 게이트 전극(30)이 형성되어 있다. 게이트 전극(30)을 피복하여, 예를 들면 산화 실리콘의 에칭 스토퍼막(21)이 형성되어 있고, 이 에칭 스토퍼막(21)을 통해 게이트 전극(30)의 양 측부에 실리콘계의 측벽 마스크층(31c)이 형성되어 있다. 이것은, 후술하는 LDD 확산층을 형성하기 위한 스페이서로 된다. 게이트 전극(30)의 양 측부의 반도체 기판(10) 안에는, 도전성 불순물을 저농도로 함유하는 LDD 확산층(11) 및 고농도로 함유하는 소스·드레인 확산층(12)이 형성되어 있고, 이상과 같이 전계 효과 MOS 트랜지스터가 형성되어 있다.
상기 반도체 장치에 대하여, 예를 들면 다운 플로 타입의 플라즈마 에칭에 의해, 에칭 스토퍼막(21)에 대하여 선택비를 가지고 측벽 마스크층(31c)을 선택적으로 제거한다. 이후의 공정으로서는 통상, 예를 들면 산화 실리콘으로 이루어지는 막 두께의 층간 절연막을 트랜지스터를 피복하여 전체면에 형성하고, 층간 절연막을 관통하여 반도체 기판(10)에 달하는 콘택트 홀을 개구한 후, 콘택트 홀 내에 플러그를 메어 넣어, 상층 배선을 형성하는 등으로 하여 원하는 반도체 장치를 형성한다.
상기 콘택트 홀의 개구에 있어서는, 측벽 마스크층(31c)을 제거함으로써 게이트 전극(30) 간의 거리가 좁아져도 SAC 등의 콘택트 개구부에 장해물이 없어져, 에치 스톱을 일으키지 않도록 할 수 있다. 또, 에칭 스토퍼막(21)이 반도체 기판(10)의 활성 영역이나, 도시하지 않은 LOCOS막 등의 소자 분리 영역을 피복하여 형성되어 있으므로, 측벽 마스크층(31c)을 제거할 때에 에천트(etchant) 이온이 반도체 기판에 직접 닿는, 또는 LOCOS막의 “버즈 비크”(bird's beak) 등을 에칭함에 따른 손상이 발생하기 어렵게 되어 있어, 리크(leak) 전류 등의 디바이스 특성의 향상에 크게 공헌한다. 상기 제거 가능한 측벽 마스크층으로서는, 실리콘계 이외에도 가능하다.
그러나, 상기와 같이 측벽 마스크층을 제거하는 방법에 있어서는 다음과 같은 문제가 있다. 이를 도 3 (A) 및 도 3 (B)를 참조하여 설명한다. 도 3 (A)에 나타낸 반도체 장치와 같이, 측벽 마스크층(31c)을 형성한 후에, LDD 스페이서로 되는 측벽 마스크층(31c)을 마스크로 하여 반도체 기판(10) 안에 고농도의 도전성 불순물을 이온 주입하여, 소스·드레인 확산층(12)을 형성하지만, 이 때의 불순물 이온은 에칭 스토퍼막(21)을 관통하여 기판 안에 주입된다. 이 때 이온 주입의 제어성을 양호하게 하기 위해 에칭 스토퍼막(21)을 박막화하면, 등방성(等方性) 에칭 등에 의해 측벽 마스크층(31c)의 에칭 제거를 행하는 경우에, 측벽 마스크층(31c)의 제거가 끝나지 않은 사이에 에칭 스토퍼막(21)의 일부가 제거되어 버리는, 즉 에칭 나머지(31d)가 있음에도 불구하고, 에칭 스토퍼막(21)의 일부가 제거되어 기판(10)으로 관통하는 개구부 H가 형성되어 버려, 기판(10)의 홈이 생기는 일이 있다.
상기 문제는 측벽 마스크층으로서 스텝 커버리지(step coverage)가 우수한 아몰퍼스 실리콘을 사용하면, 아몰퍼스 실리콘은 에칭 레이트(rate)가 더디므로, 더욱 현저하게 발생한다.
본 발명은 상기 상황을 감안하여 이루어진 것이고, 따라서 본 발명은 SAC와의 병용 및 디바이스 특성의 향상에 연결되는 에칭 스토퍼막 및 실리콘계의 측벽 마스크층을 사용하는 반도체 장치의 제조 방법에 있어서, 안정된 측벽 마스크층의 제거가 가능한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판에 도전층을 형성하는 공정과, 상기 도전층을 마스크로 하여 이온 주입을 행하고, 상기 반도체 기판 내에 도전성 불순물을 저농도로 함유하는 제1 확산층을 형성하는 공정과, 상기 도전층을 피복하여 에칭 스토퍼(etching stopper)막을 형성하는 공정과, 상기 도전층의 측벽면과 대향시켜 상기 에칭 스토퍼막의 상층에 실리콘을 함유하는 측벽 마스크층을 형성하는 공정과, 상기 측벽 마스크층을 마스크로 하여 이온 주입을 행하고, 상기 반도체 기판 내에 도전성 불순물을 고농도로 함유하여 상기 제1 확산층에 접속하는 제2 확산층을 형성하는 공정과, 상기 에칭 스토퍼막에 대한 에칭 선택비를 가지고 상기 측벽 마스크층을 제거하는 공정과, 상기 에칭 스토퍼막의 상층 전체면에 절연막을 형성하는 공정과, 상기 제2 확산층에 달하는 콘택트 홀을 상기 절연막에 개구하는 공정을 가지고, 상기 측벽 마스크층을 형성하는 공정 또는 상기 제2 확산층을 형성하는 공정 중 어느 하나가 최소한 상기 측벽 마스크층 내에 도전성 불순물을 도입하는 공정을 포함하고, 또한 상기 측벽 마스크층을 제거하는 공정 전에, 측벽 마스크층 안의 도전성 불순물을 활성화하는 열처리 공정을 가진다.
상기 본 발명의 반도체 장치의 제조 방법은, 반도체 기판에 도전층을 형성하고, 도전층을 마스크로 하여 이온 주입을 행하고, 반도체 기판 내에 도전성 불순물을 저농도로 함유하는 제1 확산층을 형성하고, 도전층을 피복하여 에칭 스토퍼막을 형성하고, 도전층의 측벽면과 대향시켜 상기 에칭 스토퍼막의 상층에 실리콘을 함유하는 측벽 마스크층을 형성하고, 측벽 마스크층을 마스크로 하여 이온 주입을 행하고, 반도체 기판 내에 도전성 불순물을 고농도로 함유하여 상기 제1 확산층에 접속하는 제2 확산층을 형성한다. 여기에서, 측벽 마스크층 형성 시 또는 제2 확산층 형성 시의 어느 하나에서 최소한 측벽 마스크층 내에 도전성 불순물을 도입하여, 측벽 마스크층 안의 도전성 불순물을 활성화하는 열처리를 실시한다. 다음에, 에칭 스토퍼막에 대한 에칭 선택비를 가지고 측벽 마스크층을 제거한다. 다음에, 에칭 스토퍼막의 상층 전체면에 절연막을 형성하고, 제2 확산층에 달하는 콘택트 홀을 상기 절연막에 개구한다.
실리콘계 재료를 할로겐계 등의 에천트 가스로 에칭할 때, 실리콘계 재료 중의 불순물 함유량 또는 활성화의 정도에 따라 에칭 레이트가 변화하여, 예를 들면 인(燐)을 도프(dope)한 실리콘을 염소 함유 가스로 에칭할 때에는 그 현상이 현저하게 나타난다. 상기 본 발명의 반도체 장치의 제조 방법에 있어서는, 측벽 마스크층을 제거하기 전에 열처리를 실시하여 측벽 마스크층 안의 불순물을 활성화시킴으로써, 측벽 마스크층의 에칭 레이트를 높이는 것이 가능하게 된다. 이로써, 측벽 마스크층을 제거할 때에, 측벽 마스크층의 제거가 끝나지 않은 사이에 에칭 스토퍼막의 일부가 제거되어 버리는, 또는 더욱 에칭 스토퍼막의 일부가 제거되어 반도체 기판으로 관통하는 개구부가 형성되어, 반도체 기판의 홈이 생기는 것을 방지할 수 있어, 안정된 측벽 마스크층의 제거가 가능하게 된다. 또한, 이 열처리에 의해 동시에 에칭 스토퍼막을 치밀화(緻密化)하는 것이 가능하여, 에칭 스토퍼막에 대한 측벽 마스크층의 에칭 레이트를 높일 수 있다. 이 열처리를 실시하는 타이밍은, 측벽 마스크층의 성막 형성 공정 이후, 측벽 마스크층의 제거 공정 전이면 되고, 특히 한정은 없다.
상기 실리콘계 재료인 측벽 마스크층 안의 불순물 함유량 또는 활성화 정도의 제어는, 그 성막 조건으로 행할 수 있다. 예를 들면, 인을 도입하는 경우에는, 원료 가스 안에 함유시키는 PH3의 유량비(流量比)에 의해 인의 함유량을 제어할 수 있고, 성막 온도에 의해 인의 활성화 정도를 제어할 수 있다.
상기 본 발명의 반도체 장치의 제조 방법은, 바람직하게는, 상기 측벽 마스크층을 형성하는 공정에 있어서, 상기 측벽 마스크층 내에 도전성 불순물을 함유시켜 형성한다. 열처리에 의해 측벽 마스크층의 에칭 레이트를 높이는데 기여하는 도전성 불순물로서는, 제2 확산층 등을 형성할 때에 측벽 마스크층 내에 도입되는 도전성 불순물도 유효하지만, 측벽 마스크층을 형성하는 공정에 있어서, 측벽 마스크층 내에 도전성 불순물을 함유시켜 형성함으로써, 의도적으로 제2 확산층 등을 형성할 때에 도전성 불순물을 도입하지 않은 영역에 있어서도 대응할 수 있게 된다.
상기 본 발명의 반도체 장치의 제조 방법은, 바람직하게는, 상기 열처리 공정의 처리 온도가 상기 측벽 마스크층의 형성 공정에 있어서의 성막 온도보다 고온이다. 이로써, 측벽 마스크층 안의 불순물을 충분히 활성화시켜, 에칭 레이트를 높이는 것이 가능하게 된다. 예를 들면, 측벽 마스크층을 아몰퍼스 실리콘으로 형성하는 경우, 성막 온도는 통상 600℃ 이하이고, 측벽 마스크층 안의 불순물을 활성화시키는 열처리 온도는 600℃ 이상으로 행하는 것이 바람직하다.
상기 본 발명의 반도체 장치의 제조 방법은, 바람직하게는, 상기 측벽 마스크층을 형성하는 공정이, 상기 에칭 스토퍼막의 상층 전체면에 측벽 마스크용 층을 형성하는 공정과, 상기 제1 도전층의 측벽면과 대향하는 부분의 측벽 마스크용 층을 남기고 상기 측벽 마스크용 층을 전체면에 에치 백하는 공정을 포함한다. 이로써, 도전층의 측벽면과 대향하는 위치에 측벽 마스크층을 형성할 수 있다.
상기 본 발명의 반도체 장치의 제조 방법은, 바람직하게는, 상기 측벽 마스크용 층을 형성하는 공정에 있어서, 상기 측벽 마스크용 층 내에 도전성 불순물을 함유시켜 형성한다. 이로써, 의도적으로 제2 확산층 등을 형성할 때에 도전성 불순물을 도입하지 않은 영역에 있어서도 에칭 레이트 제어의 대응을 할 수 있게 한다.
상기 본 발명의 반도체 장치의 제조 방법은, 바람직하게는, 상기 열처리 공정의 처리 온도가 상기 측벽 마스크용 층의 형성 공정에 있어서의 성막 온도보다 고온이다. 이로써, 측벽 마스크용 층 또는 측벽 마스크층 안의 불순물을 충분히 활성화시켜, 에칭 레이트를 높이는 것이 가능하게 된다.
상기 본 발명의 반도체 장치의 제조 방법은, 바람직하게는, 상기 측벽 마스크층을 형성하는 공정에 있어서, 상기 측벽 마스크층을 아몰퍼스 실리콘에 의해 형성한다. 아몰퍼스 실리콘은 그 퇴적 시에 우수한 스텝 커버리지를 가지고 있어, 양호한 형상의 측벽 마스크층을 형성할 수 있는 한편, 에칭 레이트가 더디기 때문에 측벽 마스크층의 에칭 제거를 행하는 경우에, 측벽 마스크층의 제거가 끝나지 않은 사이에 에칭 스토퍼막의 일부가 제거되어 버린다고 하는 상기 문제가 현저하게 되어 있었지만, 본 발명의 반도체 장치의 제조 방법에 있어서는, 측벽 마스크층을 제거하기 전에 열처리를 실시함으로써, 측벽 마스크층 안의 불순물을 활성화시켜, 에칭 레이트를 높이는 것이 가능하게 된다.
상기 본 발명의 반도체 장치의 제조 방법은, 바람직하게는, 상기 열처리 공정에 있어서, 최소한 상기 제1 확산층과 제2 확산층 중 어느 하나에 함유되는 도전성 불순물을 활성화한다. 이로써, 측벽 마스크층 안의 불순물을 활성화시키기 위한 열처리 공정을 새로 설치하지 않아, 공정 수를 늘리지 않게 되어, 제조 코스트의 상승을 억제할 수 있다.
상기 본 발명의 반도체 장치의 제조 방법은, 바람직하게는, 상기 반도체 기판에 도전층을 형성하는 공정 전에, 상기 반도체 기판에 채널 형성 영역을 형성하는 공정과, 상기 반도체 기판 상에 게이트 절연막을 형성하는 공정을 추가로 가지고, 상기 반도체 기판에 도전층을 형성하는 공정이, 상기 게이트 절연막 상에 도전층을 형성하는 공정이고, 상기 도전층을 게이트 전극으로 하는 전계(電界) 효과 트랜지스터를 형성한다. 채널 형성 영역 상층의 게이트 절연막, 도전층(게이트 전극), 및 채널 형성 영역에 접속하는 제1 확산층 및 제2 확산층(소스·드레인 확산층)으로 전계 효과 MOS 트랜지스터를 형성할 수 있다.
다음에, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
제1 실시형태
본 실시형태의 반도체 장치의 제조 방법에 의해 제조한 반도체 장치의 단면도를 도 4에 나타냈다. 도시하지 않은 LOCOS법 등에 의해 형성된 소자 분리 절연막으로 에워쌓인 실리콘 반도체 기판(10)의 활성 영역에 있어서, 실리콘 반도체 기판(10)의 상층에, 게이트 절연막(20)을 통해 폴리실리콘의 하측 게이트 전극(30a)을 텅스텐 실리사이드의 상측 게이트 전극(30b)으로 이루어지는 폴리사이드 구조의 게이트 전극(30)이 형성되어 있고, 게이트 전극(30)의 양 측부의 반도체 기판(10) 안에는, 도전성 불순물을 저농도로 함유하는 LDD(Lightly Doped Drain) 확산층(11) 및 고농도롤 함유하는 소스·드레인 확산층(12)이 형성되어 있고, 이상과 같이 전계 효과 MOS 트랜지스터가 형성되어 있다.
또, 게이트 전극(30)을 피복하여 전체면에 예를 들면 산화 실리콘으로 이루어지는 에칭 스토퍼막(21)이 형성되어 있다. 그 상층에, 예를 들면 산화 실리콘의 층간 절연막(22)이 형성되어 있다. 층간 절연막(22), 에칭 스토퍼막(21) 및 게이트 절연막(20)에는 그들을 관통하는 콘택트 홀 CH가 개구되어 있고, 콘택트 홀 CH 내에는 플러그(32)가 메워져 있고, 플러그(32)에 접속하여 상층 배선(33)이 형성되어 있다.
이러한 반도체 장치는, LDD 확산층의 형성을 위한 스페이서로 되는 측벽 마스크층이 남아있지 않아, 게이트 전극(30) 사이의 영역을 유효하게 콘택트로 사용하는 것이 가능해, 게이트 전극의 간격을 좁힘으로써 칩/셀 사이즈를 축소화할 수 있고, 또한 에칭 스토퍼막(21)의 일부가 제거되어 있거나, 반도체 기판(10)으로 관통하는 개구부가 에칭 스토퍼막(21)에 형성되어 반도체 기판(10)의 홈 등이 형성되어 있지 않은 반도체 장치이다.
다음에, 상기 본 실시형태의 반도체 장치의 제조 방법에 대하여 설명한다. 먼저, 도 5 (A)에 나타낸 바와 같이, 실리콘 반도체 기판(10) 상에 게이트 절연막(20)을 열(熱)산화로 형성한 후, 예를 들면 폴리실리콘을 감압 CVD법으로 100nm 퇴적시키고, 그 상층에 예를 들면 텅스텐 실리사이드를 플라즈마 CVD법으로 100nm 퇴적시킨다.
다음에, 엑시머(excimer) 스테퍼를 사용하여, 0.25㎛ 폭의 원하는 게이트 패턴의 레지스트막을 패터닝 형성한 후, 예를 들면(에처(etcher): ECR 타입, 가스: Cl2/O2=75/6SCCM, 압력: 0.4Pa, μ파 출력(2.45GHz) : 1200W, RF 바이어스(800kHz) : 70W(제1 스텝)→50W(제2 스텝), 웨이퍼(wafer) 온도: 20℃, 오버 에치: 40%)의 장치 및 조건으로 에칭 가공하여, 폴리실리콘의 하측 게이트 전극(30a) 및 텅스텐 실리사이드의 상측 게이트 전극(30b)의 폴리사이드 구조의 게이트 전극(30)을 형성한다.
여기에서, 상기 에칭 공정에서 사용하는 RF 바이어스 인가형(印加型) ECR(Electron Cyclotron Resonance) 플라즈마 에칭 장치를 도 6에 나타냈다. 이것은 마그네트론(61)에 의해 발생된 마이크로파가 도파관(導波管)(62) 및 석영 벨 자(63)를 통해 솔레노이드 코일(64)에 에워쌓여 있는 웨이퍼 스테이지(67) 상의 클램프(66)에 고정된 웨이퍼(65)에 도달하는 구성으로 되어 있다. 또, 도시하고 있지 않지만, 상기 에칭 장치에 있어서, 고주파 전원(68)을 구비한 웨이퍼 스테이지(67)는 온도 제어용의 냉매(冷媒)(예를 들면 상품명 플루오리넷(Fluorinet))가 순환된 구조로 되어 있고, 또한 단극식(單極式) 정전 척(chuck)이 설치되어 있는 것으로 한다.
다음에, 도 5 (B)에 나타낸 바와 같이, 게이트 전극(30)을 마스크로 하여 도전성 불순물 D1을 이온 주입하여 도전성 불순물을 저농도로 함유하는 LDD(Lightly Doped Drain) 확산층(11)을 형성한다. 예를 들면, p채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, BF2 +를 20keV의 주입 에너지, 2×1013cm-2의 도즈량(dosage)으로 이온 주입하고, n채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, As+를 40keV의 주입 에너지, 1×1014cm-2의 도즈량으로 이온 주입한다.
다음에, 도 5 (C)에 나타낸 바와 같이, 예를 들면 TEOS(tetraethyl orthosilicate)를 원료로 하는 감압 CVD법에 의해 산화 실리콘을 게이트 전극(30)을 피복하여 전체면에 30nm의 막 두께로 퇴적시켜, 에칭 스토퍼막(21)을 형성한다.
다음에, 도 7 (A)에 나타낸 바와 같이, 예를 들면 배치(batch)식 장치에 의한 감압 CVD법(퇴적 온도 530℃, 압력 150Pa)에 의해 인을 도프한 아몰퍼스 실리콘을 에칭 스토퍼막(21)의 상층 전체면에 100nm의 막 두께로 퇴적시켜, 측벽 마스크용 층(31)을 형성한다. 아몰퍼스 실리콘은 스텝 커버리지가 양호하게 퇴적시킬 수 있으므로, 게이트 전극(30)의 측벽과 대향하는 부분에 있어서의 측벽 마스크용 층(31)의 막 두께는 100nm로 된다.
다음에, 도 7 (B)에 나타낸 바와 같이, 시판의 열처리 노(爐)를 사용하여, (산소 분위기 하, 처리 온도: 850℃, 처리 시간: 20분)이라고 하는 조건의 열처리를 실시한다. 이 때, 아몰퍼스 실리콘은 결정화(結晶化)되어 폴리실리콘으로 되고, 그 내부의 인 등 도전성 불순물이 확산 및 활성화된 측벽 마스크용 층(31a)으로 된다. 아몰퍼스 실리콘의 스텝 커버리지는 양호하게 유지되고 있다. 이 열처리에 의해, 동시에 에칭 스토퍼막(21)이 치밀화되고, 또 LDD 확산층(11) 안의 도전성 불순물도 활성화된다.
다음에, 도 7 (C)에 나타낸 바와 같이, 예를 들면(에처: ECR 타입, 가스: Cl2=100SCCM, 압력: 0.4Pa, μ파 출력(2.45GHz) : 1200W, RF 바이어스(800kHz) : 80W(제1 스텝)→30W(제2 스텝), 웨이퍼 온도: 20℃, 오버 에치: 5%)의 장치 및 조건으로, 게이트 전극(30)의 측벽부와 대향하는 위치의 측벽 마스크용 층(31a)을 남기고 전체면에 에치 백하여, 측벽 마스크층(31b)을 형성한다.이 때, 측벽 마스크용 층(31a)의 양호한 스텝 커버리지가 전사(轉寫)되어, 게이트 전극(30)의 측벽 부분에 있어서의 측벽 마스크층(31b)의 막 두께는 100nm로 된다.
다음에, 도 8 (A)에 나타낸 바와 같이, 측벽 마스크층(31b)을 마스크로 하여 도전성 불순물 D2를 이온 주입하여 도전성 불순물을 고농도로 함유하는 소스·드레인 확산층(12)을 LDD 확산층(11)에 접속시켜 형성한다. 예를 들면, p채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, BF2 +를 50keV의 주입 에너지, 1×1015cm-2의 도즈량으로 이온 주입하고, n채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, As+를 50keV의 주입 에너지, 5×1015cm-2의 도즈량으로 이온 주입한다.
다음에, 도 8 (B)에 나타낸 바와 같이, 예를 들면(에처: 다운 플로 타입, 가스: CF4/O2/Cl2=150/60/200SCCM, 압력: 40Pa, μ파 출력(2.45GHz) : 700W, 웨이퍼 온도: 15℃, 오버 에치: 100%)의 장치 및 조건으로, 측벽 마스크층(31b)을 에칭 제거한다. 이 때, 에칭 스토퍼막(21)에 대한 측벽 마스크층(31b)의 에칭 선택비는 예를 들면 약 100으로, 종래의 3배 정도로 높아져 있으므로, 에칭 스토퍼막(21)의 일부가 제거되거나, 반도체 기판(10)으로 관통하는 개구부가 에칭 스토퍼막(21)에 형성되어 반도체 기판(10)의 홈 등이 형성되거나 하지 않는다.
여기에서, 상기 에칭 공정에서 사용하는 다운 플로 에칭 장치를 도 9에 나타냈다. 이것은 마그네트론에 의해 발생된 마이크로파가 도파관(62)을 통해 방전관(72)에 도달하여, 가스 도입구(71)로부터의 가스에 작용하여 방전관(72) 내에 플라즈마가 발생한다. 그 후, 긴 수명의 래디컬(radical)종(種)만이 수송관(73)을 통해 반응실(74)에 도입되어, 웨이퍼 스테이지(67) 상의 웨이퍼(65)에 도달하는 구성으로 되어 있다. 또, 도시하고 있지 않지만, 상기 에칭 장치에 있어서, 웨이퍼 스테이지(67)는 온도 제어용의 냉매(예를 들면 상품명 플루오리넷(Fluorinet))가 순환된 구조로 되어 있고, 또한 단극식 정전 척이 설치되어 있는 것으로 한다.
다음에, 도 8 (C)에 나타낸 바와 같이, CVD법에 의해 산화 실리콘을 퇴적시켜, 층간 절연막(22)을 형성한다. 다음에, 예를 들면 리플로, 에치 백, 또는 CMP(Chemical Mechanical Polishing)법 등에 의해 층간 절연막(22)의 평탄화 처리를 행한다.
다음에, 도 10 (A)에 나타낸 바와 같이, 포토리소그라피 공정에 의해 콘택트 홀의 개구 패턴의 레지스트막 R을 층간 절연막(22)의 상층에 형성한다.
다음에, 도 10 (B)에 나타낸 바와 같이, 예를 들면 ECR 타입의 플라즈마 에칭에 의해 레지스트막 R을 마스크로 한 에칭을 행하여, 층간 절연막(22), 에칭 스토퍼막(21), 및 게이트 절연막(20)을 관통하는 콘택트 홀 CH를 개구한다.
다음에, 콘택트 홀 내에 텅스텐 플러그(32)를 형성하고, 다음에, 텅스텐 플러그(32)에 접속하는 상층 배선(33)을 형성하여, 도 4에 나타낸 반도체 장치를 형성한다.
상기 본 실시형태의 반도체 장치 제조 방법에 의하면, 열처리에 의해 측벽 마스크층(31b) 안의 도전성 불순물을 활성화하고, 또한 이 열처리로 에칭 스토퍼막을 치밀화하는 것이 가능하여, 에칭 스토퍼막(21)에 대한 측벽 마스크층(31b)의 에칭 레이트를 높일 수 있으므로, 측벽 마스크층(31b)을 제거할 때에, 측벽 마스크층(31b)의 제거가 끝나지 않은 사이에 에칭 스토퍼막(21)의 일부가 제거되어 버리는, 또는 더욱 에칭 스토퍼막(21)의 일부가 제거되어 반도체 기판(10)으로 관통하는 개구부가 형성되어, 반도체 기판(10)의 홈이 생기는 것을 방지할 수 있어, 안정된 측벽 마스크층의 제거가 가능하다. 또, 반도체 기판(10)이나 도시하지 않은 LOCOS 소자 분리 절연막 등이 에칭 스토퍼막(21)에 피복되어 있으므로, 측벽 마스크층(31b)을 제거할 때에 에천드 이온이 반도체 기판에 직접 닿는, 또는 LOCOS막의 버즈 비크 등을 에칭함에 따른 손상이 발생하기 어려워, 리크 전류 등의 디바이스 특성을 향상시킬 수 있다.
제2 실시형태
본 실시형태의 반도체 장치의 제조 방법에 의해 제조한 반도체 장치는, 실질적으로 도 4에 나타낸 제1 실시형태에 관한 반도체 장치와 동일하다. 다음에, 그 제조 방법에 대하여 설명한다. 먼저, 도 5 (A)에 나타낸 바와 같이, 실리콘 반도체 기판(10) 상에, 게이트 절연막(20)을 열산화로 형성한 후, 예를 들면 폴리실리콘을 감압 CVD법으로 100nm 퇴적시키고, 그 상층에 예를 들면 텅스텐 실리사이드를 플라즈마 CVD법으로 100nm 퇴적시킨다.
다음에, 엑시머 스테퍼를 사용하여, 0.25㎛ 폭의 원하는 게이트 패턴의 레지스트막을 패터닝 형성한 후, 예를 들면(에처: ICP 타입, 가스: Cl2/O2=100/5SCCM, 압력: 0.4Pa, 소스 출력(13.56MHz) : 2500W, RF 바이어스(13.5MHz) : 100W(제1 스텝)→50W(제2 스텝), 웨이퍼 온도: 60℃, 오버 에치: 40%)의 장치 및 조건으로 에칭 가공하여, 폴리실리콘의 하측 게이트 전극(30a) 및 텅스텐 실리사이드의 상측 게이트 전극(30b)의 폴리사이드 구조의 게이트 전극(30)을 형성한다.
여기에서, 상기 에칭 공정에서 사용하는 유도 결합 플라즈마(ICP : Inductively Coupled Plasma)형 에칭 장치를 도 11에 나타냈다. 이것은 고주파 전원(68)으로부터 석영판(70) 상의 소용돌이 형상으로 형성되어 있는 유도 결합 코일(69)에 13.56MHz의 RF 바이어스를 인가하여, 얻어진 고밀도 플라즈마가 웨이퍼 스테이지(67) 상의 클램프(66)에 고정된 웨이퍼(65)에 도달하는 구성으로 되어 있다. 또, 도시하고 있지 않지만, 상기 에칭 장치에 있어서, 고주파 전원(68)을 구비한 웨이퍼 스테이지(67)는 온도 제어용의 냉매(예를 들면 상품명 플루오리넷)가 순환된 구조로 되어 있고, 또한 단극식 정전 척이 설치되어 있는 것으로 한다.
다음에, 도 5 (B)에 나타낸 바와 같이, 게이트 전극(30)을 마스크로 하여 도전성 불순물 D1을 이온 주입하여 도전성 불순물을 저농도로 함유하는 LDD 확산층(11)을 형성한다. 예를 들면, p채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, BF2 +를 20keV의 주입 에너지, 2×1013cm-2의 도즈량으로 이온 주입하고, n채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, As+를 40keV의 주입 에너지, 1×1014cm-2의 도즈량으로 이온 주입한다.
다음에, 도 5 (C)에 나타낸 바와 같이, 예를 들면 TEOS를 원료로 하는 감압 CVD법에 의해 산화 실리콘을 게이트 전극(30)을 피복하여 전체면에 30nm의 막 두께로 퇴적시켜, 에칭 스토퍼막(21)을 형성한다.
다음에, 도 7 (A)에 나타낸 바와 같이, 예를 들면 배치식 장치에 의한 감압 CVD법(퇴적 온도 530℃, 압력 150Pa)에 의해 인을 도프한 아몰퍼스 실리콘을 에칭 스토퍼막(21)의 상층 전체면에 100nm의 막 두께로 퇴적시켜, 측벽 마스크용 층(31)을 형성한다. 아몰퍼스 실리콘은 스텝 커버리지가 양호하게 퇴적시킬 수 있으므로, 게이트 전극(30)의 측벽과 대향하는 부분에 있어서의 측벽 마스크용 층(31)의 막 두께는 100nm로 된다.
다음에, 도 7 (B)에 나타낸 바와 같이, 시판의 RTA(Rapid Thermal Annealing) 장치를 사용하여, (질소 분위기 하, 처리 온도: 1000℃, 처리 시간: 10초)이라고 하는 조건의 열처리를 실시한다. 이 때, 아몰퍼스 실리콘은 결정화되어 폴리실리콘으로 되고, 그 내부의 인 등 도전성 불순물이 확산 및 활성화된 측벽 마스크용 층(31a)으로 된다. 아몰퍼스 실리콘의 스텝 커버리지는 양호하게 유지되고 있다. 이 열처리에 의해, 동시에 에칭 스토퍼막(21)이 치밀화되고, 또 LDD 확산층(11) 안의 도전성 불순물도 활성화된다.
다음에, 도 7 (C)에 나타낸 바와 같이, 예를 들면(에처: ICP 타입, 가스: Cl2=200SCCM, 압력: 1.0Pa, 소스 출력(13.56MHz) : 2000W, RF 바이어스(13.56MHz) : 100W(제1 스텝)→30W(제2 스텝), 웨이퍼 온도: 60℃, 오버 에치: 5%)의 장치 및 조건으로, 게이트 전극(30)의 측벽부와 대향하는 위치의 측벽 마스크용 층(31a)을 남기고 전체면에 에치 백하여, 측벽 마스크층(31b)을 형성한다.이 때, 측벽 마스크용 층(31a)의 양호한 스텝 커버리지가 전사되어, 게이트 전극(30)의 측벽 부분에 있어서의 측벽 마스크층(31b)의 막 두께는 100nm로 된다.
다음에, 도 8 (A)에 나타낸 바와 같이, 측벽 마스크층(31b)을 마스크로 하여 도전성 불순물 D2를 이온 주입하여 도전성 불순물을 고농도로 함유하는 소스·드레인 확산층(12)을 LDD 확산층(11)에 접속시켜 형성한다. 예를 들면, p채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, BF2 +를 50keV의 주입 에너지, 1×1015cm-2의 도즈량으로 이온 주입하고, n채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, As+를 50keV의 주입 에너지, 5×1015cm-2의 도즈량으로 이온 주입한다.
다음에, 도 (B에 나타낸 바와 같이, 예를 들면(에처: 다운 플로 타입, 가스: CF4/O2/Cl2=150/60/200SCCM, 압력: 40Pa, μ파 출력(2.45GHz) : 700W, 웨이퍼 온도: 15℃, 오버 에치: 100%)의 장치 및 조건으로, 측벽 마스크층(31b)을 에칭 제거한다. 이 때, 에칭 스토퍼막(21)에 대한 측벽 마스크층(31b)의 에칭 선택비는 예를 들면 약 100으로, 종래의 3배 정도로 높아져 있으므로, 에칭 스토퍼막(21)의 일부가 제거되거나, 반도체 기판(10)으로 관통하는 개구부가 에칭 스토퍼막(21)에 형성되어 반도체 기판(10)의 홈 등이 형성되거나 하지 않는다.
다음에, 도 8(C에 나타낸 바와 같이, 예를 들면 CVD법에 의해 산화 실리콘을 퇴적시켜, 층간 절연막(22)을 형성한다. 다음에, 예를 들면 리플로, 에치 백, 또는 CMP법 등에 의해 층간 절연막(22)의 평탄화 처리를 행한다.
다음에, 도 10 (A)에 나타낸 바와 같이, 포토리소그라피 공정에 의해 콘택트 홀의 개구 패턴의 레지스트막 R을 층간 절연막(22)의 상층에 형성한다.
다음에, 도 10 (B)에 나타낸 바와 같이, 예를 들면 ICP 타입의 플라즈마 에칭에 의해 레지스트막 R을 마스크로 한 에칭을 행하여, 층간 절연막(22), 에칭 스토퍼막(21), 및 게이트 절연막(20)을 관통하는 콘택트 홀 CH를 개구한다.
다음에, 콘택트 홀 내에 텅스텐 플러그(32)를 형성하고, 다음에, 텅스텐 플러그(32)에 접속하는 상층 배선(33)을 형성하여, 도 4에 나타낸 반도체 장치를 형성한다.
상기 본 실시형태의 반도체 장치 제조 방법에 의하면, 제1 실시형태와 마찬가지로, 열처리에 의해 측벽 마스크층(31b) 안의 도전성 불순물을 활성화하고, 또한 이 열처리로 에칭 스토퍼막을 치밀화하는 것이 가능하여, 에칭 스토퍼막(21)에 대한 측벽 마스크층(31b)의 에칭 레이트를 높일 수 있으므로, 측벽 마스크층(31b)을 제거할 때에, 측벽 마스크층(31b)의 제거가 끝나지 않은 사이에 에칭 스토퍼막(21)의 일부가 제거되어 버리는, 또는 더욱 에칭 스토퍼막(21)의 일부가 제거되어 반도체 기판(10)으로 관통하는 개구부가 형성되어, 반도체 기판(10)의 홈이 생기는 것을 방지할 수 있어, 안정된 측벽 마스크층의 제거가 가능하다. 또, 반도체 기판(10)이나 도시하지 않은 LOCOS 소자 분리 절연막 등이 에칭 스토퍼막(21)에 피복되어 있으므로, 측벽 마스크층(31b)을 제거할 때에 에천드 이온이 반도체 기판에 직접 닿는, 또는 LOCOS막의 버즈 비크 등을 에칭함에 따른 손상이 발생하기 어려워, 리크 전류 등의 디바이스 특성을 향상시킬 수 있다.
제3 실시형태
본 실시형태의 반도체 장치의 제조 방법에 의해 제조한 반도체 장치는, 실질적으로 도 4에 나타낸 제1 실시형태에 관한 반도체 장치와 동일하다. 다음에, 그 제조 방법에 대하여 설명한다. 먼저, 도 12 (A)에 나타낸 바와 같이, 실리콘 반도체 기판(10) 상에, 게이트 절연막(20)을 열산화로 형성한 후, 예를 들면 폴리실리콘을 감압 CVD법으로 100nm 퇴적시키고, 그 상층에 예를 들면 텅스텐 실리사이드를 플라즈마 CVD법으로 100nm 퇴적시킨다.
다음에, 엑시머 스테퍼를 사용하여, 0.25㎛ 폭의 원하는 게이트 패턴의 레지스트막을 패터닝 형성한 후, 예를 들면(에처: ECR 타입, 가스: Cl2/O2=75/6SCCM, 압력: 0.4Pa, μ파 출력(2.45GHz) : 1200W, RF 바이어스(800kHz) : 70W(제1 스텝)→50W(제2 스텝), 웨이퍼 온도: 20℃, 오버 에치: 40%)의 장치 및 조건으로 에칭 가공하여, 폴리실리콘의 하측 게이트 전극(30a) 및 텅스텐 실리사이드의 상측 게이트 전극(30b)의 폴리사이드 구조의 게이트 전극(30)을 형성한다.
다음에, 도 12 (B)에 나타낸 바와 같이, 게이트 전극(30)을 마스크로 하여 도전성 불순물 D1을 이온 주입하여 도전성 불순물을 저농도로 함유하는 LDD 확산층(11)을 형성한다. 예를 들면, p채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, BF2 +를 20keV의 주입 에너지, 2×1013cm-2의 도즈량으로 이온 주입하고, n채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, As+를 40keV의 주입 에너지, 1×1014cm-2의 도즈량으로 이온 주입한다.
다음에, 도 12 (C)에 나타낸 바와 같이, 예를 들면 TEOS를 원료로 하는 감압 CVD법에 의해 산화 실리콘을 게이트 전극(30)을 피복하여 전체면에 30nm의 막 두께로 퇴적시켜, 에칭 스토퍼막(21)을 형성한다.
다음에, 도 13 (A)에 나타낸 바와 같이, 예를 들면 배치식 장치에 의한 감압 CVD법(퇴적 온도 530℃, 압력 150Pa)에 의해 인을 도프한 아몰퍼스 실리콘을 에칭 스토퍼막(21)의 상층 전체면에 100nm의 막 두께로 퇴적시켜, 측벽 마스크용 층(31)을 형성한다. 아몰퍼스 실리콘은 스텝 커버리지가 양호하게 퇴적시킬 수 있으므로, 게이트 전극(30)의 측벽과 대향하는 부분에 있어서의 측벽 마스크용 층(31)의 막 두께는 100nm로 된다.
다음에, 도 13 (B)에 나타낸 바와 같이, 예를 들면(에처: ECR 타입, 가스: Cl2=100SCCM, 압력: 0.4Pa, μ파 출력(2.45GHz) : 1200W, RF 바이어스(800kHz) : 80W(제1 스텝)→30W(제2 스텝), 웨이퍼 온도: 20℃, 오버 에치: 5%)의 장치 및 조건으로, 게이트 전극(30)의 측벽부와 대향하는 위치의 측벽 마스크용 층(31a)을 남기고 전체면에 에치 백하여, 측벽 마스크층(31b)을 형성한다.이 때, 측벽 마스크용 층(31a)의 양호한 스텝 커버리지가 전사되어, 게이트 전극(30)의 측벽 부분에 있어서의 측벽 마스크층(31b)의 막 두께는 100nm로 된다.
다음에, 도 13 (C)에 나타낸 바와 같이, 시판의 열처리 노를 사용하여, (산소 분위기 하, 처리 온도: 850℃, 처리 시간: 20분)이라고 하는 조건의 열처리를 실시한다. 이 때, 아몰퍼스 실리콘은 결정화되어 폴리실리콘으로 되고, 그 내부의 인 등 도전성 불순물이 확산 및 활성화된 측벽 마스크용 층(31a)으로 된다. 아몰퍼스 실리콘의 스텝 커버리지는 양호하게 유지되고 있다. 이 열처리에 의해, 동시에 에칭 스토퍼막(21)이 치밀화되고, 또 LDD 확산층(11) 안의 도전성 불순물도 활성화된다.
다음에, 도 14 (A)에 나타낸 바와 같이, 측벽 마스크층(31b)을 마스크로 하여 도전성 불순물 D2를 이온 주입하여 도전성 불순물을 고농도로 함유하는 소스·드레인 확산층(12)을 LDD 확산층(11)에 접속시켜 형성한다. 예를 들면, p채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, BF2 +를 50keV의 주입 에너지, 1×1015cm-2의 도즈량으로 이온 주입하고, n채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, As+를 50keV의 주입 에너지, 5×1015cm-2의 도즈량으로 이온 주입한다.
다음에, 도 14 (B)에 나타낸 바와 같이, 예를 들면(에처: 다운 플로 타입, 가스: CF4/O2/Cl2=150/60/200SCCM, 압력: 40Pa, μ파 출력(2.45GHz) : 700W, 웨이퍼 온도: 15℃, 오버 에치: 100%)의 장치 및 조건으로, 측벽 마스크층(31b)을 에칭 제거한다. 이 때, 에칭 스토퍼막(21)에 대한 측벽 마스크층(31b)의 에칭 선택비는 예를 들면 약 100으로, 종래의 3배 정도로 높아져 있으므로, 에칭 스토퍼막(21)의 일부가 제거되거나, 반도체 기판(10)으로 관통하는 개구부가 에칭 스토퍼막(21)에 형성되어 반도체 기판(10)의 홈 등이 형성되거나 하지 않는다.
다음에, 도 14 (C)에 나타낸 바와 같이, CVD법에 의해 산화 실리콘을 퇴적시켜, 층간 절연막(22)을 형성한다. 다음에, 예를 들면 리플로, 에치 백, 또는 CMP법 등에 의해 층간 절연막(22)의 평탄화 처리를 행한다.
다음에, 도 15 (A)에 나타낸 바와 같이, 포토리소그라피 공정에 의해 콘택트 홀의 개구 패턴의 레지스트막 R을 층간 절연막(22)의 상층에 형성한다.
다음에, 도 15 (B)에 나타낸 바와 같이, 예를 들면 ECR 타입의 플라즈마 에칭에 의해 레지스트막 R을 마스크로 한 에칭을 행하여, 층간 절연막(22), 에칭 스토퍼막(21), 및 게이트 절연막(20)을 관통하는 콘택트 홀 CH를 개구한다.
다음에, 콘택트 홀 내에 텅스텐 플러그(32)를 형성하고, 다음에, 텅스텐 플러그(32)에 접속하는 상층 배선(33)을 형성하여, 도 4에 나타낸 반도체 장치를 형성한다.
상기 본 실시형태의 반도체 장치 제조 방법에 의하면, 제1 실시형태와 마찬가지로, 열처리에 의해 측벽 마스크층(31b) 안의 도전성 불순물을 활성화하고, 또한 이 열처리로 에칭 스토퍼막을 치밀화하는 것이 가능하여, 에칭 스토퍼막(21)에 대한 측벽 마스크층(31b)의 에칭 레이트를 높일 수 있으므로, 측벽 마스크층(31b)을 제거할 때에, 측벽 마스크층(31b)의 제거가 끝나지 않은 사이에 에칭 스토퍼막(21)의 일부가 제거되어 버리는, 또는 더욱 에칭 스토퍼막(21)의 일부가 제거되어 반도체 기판(10)으로 관통하는 개구부가 형성되어, 반도체 기판(10)의 홈이 생기는 것을 방지할 수 있어, 안정된 측벽 마스크층의 제거가 가능하다. 또, 반도체 기판(10)이나 도시하지 않은 LOCOS 소자 분리 절연막 등이 에칭 스토퍼막(21)에 피복되어 있으므로, 측벽 마스크층(31b)을 제거할 때에 에천드 이온이 반도체 기판에 직접 닿는, 또는 LOCOS막의 버즈 비크 등을 에칭함에 따른 손상이 발생하기 어려워, 리크 전류 등의 디바이스 특성을 향상시킬 수 있다.
제4 실시형태
본 실시형태의 반도체 장치의 제조 방법에 의해 제조한 반도체 장치는, 실질적으로 도 4에 나타낸 제1 실시형태에 관한 반도체 장치와 동일하다. 다음에, 그 제조 방법에 대하여 설명한다. 먼저, 도 12 (A)에 나타낸 바와 같이, 실리콘 반도체 기판(10) 상에, 게이트 절연막(20)을 열산화로 형성한 후, 예를 들면 폴리실리콘을 감압 CVD법으로 100nm 퇴적시키고, 그 상층에 예를 들면 텅스텐 실리사이드를 플라즈마 CVD법으로 100nm 퇴적시킨다.
다음에, 엑시머 스테퍼를 사용하여, 0.25㎛ 폭의 원하는 게이트 패턴의 레지스트막을 패터닝 형성한 후, 예를 들면(에처: ICP 타입, 가스: Cl2/O2=100/5SCCM, 압력: 0.4Pa, 소스 출력(13.56MHz) : 2500W, RF 바이어스(13.5MHz) : 100W(제1 스텝)→50W(제2 스텝), 웨이퍼 온도: 60℃, 오버 에치: 40%)의 장치 및 조건으로 에칭 가공하여, 폴리실리콘의 하측 게이트 전극(30a) 및 텅스텐 실리사이드의 상측 게이트 전극(30b)의 폴리사이드 구조의 게이트 전극(30)을 형성한다.
다음에, 도 12 (B)에 나타낸 바와 같이, 게이트 전극(30)을 마스크로 하여 도전성 불순물 D1을 이온 주입하여 도전성 불순물을 저농도로 함유하는 LDD 확산층(11)을 형성한다. 예를 들면, p채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, BF2 +를 20keV의 주입 에너지, 2×1013cm-2의 도즈량으로 이온 주입하고, n채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, As+를 40keV의 주입 에너지, 1×1014cm-2의 도즈량으로 이온 주입한다.
다음에, 도 12 (C)에 나타낸 바와 같이, 예를 들면 TEOS를 원료로 하는 감압 CVD법에 의해 산화 실리콘을 게이트 전극(30)을 피복하여 전체면에 30nm의 막 두께로 퇴적시켜, 에칭 스토퍼막(21)을 형성한다.
다음에, 도 13 (A)에 나타낸 바와 같이, 예를 들면 배치식 장치에 의한 감압 CVD법(퇴적 온도 530℃, 압력 150Pa)에 의해 인을 도프한 아몰퍼스 실리콘을 에칭 스토퍼막(21)의 상층 전체면에 100nm의 막 두께로 퇴적시켜, 측벽 마스크용 층(31)을 형성한다. 아몰퍼스 실리콘은 스텝 커버리지가 양호하게 퇴적시킬 수 있으므로, 게이트 전극(30)의 측벽과 대향하는 부분에 있어서의 측벽 마스크용 층(31)의 막 두께는 100nm로 된다.
다음에, 도 13 (B)에 나타낸 바와 같이, 예를 들면(에처: ICP 타입, 가스: Cl2=200SCCM, 압력: 1.0Pa, 소스 출력(13.56MHz) : 2000W, RF 바이어스(13.56MHz) : 100W(제1 스텝)→30W(제2 스텝), 웨이퍼 온도: 60℃, 오버 에치: 5%)의 장치 및 조건으로, 게이트 전극(30)의 측벽부와 대향하는 위치의 측벽 마스크용 층(31a)을 남기고 전체면에 에치 백하여, 측벽 마스크층(31c)을 형성한다.이 때, 측벽 마스크용 층(31)의 양호한 스텝 커버리지가 전사되어, 게이트 전극(30)의 측벽 부분에 있어서의 측벽 마스크층(31c)의 막 두께는 100nm로 된다.
다음에, 도 13 (C)에 나타낸 바와 같이, 시판의 RTA 장치를 사용하여, (질소 분위기 하, 처리 온도: 1000℃, 처리 시간: 10초)이라고 하는 조건의 열처리를 실시한다. 이 때, 아몰퍼스 실리콘은 결정화되어 폴리실리콘으로 되고, 그 내부의 인 등 도전성 불순물이 확산 및 활성화된 측벽 마스크용 층(31b)으로 된다. 아몰퍼스 실리콘의 스텝 커버리지는 양호하게 유지되고 있다. 이 열처리에 의해, 동시에 에칭 스토퍼막(21)이 치밀화되고, 또 LDD 확산층(11) 안의 도전성 불순물도 활성화된다.
다음에, 도 14 (A)에 나타낸 바와 같이, 측벽 마스크층(31b)을 마스크로 하여 도전성 불순물 D2를 이온 주입하여 도전성 불순물을 고농도로 함유하는 소스·드레인 확산층(12)을 LDD 확산층(11)에 접속시켜 형성한다. 예를 들면, p채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, BF2 +를 50keV의 주입 에너지, 1×1015cm-2의 도즈량으로 이온 주입하고, n채널형의 전계 효과형 MOS 트랜지스터를 형성하는 경우에는, As+를 50keV의 주입 에너지, 5×1015cm-2의 도즈량으로 이온 주입한다.
다음에, 도 14 (B)에 나타낸 바와 같이, 예를 들면(에처: 다운 플로 타입, 가스: CF4/O2/Cl2=150/60/200SCCM, 압력: 40Pa, μ파 출력(2.45GHz) : 700W, 웨이퍼 온도: 15℃, 오버 에치: 100%)의 장치 및 조건으로, 측벽 마스크층(31b)을 에칭 제거한다. 이 때, 에칭 스토퍼막(21)에 대한 측벽 마스크층(31b)의 에칭 선택비는 예를 들면 약 100으로, 종래의 3배 정도로 높아져 있으므로, 에칭 스토퍼막(21)의 일부가 제거되거나, 반도체 기판(10)으로 관통하는 개구부가 에칭 스토퍼막(21)에 형성되어 반도체 기판(10)의 홈 등이 형성되거나 하지 않는다.
다음에, 도 14 (C)에 나타낸 바와 같이, 예를 들면 CVD법에 의해 산화 실리콘을 퇴적시켜, 층간 절연막(22)을 형성한다. 다음에, 예를 들면 리플로, 에치 백, 또는 CMP법 등에 의해 층간 절연막(22)의 평탄화 처리를 행한다.
다음에, 도 15 (A)에 나타낸 바와 같이, 포토리소그라피 공정에 의해 콘택트 홀의 개구 패턴의 레지스트막 R을 층간 절연막(22)의 상층에 형성한다.
다음에, 도 15 (B)에 나타낸 바와 같이, 예를 들면 ICP 타입의 플라즈마 에칭에 의해 레지스트막 R을 마스크로 한 에칭을 행하여, 층간 절연막(22), 에칭 스토퍼막(21), 및 게이트 절연막(20)을 관통하는 콘택트 홀 CH를 개구한다.
다음에, 콘택트 홀 내에 텅스텐 플러그(32)를 형성하고, 다음에, 텅스텐 플러그(32)에 접속하는 상층 배선(33)을 형성하여, 도 4에 나타낸 반도체 장치를 형성한다.
상기 본 실시형태의 반도체 장치 제조 방법에 의하면, 제1 실시형태와 마찬가지로, 열처리에 의해 측벽 마스크층(31b) 안의 도전성 불순물을 활성화하고, 또한 이 열처리로 에칭 스토퍼막을 치밀화하는 것이 가능하여, 에칭 스토퍼막(21)에 대한 측벽 마스크층(31b)의 에칭 레이트를 높일 수 있으므로, 측벽 마스크층(31b)을 제거할 때에, 측벽 마스크층(31b)의 제거가 끝나지 않은 사이에 에칭 스토퍼막(21)의 일부가 제거되어 버리는, 또는 더욱 에칭 스토퍼막(21)의 일부가 제거되어 반도체 기판(10)으로 관통하는 개구부가 형성되어, 반도체 기판(10)의 홈이 생기는 것을 방지할 수 있어, 안정된 측벽 마스크층의 제거가 가능하다. 또, 반도체 기판(10)이나 도시하지 않은 LOCOS 소자 분리 절연막 등이 에칭 스토퍼막(21)에 피복되어 있으므로, 측벽 마스크층(31b)을 제거할 때에 에천드 이온이 반도체 기판에 직접 닿는, 또는 LOCOS막의 버즈 비크 등을 에칭함에 따른 손상이 발생하기 어려워, 리크 전류 등의 디바이스 특성을 향상시킬 수 있다.
본 발명은 DRAM 등의 MOS 트랜지스터의 반도체 장치나, 바이폴러(bipolar)계의 반도체 장치, 또는 A/D 컨버터 등, 반도체 기판 상에 형성된 간격이 좁은 도전층 사이의 영역에 대하여 콘택트 홀을 형성하는 반도체 장치의 제조 방법이면 무엇이든 적용할 수 있고, 특히 상기 도전층을 게이트 전극으로 하는 전계 효과 MOS 트랜지스터를 가지는 반도체 장치의 제조 방법에 바람직하게 적용할 수 있다.
본 발명은 상기 실시형태에 한정되지 않는다. 예를 들면, 측벽 마스크층은 각각 1층으로 해도 되고, 다층 이상의 구성으로 해도 된다. 또, 게이트 전극은 단층이라도 다층이라도 되고, 또한 오프셋 절연막을 가지고 있어도 된다. 에칭 스토퍼막은 산화 실리콘 외에, 질화 실리콘 등으로 형성할 수도 있다. 또, 측벽 마스크층에 함유시키는 도전성 불순물은 인 이외에도 가능하다. 그 밖에, 본 발명의 요지를 이탈하지 않는 범위에서 여러 가지의 변경을 행할 수 있다.
본 발명에 의하면, SAC와의 병용 및 디바이스 특성의 향상에 연결되는 에칭 스토퍼막 및 실리콘계의 측벽 마스크층을 사용하는 반도체 장치의 제조 방법에 있어서, 안정된 측벽 마스크층의 제거가 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
도 1 (A) 내지 도 1 (B)는 제1 종래예에 따른 반도체 장치 제조 방법의 제조 공정을 나타낸 단면도로, 도 1 (A)는 층간 절연막의 형성 공정까지, 도 1 (B)는 콘택트 홀의 형성 공정까지를 나타냄.
도 2 (A) 내지 도 2 (B)는 제2 종래예에 따른 반도체 장치 제조 방법의 제조 공정을 나타낸 단면도로, 도 2 (A)는 층간 절연막의 형성 공정까지, 도 2 (B)는 콘택트 홀의 개구 공정까지를 나타냄.
도 3 (A) 내지 도 3 (B)는 제3 종래예에 관한 반도체 장치 제조 방법의 제조 공정을 나타낸 단면도로, 도 3 (A)는 소스·드레인 확산층의 형성 공정까지, 도 3 (B)는 측벽 마스크층의 제거 공정까지를 나타냄.
도 4는 본 발명의 제1 내지 제4 실시형태에 따른 제조 공정에 의해 제조된 반도체 장치의 단면도,
도 5 (A) 내지 도 5 (C)는 제1 및 제2 실시형태에 따른 반도체 장치의 제조 방법의 제조 공정을 나타낸 단면도로, 도 5 (A)는 게이트 전극(gate electrode)의 형성 공정까지, 도 5 (B)는 LDD 확산층의 형성 공정까지, 도 5 (C)는 에칭 스토퍼막의 형성 공정까지를 나타냄.
도 6은 본 발명에서 사용하는 ECR 타입의 고밀도 플라즈마 에칭 장치의 구성을 나타낸 개략단면도.
도 7 (A) 내지 도 7 (C)는 도 5 (C)의 계속 공정을 나타내고, 도 7 (A)는 측벽 마스크용 층(層)의 형성 공정까지, 도 7 (B)는 열처리 공정까지, 도 7 (C)는 측벽 마스크층의 형성 공정까지를 나타냄.
도 8 (A) 내지 도 8 (C)는 도 7 (C)의 계속 공정을 나타내고, 도 8 (A)는 소스·드레인 확산층의 형성 공정까지, 도 8 (B)는 측벽 마스크층의 제거 공정까지, 도 8 (C)는 층간 절연막의 형성 공정까지를 나타냄.
도 9는 본 발명에서 사용하는 다운 플로 타입(down flow type)의 플라즈마 에칭 장치의 구성을 나타낸 개략단면도.
도 10 (A) 내지 도 10 (B)는 도 8 (C)의 계속 공정을 나타내고, 도 10 (A)는 콘택트 홀(contact hole) 패턴의 레지스트막의 형성 공정까지, 도 10 (B)는 콘택트 홀의 형성 공정까지를 나타냄.
도 11은 본 발명에서 사용하는 ICP 타입의 고밀도 플라즈마 에칭 장치의 구성을 나타낸 개략단면도.
도 12 (A) 내지 도 12 (C)는 제3 및 제4 실시형태에 따른 반도체 장치 제조 방법의 제조 공정을 나타낸 단면도이고, 도 12 (A)는 게이트 전극의 형성 공정까지, 도 12 (B)는 LDD 확산층의 형성 공정까지, 도 12 (C)는 에칭 스토퍼막의 형성 공정까지를 나타냄.
도 13 (A) 내지 도 13 (C)는 도 12 (C)의 계속 공정을 나타내고, 도 13 (A)는 측벽 마스크용 층의 형성 공정까지, 도 13 (B)는 측벽 마스크층의 형성 공정까지, 도 13 (C)는 열처리 공정까지를 나타냄.
도 14 (A) 내지 도 14 (C)는 도 13 (C)의 계속 공정을 나타내고, 도 14 (A)는 소스·드레인 확산층의 형성 공정까지, 도 14 (B)는 측벽 마스크층의 제거 공정까지, 도 14 (C)는 층간 절연막의 형성 공정까지를 나타냄.
도 15 (A) 내지 도 15 (B)는 도 14 (C)의 계속 공정을 나타내고, 도 15 (A)는 콘택트 홀 패턴의 레지스트막의 형성 공정까지, 도 15 (B)는 콘택트 홀의 개구 공정까지를 나타냄.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 11: LDD 확산층, 12: 소스·드레인 확산층, 20: 게이트 절연막, 21: 에칭 스토퍼막, 22: 층간 절연막, 24: 오프셋 절연막, 25: 측벽 마스크층, 26: CF계 퇴적물, 30: 게이트 전극, 31, 31a: 측벽 마스크용 층(層), 31b, 31c: 측벽 마스크층, 31d: 에칭 나머지, 32: 플러그, 33: 상층 배선, R: 레지스트막, H: 홈, CH: 콘택트 홀, D1, D2: 도전성 불순물, 61: 마그네트론(magnetron), 62: 도파관(導波管), 63: 석영 벨 자(bell jar), 64: 솔레노이드(solenoid) 코일, 65: 웨이퍼(wafer), 66: 클램프(clamp), 67: 웨이퍼 스테이지(stage), 68: 고주파 전원, 69: 유도결합 코일, 70: 석영판, 71: 가스 도입구, 72: 방전관, 73: 수송관, 74: 반응실.

Claims (9)

  1. 반도체 기판에 도전층을 형성하는 공정과,
    상기 도전층을 마스크로 하여 이온 주입을 행하고, 상기 반도체 기판 내에 도전성 불순물을 저농도로 함유하는 제1 확산층을 형성하는 공정과,
    상기 도전층을 피복하여 에칭 스토퍼막을 형성하는 공정과,
    상기 도전층의 측벽면과 대향시켜 상기 에칭 스토퍼막의 상층에 실리콘을 함유하는 측벽 마스크층을 형성하는 공정과,
    상기 측벽 마스크층을 마스크로 하여 이온 주입을 행하고, 상기 반도체 기판 내에 도전성 불순물을 고농도로 함유하여 상기 제1 확산층에 접속하는 제2 확산층을 형성하는 공정과,
    상기 에칭 스토퍼막에 대한 에칭 선택비를 가지고 상기 측벽 마스크층을 제거하는 공정과,
    상기 에칭 스토퍼막의 상층 전체면에 절연막을 형성하는 공정과,
    상기 제2 확산층에 달하는 콘택트 홀을 상기 절연막에 개구하는 공정으로 이루어지고,
    상기 측벽 마스크층을 형성하는 공정 또는 상기 제2 확산층을 형성하는 공정 중 어느 하나가 최소한 상기 측벽 마스크층 내에 도전성 불순물을 도입하는 공정을 포함하고, 또한 상기 측벽 마스크층을 제거하는 공정 전에, 측벽 마스크층 내의 도전성 불순물을 활성화하는 열처리 공정을 가지는
    반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 측벽 마스크층을 형성하는 공정에서, 상기 측벽 마스크층 내에 도전성 불순물을 함유시켜 형성하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 열처리 공정의 처리 온도가 상기 측벽 마스크층에 형성 공정에 있어서의 성막 온도보다 고온인 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 측벽 마스크층을 형성하는 공정이 상기 에칭 스토퍼막의 상층 전체면에 측벽 마스크용 층을 형성하는 공정과, 상기 제1 도전층의 측벽면과 대향하는 부분의 측벽 마스크용 층을 남기고 상기 측벽 마스크용 층을 전체면에 에치 백하는 공정을 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 측벽 마스크용 층을 형성하는 공정에 있어서, 상기 측벽 마스크용 층 내에 도전성 불순물을 함유시켜 형성하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 열처리 공정의 처리 온도가 상기 측벽 마스크용 층의 형성 공정에 있어서의 성막 온도보다 고온인 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 측벽 마스크층을 형성하는 공정에서, 상기 측벽 마스크층을 아몰퍼스 실리콘에 의해 형성하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 열처리 공정에 있어서, 최소한 상기 제1 확산층과 제2 확산층 중 어느 하나에 함유되는 도전성 불순물을 활성화하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 기판에 도전층을 형성하는 공정 전에, 상기 반도체 기판에 채널 형성 영역을 형성하는 공정과, 상기 반도체 기판 상에 게이트 절연막을 형성하는 공정을 추가로 가지며,
    상기 반도체 기판에 도전층을 형성하는 공정은 상기 게이트 절연막 상에 도전층을 형성하는 공정이고,
    상기 도전층을 게이트 전극으로 하는 전계 효과 트랜지스터를 형성하는
    반도체 장치의 제조 방법.
KR10-1999-0005938A 1998-02-23 1999-02-23 반도체 장치의 제조 방법 KR100523014B1 (ko)

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JP10040536A JPH11238882A (ja) 1998-02-23 1998-02-23 半導体装置の製造方法
JP98-40536 1998-02-23

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19882883B4 (de) * 1997-12-15 2009-02-26 Advanced Silicon Materials LLC, (n.d.Ges.d.Staates Delaware), Moses Lake System für die chemische Abscheidung aus der Gasphase zum Herstellen polykristalliner Siliziumstangen
US6544333B2 (en) 1997-12-15 2003-04-08 Advanced Silicon Materials Llc Chemical vapor deposition system for polycrystalline silicon rod production
JP3324648B2 (ja) * 1999-08-24 2002-09-17 日本電気株式会社 半導体装置の製造方法
KR100510067B1 (ko) * 1999-12-30 2005-08-26 주식회사 하이닉스반도체 반도체 소자 제조를 위한 자기정렬콘택 식각 방법
GB0107410D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Electronic devices comprising thin-film transistors,and their manufacture
US6451704B1 (en) * 2001-05-07 2002-09-17 Chartered Semiconductor Manufacturing Ltd. Method for forming PLDD structure with minimized lateral dopant diffusion
JP4255836B2 (ja) * 2001-12-19 2009-04-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 改善されたトランジスタ性能に対する複合スペーサライナー
US6653241B2 (en) * 2002-03-12 2003-11-25 Micron Technology, Inc. Methods of forming protective segments of material, and etch stops
US6583016B1 (en) * 2002-03-26 2003-06-24 Advanced Micro Devices, Inc. Doped spacer liner for improved transistor performance
KR100481864B1 (ko) * 2002-10-29 2005-04-11 삼성전자주식회사 반도체 소자의 형성방법
US20050191564A1 (en) * 2004-02-27 2005-09-01 Teng-Wang Huang Liner mask for semiconductor applications
KR100924007B1 (ko) * 2007-12-24 2009-10-28 주식회사 하이닉스반도체 반도체 소자의 수직 채널 트랜지스터 형성 방법
JP2014143287A (ja) * 2013-01-23 2014-08-07 Mitsubishi Cable Ind Ltd 希土類添加光ファイバ及びその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0226034A (ja) * 1988-07-14 1990-01-29 Nec Corp 半導体装置の製造方法
JPH06151352A (ja) * 1992-11-10 1994-05-31 Nec Corp 半導体装置の製造方法
JPH06196498A (ja) * 1992-12-25 1994-07-15 Toshiba Corp 半導体装置およびその製造方法
JPH0955424A (ja) * 1995-08-10 1997-02-25 Sony Corp 多層配線の形成方法
JPH09148572A (ja) * 1995-11-24 1997-06-06 Sony Corp 半導体装置の製造方法及び半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2175136B (en) * 1985-04-10 1988-10-05 Mitsubishi Electric Corp Semiconductor manufacturing method
KR970003903B1 (en) * 1987-04-24 1997-03-22 Hitachi Mfg Kk Semiconductor device and fabricating method thereof
DE4300986C2 (de) * 1992-01-17 1999-08-26 Mitsubishi Electric Corp Halbleitervorrichtung zur Elementisolierung und Herstellungsverfahren derselben
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
JPH1079506A (ja) * 1996-02-07 1998-03-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0226034A (ja) * 1988-07-14 1990-01-29 Nec Corp 半導体装置の製造方法
JPH06151352A (ja) * 1992-11-10 1994-05-31 Nec Corp 半導体装置の製造方法
JPH06196498A (ja) * 1992-12-25 1994-07-15 Toshiba Corp 半導体装置およびその製造方法
JPH0955424A (ja) * 1995-08-10 1997-02-25 Sony Corp 多層配線の形成方法
JPH09148572A (ja) * 1995-11-24 1997-06-06 Sony Corp 半導体装置の製造方法及び半導体装置

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