JPH11214512A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11214512A JPH11214512A JP10021574A JP2157498A JPH11214512A JP H11214512 A JPH11214512 A JP H11214512A JP 10021574 A JP10021574 A JP 10021574A JP 2157498 A JP2157498 A JP 2157498A JP H11214512 A JPH11214512 A JP H11214512A
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Abstract
(57)【要約】
【課題】 半導体基体の損傷を防止して、微細で動作も
高速であるにも拘らず信頼性の高い半導体装置を製造す
る。 【解決手段】 多結晶Ｓｉ膜１４と側壁スペーサである
多結晶Ｓｉ膜１６とをマスク層にして接続孔１７を形成
し、多結晶Ｓｉ膜１４、１６の露出面にＳｉＮ層２４を
形成し、ＳｉＮ層２４と接続孔１７の底部の自然酸化膜
とを除去し、接続孔１７を多結晶Ｓｉ膜で埋め、多結晶
Ｓｉ膜１４、１６を除去する。ＳｉＮ層２４の除去で多
結晶Ｓｉ膜１６の内径が大きくなるので、自然酸化膜を
除去しても接続孔１７内の多結晶Ｓｉ膜に鬆が生じず、
多結晶Ｓｉ膜１４、１６の除去と同時に接続孔１７の底
部のＳｉ基板１１がエッチングされない。
高速であるにも拘らず信頼性の高い半導体装置を製造す
る。 【解決手段】 多結晶Ｓｉ膜１４と側壁スペーサである
多結晶Ｓｉ膜１６とをマスク層にして接続孔１７を形成
し、多結晶Ｓｉ膜１４、１６の露出面にＳｉＮ層２４を
形成し、ＳｉＮ層２４と接続孔１７の底部の自然酸化膜
とを除去し、接続孔１７を多結晶Ｓｉ膜で埋め、多結晶
Ｓｉ膜１４、１６を除去する。ＳｉＮ層２４の除去で多
結晶Ｓｉ膜１６の内径が大きくなるので、自然酸化膜を
除去しても接続孔１７内の多結晶Ｓｉ膜に鬆が生じず、
多結晶Ｓｉ膜１４、１６の除去と同時に接続孔１７の底
部のＳｉ基板１１がエッチングされない。
Description
【０００１】
【発明の属する技術分野】本願の発明は、リソグラフィ
の最小パターン幅よりも小さな直径の接続孔を形成し、
この接続孔を導電膜で埋める半導体装置の製造方法に関
するものである。
の最小パターン幅よりも小さな直径の接続孔を形成し、
この接続孔を導電膜で埋める半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】半導体装置の大容量化に伴って設計ルー
ルの微細化が進行しているが、市場の要求によって現状
の技術水準を超えた設計ルールが使用される場合があ
る。例えば、現在の設計ルールにおける最小パターン幅
は０．２５μｍであるが、直径０．１μｍの接続孔の形
成が要求されている。
ルの微細化が進行しているが、市場の要求によって現状
の技術水準を超えた設計ルールが使用される場合があ
る。例えば、現在の設計ルールにおける最小パターン幅
は０．２５μｍであるが、直径０．１μｍの接続孔の形
成が要求されている。
【０００３】しかし、現在のリソグラフィ技術では直径
０．１μｍの開口を有するパターンにレジストを加工す
ることができないので、レジストをマスクにしたエッチ
ングでは直径０．１μｍの接続孔を形成することができ
ない。そこで、層間絶縁膜であるＳｉＯ2 膜とはエッチ
ング特性の異なる多結晶Ｓｉ膜をマスクにしたエッチン
グで接続孔を形成する方法が考えられている。
０．１μｍの開口を有するパターンにレジストを加工す
ることができないので、レジストをマスクにしたエッチ
ングでは直径０．１μｍの接続孔を形成することができ
ない。そこで、層間絶縁膜であるＳｉＯ2 膜とはエッチ
ング特性の異なる多結晶Ｓｉ膜をマスクにしたエッチン
グで接続孔を形成する方法が考えられている。
【０００４】図６〜９は、この様な方法で接続孔を形成
し、この接続孔を導電膜で埋める本願の発明の一従来例
を示している。この一従来例では、図６（ａ）に示す様
に、Ｓｉ基板１１に拡散層１２等を形成した後、層間絶
縁膜としての厚さ６００ｎｍのＳｉＯ2 膜１３と厚さ３
００ｎｍの多結晶Ｓｉ膜１４とをＣＶＤ法で順次に全面
に堆積させる。
し、この接続孔を導電膜で埋める本願の発明の一従来例
を示している。この一従来例では、図６（ａ）に示す様
に、Ｓｉ基板１１に拡散層１２等を形成した後、層間絶
縁膜としての厚さ６００ｎｍのＳｉＯ2 膜１３と厚さ３
００ｎｍの多結晶Ｓｉ膜１４とをＣＶＤ法で順次に全面
に堆積させる。
【０００５】そして、多結晶Ｓｉ膜１４上にレジスト１
５を塗布し、直径０．３μｍの開口１５ａを有するパタ
ーンにリソグラフィでレジスト１５を加工する。現在の
リソグラフィ技術でも直径０．２５μｍの開口を形成す
ることができるので、直径０．３μｍの開口１５ａであ
れば形成することができる。
５を塗布し、直径０．３μｍの開口１５ａを有するパタ
ーンにリソグラフィでレジスト１５を加工する。現在の
リソグラフィ技術でも直径０．２５μｍの開口を形成す
ることができるので、直径０．３μｍの開口１５ａであ
れば形成することができる。
【０００６】次に、図６（ｂ）に示す様に、レジスト１
５をマスクにした異方性エッチングで多結晶Ｓｉ膜１４
に開口１４ａを形成する。そして、レジスト１５を除去
した後、厚さ１２０ｎｍの多結晶Ｓｉ膜１６をＣＶＤ法
で全面に堆積させる。多結晶Ｓｉ膜１６の厚さが開口１
４ａの直径の半分よりも薄いので、開口１４ａは多結晶
Ｓｉ膜１６で埋められない。
５をマスクにした異方性エッチングで多結晶Ｓｉ膜１４
に開口１４ａを形成する。そして、レジスト１５を除去
した後、厚さ１２０ｎｍの多結晶Ｓｉ膜１６をＣＶＤ法
で全面に堆積させる。多結晶Ｓｉ膜１６の厚さが開口１
４ａの直径の半分よりも薄いので、開口１４ａは多結晶
Ｓｉ膜１６で埋められない。
【０００７】次に、図７（ａ）に示す様に、多結晶Ｓｉ
膜１６の全面を異方的にエッチバックして、この多結晶
Ｓｉ膜１６から成る側壁スペーサを開口１４ａの内側面
に形成する。この結果、多結晶Ｓｉ膜１６の内径は、リ
ソグラフィの最小パターン幅である０．２５μｍよりも
小さい０．１μｍになる。その後、多結晶Ｓｉ膜１４、
１６をマスクにした異方性エッチングでＳｉＯ2 膜１３
に接続孔１７を形成する。
膜１６の全面を異方的にエッチバックして、この多結晶
Ｓｉ膜１６から成る側壁スペーサを開口１４ａの内側面
に形成する。この結果、多結晶Ｓｉ膜１６の内径は、リ
ソグラフィの最小パターン幅である０．２５μｍよりも
小さい０．１μｍになる。その後、多結晶Ｓｉ膜１４、
１６をマスクにした異方性エッチングでＳｉＯ2 膜１３
に接続孔１７を形成する。
【０００８】上述の様に多結晶Ｓｉ膜１６の内径がリソ
グラフィの最小パターン幅の０．２５μｍよりも小さい
０．１μｍであるので、多結晶Ｓｉ膜１４、１６をマス
クにした異方性エッチングによって、リソグラフィの最
小パターン幅よりも小さな直径の接続孔１７を形成する
ことができる。
グラフィの最小パターン幅の０．２５μｍよりも小さい
０．１μｍであるので、多結晶Ｓｉ膜１４、１６をマス
クにした異方性エッチングによって、リソグラフィの最
小パターン幅よりも小さな直径の接続孔１７を形成する
ことができる。
【０００９】次に、図７（ｂ）に示す様に、接続孔１７
の底部に露出している拡散層１２の表面の自然酸化膜を
希弗酸で除去し、図８（ａ）に示す様に、厚さ３００ｎ
ｍの多結晶Ｓｉ膜２１をＣＶＤ法で全面に堆積させる。
そして、図８（ｂ）に示す様に、多結晶Ｓｉ膜２１の全
面を異方的にエッチバックして、多結晶Ｓｉ膜２１を接
続孔１７内にのみ残し、図９に示す様に、多結晶Ｓｉ膜
１４、１６の全面を異方的にエッチバックして、これら
の多結晶Ｓｉ膜１４、１６を除去する。
の底部に露出している拡散層１２の表面の自然酸化膜を
希弗酸で除去し、図８（ａ）に示す様に、厚さ３００ｎ
ｍの多結晶Ｓｉ膜２１をＣＶＤ法で全面に堆積させる。
そして、図８（ｂ）に示す様に、多結晶Ｓｉ膜２１の全
面を異方的にエッチバックして、多結晶Ｓｉ膜２１を接
続孔１７内にのみ残し、図９に示す様に、多結晶Ｓｉ膜
１４、１６の全面を異方的にエッチバックして、これら
の多結晶Ｓｉ膜１４、１６を除去する。
【００１０】
【発明が解決しようとする課題】ところが、接続孔１７
がＳｉＯ2 膜１３に形成されており、ＳｉＯ2 膜１３と
自然酸化膜とではエッチング選択比が１に近いので、図
７（ｂ）に示した様に、接続孔１７の底部に露出してい
る拡散層１２の表面の自然酸化膜を希弗酸で除去する際
に接続孔１７の内側面も同時に除去される。この結果、
接続孔１７の直径が多結晶Ｓｉ膜１６の内径よりも大き
くなって、多結晶Ｓｉ膜１４、１６が接続孔１７の周囲
から接続孔１７上へ張り出す。
がＳｉＯ2 膜１３に形成されており、ＳｉＯ2 膜１３と
自然酸化膜とではエッチング選択比が１に近いので、図
７（ｂ）に示した様に、接続孔１７の底部に露出してい
る拡散層１２の表面の自然酸化膜を希弗酸で除去する際
に接続孔１７の内側面も同時に除去される。この結果、
接続孔１７の直径が多結晶Ｓｉ膜１６の内径よりも大き
くなって、多結晶Ｓｉ膜１４、１６が接続孔１７の周囲
から接続孔１７上へ張り出す。
【００１１】このため、上述の一従来例では、図８
（ａ）（ｂ）に示した様に、接続孔１７内の多結晶Ｓｉ
膜２１に鬆２２が生じ、図９に示した様に、鬆２２を介
して、多結晶Ｓｉ膜１４、１６の除去と同時に接続孔１
７の底部における拡散層１２がエッチングされて、Ｓｉ
基板１１が損傷を受ける。この結果、上述の一従来例で
は、Ｓｉ基板１１と拡散層１２との間の接合耐圧が低下
したり接合リーク電流が増大したりして、信頼性の高い
半導体装置を製造することが困難であった。
（ａ）（ｂ）に示した様に、接続孔１７内の多結晶Ｓｉ
膜２１に鬆２２が生じ、図９に示した様に、鬆２２を介
して、多結晶Ｓｉ膜１４、１６の除去と同時に接続孔１
７の底部における拡散層１２がエッチングされて、Ｓｉ
基板１１が損傷を受ける。この結果、上述の一従来例で
は、Ｓｉ基板１１と拡散層１２との間の接合耐圧が低下
したり接合リーク電流が増大したりして、信頼性の高い
半導体装置を製造することが困難であった。
【００１２】なお、図７（ａ）の工程で接続孔１７を形
成した直後か、少なくとも図８（ａ）の工程で多結晶Ｓ
ｉ膜２１を堆積させる前に、多結晶Ｓｉ膜１４、１６を
除去しておけば、接続孔１７内の多結晶Ｓｉ膜２１に鬆
２２が生じない。しかし、多結晶Ｓｉ膜１４、１６とＳ
ｉ基板１１とではエッチング選択比が１に近いので、多
結晶Ｓｉ膜２１が接続孔１７を埋めていない状態で多結
晶Ｓｉ膜１４、１６を除去すると、やはり接続孔１７の
底部における拡散層１２がエッチングされる。
成した直後か、少なくとも図８（ａ）の工程で多結晶Ｓ
ｉ膜２１を堆積させる前に、多結晶Ｓｉ膜１４、１６を
除去しておけば、接続孔１７内の多結晶Ｓｉ膜２１に鬆
２２が生じない。しかし、多結晶Ｓｉ膜１４、１６とＳ
ｉ基板１１とではエッチング選択比が１に近いので、多
結晶Ｓｉ膜２１が接続孔１７を埋めていない状態で多結
晶Ｓｉ膜１４、１６を除去すると、やはり接続孔１７の
底部における拡散層１２がエッチングされる。
【００１３】このため、多結晶Ｓｉ膜１４、１６を除去
するよりも前に多結晶Ｓｉ膜２１で接続孔１７を埋めて
おく必要があるが、接続孔１７を埋める多結晶Ｓｉ膜２
１と拡散層１２との接触抵抗を低くするためには、図７
（ｂ）の工程で、接続孔１７の底部に露出している拡散
層１２の表面の自然酸化膜を希弗酸で除去しておく必要
がある。
するよりも前に多結晶Ｓｉ膜２１で接続孔１７を埋めて
おく必要があるが、接続孔１７を埋める多結晶Ｓｉ膜２
１と拡散層１２との接触抵抗を低くするためには、図７
（ｂ）の工程で、接続孔１７の底部に露出している拡散
層１２の表面の自然酸化膜を希弗酸で除去しておく必要
がある。
【００１４】つまり、上述の一従来例では、リソグラフ
ィの最小パターン幅よりも小さな直径の接続孔１７を形
成することができて、微細な半導体装置を製造すること
ができ、また、接続孔１７を埋める多結晶Ｓｉ膜２１と
拡散層１２との接触抵抗を低くすることができて、動作
も高速な半導体装置を製造することができるが、鬆２２
の発生を回避することができなくて、信頼性の高い半導
体装置を製造することは困難であった。
ィの最小パターン幅よりも小さな直径の接続孔１７を形
成することができて、微細な半導体装置を製造すること
ができ、また、接続孔１７を埋める多結晶Ｓｉ膜２１と
拡散層１２との接触抵抗を低くすることができて、動作
も高速な半導体装置を製造することができるが、鬆２２
の発生を回避することができなくて、信頼性の高い半導
体装置を製造することは困難であった。
【００１５】従って、本願の発明は、微細で動作も高速
であるにも拘らず信頼性の高い半導体装置を製造するこ
とができる半導体装置の製造方法を提供することを目的
としている。
であるにも拘らず信頼性の高い半導体装置を製造するこ
とができる半導体装置の製造方法を提供することを目的
としている。
【００１６】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法では、リソグラフィで開口を形成した第２
のマスク層を用いた異方性エッチングで第１のマスク層
に開口を形成するが、第３のマスク層から成る側壁スペ
ーサを第１のマスク層の開口の内側面に形成するので、
第３のマスク層の内径をリソグラフィの最小パターン幅
よりも小さくすることができる。
置の製造方法では、リソグラフィで開口を形成した第２
のマスク層を用いた異方性エッチングで第１のマスク層
に開口を形成するが、第３のマスク層から成る側壁スペ
ーサを第１のマスク層の開口の内側面に形成するので、
第３のマスク層の内径をリソグラフィの最小パターン幅
よりも小さくすることができる。
【００１７】そして、第１及び第３のマスク層を用いた
異方性エッチングで絶縁膜に接続孔を形成する。また、
接続孔の底部における自然酸化膜を除去する際に接続孔
の内側面が同時に除去されても、除去の厚さは自然酸化
膜の厚さ程度である。このため、リソグラフィの最小パ
ターン幅よりも小さな直径の接続孔を形成することがで
きる。
異方性エッチングで絶縁膜に接続孔を形成する。また、
接続孔の底部における自然酸化膜を除去する際に接続孔
の内側面が同時に除去されても、除去の厚さは自然酸化
膜の厚さ程度である。このため、リソグラフィの最小パ
ターン幅よりも小さな直径の接続孔を形成することがで
きる。
【００１８】一方、接続孔を導電膜で埋めた後に第１及
び第３のマスク層を除去するので、第１及び第３のマス
ク層の主成分と半導体基体の主成分とが同じでも、第１
及び第３のマスク層の除去と同時に接続孔の底部におけ
る半導体基体がエッチングされて損傷を受けることはな
い。
び第３のマスク層を除去するので、第１及び第３のマス
ク層の主成分と半導体基体の主成分とが同じでも、第１
及び第３のマスク層の除去と同時に接続孔の底部におけ
る半導体基体がエッチングされて損傷を受けることはな
い。
【００１９】しかも、第１及び第３のマスク層の露出面
のうちで少なくとも第３のマスク層の内側面に変質層を
形成し、この変質層を等方性エッチングで除去するが、
変質層と半導体基体とではエッチング特性が異なるの
で、変質層の除去と同時に接続孔の底部における半導体
基体がエッチングされて損傷を受けることもない。
のうちで少なくとも第３のマスク層の内側面に変質層を
形成し、この変質層を等方性エッチングで除去するが、
変質層と半導体基体とではエッチング特性が異なるの
で、変質層の除去と同時に接続孔の底部における半導体
基体がエッチングされて損傷を受けることもない。
【００２０】また、接続孔の底部における自然酸化膜を
除去した後に接続孔を導電膜で埋めるので、接続孔の底
部における半導体基体と接続孔を埋めている導電膜との
接触抵抗を低くすることができる。
除去した後に接続孔を導電膜で埋めるので、接続孔の底
部における半導体基体と接続孔を埋めている導電膜との
接触抵抗を低くすることができる。
【００２１】また、第１及び第３のマスク層の露出面の
うちで少なくとも第３のマスク層の内側面に変質層を形
成し、この変質層を等方性エッチングで除去するので、
第３のマスク層の内径が大きくなる。このため、接続孔
の底部における自然酸化膜を除去する際に接続孔の内側
面が同時に除去されても、第１及び第３のマスク層が接
続孔の周囲から接続孔上へ張り出さない。
うちで少なくとも第３のマスク層の内側面に変質層を形
成し、この変質層を等方性エッチングで除去するので、
第３のマスク層の内径が大きくなる。このため、接続孔
の底部における自然酸化膜を除去する際に接続孔の内側
面が同時に除去されても、第１及び第３のマスク層が接
続孔の周囲から接続孔上へ張り出さない。
【００２２】そして、この状態の接続孔を導電膜で埋め
るので、接続孔内の導電膜に鬆が生じず、この鬆を介し
て、第１及び第３のマスク層の除去と同時に接続孔の底
部における半導体基体がエッチングされて損傷を受ける
こともない。
るので、接続孔内の導電膜に鬆が生じず、この鬆を介し
て、第１及び第３のマスク層の除去と同時に接続孔の底
部における半導体基体がエッチングされて損傷を受ける
こともない。
【００２３】請求項２に係る半導体装置の製造方法で
は、第１及び第３のマスク層の露出面に斜めイオン注入
で導入した第１の物質と第１及び第３のマスク層の主成
分である第２の物質とを化合させて変質層を形成するの
で、側壁スペーサである第３のマスク層の内側面に変質
層を容易に形成することができる。
は、第１及び第３のマスク層の露出面に斜めイオン注入
で導入した第１の物質と第１及び第３のマスク層の主成
分である第２の物質とを化合させて変質層を形成するの
で、側壁スペーサである第３のマスク層の内側面に変質
層を容易に形成することができる。
【００２４】請求項３に係る半導体装置の製造方法で
は、主成分がＳｉＯ2 である絶縁膜を用い、変質層とし
てのＳｉＮ層を形成し、このＳｉＮ層を熱燐酸で除去す
るが、熱燐酸では主成分がＳｉＯ2 である絶縁膜に対し
てＳｉＮ層を高い選択比で除去することができる。
は、主成分がＳｉＯ2 である絶縁膜を用い、変質層とし
てのＳｉＮ層を形成し、このＳｉＮ層を熱燐酸で除去す
るが、熱燐酸では主成分がＳｉＯ2 である絶縁膜に対し
てＳｉＮ層を高い選択比で除去することができる。
【００２５】このため、接続孔の底部における自然酸化
膜の除去に先立って接続孔の内側面が除去されることを
抑制することができ、第１及び第３のマスク層が接続孔
の周囲から接続孔上へ張り出すことを効果的に抑制する
ことができて、第１及び第３のマスク層の除去と同時に
接続孔の底部における半導体基体がエッチングされて損
傷を受けることを効果的に防止することができる。
膜の除去に先立って接続孔の内側面が除去されることを
抑制することができ、第１及び第３のマスク層が接続孔
の周囲から接続孔上へ張り出すことを効果的に抑制する
ことができて、第１及び第３のマスク層の除去と同時に
接続孔の底部における半導体基体がエッチングされて損
傷を受けることを効果的に防止することができる。
【００２６】
【発明の実施の形態】以下、本願の発明の一実施形態
を、図１〜５を参照しながら説明する。図１（ａ）〜図
２（ａ）に示す様に、本実施形態でも、多結晶Ｓｉ膜１
４、１６をマスクにした異方性エッチングでＳｉＯ2 膜
１３に接続孔１７を形成するまでは、上述の一従来例と
実質的に同様の工程を実行する。
を、図１〜５を参照しながら説明する。図１（ａ）〜図
２（ａ）に示す様に、本実施形態でも、多結晶Ｓｉ膜１
４、１６をマスクにした異方性エッチングでＳｉＯ2 膜
１３に接続孔１７を形成するまでは、上述の一従来例と
実質的に同様の工程を実行する。
【００２７】しかし、本実施形態では、その後、図２
（ｂ）に示す様に、下記の条件の斜め回転イオン注入
で、多結晶Ｓｉ膜１４、１６の露出面にＮ２３を導入す
る。そして、多結晶Ｓｉ膜１４、１６中のＳｉとＮ２３
とを８５０℃、３０分の熱処理で化合させて、図３
（ａ）に示す様に、多結晶Ｓｉ膜１４、１６の露出面に
ＳｉＮ層２４を形成する。
（ｂ）に示す様に、下記の条件の斜め回転イオン注入
で、多結晶Ｓｉ膜１４、１６の露出面にＮ２３を導入す
る。そして、多結晶Ｓｉ膜１４、１６中のＳｉとＮ２３
とを８５０℃、３０分の熱処理で化合させて、図３
（ａ）に示す様に、多結晶Ｓｉ膜１４、１６の露出面に
ＳｉＮ層２４を形成する。
【００２８】Ｎの斜め回転イオン注入条件 ドーズ量：１×１０15／ｃｍ2 加速エネルギー：２０ｋｅＶ 入射角（水平面と成す角）：６３．４°
【００２９】次に、図３（ｂ）に示す様に、熱燐酸によ
る等方性エッチングでＳｉＮ層２４を除去して、ＳｉＮ
層２４の厚さの２倍だけ多結晶Ｓｉ膜１６の内径を大き
くする。そして、図４（ａ）に示す様に、接続孔１７の
底部に露出している拡散層１２の表面の自然酸化膜を希
弗酸で除去する。
る等方性エッチングでＳｉＮ層２４を除去して、ＳｉＮ
層２４の厚さの２倍だけ多結晶Ｓｉ膜１６の内径を大き
くする。そして、図４（ａ）に示す様に、接続孔１７の
底部に露出している拡散層１２の表面の自然酸化膜を希
弗酸で除去する。
【００３０】この時、上述の様に多結晶Ｓｉ膜１６の内
径を大きくしてあるので、接続孔１７の内側面が同時に
除去されても、多結晶Ｓｉ膜１４、１６が接続孔１７の
周囲から接続孔１７上へ張り出さない。その後、図４
（ｂ）〜図５（ｂ）に示す様に、再び上述の一従来例と
実質的に同様の工程を実行する。
径を大きくしてあるので、接続孔１７の内側面が同時に
除去されても、多結晶Ｓｉ膜１４、１６が接続孔１７の
周囲から接続孔１７上へ張り出さない。その後、図４
（ｂ）〜図５（ｂ）に示す様に、再び上述の一従来例と
実質的に同様の工程を実行する。
【００３１】以上の様な本実施形態では、多結晶Ｓｉ膜
１４、１６が接続孔１７の周囲から接続孔１７上へ張り
出さないので、図４（ｂ）〜図５（ｂ）に示した様に、
接続孔１７内の多結晶Ｓｉ膜２１に鬆２２が生じず、鬆
２２を介して、多結晶Ｓｉ膜１４、１６の除去と同時に
接続孔１７の底部における拡散層１２がエッチングされ
ることもない。
１４、１６が接続孔１７の周囲から接続孔１７上へ張り
出さないので、図４（ｂ）〜図５（ｂ）に示した様に、
接続孔１７内の多結晶Ｓｉ膜２１に鬆２２が生じず、鬆
２２を介して、多結晶Ｓｉ膜１４、１６の除去と同時に
接続孔１７の底部における拡散層１２がエッチングされ
ることもない。
【００３２】この結果、本実施形態では、Ｓｉ基板１１
と拡散層１２との間の接合耐圧が低下したり接合リーク
電流が増大したりすることがなく、信頼性の高い半導体
装置を製造することができる。
と拡散層１２との間の接合耐圧が低下したり接合リーク
電流が増大したりすることがなく、信頼性の高い半導体
装置を製造することができる。
【００３３】なお、以上の実施形態ではＮ２３の斜め回
転イオン注入及びその後の熱処理によってＳｉＮ層２４
を形成しているが、その他の方法でＳｉＮ層２４を形成
してもよく、Ｓｉ基板１１とエッチング特性が異なって
いればＳｉＮ層２４以外の変質層を形成してもよい。ま
た、以上の実施形態ではＳｉ基板１１の拡散層１２に対
して接続孔１７を形成しているが、本願の発明は半導体
基板上の配線層に対して接続孔を形成する場合等にも適
用することができる。
転イオン注入及びその後の熱処理によってＳｉＮ層２４
を形成しているが、その他の方法でＳｉＮ層２４を形成
してもよく、Ｓｉ基板１１とエッチング特性が異なって
いればＳｉＮ層２４以外の変質層を形成してもよい。ま
た、以上の実施形態ではＳｉ基板１１の拡散層１２に対
して接続孔１７を形成しているが、本願の発明は半導体
基板上の配線層に対して接続孔を形成する場合等にも適
用することができる。
【００３４】
【発明の効果】請求項１に係る半導体装置の製造方法で
は、リソグラフィの最小パターン幅よりも小さな直径の
接続孔を形成することができるので、微細な半導体装置
を製造することができ、また、接続孔の底部における半
導体基体と接続孔を埋めている導電膜との接触抵抗を低
くすることができるので、動作も高速な半導体装置を製
造することができる。そして、それにも拘らず、第１及
び第３のマスク層や変質層の除去と同時に接続孔の底部
における半導体基体がエッチングされて損傷を受けるこ
とはないので、信頼性の高い半導体装置を製造すること
ができる。
は、リソグラフィの最小パターン幅よりも小さな直径の
接続孔を形成することができるので、微細な半導体装置
を製造することができ、また、接続孔の底部における半
導体基体と接続孔を埋めている導電膜との接触抵抗を低
くすることができるので、動作も高速な半導体装置を製
造することができる。そして、それにも拘らず、第１及
び第３のマスク層や変質層の除去と同時に接続孔の底部
における半導体基体がエッチングされて損傷を受けるこ
とはないので、信頼性の高い半導体装置を製造すること
ができる。
【００３５】請求項２に係る半導体装置の製造方法で
は、側壁スペーサである第３のマスク層の内側面に変質
層を容易に形成することができるので、微細で動作も高
速であるにも拘らず信頼性の高い半導体装置を高いスル
ープットで製造することができる。
は、側壁スペーサである第３のマスク層の内側面に変質
層を容易に形成することができるので、微細で動作も高
速であるにも拘らず信頼性の高い半導体装置を高いスル
ープットで製造することができる。
【００３６】請求項３に係る半導体装置の製造方法で
は、第１及び第３のマスク層の除去と同時に接続孔の底
部における半導体基体がエッチングされて損傷を受ける
ことを効果的に防止することができるので、信頼性の高
い半導体装置を高い歩留りで製造することができる。
は、第１及び第３のマスク層の除去と同時に接続孔の底
部における半導体基体がエッチングされて損傷を受ける
ことを効果的に防止することができるので、信頼性の高
い半導体装置を高い歩留りで製造することができる。
【図１】本願の発明の一実施形態の最初の工程を順次に
示す側断面図である。
示す側断面図である。
【図２】図１に続く工程を順次に示す側断面図である。
【図３】図２に続く工程を順次に示す側断面図である。
【図４】図３に続く工程を順次に示す側断面図である。
【図５】図４に続く工程を順次に示す側断面図である。
【図６】本願の発明の一従来例の最初の工程を順次に示
す側断面図である。
す側断面図である。
【図７】図６に続く工程を順次に示す側断面図である。
【図８】図７に続く工程を順次に示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
１１…Ｓｉ基板（半導体基体）、１３…ＳｉＯ2 膜（絶
縁膜）、１４…多結晶Ｓｉ膜（第１のマスク層）、１４
ａ…開口、１５…レジスト（第２のマスク層）、１５ａ
…開口、１６…多結晶Ｓｉ膜（第３のマスク層）、１７
…接続孔、２１…多結晶Ｓｉ膜（導電膜）、２３…Ｎ
（第１の物質）、２４…ＳｉＮ層（変質層）
縁膜）、１４…多結晶Ｓｉ膜（第１のマスク層）、１４
ａ…開口、１５…レジスト（第２のマスク層）、１５ａ
…開口、１６…多結晶Ｓｉ膜（第３のマスク層）、１７
…接続孔、２１…多結晶Ｓｉ膜（導電膜）、２３…Ｎ
（第１の物質）、２４…ＳｉＮ層（変質層）
Claims (3)
- 【請求項１】 半導体基体上に絶縁膜と第１のマスク層
と第２のマスク層とを順次に積層させる工程と、 前記絶縁膜に形成すべき接続孔を囲む開口をリソグラフ
ィで前記第２のマスク層に形成する工程と、 前記第２のマスク層を用いた異方性エッチングで前記第
１のマスク層に開口を形成する工程と、 前記第１のマスク層の前記開口の内側面に第３のマスク
層から成る側壁スペーサを形成する工程と、 前記第１及び第３のマスク層を用いた異方性エッチング
で前記絶縁膜に前記接続孔を形成する工程と、 前記接続孔を形成した後に前記第１及び第３のマスク層
の露出面のうちで少なくとも前記第３のマスク層の内側
面を変質させて前記半導体基体とはエッチング特性が異
なる変質層を形成する工程と、 前記変質層を等方性エッチングで除去する工程と、 前記接続孔の底部における自然酸化膜を除去する工程
と、 前記変質層及び前記自然酸化膜を除去した後に前記接続
孔を導電膜で埋める工程と、 前記接続孔を前記導電膜で埋めた後に前記第１及び第３
のマスク層を除去する工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記第１及び第３のマスク層の露出面に
第１の物質を斜めイオン注入で導入する工程と、 前記第１及び第３のマスク層の主成分である第２の物質
と前記第１の物質とを化合させて前記変質層を形成する
工程とを具備することを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 主成分がＳｉＯ2 である前記絶縁膜を前
記半導体基体上に積層させる工程と、 前記第１及び第２の物質であるＮとＳｉとを熱処理で化
合させて前記変質層としてのＳｉＮ層を形成する工程
と、 前記ＳｉＮ層を熱燐酸で除去する工程とを具備すること
を特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02157498A JP3897071B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02157498A JP3897071B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214512A true JPH11214512A (ja) | 1999-08-06 |
| JP3897071B2 JP3897071B2 (ja) | 2007-03-22 |
Family
ID=12058811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02157498A Expired - Fee Related JP3897071B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3897071B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208633A (ja) * | 2001-01-10 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR100485159B1 (ko) * | 2003-01-30 | 2005-04-22 | 동부아남반도체 주식회사 | 반도체 소자의 접속홀 형성 방법 |
| US7122463B2 (en) | 2003-04-30 | 2006-10-17 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
| US7595236B2 (en) | 2005-11-30 | 2009-09-29 | Elpida Memory, Inc. | Method for production of semiconductor device having a hole extending through a first insulating film, a second insulating film and a third insulating film |
| WO2015016149A1 (ja) * | 2013-07-29 | 2015-02-05 | 株式会社日立国際電気 | 基板処理装置、半導体装置の製造方法および記録媒体 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178129A (ja) * | 1989-12-06 | 1991-08-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH10189727A (ja) * | 1996-12-26 | 1998-07-21 | Sony Corp | 半導体装置の製造方法 |
| JPH10261713A (ja) * | 1997-03-19 | 1998-09-29 | Sony Corp | 半導体装置の製造方法 |
-
1998
- 1998-01-20 JP JP02157498A patent/JP3897071B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208633A (ja) * | 2001-01-10 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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| WO2015016149A1 (ja) * | 2013-07-29 | 2015-02-05 | 株式会社日立国際電気 | 基板処理装置、半導体装置の製造方法および記録媒体 |
| JPWO2015016149A1 (ja) * | 2013-07-29 | 2017-03-02 | 株式会社日立国際電気 | 基板処理装置、半導体装置の製造方法およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3897071B2 (ja) | 2007-03-22 |
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