TW201806138A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明旨在提高半導體裝置的性能。 本發明之半導體裝置的製造方法，具有：準備好具有注入團簇離子所形成之吸除層與磊晶層的半導體基板的步驟(S1)；對半導體基板實施800℃以上的熱處理以形成氫吸儲部的步驟(S2)；之後實施的於半導體基板形成元件分離膜的步驟(S 3)；對半導體基板注入半導體區域NW形成用雜質的步驟(S7)；對半導體基板注入半導體區域PR形成用雜質注入步驟(S8)；以及之後實施的光電二極體PD用熱處理步驟(S9)。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置的製造方法，其係適合應用於包含例如固體攝影元件在內之半導體裝置的製造方法。
關於固體攝影元件，使用CMOS(Complementary Metal Oxide Semiconductor， 互補式金屬氧化物半導體)的固體攝影元件(CMOS影像感測器)的開發有所進展。 該CMOS影像感測器，構成包含具有光電二極體與轉移用電晶體的複數個畫素在內的構造。
在CMOS影像感測器中，作為暗時亮點對策，於半導體基板設置吸除層的技術，以及作為暗時亮點或暗電流的對策，用氫令懸鍵之鍵端終結的稱為「氫燒結」的技術，已為人所習知。
於日本特開2015-130397號公報(專利文獻1)、日本特開2015-130396號公報(專利文獻2)、日本特開2014-99482號公報(專利文獻3)、日本特開2014-99481號公報(專利文獻4)，揭示了在矽基板上具有磊晶層的矽磊晶晶圓中，利用團簇離子照射以在矽基板中形成吸除層的技術。
於日本特開2010-34181號公報(專利文獻5)、日本特開2009-295918號公報(專利文獻6)、日本特開2009-59824號公報(專利文獻7)、日本特開2007-81205號公報(專利文獻8)，揭示了氫燒結技術。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2015-130397號公報 [專利文獻2]日本特開2015-130396號公報 [專利文獻3]日本特開2014-99482號公報 [專利文獻4]日本特開2014-99481號公報 [專利文獻5]日本特開2010-34181號公報 [專利文獻6]日本特開2009-295918號公報 [專利文獻7]日本特開2009-59824號公報 [專利文獻8]日本特開2007-81205號公報
[發明所欲解決的問題] 本案發明人，在CMOS影像感測器的開發中，使用前述的具有吸除層的矽磊晶晶圓，同時檢討氫燒結處理。
通常，氫燒結處理，係在對矽磊晶晶圓形成了光電二極體以及轉移用電晶體等的元件還有元件上的配線之後，實施例如400℃左右之溫度的熱處理。氫燒結的溫度，考慮到元件的特性變動或由鋁或銅等所構成之配線的耐熱性，欲設置到該溫度以上之高溫，有其困難。
然而，400℃左右的溫度，並無法令矽與氧化膜之界面的懸鍵充分地終結鍵端，會產生因為界面位準所導致的洩漏電流，而暗時亮點或暗電流等的裝置特性無法獲得改善，其存在此等問題甚為明確。
在具有光電二極體的半導體裝置中，暗時亮點或暗電流等的減少，亦即，半導體裝置的性能提高，為吾人所期望。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置的製造方法，準備好於其內部具有注入團簇離子所形成之吸除層與形成在吸除層的上部的磊晶層的半導體基板，在對半導體基板實施800℃以上的熱處理以形成氫吸儲部之後，實施伴隨著600℃以上的熱處理的半導體裝置的製造步驟。 [發明的功效]
若根據本發明一實施態樣，便可令半導體裝置的性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等(包含個數、數値、數量、範圍等)時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數目，在特定的數目以上或以下均可。再者，在以下的實施態樣中，其構成要件(亦包含要件步驟等)，除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了令圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了令圖式更容易檢視，有時也會附上影線。
(實施態樣1) 以下，一邊參照圖式一邊針對本實施態樣1之半導體裝置的構造以及製造步驟詳細進行説明。本實施態樣1，係針對半導體裝置為從半導體基板的表面側射入光線的表面照射型的影像感測器(CMOS影像感測器)的例子進行説明。
＜半導體裝置的構造＞ 圖1，係表示本實施態樣之半導體裝置的構造例的電路方塊圖。圖2，係表示畫素的構造例的電路圖。另外，在圖1中，係顯示出配置成陣列狀(行列狀)的4行4列(4×4)的16個畫素，惟畫素的排列數並非僅限於此，可作出各種變更，例如，實際上相機等的電子裝置所使用的畫素數為數百萬。
於圖1所示之畫素區域1A，複數個畫素PU配置成陣列狀，於其周圍，配置了垂直掃描電路VSC或水平掃描電路HSC等的驅動電路。各畫素(單位、畫素單元)PU，配置在選擇線SL以及輸出線OL的交點。選擇線SL與垂直掃描電路VSC連接，輸出線OL分別與列電路CLC連接。列電路CLC透過開關SWT與輸出放大器AP連接。各開關SWT與水平掃描電路HSC連接，而被水平掃描電路HSC所控制。
例如，從垂直掃描電路VSC以及水平掃描電路HSC選擇之畫素PU所讀取到的電氣信號，透過輸出線OL以及輸出放大器AP輸出。
畫素PU的構造，例如，如圖2所示的，係由光電二極體PD與4個電晶體RST、TX、SEL、AMI所構成。該等電晶體RST、TX、SEL、AMI，各自係由n通道型的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)所形成。其中，電晶體RST為重置電晶體(重置用電晶體)，電晶體TX為轉移電晶體(轉移用電晶體)，電晶體SEL為選擇電晶體(選擇用電晶體)，電晶體AMI為增幅電晶體(增幅用電晶體)。另外，轉移電晶體TX，係轉移光電二極體PD所生成之電荷的轉移用電晶體。另外，除了該等電晶體之外，有時也會組裝其他的電晶體或電容元件等的元件。另外，該等電晶體的連接態樣存在各種的變化態樣、應用態樣。
在圖2所示之電路例中，在接地電位GND與節點N1之間串聯連接了光電二極體PD與轉移電晶體TX。在節點N1與電源電位(電源電位線)VDD之間連接了重置電晶體RST。在電源電位VDD與輸出線OL之間，串聯連接了選擇電晶體SEL以及增幅電晶體AMI。該增幅電晶體AMI的閘極電極與節點N1連接。另外，重置電晶體RST的閘極電極與重置線LRST連接。另外，選擇電晶體SEL的閘極電極與選擇線SL連接，轉移電晶體TX的閘極電極與轉移線(第2選擇線)LTX連接。
例如，令轉移線LTX以及重置線LRST上升到H位準，以將轉移電晶體TX以及重置電晶體RST設置成導通狀態。其結果，光電二極體PD的電荷流失而空乏化。之後，將轉移電晶體TX設置成切斷狀態。
之後，例如，當將相機等的電子裝置的機械快門打開時，在快門打開的期間，在光電二極體PD中，會因為入射光而產生、累積電荷。亦即，光電二極體PD，接收到入射光而產生電荷。
接著，在將快門關閉之後，令重置線LRST下降到L位準，以將重置電晶體RST設置成切斷狀態。再者，令選擇線SL以及轉移線LTX上升到H位準，以將選擇電晶體SEL以及轉移電晶體TX設置成導通狀態。藉此，光電二極體PD所生成之電荷轉移到轉移電晶體TX的節點N1側的端部(對應後述的圖3的浮動擴散部F D)。此時，浮動擴散部FD的電位，變化成對應從光電二極體PD轉移過來之電荷的數値，該數値，被增幅電晶體AMI所增幅，並顯現於輸出線OL。該輸出線OL的電位，成為電氣信號(受光信號)，經由列電路CLC以及開關SWT從輸出放大器AP被讀取作為輸出信號。
圖3，係表示本實施態樣之半導體裝置的畫素的俯視圖。
如圖3所示的，本實施態樣之半導體裝置的畫素PU(參照圖1)，具有配置了光電二極體PD與轉移電晶體TX的活性區域AcTP，以及配置了重置電晶體RST的活性區域AcR。再者，畫素PU，具有配置了選擇電晶體SEL與增幅電晶體AMI的活性區域AcAS，以及配置了與圖中未顯示的接地電位線連接的栓塞電極Pg的活性區域AcG。
於活性區域AcR，配置了閘極電極Gr，在其兩側的源極、汲極區域上配置了栓塞電極Pr1、Pr2。利用該閘極電極Gr與源極、汲極區域構成重置電晶體RST。
於活性區域AcTP，配置了閘極電極Gt，在俯視下，於閘極電極Gt的兩側的其中一側，配置了光電二極體PD，於另一側，配置了浮動擴散部FD。光電二極體PD，係PN接合二極體，例如，由複數個n型或p型的雜質擴散區域(半導體區域)所構成。另外，浮動擴散部FD，具有作為電荷累積部或浮遊擴散層的功能，例如，由n型的雜質擴散區域(半導體區域)所構成。在該浮動擴散部FD上，配置了栓塞電極Pfd。
於活性區域AcAS，配置了閘極電極Ga以及閘極電極Gs，於活性區域AcAS的閘極電極Ga側的端部配置了栓塞電極Pa，於活性區域AcAS的閘極電極Gs側的端部配置了栓塞電極Ps。閘極電極Ga以及閘極電極Gs的兩側，為源極、汲極區域，利用該閘極電極Ga、閘極電極Gs以及源極、汲極區域，構成串聯連接的選擇電晶體SEL以及增幅電晶體AMI。
於活性區域AcG的上部配置了栓塞電極Pg。該栓塞電極Pg，與圖中未顯示的接地電位線連接。因此，活性區域AcG，係用來對半導體基板的井區域施加接地電位GND的供電區域。
另外，在閘極電極Gr、閘極電極Gt、閘極電極Ga以及閘極電極Gs上，分別配置了栓塞電極Prg、栓塞電極Ptg、栓塞電極Pag以及栓塞電極Psg。
因應需要，將上述栓塞電極Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg，利用複數層配線層(例如後述的圖6所示的配線M1~M3)連接。藉此，便可形成上述圖1以及圖2所示的電路。
圖4，係表示本實施態樣之半導體裝置所形成的晶片區域的俯視圖。晶片區域CHP，具有畫素區域1A與周邊電路區域2A，於畫素區域1A，複數個畫素PU配置成行列狀。於周邊電路區域2A，配置了邏輯電路(logic circuit)。該邏輯電路，例如，運算從畫素區域1A所輸出之輸出信號，並根據該運算結果輸出影像資料。另外，圖1的列電路CLC、開關SWT、水平掃描電路HSC、垂直掃描電路VSC以及輸出放大器AP等亦配置於周邊電路區域2A。
圖5，係表示形成於本實施態樣之半導體裝置的周邊電路區域2A的電晶體的俯視圖。
如圖5所示的，於周邊電路區域2A，配置了作為邏輯電晶體的周邊電晶體L T。實際上，於周邊電路區域2A，形成了複數個n通道型MISFET與複數個p通道型MISFET，作為構成邏輯電路的電晶體，惟於圖5，係顯示出構成邏輯電路的電晶體的其中一個n通道型MISFET，作為周邊電晶體LT。
如圖5所示的，於周邊電路區域2A，形成了活性區域AcL，於該活性區域AcL，配置了周邊電晶體LT的閘極電極Glt，在閘極電極Glt的兩側，且在活性區域AcL的內部，形成了包含後述的n+ 型半導體區域SD在內的周邊電晶體LT的源極、汲極區域。另外，在周邊電晶體LT的源極、汲極區域上，配置了栓塞電極Pt1、Pt2。
在圖5中，僅顯示出1個周邊電晶體LT，惟實際上，於周邊電路區域2A，配置了複數個電晶體。藉由將該等複數個電晶體的源極、汲極區域上的栓塞電極或閘極電極Glt上的栓塞電極利用複數層配線層(後述的配線M1~M3)連接，便可構成邏輯電路。另外，MISFET以外的元件，例如，電容元件或其他構造的電晶體等有時也會組裝於邏輯電路。
另外，以下，係說明周邊電晶體LT為n通道型MISFET的例子，惟周邊電晶體LT亦可為p通道型MISFET。
＜畫素區域以及周邊電路區域的元件構造＞ 接著，一邊參照本實施態樣之半導體裝置的剖面圖(圖6)，一邊說明本實施態樣之半導體裝置的構造。圖6，係本實施態樣之半導體裝置的主要部位剖面圖。 圖6的左半，對應畫素區域1A，為圖3的A-A線的剖面圖，圖6的右半，對應周邊電路區域2A，為圖5的B-B線的剖面圖。
如圖6所示的，於半導體基板SB的畫素區域1A的活性區域AcTP，形成了光電二極體PD與轉移電晶體TX。光電二極體PD，係由形成於半導體基板SB的p型的井區域PW1、n型的半導體區域(n型的井區域)NW以及p+ 型的半導體區域PR所構成。另外，於半導體基板SB的周邊電路區域2A的活性區域AcL，形成了周邊電晶體LT。
半導體基板SB，為半導體基板(半導體晶圓)SB0與半導體基板SB0上的磊晶層EPI的堆疊構造。半導體基板SB0，例如，係由導入了磷(P)或砷(As)等的n型雜質(施體)的n型單晶矽等所構成。磊晶層EPI，亦為具有磷(P)或砷(As)等的n型雜質(施體)的單晶矽層。在此，若以半導體基板SB0/磊晶層EPI表述兩者的濃度關係以及導電型，則可表述為n/n- 、p/p+ 、n/p+ 等。在此，磊晶層EPI的膜厚，為10μm左右，半導體基板SB0的膜厚，為400~700μm。
另外，在半導體基板SB0內，形成了氫吸儲部HAS。氫吸儲部HAS，厚度為0.05~1μm，在距離半導體基板SB0的表面4~10μm的深度，以(在俯視下)遍及半導體基板SB0的全部區域的方式形成。當然，形成於畫素區域1A以及周邊電路區域2A雙方。氫吸儲部HAS，為吸除銅(Cu)、鐵(Fe)、鎳(Ni)等的金屬的吸除層，同時為可吸儲(吸附)以及解離(脱離)氫的膜層。雖之後會詳述，惟氫吸儲部HAS，係藉由對半導體基板SB0注入例如團簇CxHy離子以形成吸除層，並對該吸除層實施既定的熱處理所形成。
於活性區域AcTP的外周圍，配置了由絶緣體所構成的元件分離膜(元件分離區域)STI。像這樣，被元件分離膜STI所包圍的半導體基板SB的露出區域，成為活性區域AcTP以及活性區域AcL等的活性區域。
p型的井區域(p型的半導體區域)PW1、PW2形成到距離半導體基板SB的主面既定的深度。p型的井區域PW1，以遍及整個活性區域AcTP的方式形成。亦即，p型的井區域PW1，以遍及光電二極體PD的形成區域與轉移電晶體TX的形成區域的方式形成。另外，p型的井區域PW2，以遍及整個活性區域AcL的方式形成。亦即，p型的井區域PW2，形成於周邊電晶體LT的形成區域。p型的井區域PW1以及p型的井區域PW2，均為導入了硼(B)等的p型雜質的p型的半導體區域。p型的井區域PW1與p型的井區域PW2，互相為獨立的區域，在電性上也是獨立的。p型的井區域PW1與p型的井區域PW2，深度為1~2μm左右，比磊晶層EPI更薄，且形成於磊晶層EPI的上部。
如圖6所示的，在活性區域AcTP的半導體基板SB中，以被p型的井區域PW1包含在內的方式，形成了導入了磷(P)或砷(As)等的n型雜質的n型的半導體區域(n型的井區域)NW。
n型的半導體區域NW，係用來形成光電二極體PD的n型的半導體區域，亦為轉移電晶體TX的源極區域。亦即，n型的半導體區域NW，主要，形成於光電二極體PD的形成區域，n型的半導體區域NW的一部分，形成於與轉移電晶體TX的閘極電極Gt在平面上(在俯視下)重疊的位置。n型的半導體區域NW(的底面)的深度，形成得比p型的井區域PW1(的底面)的深度更淺。
於n型的半導體區域NW的表面的一部分，形成了以高濃度導入(摻雜)了硼(B)等的p型雜質的p+ 型的半導體區域PR。p+ 型的半導體區域PR的雜質濃度(p型雜質濃度)，比p型的井區域PW1的雜質濃度(p型雜質濃度)更高。因此，p+ 型的半導體區域PR的導電率(電傳導率)，比p型的井區域PW1的導電率(電傳導率)更高。
p+ 型的半導體區域PR(的底面)的深度，比n型的半導體區域NW(的底面)的深度更淺。p+ 型的半導體區域PR，主要，形成於n型的半導體區域NW的表層部分(表面部分)。因此，若沿著半導體基板SB的厚度方向觀察，則形成「在最上層的p+ 型的半導體區域PR之下存在n型的半導體區域NW，在n型的半導體區域NW之下存在p型的井區域PW1」的狀態。
另外，在並未形成n型的半導體區域NW的區域中，p+ 型的半導體區域PR的一部分與p型的井區域PW1接觸。亦即，p+ 型的半導體區域PR，具有：在其之下存在n型的半導體區域NW而與該n型的半導體區域NW接觸的部分，以及在其之下存在p型的井區域PW1而與該p型的井區域PW1接觸的部分。
在p型的井區域PW1與n型的半導體區域NW之間，形成了PN接合。另外，p+ 型的半導體區域PR與n型的半導體區域NW之間，形成了PN接合。利用p型的井區域PW1(p型的半導體區域)、n型的半導體區域NW以及p+ 型的半導體區域PR， 形成了光電二極體(PN接合二極體)PD。
p+ 型的半導體區域PR，係為了抑制因為形成於半導體基板SB的表面的複數個界面位準而產生電子之目的所形成的區域。亦即，在半導體基板SB的表面區域中，有時因為界面位準的影響，即使在並未照射到光線的狀態下也會產生電子，進而導致暗電流的增加。因此，藉由在以電子為多數載體的n型的半導體區域NW的表面，形成以正電孔(電洞)為多數載體的p+ 型的半導體區域PR，便可抑制在並未照射到光線的狀態下產生電子，進而抑制暗電流的增加。因此，p+ 型的半導體區域PR，具有令從光電二極體最表面湧出的電子與該p+ 型的半導體區域PR的電洞再結合，進而令暗電流降低的功能。
光電二極體PD，為受光元件。另外，光電二極體PD，亦可視為係光電轉換元件。光電二極體PD，具有將所輸入之光線光電轉換以產生電荷，並累積所生成之電荷的功能，轉移電晶體TX，具有作為將光電二極體PD所累積之電荷從光電二極體PD轉移時的開關的功能。
另外，以與n型的半導體區域NW的一部分在平面上重疊的方式，形成了閘極電極Gt。該閘極電極Gt，係轉移電晶體TX的閘極電極，且隔著閘極絶緣膜GOX形成(配置)在半導體基板SB上。在閘極電極Gt的側壁上，形成了側壁間隔件SW作為側壁絶緣膜。
在活性區域AcTP的半導體基板SB(p型的井區域PW1)中，在閘極電極Gt的兩側的其中一側，形成了上述n型的半導體區域NW，在另一側，形成了n型的半導體區域NR。n型的半導體區域NR，係以高濃度導入(摻雜)了磷(P)或砷(As)等的n型雜質的n+ 型的半導體區域，且形成在p型的井區域PW1內。n型的半導體區域N R，係作為浮動擴散部(浮遊擴散層)FD的半導體區域，且係轉移電晶體TX的汲極區域。
n型的半導體區域NR，發揮作為轉移電晶體TX的汲極區域的功能，惟亦可視為係浮動擴散部(浮遊擴散層)FD。另外，n型的半導體區域NW，係光電二極體PD的構成要件，惟亦可發揮作為轉移電晶體TX的源極用的半導體區域的功能。亦即，轉移電晶體TX的源極區域，係由n型的半導體區域NW所形成。因此，n型的半導體區域NW與閘極電極Gt，宜形成閘極電極Gt的一部分(源極側)與n型的半導體區域NW的一部分在平面上(在俯視下)重疊的位置關係。n型的半導體區域NW與n型的半導體區域NR，以夾著轉移電晶體TX的通道形成區域(對應閘極電極Gt之下的基板區域)互相隔著間隔的方式形成。
於光電二極體PD(參照圖3)的表面，亦即於n型的半導體區域NW以及p+ 型的半導體區域PR的表面，形成了帽蓋絶緣膜CP。該帽蓋絶緣膜CP，係為了保持半導體基板SB的表面特性(亦即界面特性)良好而形成。在該帽蓋絶緣膜CP上，形成了反射防止膜ARF。亦即，反射防止膜ARF，隔著帽蓋絶緣膜CP形成在n型的半導體區域NW以及p+ 型的半導體區域PR上。反射防止膜ARF的一部分(端部)，亦可跨越到閘極電極Gt上。
另一方面，如圖6的右側所示的，在活性區域AcL的p型的井區域PW2上，隔著閘極絶緣膜GOX，形成了周邊電晶體LT的閘極電極Glt，在閘極電極Glt的兩側的側壁上，形成了側壁間隔件SW。另外，在閘極電極Glt的兩側的p型的井區域PW2中，形成了周邊電晶體LT的源極、汲極區域。周邊電晶體LT的源極、汲極區域，具有LDD(Lightly Doped Drain，輕摻雜汲極)構造，係由n型的低濃度半導體區域(亦即n- 型的半導體區域NM)與n型的高濃度半導體區域(亦即n+ 型的半導體區域SD)所構成。再者，於周邊電晶體LT的閘極電極Glt以及構成源極、汲極區域的n+ 型的半導體區域SD的表面形成了金屬矽化物層SIL。另一方面，於構成畫素PU的轉移電晶體TX的構成汲極區域的浮動擴散部FD並未形成金屬矽化物層SIL。因此，浮動擴散部FD的表面，被後述的矽化物阻擋膜BLK所覆蓋。矽化物阻擋膜BLK，例如，係由氧化矽膜所構成。在本實施態樣1中，畫素區域1A的整個區域被矽化物阻擋膜BLK所覆蓋。然而，有必要用矽化物阻擋膜BLK覆蓋的，係不欲形成金屬矽化物層SIL的轉移電晶體TX的浮動擴散部FD，除此以外的部分亦可不設置矽化物阻擋膜BLK。
在半導體基板SB上，以覆蓋閘極電極Gt、反射防止膜ARF以及閘極電極Glt的方式，形成了層間絶緣膜IL1。層間絶緣膜IL1，形成在包含畫素區域1A以及周邊電路區域2A在內的半導體基板SB的整個主面上。如前所述的，在畫素區域1A中，閘極電極Gt、反射防止膜ARF以及浮動擴散部FD的表面被矽化物阻擋膜BLK所覆蓋，故在矽化物阻擋膜BLK上形成了層間絶緣膜IL1。
層間絶緣膜IL1，例如，係由以TEOS(Tetra Ethyl Ortho Silicate，四乙氧基矽烷)為原料的氧化矽膜所形成。於層間絶緣膜IL1，埋入了上述栓塞電極Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2等的導電性的栓塞電極PG。例如，如圖6所示的，在作為浮動擴散部FD的n型的半導體區域NR上形成了栓塞電極Pfd作為栓塞電極PG，該栓塞電極Pfd，貫通層間絶緣膜IL1並到達n型的半導體區域NR，而與n型的半導體區域NR電連接。
上述栓塞電極Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2等的導電性的栓塞電極PG，係由對形成於層間絶緣膜IL1的接觸孔，埋入例如障蔽導體膜與形成在障蔽導體膜上的鎢膜所形成。該障蔽導體膜，例如，係由鈦膜與形成在該鈦膜上的氮化鈦膜的堆疊膜(亦即鈦/氮化鈦膜)所構成。
在埋入了栓塞電極PG(Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2)的層間絶緣膜IL1上，例如，形成了層間絶緣膜IL2，於該層間絶緣膜IL2形成了配線M1。
層間絶緣膜IL2，例如係由氧化矽膜所形成，惟並非僅限於此，亦可由比氧化矽膜的介電常數更低的低介電常數膜所形成。作為低介電常數膜，可列舉出例如SiOC膜。
配線M1，例如，係由銅配線所形成，可用金屬鑲嵌法形成。另外，配線M1，並非僅限於銅配線，亦可由鋁配線所形成。當配線M1為埋入銅配線(金屬鑲嵌銅配線)時(圖6以及圖7對應該態樣)，該埋入銅配線，埋入形成於層間絶緣膜IL1的配線溝內，當配線M1為鋁配線時，該鋁配線，係藉由令形成在層間絶緣膜上的導電膜形成圖案所形成。
在形成了配線M1的層間絶緣膜IL2上，例如，形成了由氧化矽膜或低介電常數膜所構成的層間絶緣膜IL3，並於該層間絶緣膜IL3形成了配線M2。另外，在形成了配線M2的層間絶緣膜IL3上，形成了層間絶緣膜IL4，並於該層間絶緣膜IL4形成了配線M3。配線M1~M3，形成配線層。配線M1~M3，以與光電二極體在平面上不重疊的方式形成。這是為了避免射入光電二極體的光線被配線M1~M 3所遮住的關係。
再者，在形成了配線M3的層間絶緣膜IL4上，搭載了微透鏡ML。另外，亦可在微透鏡ML與層間絶緣膜IL4之間設置濾色器。
在圖6中，當光線照射到畫素PU(參照圖1)時，首先，入射光，通過微透鏡M L。之後，通過相對於可見光為透明的層間絶緣膜IL4~IL1，之後，射入反射防止膜ARF。在反射防止膜ARF中，入射光的反射受到抑制，充足光量的入射光射入光電二極體PD。在光電二極體PD中，由於入射光的能量比矽的能帶間隙更大， 故藉由光電轉換入射光被吸收而產生電子電洞對。此時所生成之電子，累積於n型的半導體區域NW。然後，在適當的時序，令轉移電晶體TX導通。具體而言，係對轉移電晶體TX的閘極電極Gt施加閾値電壓以上的電壓。然後，於轉移電晶體TX的閘極絶緣膜GOX之下的通道形成區域形成了通道區域，轉移電晶體TX的作為源極區域的n型的半導體區域NW，與轉移電晶體TX的作為汲極區域的n型的半導體區域NR，電性導通。其結果，累積於n型的半導體區域NW的電子，通過通道區域到達汲極區域(n型的半導體區域NR)，從汲極區域(n型的半導體區域NR)經由栓塞電極Pfd以及配線層被外部電路所取得。
＜半導體裝置的製造方法＞ 接著，針對本實施態樣之半導體裝置的製造方法，參照圖7~圖22進行説明。
圖7以及圖8，係表示本實施態樣之半導體裝置的製造步驟的一部分的流程圖。圖9~圖20，係本實施態樣之半導體裝置的製造步驟中的主要部位剖面圖。圖21，係表示氫脱離強度與溫度的關係的圖式。圖22，係表示氫脱離量與熱處理次數的關係的圖式。
首先，實施圖7所示之「準備半導體基板SB1」步驟(S1)。首先，準備好圖9所示之半導體基板SB1。半導體基板SB1，為半導體基板(半導體晶圓)SB0與半導體基板SB0上的磊晶層EPI的堆疊構造。半導體基板SB0，例如，係由導入了磷(P)或砷(As)等的n型雜質(施體)的n型的單晶矽等所構成。磊晶層EPI，亦為具有磷(P)或砷(As)等的n型雜質(施體)的單晶矽層。在此，將半導體基板SB0/磊晶層EPI的濃度關係以及導電型，設為n/n- 。在半導體基板SB0內，形成了吸除層GR。吸除層GR，厚度為0.05~1μm，在距離半導體基板SB0的表面4~10μm的深度，以遍及半導體基板SB0的全部區域的方式形成。該吸除層GR，係對半導體基板SB0注入例如團簇CxHy(3≦x≦16，3≦y≦10)離子所形成。在此，以5×1014 cm-2 的濃度注入C3 H5 離子以形成吸除層GR。
亦即，半導體基板SB1，係由在對半導體基板SB0注入團簇CxHy離子之後，在半導體基板SB0上形成磊晶層EPI所形成。另外，磊晶層EPI，係藉由令四氯化矽(SiCl4 )或三氯化矽(SiHCl3 )的氣體，流入常壓、1200℃左右的爐內所形成。
接著，實施圖7所示之「形成氫吸儲部HAS」步驟(S2)。接著，藉由對圖9所示之半導體基板SB1實施熱處理，以於圖9所示之吸除層GR的區域形成氫吸儲部HAS，並準備好圖10所示之半導體基板SB。半導體基板SB，係由半導體基板SB0、其上的磊晶層EPI，以及形成在半導體基板SB0內的氫吸儲部HAS所構成。在圖10以後(包含圖6)，僅顯示出氫吸儲部HAS，惟該氫吸儲部HAS，亦具有作為圖9所示之吸除層GR的功能。
在此，氫吸儲部HAS，係具有在半導體裝置的製造步驟中，從半導體基板SB的外部吸附並儲存氫之功能的區域，且係具有令氫脱離半導體基板SB(從半導體基板SB解離)之功能的區域。本案發明人認為，藉由對圖9所示之半導體基板SB1，實施800℃以上的熱處理，便可形成氫吸儲部HAS。另外，該熱處理，若在中度真空以上的減壓情況下實施，尤其有效。這是因為，例如，如圖21所示的，氫吸儲部HAS，係令以離子注入方式導入之氫一次地釋出所形成，惟在減壓情況下蒸氣壓較高，氫的脱離變得更容易。亦即，藉由在減壓情況下，實施800℃以上的熱處理，便可令以離子注入方式導入的氫，在短時間內完全釋出，故利用上述方法便可有效率地形成氫吸儲部。中度真空，係指日本工業規格(Japa nese Industrial Standards，JIS)所定之100~0.1Pa。
接著，用圖21以及圖22，針對氫吸儲部HAS進行説明。圖21，係表示氫脱離強度與溫度的關係的圖式。圖22，係表示氫脱離量與熱處理次數的關係的圖式。圖21，顯示出在將圖9所示之半導體基板SB1保持在10-8 Pa的真空室內的狀態下，對半導體基板SB1重複5次升溫以及降溫之步驟時的氫脱離強度。升溫以及降溫，在室溫到1100℃的範圍內實施。在此，將上限設為1100℃，係因為在半導體裝置的製造步驟中，不會設置到其以上之溫度的關係。由圖21可知，氫脱離強度，在第1次的升溫步驟中，於400℃與600℃附近觀察到2個測定峰值。另一方面，在第2次以後的升溫步驟中，與第1次的測定峰值不同，係於580℃附近觀察到測定峰值。另外，如圖22所示的，氫脱離量，在第1次的升溫步驟中較多，在第2次以後的升溫步驟中，大致固定在4~5×1014 cm-2 。另外，5次的熱處理所致之氫總脱離量，比團簇C3 H5 的離子注入量(5×1014 cm-2 )更多，為3×1015 cm-2 。
根據其結果，吾人認為，在第1次的升溫步驟，藉由對半導體基板SB1施加800℃以上的熱處理，半導體基板SB1中的氫解離(脱離)，於半導體基板SB1的吸除層GR部分發生構造變化，而形成了氫吸儲部HAS。然後，吾人認為，該氫吸儲部HAS，不僅具有在第2次以後的升溫時在既定的溫度(580℃附近)將氫解離(令其脱離)的功能，更具有在降溫時吸附並儲存氣體環境中之氫的功能。
本案發明人認為，宜在半導體裝置的製造步驟的初期階段形成該氫吸儲部HAS，並在之後實施半導體裝置的製造步驟，為較佳的態樣。亦即，藉由在最初形成氫吸儲部HAS，便可在伴隨著600℃以上之高溫的全部的製造步驟中，以從氫吸儲部HAS解離(脱離)的氫(氫離子或氫自由基)，令半導體基板表面或內部的懸鍵之鍵端終結。懸鍵，例如，會在電漿CVD步驟、乾蝕刻步驟等的各種步驟產生，惟在之後的製造步驟，令所產生之懸鍵之鍵端終結，以減少界面位準，非常有其效益。尤其，在配線步驟之前，可充分地完成懸鍵的鍵端終結處理，非常有其效益。另外，如圖21所示的，就令氫完全地從氫吸儲部HAS脱離此等意旨而言，氫脱離的上限溫度(亦即600℃)以上的熱處理雖有其功效，惟只要是氫脱離的下限溫度(亦即400℃)以上的熱處理，便會發生氫從氫吸儲部HAS脱離的情況，而可獲得其功效。
接著，實施圖7所示之「形成元件分離膜STI」步驟(S3)以及「形成井區域PW 1、PW2」步驟(S4)。由圖3、5以及11可知，元件分離膜STI，以分別包圍活性區域AcTP以及AcL的方式形成。元件分離膜STI，係由埋入半導體基板SB的溝槽內的絶緣膜(例如氧化矽膜)所構成。「形成元件分離膜STI」步驟(S3)，具有：於半導體基板SB的表面形成氧化矽膜(襯墊絶緣膜)的步驟、將成為半導體基板SB的活性區域AcTP以及AcL等的活性區域的區域用氮化矽膜覆蓋的步驟，以及以該氮化矽膜為蝕刻遮罩蝕刻半導體基板SB，藉此於半導體基板SB形成元件分離用的溝槽的步驟。再者，更具有：在該元件分離用的溝槽內埋入氧化矽膜等的絶緣膜的步驟、將溝槽的外側的絶緣膜研磨除去的步驟，以及用高溫對溝槽內的絶緣膜進行熱處理以令其緻密化的步驟。
最初的氧化矽膜(襯墊絶緣膜)，係令半導體基板SB的表面熱氧化所形成，其形成條件，為常壓、800℃、水蒸氣(H2 O)的氣體環境。另外，緻密化，係在氮或氧的氣體環境、溫度1000~1100℃下實施。亦即，藉由該熱氧化步驟以及緻密化步驟中的600℃以上的熱處理，氫從氫吸儲部HAS解離(脱離)而令懸鍵之鍵端終結。然後，在半導體晶圓SB降溫時，氫會被吸附並儲存於氫吸儲部HAS。像這樣，氫從氫吸儲部HAS解離(脱離)而令懸鍵之鍵端終結，之後，氫被吸附並儲存於氫吸儲部HAS的一連串處理，稱為「鍵端終結處理」。亦即，「形成元件分離膜STI」步驟(S3)，伴隨著「鍵端終結處理」。
為了將「鍵端終結處理」的效果發揮到最大限度，令「形成氫吸儲部HAS」步驟(S2)在「形成元件分離膜STI」步驟(S3)之前實施至為關鍵。亦即，令「形成氫吸儲部HAS」步驟(S2)在前述的熱氧化步驟之前實施至為關鍵。
接著，如圖11所示的，實施於畫素區域1A的半導體基板SB形成p型的井區域(p型的半導體區域)PW1的步驟，以及於周邊電路區域2A的半導體基板SB形成p型的井區域(p型的半導體區域)PW2的步驟。
p型的井區域PW1，係用來形成光電二極體PD的p型的半導體區域，另外，亦係用來形成n通道型的轉移電晶體TX的p型的井區域。p型的井區域PW2，係用來形成n通道型的周邊電晶體LT的p型的井區域。
p型的井區域PW1、PW2，各自從半導體基板SB的主面形成到既定的深度。p型的井區域PW1、PW2，可藉由對半導體基板SB注入例如硼(B)等的p型的雜質離子等方式形成。
p型的井區域PW1，以在畫素區域1A中，遍及光電二極體PD的形成區域與轉移電晶體TX的形成區域的方式形成。亦即，在畫素區域1A中，於整個活性區域AcTP形成了p型的井區域PW1。p型的井區域PW2，形成於周邊電路區域2A。用來形成p型的井區域PW1的離子注入步驟，與用來形成p型的井區域PW2的離子注入步驟，以不同的離子注入步驟實行，或是以同一離子注入步驟實行。另外，在離子注入步驟之後，對半導體基板SB，在氮的氣體環境下實施1000℃左右(900℃以上)的井區域用的熱處理步驟，令所注入之雜質離子活性化，同時實施了「鍵端終結處理」。
p型的井區域PW1、PW2的導電型為p型，係與半導體基板SB的導電型(亦即n型)為相反的導電型。p型的井區域PW1、PW2，以半導體基板SB的主面為基準，比元件分離膜STI更深。
亦即，「形成井區域PW1、PW2」步驟(S4)，具有離子注入步驟以及井區域用的熱處理步驟，並伴隨著「鍵端終結處理」。
另外，在本實施態樣中，係針對形成於周邊電路區域2A的周邊電晶體LT為n通道型的MISFET的態樣進行説明，惟亦可反轉導電型，將周邊電晶體LT設為p通道型的MISFET。另外，亦可將n通道型的MISFET與p通道型的MISFET二者均形成於周邊電路區域2A。
接著，實施圖7所示之「形成閘極絶緣膜GOX」步驟(S5)以及「形成閘極電極Gt、Glt」步驟(S6)。如圖12所示的，在畫素區域1A中，在半導體基板SB(p型的井區域PW1)上形成轉移電晶體TX用的閘極絶緣膜GOX以及閘極電極Gt，在周邊電路區域2A中，在半導體基板SB(p型的井區域PW2)上形成周邊電晶體LT用的閘極絶緣膜GOX以及閘極電極Glt。
亦即，首先，利用洗淨處理等令半導體基板SB的主面潔淨化，然後於半導體基板SB的主面形成閘極絶緣膜GOX用的絶緣膜。該閘極絶緣膜GOX用的絶緣膜，例如由氧化矽膜所構成，可用熱氧化法等形成。熱氧化法，係令氫(H2 )以及氧(O2 )流入常壓、900~1100℃的爐體內以形成氧化矽膜。因此，於該步驟包含「鍵端終結處理」。關於其他的態樣，亦可使用氮氧化矽膜或金屬氧化物膜(例如鉿氧化物膜)等的高介電常數絶緣膜，作為閘極絶緣膜GOX用的絶緣膜。
接著，如圖12所示的，在半導體基板SB上，亦即在閘極絶緣膜GOX用的絶緣膜上，用CVD(Chemical Vapor Deposition，化學氣相沉積)法等形成閘極電極用的導電膜(例如多晶矽膜)，之後，用微影法以及乾蝕刻法令該閘極電極用的導電膜形成圖案。藉此，便可形成由形成圖案之導電膜(例如多晶矽膜)所構成的閘極電極Gt、Glt。殘留在閘極電極Gt、Glt之下的閘極絶緣膜GOX用的絶緣膜，則成為閘極絶緣膜GOX。另外，可利用令該閘極電極用的導電膜形成圖案的乾蝕刻，或是該乾蝕刻之後的濕蝕刻，將並未被閘極電極Gt、Glt所覆蓋之區域的閘極絶緣膜GOX用的絶緣膜除去。亦可在令閘極電極用的導電膜形成圖案以形成閘極電極Gt、Glt時，一併形成例如上述圖3所示之其他的電晶體，亦即重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI的閘極電極Gr、閘極電極Gs以及閘極電極Ga。
閘極電極Gt，發揮作為轉移電晶體TX的閘極電極的功能，在畫素區域1A中， 隔著閘極絶緣膜GOX形成在半導體基板SB(p型的井區域PW1)上。閘極電極Gt之下的閘極絶緣膜GOX，發揮作為轉移電晶體TX的閘極絶緣膜的功能。閘極電極Glt，發揮作為周邊電晶體LT的閘極電極的功能，在周邊電路區域2A中，隔著閘極絶緣膜GOX形成在半導體基板SB(p型的井區域PW2)上。閘極電極Glt之下的閘極絶緣膜GOX，發揮作為周邊電晶體LT的閘極絶緣膜的功能。
接著，實施圖7所示之「注入半導體區域NW形成用雜質」步驟(S7)。如圖13所示的，於畫素區域1A的活性區域AcTP中的半導體基板SB，形成n型的半導體區域NW。n型的半導體區域NW，可藉由對畫素區域1A的活性區域AcTP的半導體基板SB注入磷(P)或砷(As)等的n型的雜質離子而形成之。
n型的半導體區域NW，係用來形成光電二極體PD的n型的半導體區域，n型的半導體區域NW(的底面)的深度，比p型的井區域PW1(的底面)的深度更淺，n型的半導體區域NW，以被p型的井區域PW1所包含在內的方式形成。由於n型的半導體區域NW，以被p型的井區域PW1所包含在內的方式形成，故n型的半導體區域NW的底面以及側面，與p型的井區域PW1接觸。
n型的半導體區域NW，並非形成於畫素區域1A的整個活性區域AcTP，在活性區域AcTP的半導體基板SB中的閘極電極Gt的兩側的區域之中，形成於一側(源極側)，並未形成於另一側(汲極側)。
n型的半導體區域NW，具體而言，可按照例如以下方式形成。亦即，如圖13所示的，首先，在半導體基板SB上用微影技術形成光阻圖案(光阻層)RS1作為光阻層。光阻圖案RS1，具有在畫素區域1A的活性區域AcTP中的閘極電極Gt的兩側之中的一側(源極側)形成開口(露出部)的開口部OP1，畫素區域1A的活性區域AcTP中的閘極電極Gt的兩側之中的另一側(汲極側)，被光阻圖案RS1所覆蓋。然後，將該光阻圖案RS1當作遮罩(離子注入阻止遮罩)使用，對半導體基板SB注入n型的雜質離子。藉此，在畫素區域1A中，對位於與開口部OP1在俯視下重疊之位置的半導體基板SB注入n型雜質離子，藉此，於畫素區域1A的活性區域AcTP的半導體基板SB，以被p型的井區域PW1包含在內的方式，形成了n型的半導體區域NW。之後，光阻圖案RS1被除去。
另外，在用來形成n型的半導體區域NW的離子注入步驟中，如圖13所示的，於整個周邊電路區域2A形成了光阻圖案RS1。亦即，在整個周邊電路區域2A中，以覆蓋閘極電極Glt的方式在半導體基板SB上形成了光阻圖案RS1。因此，在用來形成n型的半導體區域NW的離子注入步驟中，由於光阻圖案RS1發揮作為遮罩(離子注入阻止遮罩)的功能，故離子並未注入到周邊電路區域2A的半導體基板SB(p型的井區域PW2)。亦即，在實行用來形成n型的半導體區域NW的離子注入步驟時，n型的半導體區域NW的形成區域以外的半導體基板SB，被光阻圖案RS1所覆蓋，而對n型的半導體區域NW的形成區域選擇性地注入n型雜質離子。
接著，實施圖7所示之「注入半導體區域PR形成用雜質」步驟(S8)。如圖14所示的，於畫素區域1A的活性區域AcTP中的半導體基板SB，形成p+ 型的半導體區域PR。
p+ 型的半導體區域PR，例如，係藉由對半導體基板SB注入硼(B)等的雜質離子所形成。p+ 型的半導體區域PR，係以高濃度導入(摻雜)了p型雜質的p+ 型的半導體區域，p+ 型的半導體區域PR的雜質濃度(p型雜質濃度)，比p型的井區域PW1的雜質濃度(p型雜質濃度)更高。
p+ 型的半導體區域PR(的底面)的深度，比n型的半導體區域NW(的底面)的深度更淺。p+ 型的半導體區域PR，主要形成於n型的半導體區域NW的表層部分(表面區域)。因此，若沿著半導體基板SB的厚度方向觀察，則形成「在最上層的p+ 型的半導體區域PR之下存在n型的半導體區域NW，在n型的半導體區域NW之下存在p型的井區域PW1」的狀態。
p+ 型的半導體區域PR，具體而言，可按照例如以下方式形成。亦即，如圖14所示的，首先，在半導體基板SB上用微影技術形成光阻圖案(光阻層)RS2作為光阻層。光阻圖案RS2，具有在畫素區域1A的活性區域AcTP中的p+ 型的半導體區域PR的形成區域形成開口(露出部)的開口部OP2。如圖14所示的，光阻圖案RS 2，將閘極電極Gt完全覆蓋，構成開口部OP2的光阻圖案RS2的一側的側壁位在n型的半導體區域NW上，另一側的側壁位在元件分離膜STI上。然後，將該光阻圖案RS2當作遮罩(離子注入阻止遮罩)使用，對半導體基板SB注入硼(B)等的雜質離子。藉此，在畫素區域1A中，於p型的井區域PW1的表層部分以及n型的半導體區域NW的表層部分形成了p+ 型的半導體區域PR。之後，光阻圖案RS2被除去。
另外，在用來形成p+ 型的半導體區域PR的離子注入步驟中，如圖14所示的，於整個周邊電路區域2A形成了光阻圖案RS2。亦即，在整個周邊電路區域2A中，以覆蓋閘極電極Glt的方式在半導體基板SB上形成了光阻圖案RS2。因此，在用來形成p+ 型的半導體區域PR的離子注入步驟中，由於光阻圖案RS2發揮作為遮罩(離子注入阻止遮罩)的功能，故離子並未注入到周邊電路區域2A的半導體基板SB(p型的井區域PW2)。
另外，在並未形成n型的半導體區域NW的區域中，p+ 型的半導體區域PR的一部分與p型的井區域PW1接觸。亦即，p+ 型的半導體區域PR，具有其下存在n型的半導體區域NW而與該n型的半導體區域NW接觸的部分，以及其下存在p型的井區域PW1而與該p型的井區域PW1接觸的部分。
p型的井區域PW1，係用來形成光電二極體PD的p型的半導體區域，n型的半導體區域NW，係用來形成光電二極體PD的n型的半導體區域，p+ 型的半導體區域PR，係用來形成光電二極體PD的p型的半導體區域。利用p型的井區域PW1(p型的半導體區域)、n型的半導體區域NW以及p+ 型的半導體區域PR，形成了光電二極體(PN接合二極體)PD。在p型的井區域PW1與n型的半導體區域NW之間，形成了PN接合，另外，在p+ 型的半導體區域PR與n型的半導體區域NW之間，形成了PN接合。
接著，實施圖7所示之「光電二極體PD用熱處理」步驟(S9)。對半導體基板SB實施熱處理，令所注入之半導體區域NW形成用雜質離子以及半導體區域PR形成用雜質離子活性化。在圖13以及圖14中，為了容易理解，係顯示出活性化後的半導體區域NW以及PR的形狀，惟正確而言，係在「光電二極體PD用熱處理」步驟(S9)完成之後，才成為圖13以及圖14所示的形狀。另外，之後的半導體區域也是同樣。熱處理，例如，可利用雷射退火處理、微波退火處理、RTA(Rapid thermal anneal，快速熱退火)處理或爐退火處理，或是該等處理的組合實行之。熱處理溫度，設為1000℃左右(900℃以上)。與該熱處理步驟的同時，實施了「鍵端終結處理」。
接著，實施圖7所示之「注入半導體區域NM形成用雜質」步驟(S10)。如圖15所示的，在周邊電路區域2A中，在閘極電極Glt的兩側的半導體基板SB(p型的井區域PW2)中，形成n- 型的半導體區域(源極、汲極延伸區域)NM。
n- 型的半導體區域NM，具體而言，可按照例如以下方式形成。亦即，如圖15所示的，首先，在半導體基板SB上用微影技術形成在周邊電路區域2A形成開口(露出部)的光阻圖案(光阻層)RS3。然後，將該光阻圖案RS3當作遮罩(離子注入阻止遮罩)使用，對周邊電路區域2A的半導體基板SB(p型的井區域PW2)，注入磷(P)或砷(As)等的n型雜質離子。此時，在周邊電路區域2A中，由於閘極電極Glt發揮作為遮罩(離子注入阻止遮罩)的功能，故可防止雜質注入到半導體基板SB中的閘極電極Glt之下的區域。因此，n型的雜質離子注入到周邊電路區域2A的半導體基板SB(p型的井區域PW2)中的閘極電極Glt的兩側的區域，藉此，形成了n- 型的半導體區域NM。之後，光阻圖案RS3被除去。
另外，在用來形成n- 型的半導體區域NM的離子注入步驟中，如圖15所示的，在畫素區域1A中，包含閘極電極Gt的表面在內，在半導體基板SB上，形成了光阻圖案RS3。亦即，畫素區域1A中的活性區域AcTP被光阻圖案RS3所覆蓋。因此，在用來形成n- 型的半導體區域NM的離子注入步驟中，由於光阻圖案RS3發揮作為遮罩(離子注入阻止遮罩)的功能，故離子不會注入到活性區域AcTP的半導體基板SB。因此，在用來形成n- 型的半導體區域NM的離子注入步驟中，離子不會注入到活性區域AcTP的p型的井區域PW1、n型的半導體區域NW以及p+ 型的半導體區域PR。
接著，實施圖8所示之「形成側壁間隔件SW」步驟(S11)。如圖16所示的，在畫素區域1A的半導體基板SB上，形成帽蓋絶緣膜CP、反射防止膜ARF以及側壁間隔件SW。
首先，帽蓋絶緣膜CP，例如，可藉由在半導體基板SB的主面上形成絶緣膜，然後用微影法以及乾蝕刻法令該絶緣膜形成圖案，而形成之。帽蓋絶緣膜CP，例如，可由氧化矽膜或氮化矽膜所形成。帽蓋絶緣膜CP，形成在n型的半導體區域NW以及p+ 型的半導體區域PR的表面(露出面)上。該帽蓋絶緣膜CP，係為了保持半導體基板SB的表面特性(亦即界面特性)良好而形成。
接著，形成反射防止膜ARF與側壁間隔件SW。反射防止膜ARF，形成在帽蓋絶緣膜CP上，側壁間隔件SW，形成在閘極電極Gt、Glt的側壁上。
反射防止膜ARF以及側壁間隔件SW，可按照例如以下方式形成。亦即，首先，在半導體基板SB的主面上，以覆蓋閘極電極Gt、Glt的方式，形成絶緣膜ZM。該絶緣膜ZM，兼作反射防止膜ARF形成用的絶緣膜與側壁間隔件SW形成用的絶緣膜。然後，在反射防止膜ARF的形成區域的絶緣膜ZM上，用微影技術形成光阻圖案RS4。光阻圖案RS4，將轉移電晶體TX的源極側完全覆蓋。亦即，將設置在轉移電晶體TX的源極側的n型的半導體區域NW以及p+ 型的半導體區域PR完全覆蓋。如圖16所示的，光阻圖案RS4的一端位在閘極電極Gt上，另一端位在元件分離膜STI上。另外，光阻圖案RS4，露出轉移電晶體TX的閘極電極Gt的一部分、汲極區域以及周邊電路區域2A。另外，構成反射防止膜ARF的絶緣膜ZM，例如，係由氮化矽膜、氮氧化矽膜或氧化矽膜與氮化矽膜的堆疊膜所構成。
將該光阻圖案RS4當作遮罩(蝕刻遮罩)使用，利用RIE(Reactive Ion Etching，反應性離子蝕刻)法等的異向性蝕刻回蝕絶緣膜ZM。藉此，在閘極電極Gt、Glt的側壁上局部性地殘留絶緣膜ZM，以形成側壁間隔件SW，同時在光阻圖案RS4之下殘留絶緣膜ZM，以形成反射防止膜ARF。反射防止膜ARF，隔著帽蓋絶緣膜CP形成在n型的半導體區域NW以及p+ 型的半導體區域PR上，反射防止膜ARF的一部分(端部)，跨越到閘極電極Gt上。
雖在閘極電極Glt的兩側壁上形成了側壁間隔件SW，惟就閘極電極Gt而言，則係在閘極電極Gt的兩側壁之中的汲極側(浮動擴散部FD側)的側壁上形成了側壁間隔件SW。閘極電極Gt的源極側的側壁，被反射防止膜ARF所覆蓋。
異向性蝕刻，用CHF3 、CH4 以及Ar氣體，以RF偏壓為1kW此等條件實行，在異向性蝕刻中，轉移電晶體TX的浮動擴散部FD的形成區域以及周邊電晶體LT的源極、汲極的形成區域的半導體基板SB的表面露出。於圖16顯示出該階段，之後，光阻圖案RS4被除去。
接著，實施圖8所示之「注入半導體區域NR形成用雜質」步驟(S12)以及「注入半導體區域SD形成用雜質」步驟(S13)。如圖17所示的，在畫素區域1A的活性區域AcTP中，在閘極電極Gt的兩側之中的另一側(汲極側)的半導體基板SB(p型的井區域PW1)中，注入磷(P)或砷(As)的雜質離子以形成n型的半導體區域NR。另外，汲極側，對應n型的半導體區域NW的形成側的相反側。
在形成n型的半導體區域NR的離子注入步驟中，由於反射防止膜ARF以及閘極電極Gt可發揮作為遮罩(離子注入阻止遮罩)的功能，故可防止雜質注入到半導體基板SB中的反射防止膜ARF以及閘極電極Gt之下的區域。藉此，如圖17所示的，便可在轉移電晶體TX的閘極電極Gt的兩側之中的另一側(汲極側，亦即n型的半導體區域NW的形成側的相反側)的半導體基板SB(p型的井區域PW1)中，形成n型的半導體區域NR。
n型的半導體區域NW與n型的半導體區域NR，以夾著轉移電晶體TX的通道形成區域(對應閘極電極Gt之下的基板區域)互相隔著間隔的方式形成。n型的半導體區域NR，係發揮作為轉移電晶體TX的汲極區域的功能的n型的高濃度半導體區域。n型的半導體區域NR，發揮作為轉移電晶體TX的汲極區域的功能，亦可視為係浮動擴散部(浮遊擴散層)FD。
另外，在周邊電路區域2A中，在閘極電極Glt以及側壁間隔件SW的合成體的兩側的半導體基板SB(p型的井區域PW2)中，藉由離子注入形成n+ 型的半導體區域SD。在形成n+ 型的半導體區域SD的離子注入步驟時，閘極電極Glt與其側壁上的側壁間隔件SW可發揮作為遮罩(離子注入阻止遮罩)的功能。因此，於周邊電路區域2A的半導體基板SB(p型的井區域PW2)中的閘極電極Glt以及側壁間隔件SW的合成體的兩側的區域，藉由注入n型的雜質(磷或砷)離子，形成了n+ 型的半導體區域SD。
n+ 型的半導體區域SD，為與n- 型的半導體區域NM相同的導電型(在此為n型)的半導體區域，惟比起n- 型的半導體區域NM而言，雜質濃度(n型雜質濃度)更高， 且深度(接合深度)更深。藉此，在周邊電路區域2A中，發揮作為周邊電晶體LT的源極或汲極的功能的半導體區域(源極、汲極區域)，由n+ 型的半導體區域SD以及n- 型的半導體區域NM所形成。因此，周邊電晶體LT的源極、汲極區域，具有LDD構造。
另外，n型的半導體區域NR與n+ 型的半導體區域SD，可利用同一離子注入步驟形成，亦可利用個別的離子注入步驟形成。
另外，亦可用與n型的半導體區域NR以及n+ 型的半導體區域SD的形成步驟相等的步驟，形成例如圖3所示之其他電晶體，亦即重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI的源極、汲極區域。重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI的源極、汲極區域，可利用與n型的半導體區域NR以及n+ 型的半導體區域SD的其中一方或雙方相同的離子注入步驟形成，惟亦可利用有別於n型的半導體區域NR以及n+ 型的半導體區域SD的離子注入步驟形成。
接著，實施圖8所示之「MISFET用熱處理」步驟(S14)。對半導體基板SB實施熱處理，令所注入之半導體區域NM形成用雜質離子、半導體區域NR形成用雜質離子以及半導體區域SD形成用雜質離子活性化。熱處理，例如，可利用雷射退火處理、微波退火處理、RTA(Rapid thermal anneal，快速熱退火)處理或爐退火處理，或是該等處理的組合實行之。熱處理溫度，設為1000℃左右(900℃以上)。與該熱處理步驟的同時，實施了「鍵端終結處理」。
藉由以上的步驟，於半導體基板SB的各畫素區域1A，形成了光電二極體PD、 轉移電晶體TX，還有，並未顯示於圖17的剖面圖的其他電晶體，亦即重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI(參照上述圖3)。另外，於半導體基板SB的周邊電路區域2A，形成了作為MISFET的周邊電晶體LT。
接著，實施圖8所示之「形成矽化物阻擋膜BLK」步驟(S15)。如圖18所示的，在半導體基板SB的主面上，例如，形成由氧化矽膜所構成的矽化物阻擋膜BLK。接著，形成具有覆蓋畫素區域1A並露出周邊電路區域2A之圖案的光阻圖案RS5， 以光阻圖案RS5為遮罩對矽化物阻擋膜BLK實施異向性乾蝕刻。然後，以至少覆蓋浮動擴散部FD的方式於畫素區域1A選擇性地殘留矽化物阻擋膜BLK，在周邊電路區域2A中，露出成為周邊電晶體LT的源極、汲極區域的n+ 型的半導體區域SD以及閘極電極Glt的表面。另外，光阻圖案RS5，係由與光阻圖案RS4相同的材料所構成，矽化物阻擋膜BLK的異向性乾蝕刻條件，與絶緣膜ZM的異向性蝕刻相同。之後，將光阻圖案RS5除去。
接著，實施圖8所示之「形成金屬矽化物層SIL」步驟(S16)。如圖19所示的，實施利用自我對準矽化物(Salicide，Self Aligned Silicide)技術，於n+ 型的半導體區域SD的上部(表層部)或閘極電極Glt的上部(表層部)等處，形成低電阻的金屬矽化物層SIL的步驟。
該「形成金屬矽化物層SIL」步驟(S16)，例如，包含金屬膜形成步驟、矽化物層SIL形成用熱處理步驟以及未反應金屬膜除去步驟。在金屬膜形成步驟中，將鎳(Ni)膜、鈦(Ti)膜、鈷(Co)膜或鉑(Pt)膜等的金屬以及該等金屬的合金膜，堆積在半導體基板SB上。接著，對半導體基板SB實施熱處理，以令該金屬膜與n+ 型的半導體區域SD以及閘極電極Glt的表層部分發生反應，進而形成矽化物層SIL。接著，將金屬膜的未反應部分除去。藉此，便可於n+ 型的半導體區域SD的上部(表層部)或閘極電極Glt的上部(表層部)等處，分別形成金屬矽化物層SIL。作為金屬矽化物層形成用的金屬膜，可使用鎳(Ni)膜、鈦(Ti)膜、鈷(Co)膜或鉑(Pt)膜等的金屬以及該等金屬的合金膜。當使用鈦(Ti)膜、鈷(Co)膜時，由於係在850~ 900℃實施熱處理，故可同時實施「鍵端終結處理」。
接著，實施如圖8所示之「形成栓塞電極PG」步驟(S17)。如圖20所示的，在半導體基板SB的主面(整個主面)上，形成層間絶緣膜IL1以及栓塞電極PG。亦即，以覆蓋閘極電極Gt、Glt、側壁間隔件SW以及反射防止膜ARF的方式，在半導體基板SB上形成層間絶緣膜IL1。例如，可利用以TEOS(tetra ethyl ortho silicate， 四乙氧基矽烷)氣體為原料氣體的CVD法將氧化矽膜堆積在半導體基板SB上作為層間絶緣膜IL1。另外，在畫素區域1A中，層間絶緣膜IL1，形成在矽化物阻擋膜BLK上。
亦可在形成了層間絶緣膜IL1之後，利用CMP(Chemical Mechanical Polishi ng，化學機械研磨)法研磨層間絶緣膜IL1的表面(頂面)，令層間絶緣膜IL1的頂面平坦化。即使在形成層間絶緣膜IL1的階段，因為基底高低差而於層間絶緣膜IL1的表面形成了凹凸形狀，仍可在成膜之後利用CMP法研磨層間絶緣膜IL1的表面，以獲得其表面經過平坦化處理的層間絶緣膜IL1。
接著，使用形成在層間絶緣膜IL1上的光阻圖案(圖中未顯示)作為蝕刻遮罩， 對層間絶緣膜IL1進行乾蝕刻，以於層間絶緣膜IL1形成接觸孔(貫通孔、孔部、開口部)CT。
接觸孔CT，以貫通層間絶緣膜IL1的方式形成。接觸孔CT，例如，形成在n型的半導體區域NR上，或n+ 型的半導體區域SD上等處。於形成在n型的半導體區域NR上的接觸孔CT的底部，n型的半導體區域NR的表面的一部分露出。另外，於形成在n+ 型的半導體區域SD上的接觸孔CT的底部，形成於n+ 型的半導體區域SD的表面的金屬矽化物層SIL的一部分露出。另外，雖在圖中並未顯示，惟在閘極電極Gt、Glt上也形成了接觸孔CT，另外，在上述圖3所示之其他電晶體，亦即重置電晶體RST、選擇電晶體SEL以及增幅電晶體AMI的各閘極電極(Gr、Gs、Ga)以及源極、汲極區域上，也形成了接觸孔CT。
接著，在接觸孔CT內，形成由鎢(W)等所構成的導電性的栓塞電極PG，作為連接用的導電體部。栓塞電極PG，可按照例如以下方式形成。
欲形成栓塞電極PG，首先，在包含接觸孔CT的內部(底面以及內壁上)在內的層間絶緣膜IL1上，形成障蔽導體膜。該障蔽導體膜，例如，係由鈦膜與形成在鈦膜上的氮化鈦膜的堆疊膜(亦即鈦/氮化鈦膜)所構成，可用濺鍍法等形成。然後，利用CVD法等在障蔽導體膜上以填埋接觸孔CT的方式形成由鎢膜等所構成的主導體膜。之後，將接觸孔CT的外部(層間絶緣膜IL1上)的不要的主導體膜以及障蔽導體膜利用CMP法或回蝕法等除去。藉此，露出層間絶緣膜IL1的頂面，並利用埋入並殘留在層間絶緣膜IL1的接觸孔CT內的障蔽導體膜以及主導體膜，形成栓塞電極PG。另外，為了簡化圖式，在圖20中，係將構成栓塞電極PG的障蔽導體膜與主導體膜顯示為一體。
接著，實施圖8所示之「形成配線M1、M2、M3」步驟(S18)。如圖6所示的，實施在埋入了栓塞電極PG的層間絶緣膜IL1上，形成層間絶緣膜IL2~IL4以及配線M1~M3的步驟。
例如，在層間絶緣膜IL1上，用CVD法等形成氮化矽膜與氮化矽膜上的氧化矽膜的堆疊膜作為層間絶緣膜IL2，然後於該堆疊膜，用微影技術以及乾蝕刻技術形成配線溝槽。然後，在包含配線溝槽的內部(底面以及內壁上)在內的層間絶緣膜IL2上，形成障蔽導體膜。該障蔽導體膜，例如，係由鉭(Ta)膜與該鉭膜上的氮化鉭(TaN)膜的堆疊膜所構成，可用濺鍍法等形成。然後，在障蔽導體膜上用濺鍍法等堆積薄銅膜作為種晶膜，然後利用電解電鍍法在種晶膜上堆積銅電鍍膜作為主導體膜，並利用該銅電鍍膜填埋配線溝槽的內部。然後，將配線溝槽的外部(層間絶緣膜IL2上)的不要的銅電鍍膜、種晶膜以及障蔽導體膜利用CMP法等除去，藉此在配線溝槽內形成以銅為主導電材料的第1層的配線M1。另外，在圖6中，將構成配線M1的銅電鍍膜、種晶層以及障蔽導體膜顯示為一體。像這樣，藉由在配線溝槽的內部埋入障蔽膜、種晶膜以及銅電鍍膜，便可形成配線M1。
再者，同樣地，如圖6所示的，在形成了配線M1的層間絶緣膜IL2上形成層間絶緣膜IL3，在層間絶緣膜IL3中形成配線M2，在形成了配線M2的層間絶緣膜IL3上形成層間絶緣膜IL4，在層間絶緣膜IL4中形成配線M3。配線M1，係利用單金屬鑲嵌法形成，惟配線M2以及配線M3，可利用單金屬鑲嵌法或雙金屬鑲嵌法形成。
另外，在層間絶緣膜IL3中，亦形成了配置在配線M2與配線M1之間並將配線M2與配線M1連接的介層部，在層間絶緣膜IL4中，亦形成了配置在配線M3與配線M2之間並將配線M3與配線M2連接的介層部。當利用雙金屬鑲嵌法形成配線M2時，將配線M2與配線M1連接的介層部，係與配線M2一併形成，而與配線M2形成一體，惟當利用單金屬鑲嵌法形成配線M2時，將配線M2與配線M1連接的介層部，係與配線M2各別地形成。同樣地，當利用雙金屬鑲嵌法形成配線M3時，將配線M3與配線M2連接的介層部，係與配線M3一併形成，而與配線M3形成一體，惟當利用單金屬鑲嵌法形成配線M3時，將配線M3與配線M2連接的介層部，係與配線M3各別地形成。
接著，實施圖8所示之「氫燒結」步驟(S19)。氫燒結，為了令懸鍵之鍵端終結，在氫的氣體環境、400℃左右實施。另外，在本實施態樣中，由於在製造步驟中實施了複數次「鍵端終結處理」，故亦可將「氫燒結」步驟省略。
接著，如圖6所示的，在最上層的層間絶緣膜IL4上，以與構成光電二極體PD的n型的半導體區域NW在俯視下重疊的方式，安裝作為晶片上透鏡的微透鏡ML。另外，亦可在微透鏡ML與層間絶緣膜IL4之間設置濾色器。另外，若不需要，微透鏡ML的安裝，亦可省略。
根據以上的步驟，便可製造出本實施態樣的半導體裝置。
另外，在圖7以及圖8中，被雙重線所包圍之步驟，表示包含「鍵端終結處理」在內。
＜關於本實施態樣的主要特徴與功效＞ 本實施態樣，係在實施了形成氫吸儲部HAS步驟(S2)之後，實施光電二極體PD的製造步驟者，於光電二極體PD的製造步驟，包含內含「鍵端終結處理」的步驟，故可充分地降低界面位準，並可減少具有光電二極體PD的CMOS影像感測器的暗時亮點以及暗電流。
另外，其係在實施了形成氫吸儲部HAS步驟(S2)之後，實施轉移電晶體TX或周邊電晶體LT的製造步驟者，於轉移電晶體TX或周邊電晶體LT的製造步驟，包含複數個內含「鍵端終結處理」的步驟，故可充分地降低界面位準，並可提高轉移電晶體TX或周邊電晶體LT的電氣特性。
另外，藉由在形成元件分離膜STI步驟(S3)之前先實施形成氫吸儲部HAS步驟(S2)，便可在伴隨著600℃以上的高溫的全部的製造步驟中，實施「鍵端終結處理」，進而令具有光電二極體PD、轉移電晶體TX或周邊電晶體LT的半導體裝置的電氣特性以及性能提高。
另外，從氫吸儲部HAS釋出之氫最終會成為安定的H2 而釋放到基板外，惟仍會有在從氫吸儲部脱離的過程中成為H離子或H自由基而在基板中擴散的可能性存在，利用該等活性氫，便可有效率地實施懸鍵的鍵端終結處理。另外，吾人認為，關於在氫吸儲部的氫的吸附，氣體環境中的H2 係藉由分離吸附機制在氫吸儲部被吸附儲存。
(實施態樣2) 上述實施態樣1，係針對半導體裝置為從半導體基板的表面側射入光線的表面照射型的影像感測器的實施例進行説明。另一方面，本實施態樣2，係針對半導體裝置為從半導體基板的背面側射入光線的背面照射型的影像感測器的實施例進行説明。
例如，在表面照射型的影像感測器(對應上述實施態樣1的半導體裝置)中，射入微透鏡(ML)的光線，穿透過層間絶緣膜(IL1~IL4)照射到光電二極體(PD)。在層間絶緣膜(IL1~IL4)之中的位於光電二極體(PD)的上方的部分，並未形成配線(M1~M3)，而成為光線的穿透區域，惟伴隨著影像感測器的畫素數的增加或小型化，該光線的穿透區域的面積變小，表面照射型的影像感測器，存在射入光電二極體的光量減少之虞。
因此，吾人提出一種從半導體基板的背面側射入光線，令該入射光有效率地到達光電二極體的背面照射型的影像感測器。本實施態樣2，係針對該背面照射型的影像感測器的應用例進行説明。
關於本實施態樣2之半導體裝置的構造以及周邊電路區域的元件構造，與用上述圖1~圖6所説明的上述實施態樣1之半導體裝置的構造以及周邊電路區域的元件構造相同，其説明省略。
＜畫素區域的元件構造＞ 接著，說明本實施態樣2之半導體裝置的畫素區域的元件構造。圖25，係本實施態樣2之半導體裝置的主要部位剖面圖，大致對應上述圖3的A-A線的剖面圖，且相當於上述實施態樣1的上述圖6。另外，圖25，亦為後述的實施態樣2之半導體裝置的製造方法中的主要部位剖面圖。
如圖23所示的，在「於半導體基板SB形成了光電二極體PD與轉移電晶體TX， 且於半導體基板SB的表面側(在圖25中對應下側)形成了層間絶緣膜(IL1~IL4)以及配線層(M1~M3)」此點，本實施態樣2與上述實施態樣1相同。然後，再者，在本實施態樣2中，如圖25所示的，於層間絶緣膜(IL4)的下層，形成了密合膜OX F，且於該密合膜OXF的下層配置了支持基板SS。
另外，在本實施態樣2中，半導體基板SB的厚度，比上述實施態樣1中的半導體基板SB的厚度更薄，且於半導體基板SB的背面(在圖25中對應上側的面)，例如，形成了由氮氧化矽膜所形成的反射防止膜ARF1，並在該反射防止膜ARF1上搭載了微透鏡ML。另外，亦可在半導體基板SB與反射防止膜ARF1之間形成p+ 型的半導體區域。
在以該等方式構成的畫素區域1A中，當光線射入微透鏡ML時，射入微透鏡ML的光線，經由反射防止膜ARF1到達半導體基板SB的背面。然後，到達半導體基板SB的背面的光，進入半導體基板SB的內部，照射到光電二極體PD。
＜半導體裝置的製造方法＞ 接著，針對本實施態樣2之半導體裝置的製造方法進行説明。另外，以下，針對畫素區域中的製造步驟進行説明。圖23~圖25，係實施態樣2之半導體裝置的製造步驟中的主要部位剖面圖。另外，圖23~圖25，係在相當於上述圖3之A-A線的位置的剖面圖。
首先，在本實施態樣2中，反射防止膜ARF1並非形成於半導體基板SB的主面側，而係形成於半導體基板SB的背面側，此點與實施態樣1不同。實施態樣2之半導體裝置的製造方法，到完成圖6所示之半導體裝置為止，大致與實施態樣1相同，故僅說明相異的部分。
在用圖16所説明之形成反射防止膜ARF以及側壁間隔件SW的步驟中，係在用光阻圖案RS4覆蓋絶緣膜ZM的狀態下，對絶緣膜ZM實施異向性蝕刻，惟在實施態樣2中，並未形成光阻圖案RS4，便對絶緣膜ZM實施異向性蝕刻。其結果，如圖23所示的，於閘極電極Gt的兩側的側壁形成了側壁間隔件SW。除此以外的步驟，與實施態樣1相同。
接著，如圖24所示的，令形成了配線M3的層間絶緣膜IL4的表面面向下側，於該層間絶緣膜IL4的表面，例如，隔著由氧化矽膜所構成的密合膜OXF配置支持基板SS。藉此，在半導體基板SB的背面向上的狀態下，由半導體基板SB以及絶緣膜IL1~1L4所構成的堆疊構造體被固定於支持基板SS。然後，如圖24所示的， 研磨向上的半導體基板SB的背面。藉此，便可令半導體基板SB的厚度變薄。
接著，如圖25所示的，在半導體基板SB的背面上，例如，形成由氮氧化矽膜所構成的反射防止膜ARF1。另外，亦可使用微影技術以及離子注入法，於面向半導體基板SB的頂面側的背面，導入硼(B)等的p型雜質，而在半導體基板SB與反射防止膜ARF1之間形成p+ 型的半導體區域。
接著，如圖25所示的，在反射防止膜ARF1上，以與構成光電二極體PD的n型的半導體區域NW在俯視下重疊的方式，安裝微透鏡ML。以上述的方式，便可製造出本實施態樣2之作為影像感測器的半導體裝置。
在本實施態樣2中，光電二極體PD或電晶體的形成方法，亦與上述實施態樣1相同。因此，在本實施態樣2中，亦可獲得與上述實施態樣1所説明者同樣的功效。
(實施態樣3) 本實施態樣3，係針對半導體裝置為非揮發性半導體記憶裝置的實施例進行説明。非揮發性半導體記憶裝置，具有複數個記憶體單位MC。如圖34所示的，記憶體單位MC，具有：隔著閘極絶緣膜GOX1形成在半導體基板SB上的控制閘極電極CG、隔著閘極絶緣膜MZ形成在半導體基板SB上的記憶體閘極電極MG，還有，以夾著控制閘極電極CG以及記憶體閘極電極MG的方式，形成於半導體基板SB的表面的半導體區域NM1以及SD1。
以下，用圖26~圖34，針對本實施態樣之半導體裝置的製造方法進行説明。圖26，係表示本實施態樣之半導體裝置的製造步驟的一部分的流程圖。另外，在圖26中，被雙重線所包圍的步驟，表示包含「鍵端終結處理」。圖27~圖34，係本實施態樣之半導體裝置(尤其是記憶體單位MC部分)的製造步驟中的主要部位剖面圖。
由於圖26所示之步驟(S21)~步驟(S24)，與圖7所示之步驟(S1)~步驟(S4)相同，故省略其説明。將到步驟(S24)為止所完成之製造步驟中的主要部位剖面圖顯示於圖27，惟在本實施態樣中，係對井區域附上符號「PW3」。
接著，實施圖26所示之「形成閘極絶緣膜GOX1」步驟(S25)以及「形成控制閘極電極CG」步驟(S26)。如圖28所示的，在半導體基板SB(p型的井區域PW3)上形成閘極絶緣膜GOX1以及控制閘極電極CG。閘極絶緣膜GOX1以及控制閘極電極CG的形成方法，與實施態樣1的閘極絶緣膜GOX以及閘極電極Gt的形成方法相同。亦即，「形成閘極絶緣膜GOX1」步驟(S25)，包含「鍵端終結處理」。
接著，實施圖26所示之「形成閘極絶緣膜MZ」步驟(S27)以及「形成記憶體閘極電極MG」步驟(S28)。如圖29所示的，為了形成閘極絶緣膜MZ，以覆蓋控制閘極電極CG的頂面以及側面的方式依序形成絶緣膜MZ1、MZ2以及MZ3。絶緣膜MZ1、MZ2以及MZ3，各自係由氧化矽膜、氮化矽膜以及氧化矽膜所構成。絶緣膜MZ1，係由氧化矽膜所構成，以例如1000~1100℃左右的溫度，利用熱氧化法或ISSG氧化法等形成。絶緣膜MZ2，係由氮化矽膜所構成，以CVD法形成。絶緣膜MZ3，係由氧化矽膜所構成，以CVD法形成。另外，絶緣膜MZ1的形成步驟，包含「鍵端終結處理」。
接著，如圖30所示的，在絶緣膜MZ3上形成由多晶矽膜等所構成的導體膜PS。作為導體膜PS，宜使用導入了例如磷(P)或砷(As)等的n型的雜質或硼(B)等的p型的雜質而形成低電阻率者，為較佳的態樣。
接著，如圖31所示的，利用異向性乾蝕刻技術回蝕導體膜PS，形成記憶體閘極電極MG以及間隔件SP。在控制閘極電極CG的兩側的側壁之中的第1側(亦即與該控制閘極電極CG鄰接的記憶體閘極電極MG的配置側)的側壁上，形成了由隔著絶緣膜MZ1、MZ2以及MZ3殘留成側壁間隔件狀的導體膜PS所構成的記憶體閘極電極MG。另外，在控制閘極電極CG的兩側的側壁之中的第1側的相反側(亦即與該控制閘極電極CG鄰接的記憶體閘極電極MG的配置側的相反側)的側壁上，形成了由隔著絶緣膜MZ1、MZ2以及MZ3殘留成側壁間隔件狀的導體膜PS所構成的間隔件SP。
接著，如圖32所示的，將間隔件SP以及絶緣膜MZ1、MZ2以及MZ3除去。首先，用微影，在半導體基板SB上形成覆蓋記憶體閘極電極MG且露出間隔件SP的光阻圖案(圖中未顯示)。然後，利用以所形成之光阻圖案作為蝕刻遮罩的乾蝕刻，將間隔件SP除去。另一方面，由於記憶體閘極電極MG被光阻圖案所覆蓋，故並未受到蝕刻而殘留下來。之後，將該光阻圖案除去。接著，將並未被記憶體閘極電極MG所覆蓋之部分的絶緣膜MZ1、MZ2以及MZ3，利用例如濕蝕刻等的蝕刻方式除去。像這樣，形成了位在記憶體閘極電極MG與p型的井PW3之間以及記憶體閘極電極MG與控制閘極電極CG之間的閘極絶緣膜MZ。閘極絶緣膜MZ，係由絶緣膜MZ1、MZ2以及MZ3的堆疊構造所構成。絶緣膜MZ2，具有電荷保持功能。
接著，實施圖26所示之「注入半導體區域NM1形成用雜質」步驟(S29)。將控制閘極電極CG、記憶體閘極電極MG以及元件分離膜STI當作遮罩使用，並將例如砷(As)或磷(P)等的n型的雜質導入半導體基板SB的p型的井區域PW3。藉此， 如圖33所示的，以夾著控制閘極電極CG以及記憶體閘極電極MG的方式，形成了n- 型的半導體區域NM1。
接著，實施圖26所示之「形成側壁間隔件SW1」步驟(S30)。在半導體基板SB上，形成側壁間隔件SW用的絶緣膜，並利用例如異向性蝕刻回蝕該絶緣膜。如圖34所示的，藉由在控制閘極電極CG的側壁上以及記憶體閘極電極MG的側壁上選擇性地殘留該絶緣膜，以形成側壁間隔件SW1。該側壁間隔件SW1，係由氧化矽膜、氮化矽膜或該等膜層的堆疊膜等的絶緣膜所構成。
接著，實施圖26所示之「注入半導體區域SD1形成用雜質」步驟(S31)。將控制閘極電極CG、記憶體閘極電極MG、側壁間隔件SW1以及元件分離膜STI當作遮罩使用，並將例如砷(As)或磷(P)等的n型的雜質導入半導體基板SB的p型的井區域PW3。藉此，如圖34所示的，以夾著控制閘極電極CG以及記憶體閘極電極MG的方式，形成n+ 型的半導體區域SD1。
接著，實施圖26所示之「記憶體單位MC用熱處理」步驟(S32)。對半導體基板SB實施熱處理，令所注入之半導體區域NM1形成用雜質離子以及半導體區域SD1形成用雜質離子活性化。熱處理，可與實施態樣1以相同方式實施，該熱處理步驟，包含「鍵端終結處理」。
亦可與該實施態樣1同樣，在實施了配線形成步驟之後，實施氫燒結步驟。
本實施態樣，係在實施了形成氫吸儲部HAS步驟(S22)之後，實施記憶體單位MC的製造步驟者，由於於記憶體單位MC的製造步驟，包含複數個內含「鍵端終結處理」的步驟，故可充分地降低界面位準，並可令記憶體單位MC的寫入、消去以及讀取特性提高。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
AcAS、AcG、AcL、AcR、AcTP‧‧‧活性區域
1A‧‧‧畫素區域
2A‧‧‧周邊電路區域
A-A‧‧‧剖面線
AMI‧‧‧增幅電晶體
AP‧‧‧輸出放大器
ARF、ARF1‧‧‧反射防止膜
B-B‧‧‧剖面線
BLK‧‧‧矽化物阻擋膜
CG‧‧‧控制閘極電極
CHP‧‧‧晶片區域
CLC‧‧‧列電路
CP‧‧‧帽蓋絕緣膜
CT‧‧‧接觸孔
EPI‧‧‧磊晶層
FD‧‧‧浮動擴散部
Ga、Gr、Gs、Gt、Glt‧‧‧閘極電極
GND‧‧‧接地電位
GOX、GOX1‧‧‧閘極絕緣膜
GR‧‧‧吸除層
HAS‧‧‧氫吸儲部
HSC‧‧‧水平掃描電路
IL1、IL2、IL3、IL4‧‧‧層間絕緣膜
LRST‧‧‧重置線
LTX‧‧‧轉移線
LT‧‧‧周邊電晶體
M1、M2、M3‧‧‧配線
MC‧‧‧記憶體單位
MG‧‧‧記憶體閘極電極
ML‧‧‧微透鏡
MZ1、MZ2、MZ3‧‧‧絕緣膜
MZ‧‧‧閘極絕緣膜
N1‧‧‧節點
NM、NM1‧‧‧半導體區域
NR‧‧‧半導體區域
NW‧‧‧半導體區域
OL‧‧‧輸出線
OP1、OP2‧‧‧開口部
OXF‧‧‧密合膜
Pag、Prg、Psg、Ptg‧‧‧栓塞電極
PD‧‧‧光電二極體
PG、Pa、Pfd、Pg、Pr1、Pr2、Ps、Pt1、Pt2‧‧‧栓塞電極
PR‧‧‧半導體區域
PS‧‧‧導體膜
PU‧‧‧畫素
PW1、PW2、PW3‧‧‧井區域
RS1、RS2、RS3、RS4、RS5‧‧‧光阻圖案
RST‧‧‧重置電晶體
S1~S19、S21~S32‧‧‧步驟
SB、SB0、SB1‧‧‧半導體基板
SD、SD1‧‧‧半導體區域
SEL‧‧‧選擇電晶體
SIL‧‧‧金屬矽化物層
SL‧‧‧選擇線
SP‧‧‧間隔件
SS‧‧‧支持基板
STI‧‧‧元件分離膜
SW1‧‧‧側壁間隔件
SWT‧‧‧開關
SW‧‧‧側壁間隔件
TX‧‧‧轉移電晶體
VDD‧‧‧電源電位
VSC‧‧‧垂直掃描電路
ZM‧‧‧絶緣膜
【圖1】係表示實施態樣1之半導體裝置的構造例的電路方塊圖。 【圖2】係表示畫素的構造例的電路圖。 【圖3】係表示實施態樣1之半導體裝置的畫素的俯視圖。 【圖4】係表示實施態樣1之半導體裝置所形成的晶片區域的俯視圖。 【圖5】係表示形成於實施態樣1之半導體裝置的周邊電路區域的電晶體的俯視圖。 【圖6】係實施態樣1之半導體裝置的主要部位剖面圖。 【圖7】係表示實施態樣1之半導體裝置的製造步驟的一部分的流程圖。 【圖8】係表示接續圖7之半導體裝置的製造步驟的一部分的流程圖。 【圖9】係實施態樣1之半導體裝置的製造步驟中的主要部位剖面圖。 【圖10】係接續圖9之半導體裝置的製造步驟中的主要部位剖面圖。 【圖11】係與圖10相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖12】係接續圖11之半導體裝置的製造步驟中的主要部位剖面圖。 【圖13】係與圖12相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖14】係接續圖13之半導體裝置的製造步驟中的主要部位剖面圖。 【圖15】係與圖14相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖16】係接續圖15之半導體裝置的製造步驟中的主要部位剖面圖。 【圖17】係與圖16相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖18】係接續圖17之半導體裝置的製造步驟中的主要部位剖面圖。 【圖19】係與圖18相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖20】係接續圖19之半導體裝置的製造步驟中的主要部位剖面圖。 【圖21】係表示氫脱離強度與溫度的關係的圖式。 【圖22】係表示氫脱離量與熱處理次數的關係的圖式。 【圖23】係實施態樣2之半導體裝置的製造步驟中的主要部位剖面圖。 【圖24】係接續圖23之半導體裝置的製造步驟中的主要部位剖面圖。 【圖25】係與圖24相同之半導體裝置的製造步驟中的主要部位剖面圖。 【圖26】係表示實施態樣3之半導體裝置的製造步驟的一部分的流程圖。 【圖27】係實施態樣3之半導體裝置的製造步驟中的主要部位剖面圖。 【圖28】係接續圖27之半導體裝置的製造步驟中的主要部位剖面圖。 【圖29】係接續圖28之半導體裝置的製造步驟中的主要部位剖面圖。 【圖30】係接續圖29之半導體裝置的製造步驟中的主要部位剖面圖。 【圖31】係接續圖30之半導體裝置的製造步驟中的主要部位剖面圖。 【圖32】係接續圖31之半導體裝置的製造步驟中的主要部位剖面圖。 【圖33】係接續圖32之半導體裝置的製造步驟中的主要部位剖面圖。 【圖34】係接續圖33之半導體裝置的製造步驟中的主要部位剖面圖。
S1~S10‧‧‧步驟

Claims (15)

  1. 一種半導體裝置的製造方法，包含： (a) 半導體基板準備步驟，準備一半導體基板，該半導體基板的內部具有：注入團簇離子所形成之吸除層與形成在該吸除層之上部的磊晶層； (b) 第1熱處理實施步驟，對該半導體基板實施800℃以上的第1熱處理； (c) 元件分離膜與活性區域形成步驟，在該(b)步驟之後，於該半導體基板的主面， 形成元件分離膜與被該元件分離膜所包圍之活性區域； (d) 第1導電型的第1雜質注入步驟，在該活性區域內，對該半導體基板注入第1導電型的第1雜質； (e) 第2導電型的第2雜質注入步驟，在該活性區域內，對該半導體基板，注入與該第1導電型不同之第2導電型的第2雜質；以及 (f) 第2熱處理實施步驟，在該(d)及(e)步驟之後，對該半導體基板實施600℃以上的第2熱處理。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該團簇包含碳以及氫。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該(f)步驟中，為了令該第1雜質以及該第2雜質活性化，該第2熱處理係在900℃以上實施。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該(b)步驟中，於該吸除層，形成可吸儲氫的氫吸儲層。
  5. 如申請專利範圍第4項之半導體裝置的製造方法，其中， 在該(f)步驟中，以從該氫吸儲層解離的氫，令該半導體基板的懸鍵之鍵端終結。
  6. 一種半導體裝置的製造方法，包含： (a) 半導體基板準備步驟，準備一半導體基板，該半導體基板的內部具有：注入團簇離子所形成之吸除層與形成在該吸除層之上部的磊晶層； (b) 第1熱處理實施步驟，對該半導體基板實施800℃以上的第1熱處理； (c) 元件分離膜與活性區域形成步驟，在該(b)步驟之後，於該半導體基板的主面， 形成元件分離膜與被該元件分離膜所包圍之活性區域； (d) 閘極電極形成步驟，在該活性區域內，於該半導體基板的該主面上，隔著第1絶緣膜形成閘極電極； (e) 雜質注入步驟，在該活性區域內，對該閘極電極的兩端注入雜質；以及 (f) 第2熱處理實施步驟，在該(e)步驟之後，對該半導體基板實施600℃以上的第2熱處理。
  7. 如申請專利範圍第6項之半導體裝置的製造方法，其中， 該團簇包含碳以及氫。
  8. 如申請專利範圍第6項之半導體裝置的製造方法，其中， 在該(f)步驟中，為了令該雜質活性化，該第2熱處理係在900℃以上實施。
  9. 如申請專利範圍第6項之半導體裝置的製造方法，其中， 在該(b)步驟中，於該吸除層，形成可吸儲氫的氫吸儲層。
  10. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 在該(f)步驟中，以從該氫吸儲層解離的氫，令該半導體基板的懸鍵之鍵端終結。
  11. 一種半導體裝置的製造方法，包含： (a) 半導體基板準備步驟，準備一半導體基板，該半導體基板的內部具有：注入團簇離子所形成之吸除層與形成在該吸除層之上部的磊晶層； (b) 第1熱處理實施步驟，對該半導體基板實施800℃以上的第1熱處理； (c) 元件分離膜與活性區域形成步驟，在該(b)步驟之後，於該半導體基板的主面， 形成元件分離膜與被該元件分離膜所包圍之活性區域； (d) 第1閘極電極形成步驟，在該活性區域內，於該半導體基板的該主面上，隔著第1絶緣膜形成第1閘極電極； (e) 第2閘極電極形成步驟，在該活性區域內，於該半導體基板的該主面上，隔著第2絶緣膜形成第2閘極電極； (f) 雜質注入步驟，以夾著該第1閘極電極與該第2閘極電極的方式，對該半導體基板的該主面注入雜質；以及 (g) 第2熱處理實施步驟，在該(f)步驟之後，對該半導體基板實施600℃以上的第2熱處理。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該(e)步驟的該第2絶緣膜形成步驟，包含： (e-1) 於該半導體基板的該主面形成氧化矽膜的步驟；以及 (e-2) 在該氧化矽膜上，形成氮化矽膜的步驟。
  13. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該第2閘極電極，係形成於該第1閘極電極的側壁上。
  14. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 該團簇包含碳以及氫。
  15. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 在該(g)步驟中，為了令該雜質活性化，該第2熱處理係在900℃以上實施。
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