JP2014132623A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】リーク電流の低減を図る。
【解決手段】半導体基板ＳＢ１の内部にＳｉをイオン注入することにより、半導体基板ＳＢ１表面から一定の深さに結晶欠陥を有する第１領域ＦＲ１を形成する工程と、第１領域ＦＲ１が形成された深さにフッ素イオンを注入する工程と、半導体基板ＳＢ１のうち第１領域ＦＲ１上に位置する第２領域ＳＲ１にトランジスタＴＲ１を形成する工程と、熱処理により第１領域ＦＲ１内部のフッ素イオンを第２領域ＳＲ１へ拡散させる工程と、を備える。
【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体装置に関し、とくにＤＲＡＭを有する半導体装置の製造方法および半導体装置に適用可能な技術である。

半導体装置においては、低消費電力化等の観点から、リーク電流を低減させることが求められる。リーク電流の低減に関する技術としては、例えば特許文献１〜４に記載のものが挙げられる。特許文献１〜４は、いずれもフッ素イオン注入工程を含むものである。

特許文献１に記載の技術は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法において、基板のうちゲート絶縁膜との界面となる部分を通過させずに基板にフッ素を導入するというものである。
特許文献２に記載の技術は、ソース・ドレイン拡散層内に、所定量以下のハロゲン元素を注入し、次いでハロゲン元素を拡散させる熱処理を行う、というものである。特許文献３に記載の技術は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成した後に、半導体基板を９００℃で熱処理してフッ素導入に起因した半導体基板中の結晶欠陥を除去するというものである。特許文献４は、ドーパントがイオン注入された領域にフッ素イオンを注入した後、不活性ガス雰囲気下で７００〜７２０℃に保持する熱処理を行うというものである。

リーク電流の低減に関する技術としては、特許文献５に記載のものもある。特許文献５には、ゲッタリング領域の直上にキャリア障壁層を設けることにより、欠陥層に起因する漏れ電流を低減することが記載されている。
また、フッ素イオン注入に関する技術としては、他に特許文献６が挙げられる。特許文献６には、フッ素イオンを注入した後、第一および第二の熱処理を行うことでスロートラップ寿命を改善するという技術が記載されている。

特開２００９−５９９６３号公報 特開２００５−１９７５４７号公報 特開２００４−２２８５２８号公報 特開２００１−１７７０９２号公報 特開平１０−５０８６１号公報 特開２００１−１５６２９１号公報

半導体装置におけるリーク電流の原因として、半導体基板内に形成される結晶欠陥の存在が挙げられる。結晶欠陥がリークパスとなり、半導体基板中にリーク電流が発生してしまうのである。これを抑制するために、例えば結晶欠陥をフッ素イオン等により終端して不活性化させることが考えられる。
しかしながら、半導体基板内に注入されたフッ素イオン等は、その後の製造プロセス中において半導体基板から抜けてしまう場合があった。この場合、結晶欠陥を終端することができず、リーク電流の低減を十分に図ることができない。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、トランジスタが形成される第２領域下に、結晶欠陥およびフッ素イオンまたは重水素イオンを含有する第１領域が設けられる。

前記一実施の形態によれば、リーク電流の低減を図ることができる。

第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図である。 第１の実施形態に係る半導体装置を示す平面図である。 第１の実施形態に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１および図２は、第１の実施形態に係る半導体装置ＳＭ１の製造方法を示す断面図である。なお、図１および図２は半導体装置ＳＭ１の製造方法を示す模式図であり、本実施形態に係る半導体装置ＳＭ１の製造方法は図１および図２に示すものに限られない。

本実施形態に係る半導体装置ＳＭ１の製造方法は、半導体基板ＳＢ１の内部にＳｉをイオン注入することにより、半導体基板ＳＢ１表面から一定の深さに結晶欠陥を有する第１領域ＦＲ１を形成する工程と、第１領域ＦＲ１が形成された深さにフッ素イオンまたは重水素イオンを注入する工程と、第１領域ＦＲ１にフッ素イオンまたは水素イオンを吸着させて吸蔵領域ＡＤ１を形成する工程と、半導体基板ＳＢ１のうち第１領域ＦＲ１上に位置する第２領域ＳＲ１にトランジスタＴＲ１を形成する工程と、熱処理により第１領域ＦＲ１内部のフッ素イオンまたは重水素イオンを第２領域ＳＲ１へ拡散させる工程と、を備える。
以下、半導体装置ＳＭ１の構成、および半導体装置ＳＭ１の製造方法につき、詳細に説明する。

まず、半導体装置ＳＭ１の構成について説明する。
図３は、第１の実施形態に係る半導体装置ＳＭ１を示す平面図である。また、図４は、第１の実施形態に係る半導体装置ＳＭ１を示す断面図である。図３および図４はいずれも半導体装置ＳＭ１を示す模式図であり、本実施形態に係る半導体装置ＳＭ１は図３および図４に示すものに限られない。
半導体装置ＳＭ１は、半導体基板ＳＢ１とトランジスタＴＲ１を備えている。半導体基板ＳＢ１は、結晶欠陥と、フッ素イオンまたは重水素イオンと、を含有する第１領域ＦＲ１と、第１領域ＦＲ１上に設けられた第２領域ＳＲ１と、を有している。また、トランジスタＴＲ１は、第２領域ＳＲ１に設けられており、ＤＲＡＭのセルトランジスタを構成する。

本実施形態において、半導体基板ＳＢ１は、例えばバルク半導体基板である。この場合、半導体基板ＳＢ１は、その内部に埋め込み絶縁膜を有しない。半導体基板ＳＢ１が埋め込み絶縁膜を有しないことにより、埋め込み絶縁膜によって半導体基板ＳＢ１からの放熱が妨げられることを抑制できる。従って、半導体基板ＳＢ１からの放熱が容易となる。
なお、本実施形態に係る半導体基板ＳＢ１は、内部に埋め込み絶縁膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。
半導体基板ＳＢ１は、例えばシリコン基板である。

半導体基板ＳＢ１には、ＤＲＡＭ部ＤＭ１を有する第１ブロックＤＢ１と、ＤＲＡＭ部ＤＭ１以外の回路を有する第２ブロックＯＢ１と、が設けられている。
第２ブロックＯＢ１に設けられるＤＲＡＭ部ＤＭ１以外の回路とは、例えばＤＲＡＭ用周辺回路部ＤＰ１、ＣＰＵ部ＣＰ１、ＳＲＡＭ部ＳＰ１、および他の回路ＯＰ１である。他の回路ＯＰ１とは、例えばＩ／Ｏ回路等である。
なお、第２ブロックＯＢ１内に各回路の配置や、第１ブロックＤＢ１と第２ブロックＯＢ１との位置関係は、図３に示すものに限られず、適宜変更することができる。

ＤＲＡＭ部ＤＭ１を有する第１ブロックＤＢ１において、半導体基板ＳＢ１は、第１領域ＦＲ１と、第１領域ＦＲ１上に設けられた第２領域ＳＲ１と、を有する。トランジスタＴＲ１は、第２領域ＳＲ１に設けられる。
本実施形態において、第１領域ＦＲ１は、結晶欠陥と、フッ素イオンまたは重水素イオンと、を含有している。すなわち、第１領域ＦＲ１は、結晶欠陥中にフッ素イオンまたは重水素イオンが吸着、保持されてなる吸蔵領域ＡＤ１を構成する。このように、第１領域ＦＲ１中のフッ素イオンや重水素イオンは、第１領域ＦＲ１の結晶欠陥中に吸着、保持されているため、トランジスタＴＲ１に発生する結晶欠陥を終端する前にこれらのフッ素イオンや重水素イオンが抜け出てしまうことを抑制できる。
また、フッ素イオンおよび重水素イオンは、適切な質量を有するため、結晶欠陥に安定的に保持される。このため、フッ素イオンまたは重水素イオンを用いることで、安定的に結晶欠陥を終端させることが可能となる。

第１領域ＦＲ１における結晶欠陥密度は、例えば１Ｅ１７ｃｍ^−３以上１Ｅ２１ｃｍ^−３以下である。
本実施形態において、第１領域ＦＲ１は、例えば半導体基板ＳＢ１の内部に位置するよう設けられる。この場合、第１領域ＦＲ１下には、結晶欠陥を有しないシリコン層が位置する。なお、第１領域ＦＲ１は、半導体基板ＳＢ１の下端に位置するよう設けられていてもよい。この場合の下端とは、半導体基板ＳＢ１のうちトランジスタＴＲ１が設けられる上端とは反対の端部をいう。

第２領域ＳＲ１は、第１領域ＦＲ１上に設けられている。第２領域ＳＲ１は、結晶欠陥を有していない。なお、第２領域ＳＲ１が結晶欠陥を有していないとは、第２領域ＳＲ１の結晶欠陥密度が１Ｅ１７ｃｍ^−３以下であることをいう。第２領域ＳＲ１の結晶欠陥密度が１Ｅ１７ｃｍ^−３以下であることにより、第２領域ＳＲ１に形成されるトランジスタＴＲ１において、結晶欠陥に起因したリーク電流の発生を低減することができる。

ＤＲＡＭ部ＤＭ１以外の回路を有する第２ブロックＯＢ１において、半導体基板ＳＢ１には、例えば結晶欠陥と、フッ素イオンまたは重水素イオンと、を含む第１領域ＦＲ１が設けられていない。この場合、半導体基板ＳＢ１は、第２ブロックＯＢ１に位置する領域全体において、結晶欠陥、フッ素イオン、重水素イオンを有しないこととなる。
このように、本実施形態によれば、ＤＲＡＭ部ＤＭ１を有する第１ブロックＤＢ１のみに、結晶欠陥と、フッ素イオンまたは重水素イオンと、を含む第１領域ＦＲ１を設けることができる。これにより、リーク電流の抑制に対する要求が高いＤＲＡＭ部ＤＭ１において、リーク電流の低減を図ることが可能となる。一方、ＤＲＡＭ部ＤＲ１以外の回路においては結晶欠陥と、フッ素イオンまたは重水素イオンと、を含む領域に起因してトランジスタＴＲ２の特性変動が生じることを抑制できる。

本実施形態において、半導体基板ＳＢ１が第２ブロックＯＢ１に位置する領域全体において結晶欠陥を有しないとは、半導体基板ＳＢ１のうち第２ブロックＯＢ１に位置する領域全体の結晶欠陥密度が１Ｅ１７ｃｍ^−３以下であることをいう。第２ブロックＯＢ１における半導体基板ＳＢ１全体の結晶欠陥密度が１Ｅ１７ｃｍ^−３以下であることにより、トランジスタＴＲ２における特性変動の発生を抑制できる。

図４に示すように、第１ブロックＤＢ１に設けられるトランジスタＴＲ１は、例えばゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１と、オフセットスペーサＯＳ１と、サイドウォールスペーサＳＷ１と、ソース・ドレイン領域ＳＤ１と、からなる。また、ソース・ドレイン領域ＳＤ１内には、例えばカウンター領域ＣＲ１が設けられている。
トランジスタＴＲ１は、例えば半導体基板ＳＢ１に埋め込まれた素子分離領域ＥＩ１により、隣接するＤＲＡＭセルを構成するトランジスタと電気的に離間されている。

ゲート絶縁膜ＧＩ１は、半導体基板ＳＢ１上に設けられている。ゲート絶縁膜ＧＩ１は、ＳｉＯ_２等により構成される。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に設けられている。ゲート電極ＧＥ１は、ポリシリコン等により構成される。
また、ゲート電極ＧＥ１は、Ｈｉｇｈ−ｋメタル絶縁膜上に設けられた金属または金属窒化物であってもよい。この場合、ゲート絶縁膜ＧＩ１は、例えばＨｆＯ_２、ＺｒＯ_２、ＨｆＳｉＯ、またはＺｒＳｉＯ等により構成される。また、ゲート電極ＧＥ１は、例えばＴｉ、Ｔａ、Ｗ、ＴｉＮ、もしくはＴａＮからなる膜、またはこれらの積層膜等により構成される。さらに、ゲート電極ＧＥ１は、金属または金属窒化物からなるこれらの膜とポリシリコン膜とを積層した膜により構成されてもよい。

ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上には、例えばオフセットスペーサＯＳ１が設けられている。オフセットスペーサＯＳ１は、半導体基板ＳＢ１上およびゲート電極ＧＥ１上に堆積した絶縁膜を異方性エッチングによりエッチバックすることにより形成される。オフセットスペーサＯＳ１は、例えばシリコン酸化膜等の絶縁膜により構成される。
また、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上には、オフセットスペーサＯＳ１を介してサイドウォールスペーサＳＷ１が設けられている。サイドウォールスペーサＳＷ１は、例えば半導体基板ＳＢ１上およびゲート電極ＧＥ１上に堆積した絶縁膜を異方性エッチングによりエッチバックすることにより形成される。サイドウォールスペーサＳＷ１は、例えばシリコン酸化膜等の絶縁膜により構成される。

ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の両側に位置するよう半導体基板ＳＢ１に設けられる。本実施形態において、ソース・ドレイン領域ＳＤ１は、例えば高濃度不純物領域ＨＩ１と、低濃度不純物領域ＬＩ１と、からなる。半導体基板ＳＢ１上にゲート電極ＧＥ１が複数設けられている場合、ソース・ドレイン領域ＳＤ１は、隣接する二つのゲート電極ＧＥ１により共有されていてもよい。

低濃度不純物領域ＬＩ１の端部は、ゲート電極ＧＥ１と重なっている。低濃度不純物領域ＬＩ１は、例えばＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を構成する。ソース領域およびドレイン領域それぞれが有する低濃度不純物領域ＬＩ１のゲート電極ＧＥ１側に位置する端部の間には、チャネル領域が形成される。このため、低濃度不純物領域ＬＩ１は、チャネル領域に接することとなる。

高濃度不純物領域ＨＩ１は、ゲート電極ＧＥ１側の端部が、カウンター領域ＣＲ１の内側に位置している。また、高濃度不純物領域ＨＩ１は、例えば低濃度不純物領域ＬＩ１の内側に設けられる。高濃度不純物領域ＨＩ１は、後述するコンタクトプラグＣＯ１またはコンタクトプラグＣＯ２と接続するため、半導体基板ＳＢ１の表面部分に位置する。
高濃度不純物領域ＨＩ１は、低濃度不純物領域ＬＩ１と同じ第１導電型を有する。ここで、第１導電型とは、Ｐ型またはＮ型のいずれかをさす。高濃度不純物領域３４は、低濃度不純物領域３０よりも第１導電型の不純物濃度が高い。

カウンター領域ＣＲ１は、低濃度不純物領域ＬＩ１の上部に位置している。カウンター領域ＣＲ１のゲート電極ＧＥ１側の端部は、低濃度不純物領域ＬＩ１の内側に位置している。すなわち、カウンター領域ＣＲ１は、ゲート電極ＧＥ１下に設けられるチャネル領域とは接しない。なお、カウンター領域ＣＲ１のゲート電極ＧＥ１側の端部は、ゲート電極ＧＥ１と重なっていてもよい。また、カウンター領域ＣＲ１は、高濃度不純物領域ＨＩ１の周囲に形成される。また、カウンター領域ＣＲ１の一部は、ゲート電極ＧＥ１下に形成されるチャネル領域と高濃度不純物領域ＨＩ１との間に位置する。
カウンター領域ＣＲ１は、半導体基板ＳＢ１に第２導電型の不純物を導入することにより形成される。ここで、第２導電型とは、上記第１導電型とは反対の導電型をさす。

本実施形態では、このようにカウンター領域ＣＲ１を形成しているため、ゲートオーバーラップ領域における電界強度の低減をはかることができる。従って、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）を低減することができる。また、ソース・ドレイン領域ＳＤ１がチャネル領域に接するように形成される。このため、カウンター領域ＣＲ１を形成することに起因してオン電流が低下してしまうことを抑制できる。

第１ブロックＤＢ１において、半導体基板ＳＢ１上には、トランジスタＴＲ１を覆うように層間絶縁膜ＩＬ１が設けられている。層間絶縁膜ＩＬ１中には、容量素子ＣＥ１および配線ＩＣ１が設けられている。配線ＩＣ１は、ソース・ドレイン領域ＳＤ１と、コンタクトプラグＣＯ１を介して接続している。また、容量素子ＣＥ１は、ソース・ドレイン領域ＳＤ１と、コンタクトプラグＣＯ２を介して接続している。本実施形態において、コンタクトプラグＣＯ１およびコンタクトプラグＣＯ２は、高濃度不純物領域ＨＩ１と接続する。このため、コンタクトプラグＣＯ１およびコンタクトプラグＣＯ２と、ソース・ドレイン領域ＳＤ２との間における接触抵抗を低減できる。
なお、ソース・ドレイン領域ＳＤ１のうち、コンタクトプラグＣＯ１およびコンタクトプラグＣＯ２と接続する部分には、シリサイド領域ＳＩ１が設けられていてもよい。

本実施形態では、容量素子ＣＥ１およびトランジスタＴＲ１により、ＤＲＡＭセルが構成される。なお、本実施形態において、第１ブロックＤＢ１には、ＤＲＡＭセルの読み書きを制御するための制御回路が設けられていてもよい。
容量素子ＣＥ１は、例えば下部電極ＬＥ１、容量絶縁膜ＣＩ１、および上部電極ＵＥ１からなる。下部電極ＬＥ１は、コンタクトプラグＣＯ２と接続している。容量絶縁膜ＣＩ１は、下部電極ＬＥ１上に設けられている。上部電極ＵＥ１は、容量絶縁膜ＣＩ１上に設けられている。

第１ブロックＤＢ１において、容量素子ＣＥ１が設けられる層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が設けられている。層間絶縁膜ＩＬ２の内部には、例えば配線ＩＣ２が形成される。

第２ブロックＯＢ１に設けられるトランジスタＴＲ２は、例えばゲート電極ＧＥ２と、ゲート絶縁膜ＧＩ２と、オフセットスペーサＯＳ２と、サイドウォールスペーサＳＷ２と、ソース・ドレイン領域ＳＤ２と、からなる。また、ソース・ドレイン領域ＳＤ２の端部には、ハロー領域ＨＲ１が設けられている。
トランジスタＴＲ２は、例えば半導体基板ＳＢ１に埋め込まれた素子分離領域ＥＩ２により、隣接するトランジスタと電気的に離間されている。

ゲート絶縁膜ＧＩ２は、半導体基板ＳＢ１上に設けられている。ゲート絶縁膜ＧＩ２は、ＳｉＯ_２等により構成される。ゲート電極ＧＥ２は、ゲート絶縁膜ＧＩ２上に設けられている。ゲート電極ＧＥ２は、ポリシリコン等により構成される。
ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上には、例えばオフセットスペーサＯＳ２が設けられている。オフセットスペーサＯＳ２は、半導体基板ＳＢ１上およびゲート電極ＧＥ２上に堆積した絶縁膜を異方性エッチングによりエッチバックすることにより形成される。オフセットスペーサＯＳ２は、例えばシリコン酸化膜等の絶縁膜により構成される。
また、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上には、オフセットスペーサＯＳ２を介してサイドウォールスペーサＳＷ２が設けられている。サイドウォールスペーサＳＷ２は、例えば半導体基板ＳＢ１上およびゲート電極ＧＥ２上に堆積した絶縁膜を異方性エッチングによりエッチバックすることにより形成される。サイドウォールスペーサＳＷ２は、例えばシリコン酸化膜等の絶縁膜により構成される。

ソース・ドレイン領域ＳＤ２は、ゲート電極ＧＥ２の両側に位置するよう半導体基板ＳＢ１に設けられる。本実施形態において、ソース・ドレイン領域ＳＤ２は、例えば高濃度不純物領域ＨＩ２と、低濃度不純物領域ＬＩ２と、からなる。ソース・ドレイン領域ＳＤ２は、例えば第１導電型を有する。また、ハロー領域ＨＲ１は、例えば第２導電型を有する。

低濃度不純物領域ＬＩ２の端部は、ゲート電極ＧＥ２と重なっている。本実施形態において、低濃度不純物領域ＬＩ２は、例えば第１導電型を有している。
高濃度不純物領域ＨＩ２は、ゲート電極ＧＥ２側の端部が低濃度不純物領域ＬＩ２の内側に位置している。また、高濃度不純物領域ＨＩ２は、後述するコンタクトプラグＣＯ３と接続するため、半導体基板ＳＢ１の表面部分に位置する。本実施形態において、高濃度不純物領域ＨＩ２は、例えば第１導電型を有する。なお、本実施形態において、高濃度不純物領域ＨＩ２は、低濃度不純物領域ＬＩ２よりも第１導電型の不純物濃度が高い。

第２ブロックＯＢ１において、半導体基板ＳＢ１上には、トランジスタＴＲ２を覆うように層間絶縁膜ＩＬ３が設けられている。層間絶縁膜ＩＬ３には、配線ＩＣ３が埋め込まれている。配線ＩＣ３は、層間絶縁膜ＩＬ３内に形成されたコンタクトプラグＣＯ３を介して、ソース・ドレイン領域ＳＤ２と接続する。本実施形態において、コンタクトプラグＣＯ３は、高濃度不純物領域ＨＩ２と接続する。このため、コンタクトプラグＣＯ３とソース・ドレイン領域ＳＤ２における接触抵抗を低減できる。
また、ソース・ドレイン領域ＳＤ２のうちコンタクトプラグＣＯ３と接続する部分には、例えばシリサイド層ＳＩ２が設けられている。

なお、本実施形態における半導体装置ＳＭ１の構造は、例えば断面の電子線ホログラフィ観察、または走査型拡がり抵抗顕微鏡（ＳＳＲＭ（Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ））観察等により観察することができる。

次に、本実施形態に係る半導体装置ＳＭ１の製造方法を説明する。
まず、図１（ａ）に示すように、半導体基板ＳＢ１を準備する。半導体基板ＳＢ１は、例えばシリコン基板である。
次に、半導体基板ＳＢ１のうち、第２ブロックＯＢ１を構成する部分に、例えばマスクを形成する（図示せず）。マスクの形成は、例えば半導体基板ＳＢ１に設けられたフォトレジスト膜を露光、現像することにより行われる。

次に、図１（ｂ）に示すように、半導体基板ＳＢ１の内部にシリコンをイオン注入することにより、半導体基板ＳＢ１表面から一定の深さに結晶欠陥を有する第１領域ＦＲ１を形成する。シリコンのイオン注入は、例えば半導体基板ＳＢ１のうちトランジスタＴＲ１が形成される上面側から行われる。

図１（ｂ）に示すように、半導体基板ＳＢ１の内部にシリコンをイオン注入することにより、半導体基板ＳＢ１には、上面側からアモルファス領域ＡＲ１、欠陥領域ＤＲ１、および格子間シリコン領域ＩＲ１が順に形成される。
ここで、アモルファス領域ＡＲ１は、半導体基板ＳＢ１のうち、シリコンのイオン注入によりアモルファス状態となった領域である。欠陥領域ＤＲ１は、半導体基板ＳＢ１のうち、シリコンのイオン注入により結晶を構成する原子が押し出されて結晶欠陥が生じた領域である。格子間シリコン領域ＩＲ１は、半導体基板ＳＢ１のうち、欠陥領域ＤＲ１を構成する原子が結晶内部へ格子間原子として入り込んでなる領域である。
すなわち、欠陥領域ＤＲ１が、結晶欠陥を有する上記第１領域ＦＲ１を構成する。

シリコンのイオン注入は、例えば加速エネルギーが５ｋｅＶ以上１００ｋｅＶ以下、ドーズ量が１Ｅ１４ｃｍ^−２以上１Ｅ１６ｃｍ^−２以下の条件下にて行われる。これにより、半導体基板ＳＢ１の結晶状態が乱れすぎてしまうことを抑制しつつ、欠陥領域ＤＲ１を形成することが可能となる。

本実施形態において、半導体基板ＳＢ１のうち第２ブロックＯＢ１に位置する領域上には、例えばマスクが形成されている。このため、アモルファス領域ＡＲ１、欠陥領域ＤＲ１、および格子間シリコン領域ＩＲ１は、半導体基板ＳＢ１のうち第２ブロックＯＢ１に位置する領域には形成されないこととなる。従って、ＤＲＡＭ部ＤＭ１を有する第１ブロックＤＢ１のみに選択的に後述する吸蔵領域ＡＤ１を形成することができる。
なお、本実施形態においては、半導体基板ＳＢ１のうち第２ブロックＯＢ１に位置する領域上にマスクが設けられていなくてもよい。この場合、アモルファス領域ＡＲ１、欠陥領域ＤＲ１、および格子間シリコン領域ＩＲ１は、半導体基板ＳＢ１の全領域に形成される。当該マスクを設けないことにより、製造コストの低減を図ることができる。

次に、結晶欠陥を有する第１領域ＦＲ１が形成された深さに、フッ素イオンまたは重水素イオンを注入する。フッ素イオンや重水素イオンの注入は、例えば半導体基板ＳＢ１のうちトランジスタＴＲ１が形成される上面側から行われる。
これにより、第１領域ＦＲ１に存在する結晶欠陥にフッ素イオンや重水素イオンが吸着、保持される。すなわち、第１領域ＦＲ１が、吸蔵領域ＡＤ１として機能することとなる。

なお、フッ素イオン注入は、例えば加速エネルギーが５ｋｅＶ以上１００ｋｅＶ以下、ドーズ量が１Ｅ１４ｃｍ^−２以上１Ｅ１６ｃｍ^−２以下の条件下にて行われる。これにより、第１領域ＦＲ１内に十分にフッ素イオンを注入することが可能となる。また、重水素イオン注入は、例えば加速エネルギーが１ｋｅＶ以上５０ｋｅＶ以下、ドーズ量が１Ｅ１４ｃｍ^−２以上１Ｅ１６ｃｍ^−２以下の条件下にて行われる。これにより、第１領域ＦＲ１内に十分に重水素イオンを注入することが可能となる。
本実施形態において、半導体基板ＳＢ１のうち第２ブロックＯＢ１に位置する領域上には、例えばマスクが形成されている。このため、半導体基板ＳＢ１のうち第２ブロックＯＢ１に位置する領域には、フッ素イオンや重水素イオンは注入されないこととなる。
なお、本実施形態においては、半導体基板ＳＢ１のうち第２ブロックＯＢ１に位置する領域上にマスクが設けられていなくてもよい。この場合、半導体基板ＳＢ１の全領域に、フッ素イオンまたは重水素イオンが注入されることとなる。

次に、半導体基板ＳＢ１を熱処理する。半導体基板ＳＢ１の熱処理は、例えば４００℃〜１０００℃、１秒〜１時間の条件にて行われる。
半導体基板ＳＢ１を熱処理することより、アモルファス領域ＡＲ１が再結晶化する。再結晶化したアモルファス領域ＡＲ１は、トランジスタＴＲ１を形成するための第２領域ＳＲ１となる。また、半導体基板ＳＢ１を熱処理することにより、格子間シリコン領域ＩＲ１は、シリコンをイオン注入する前と同様に、格子間原子を有しない状態となる。さらに、第１領域ＦＲ１におけるフッ素イオンが、第１領域ＦＲ１の結晶欠陥により確実に吸着、保持される。
このようにして、図１（ｃ）に示す、結晶欠陥と、フッ素イオンまたは重水素イオンと、含有する第１領域ＦＲ１が設けられた半導体基板ＳＢ１が得られる。

次に、図２（ａ）に示すように、半導体基板ＳＢ１にトランジスタＴＲ１を形成する。トランジスタＴＲ１は、半導体基板ＳＢ１のうち第１ブロックＤＢ１に位置する領域に形成される。一方、半導体基板ＳＢ１のうち第２ブロックＯＢ１に位置する領域には、トランジスタＴＲ２が形成される。

トランジスタＴＲ１の形成は、例えば次のように行われる。
まず、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を形成する。次いで、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上に、オフセットスペーサＯＳ１を形成する。次いで、ゲート電極ＧＥ１およびオフセットスペーサＯＳ１をマスクとして第１導電型の不純物をイオン注入する。これにより、低濃度不純物領域ＬＩ１を構成する不純物が半導体基板ＳＢ１へ導入される。次いで、ゲート電極ＧＥ１およびオフセットスペーサＯＳ１をマスクとして第２導電型の不純物をイオン注入する。これにより、カウンター領域ＣＲ１を構成する不純物が半導体基板ＳＢ１へ導入される。

次いで、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上に、オフセットスペーサＯＳ１を介してサイドウォールスペーサＳＷ１を形成する。次いで、ゲート電極ＧＥ１、オフセットスペーサＯＳ１、およびサイドウォールスペーサＳＷ１をマスクとして第１導電型の不純物をイオン注入する。これにより、高濃度不純物領域ＨＩ１を構成する不純物が半導体基板ＳＢ１へ導入される。
次いで、半導体基板ＳＢ１を熱処理して、半導体基板ＳＢ１内に導入された不純物を活性化させる。これにより、高濃度不純物領域ＨＩ１、低濃度不純物領域ＬＩ１、およびカウンター領域ＣＲ１が形成される。この熱処理は、１０５０℃、１秒の条件にて行われる。
これにより、トランジスタＴＲ１が形成される。

また、トランジスタＴＲ２の形成は、例えば次のように行われる。
まず、ゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２を形成する。次いで、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上に、オフセットスペーサＯＳ２を形成する。次いで、ゲート電極ＧＥ２およびオフセットスペーサＯＳ２をマスクとして第１導電型の不純物をイオン注入する。これにより、低濃度不純物領域ＬＩ２を構成する不純物が半導体基板ＳＢ１へ導入される。次いで、ゲート電極ＧＥ２およびオフセットスペーサＯＳ２をマスクとして第２導電型の不純物を、斜めイオン注入する。これにより、ハロー領域ＨＲ１を構成する不純物が半導体基板ＳＢ１へ導入される。

次いで、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上に、オフセットスペーサＯＳ２を介してサイドウォールスペーサＳＷ２を形成する。次いで、ゲート電極ＧＥ２、オフセットスペーサＯＳ２、およびサイドウォールスペーサＳＷ２をマスクとして第１導電型の不純物をイオン注入する。これにより、高濃度不純物領域ＨＩ２を構成する不純物が半導体基板ＳＢ１へ導入される。
次いで、半導体基板ＳＢ１を熱処理して、半導体基板ＳＢ１内に導入された不純物を活性化させる。これにより、高濃度不純物領域ＨＩ１、低濃度不純物領域ＬＩ１、およびハロー領域ＨＲ１が形成される。このとき、第２導電型を有するハロー領域ＨＲ１により、低濃度不純物領域ＬＩ１を構成する第１導電型の不純物が横方向に広がることを抑制できる。このため、トランジスタＴＲ２において、短チャネル効果を小さくすることができる。なお、この熱処理は、例えばトランジスタＴＲ１の不純物を活性化する際の熱処理と一緒に行われる。
これにより、トランジスタＴＲ２が形成される。

次に、熱処理により第１領域ＦＲ１内部のフッ素イオンまたは重水素イオンを第２領域ＳＲ１へ拡散させる。これにより、トランジスタＴＲ１内に生じた結晶欠陥をフッ素イオンまたは重水素イオンにより終端させることができる。
この熱処理は、例えば５００〜１０００℃、１秒〜１時間の条件下で行われる。また、この熱処理は、例えばトランジスタＴＲ１およびトランジスタＴＲ２の不純物を活性化させるための熱処理と一緒に行ってもよい。

次に、高濃度不純物領域ＨＩ１上にシリサイド領域ＳＩ１を形成する。次いで、コンタクトプラグＣＯ１、コンタクトプラグＣＯ２、およびコンタクトプラグＣＯ１と接続する配線ＩＣ１を形成する。コンタクトプラグＣＯ１、コンタクトプラグＣＯ２、および配線ＩＣ１は、半導体基板ＳＢ１上およびゲート電極ＧＥ１上に形成された層間絶縁膜ＩＬ１内に設けられる。次いで、層間絶縁膜ＩＬ１に形成された凹部に下部電極ＬＥ１、容量絶縁膜ＣＩ１、および上部電極ＵＥ１を順に積層する。これにより、層間絶縁膜ＩＬ１上に容量素子ＣＥ１が形成される。次いで、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。次いで、層間絶縁膜ＩＬ２の内部に、配線ＩＣ２を形成する。これにより、図４に示す第１ブロックＤＢ１の構成が得られる。

また、第２ブロックＯＢ１において、高濃度不純物領域ＨＩ２上にシリサイド領域ＳＩ２を形成する。次いで、半導体基板ＳＢ１上およびゲート電極ＧＥ１上に、層間絶縁膜ＩＬ３を形成する。次いで、層間絶縁膜ＩＬ３内に、コンタクトプラグＣＯ３を形成する。次いで、層間絶縁膜ＩＬ３の内部に、コンタクトプラグＣＯ３と接続する配線ＩＣ３を形成する。これにより、図４に示す第２ブロックＯＢ１の構成が得られる。
このようにして、本実施形態の半導体装置ＳＭ１が得られる。

次に、本実施形態の効果を説明する。
本実施形態によれば、トランジスタＴＲ１が形成される第２領域ＳＲ１下に、結晶欠陥およびフッ素イオンまたは重水素イオンを含有する第１領域ＦＲ１が設けられる。すなわち、トランジスタＴＲ１に生じた結晶欠陥を終端させるためのフッ素イオンまたは重水素イオンを、半導体基板ＳＢ１内部に積極的に設けた結晶欠陥によって吸着、保持することができる。これにより、トランジスタＴＲ１に生じた結晶欠陥を終端する工程の前に、フッ素イオンや重水素イオンが抜け出てしまうことを抑制できる。従って、リーク電流を十分に低減することが可能となる。

また、本実施形態によれば、トランジスタＴＲ１を形成する工程の前に、結晶欠陥と、フッ素イオンまたは重水素イオンと、を含有する第１領域ＦＲ１を形成する。このため、フッ素イオンまたは重水素イオンが、例えばゲート絶縁膜ＧＩ１等の意図しない場所に導入されてしまうことを抑制できる。従って、意図しない場所にフッ素イオンまたは重水素イオンが注入されることにより半導体装置の特性が変動してしまうこと、を抑制することが可能となる。

また、本実施形態によれば、トランジスタＴＲ１は、ＤＲＡＭのセルトランジスタである。すなわち、ＤＲＡＭのセルトランジスタにおける結晶欠陥を終端させることができる。従って、リーク電流の抑制に対する要求が高いＤＲＡＭ部において、リーク電流の低減を図ることが可能となる。

（第２の実施形態）
図５は、第２の実施形態に係る半導体装置ＳＭ１の製造方法を示す断面図であって、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置ＳＭ１の製造方法は、結晶欠陥と、フッ素イオンまたは重水素イオンと、を含有する第１領域ＦＲ１が設けられた半導体基板ＳＢ１の形成方法を除いて、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様である。本実施形態に係る半導体装置ＳＭ１の製造方法は、結晶欠陥を有する第１シリコン層ＦＳ１にフッ素イオンまたは重水素イオンを注入する工程と、第１シリコン層ＦＳ１上に第２シリコン層ＳＳ１を形成する工程と、第２シリコン層ＳＳ１にトランジスタＴＲ１を形成する工程と、熱処理により、第１シリコン層ＦＳ１内部のフッ素イオンまたは重水素イオンを第２シリコン層ＳＳ１へ拡散させる工程と、を備える。

以下、本実施形態に係る半導体装置ＳＭ１の製造方法について詳細に説明する。
まず、図５（ａ）に示すように、第１シリコン層ＦＳ１を準備する。
次に、図５（ｂ）に示すように、第１シリコン層ＦＳ１に対し、シリコンをイオン注入する。これにより、第１シリコン層ＦＳ１の全体は、結晶欠陥を有する欠陥領域ＤＲ１となる。第１シリコン層ＦＳ１における結晶欠陥密度は、例えば１Ｅ１７ｃｍ^−３以上１Ｅ２１ｃｍ^−３以下である。

次に、図５（ｃ）に示すように、結晶欠陥を有する第１シリコン層ＦＳ１にフッ素イオンまたは重水素イオンを注入する。フッ素イオンや重水素イオンの注入は、例えば第１シリコン層ＦＳ１のうち後述する第２シリコン層ＳＳ１が形成される上面側から行われる。これにより、第１シリコン層ＦＳ１に存在する結晶欠陥にフッ素イオンや重水素イオンが吸着、保持される。このとき、第１シリコン層ＦＳ１の全体は、結晶欠陥にフッ素イオンや重水素イオンが吸着、保持された吸蔵領域ＡＤ１として機能する。
次いで、第１シリコン層ＦＳ１に対し、熱処理を行う。これにより、第１シリコン層ＦＳ１内のフッ素イオンや重水素イオンが、第１シリコン層ＦＳ１の結晶欠陥により確実に吸着、保持される。

次に、図５（ｄ）に示すように、第１シリコン層ＦＳ１上に第２シリコン層ＳＳ１を形成する。第２シリコン層ＳＳ１は、例えばエピタキシャル成長法により行われる。
このようにして、半導体基板ＳＢ１が形成される。

本実施形態においては、例えば半導体基板ＳＢ１のうち第１ブロックＤＢ１および第２ブロックＯＢ１を含む全領域に、結晶欠陥およびフッ素イオンを有する第１シリコン層ＦＳ１が設けられる。また、第１シリコン層ＦＳ１は、例えば半導体基板ＳＢ１の下端部に設けられる。半導体基板ＳＢ１の下端部とは、半導体基板ＳＢ１のうちトランジスタＴＲ１が設けられる上端部と反対側に位置する部分をいう。
また、本実施形態においては、半導体基板ＳＢ１のうち第１シリコン層ＦＳ１が、結晶欠陥と、フッ素イオンまたは重水素イオンと、を含有する第１領域ＦＲ１となる。また、半導体基板ＳＢ１のうち第２シリコン層ＳＳ１が、第２領域ＳＲ１となる。

次に、第２領域ＳＲ１である第２シリコン層ＳＳ１に、トランジスタＴＲ１を形成する。トランジスタＴＲ１の形成は、例えば第１の実施形態と同様の方法により行われる。トランジスタＴＲ１は、半導体基板ＳＢ１のうち第１ブロックＤＢ１に位置する領域に設けられる。このため、トランジスタＴＲ１は、ＤＲＡＭのセルトランジスタを構成する。
また、第２シリコン層ＳＳ１に、トランジスタＴＲ２を形成する。トランジスタＴＲ２の形成は、例えば第１の実施形態と同様の方法により行われる。トランジスタＴＲ２は、半導体基板ＳＢ１のうち第２ブロックＯＢ１に位置する領域に設けられる。

次に、熱処理により、第１シリコン層ＦＳ１内部のフッ素イオンまたは重水素イオンを第２シリコン層ＳＳ１へ拡散させる。これにより、トランジスタＴＲ１に生じた結晶欠陥をフッ素イオンや重水素イオンにより終端させることができる。なお、当該熱処理は、例えば第１の実施形態における結晶欠陥を終端させるための熱処理と同様の条件により行われる。
その後、半導体基板ＳＢ１上に、容量素子ＣＥ１、配線ＩＣ１、配線ＩＣ２、および配線ＩＣ３を含む多層配線構造が形成される。容量素子ＣＥ１、配線ＩＣ１、配線ＩＣ２、および配線ＩＣ３は、例えば第１の実施形態と同様に形成される。
このようにして、半導体装置ＳＭ１が形成される。

本実施形態においても、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図６および図７は、第３の実施形態に係る半導体装置ＳＭ１の製造方法を示す断面図であり、第２の実施形態における図５に対応している。
本実施形態に係る半導体装置ＳＭ１の製造方法は、結晶欠陥と、フッ素イオンまたは重水素イオンと、を含有する第１領域ＦＲ１が設けられた半導体基板ＳＢ１の形成方法を除いて、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様である。
以下、本実施形態に係る半導体基板ＳＢ１の形成方法を説明する。

まず、図６（ａ）に示すように、第１シリコン層ＦＳ１を準備する。
次に、図６（ｂ）に示すように、第１シリコン層ＦＳ１上に、窒化膜ＮＬ１を形成する。第１シリコン層ＦＳ１上に窒化膜ＮＬ１を設けることにより、第１シリコン層ＦＳ１内に結晶欠陥を発生させることができる。このため、第１シリコン層ＦＳ１の全体は、結晶欠陥を有する欠陥領域ＤＲ１となる。
第１シリコン層ＦＳ１における結晶欠陥密度は、例えば１Ｅ１７ｃｍ^−３以上１Ｅ２１ｃｍ^−３以下である。

次に、図６（ｃ）に示すように、結晶欠陥を有する第１シリコン層ＦＳ１にフッ素イオンまたは重水素イオンを注入する。フッ素イオンや重水素イオンの注入は、例えば第１シリコン層ＦＳ１のうち窒化膜ＮＬ１が形成される上面側から行われる。
これにより、第１シリコン層ＦＳ１に存在する結晶欠陥に、フッ素イオンや重水素イオンが吸着、保持される。このとき、第１シリコン層ＦＳ１の全体は、結晶欠陥にフッ素イオンや重水素イオンが吸着、保持された吸蔵領域ＡＤ１として機能する。
次いで、第１シリコン層ＦＳ１に対し、熱処理を行う。これにより、第１シリコン層ＦＳ１内のフッ素イオンまたは重水素イオンが、第１シリコン層ＦＳ１の結晶欠陥により確実に吸着、保持される。

次に、図７（ａ）に示すように、窒化膜ＮＬ１を除去する。窒化膜ＮＬ１は、例えば薬液を用いたウェットエッチング等により除去される。
次に、図７（ｂ）に示すように、第１シリコン層ＦＳ１上に第２シリコン層ＳＳ１を形成する。第２シリコン層ＳＳ１は、例えばエピタキシャル成長法により行われる。
このようにして、半導体基板ＳＢ１が形成される。

本実施形態においても、第２の実施形態と同様の効果を得ることができる。

なお、上記実施の形態によれば、以下の態様が開示されている。
（付記１）
結晶欠陥を有する第１シリコン層にフッ素イオンを注入する工程と、
前記第１シリコン層上に、第２シリコン層を形成する工程と、
を備える基板の製造方法。
（付記２）
シリコン基板の内部にＳｉをイオン注入することにより、前記シリコン基板表面から一定の深さに結晶欠陥を有する第１領域を形成する工程と、
前記第１領域が形成された深さにフッ素イオンを注入する工程と、
を備える基板の製造方法。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＳＢ１ 半導体基板
ＡＲ１ アモルファス領域
ＤＲ１ 欠陥領域
ＩＲ１ 格子間シリコン領域
ＡＤ１ 吸蔵領域
ＦＲ１ 第１領域
ＳＲ１ 第２領域
ＦＳ１ 第１シリコン層
ＳＳ１ 第２シリコン層
ＮＬ１ 窒化膜
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ１、ＧＩ２ ゲート絶縁膜
ＯＳ１、ＯＳ２ オフセットスペーサ
ＳＷ１、ＳＷ２ サイドウォールスペーサ
ＳＤ１、ＳＤ２ ソース・ドレイン領域
ＨＩ１、ＨＩ２ 高濃度不純物領域
ＬＩ１、ＬＩ２ 低濃度不純物領域
ＣＲ１ カウンター領域
ＳＩ１、ＳＩ２ シリサイド領域
ＨＲ１ ハロー領域
ＴＲ１、ＴＲ２ トランジスタ
ＥＩ１、ＥＩ２ 素子分離領域
ＩＣ１、ＩＣ２、ＩＣ３ 配線
ＩＬ１、ＩＬ２、ＩＬ３ 層間絶縁膜
ＣＯ１、ＣＯ２、ＣＯ３ コンタクトプラグ
ＵＥ１ 上部電極
ＬＥ１ 下部電極
ＣＩ１ 容量絶縁膜
ＣＥ１ 容量素子
ＤＭ１ ＤＲＡＭ部
ＤＰ１ ＤＲＡＭ用周辺回路部
ＣＰ１ ＣＰＵ部
ＳＰ１ ＳＲＡＭ部
ＯＰ１ 他の回路
ＬＰ１ Ｌｏｇｉｃ用周辺回路部
ＤＢ１ 第１ブロック
ＯＢ１ 第２ブロック
ＳＭ１ 半導体装置

Claims (11)

1. 半導体基板の内部にシリコンをイオン注入することにより、前記半導体基板表面から一定の深さに結晶欠陥を有する第１領域を形成する工程と、
   前記第１領域が形成された深さにフッ素イオンまたは重水素イオンを注入する工程と、
   前記半導体基板のうち前記第１領域上に位置する第２領域にトランジスタを形成する工程と、
   熱処理により前記第１領域内部の前記フッ素イオンまたは前記重水素イオンを前記第２領域へ拡散させる工程と、
   を備える半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記トランジスタは、ＤＲＡＭのセルトランジスタである半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   前記第１領域における結晶欠陥密度は、１Ｅ１７ｃｍ^−３以上１Ｅ２１ｃｍ^−３以下である半導体装置の製造方法。
4. 結晶欠陥を有する第１シリコン層にフッ素イオンまたは重水素イオンを注入する工程と、
   前記第１シリコン層上に、第２シリコン層を形成する工程と、
   前記第２シリコン層にトランジスタを形成する工程と、
   熱処理により、前記第１シリコン層内部の前記フッ素イオンまたは前記重水素イオンを前記第２シリコン層へ拡散させる工程と、
   を備える半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記第１シリコン層に前記フッ素イオンまたは前記重水素イオンを注入する前記工程の前において、前記第１シリコン層に対してシリコンをイオン注入する工程を備える半導体装置の製造方法。
6. 請求項４に記載の半導体装置の製造方法において、
   前記第１シリコン層に前記フッ素イオンまたは前記重水素イオンを注入する前記工程の前において、前記第１シリコン層上に窒化膜を形成する工程を備え、
   前記窒化膜を形成する前記工程の後であって、かつ前記第２シリコン層を形成する前記工程の前において、前記窒化膜を除去する工程を備える半導体装置の製造方法。
7. 請求項４に記載の半導体装置の製造方法において、
   前記トランジスタは、ＤＲＡＭのセルトランジスタである半導体装置の製造方法。
8. 請求項４に記載の半導体装置の製造方法において、
   前記第１シリコン層における結晶欠陥密度は１Ｅ１７ｃｍ^−３以上１Ｅ２１ｃｍ^−３以下である半導体装置の製造方法。
9. 結晶欠陥と、フッ素イオンまたは重水素イオンと、を含有する第１領域と、前記第１領域上に設けられた第２領域と、を有するバルク半導体基板と、
   前記第２領域に設けられたＤＲＡＭのセルトランジスタと、
   を備える半導体装置。
10. 請求項９に記載の半導体装置において、
    前記バルク半導体基板は、前記セルトランジスタが設けられた第１ブロックと、前記セルトランジスタ以外のトランジスタが設けられた第２ブロックと、を有しており、
    前記第２ブロックには、前記第１領域が設けられていない半導体装置。
11. 請求項９に記載の半導体装置において、
    前記第１領域における結晶欠陥密度は１Ｅ１７ｃｍ^−３以上１Ｅ２１ｃｍ^−３以下である半導体装置。

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