JP6056772B2 - エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ - Google Patents

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Description

本発明は、エピタキシャルウェーハの製造方法およびエピタキシャルウェーハに関し、特に、エピタキシャル欠陥の形成を抑制しつつ、優れたゲッタリング能力を有するエピタキシャルウェーハを製造する方法に関する。
近年、シリコンデバイスの微細化が益々進行し、デバイス形成領域において、リーク電流の増大やキャリアのライフタイム短縮の原因となる結晶欠陥が存在しないことが要求されている。この要求に応えるために、シリコンウェーハ上にエピタキシャル層を成長させたエピタキシャルウェーハを作製し、表面のエピタキシャル層をデバイス形成領域として使用している。
さて、シリコンデバイスの製造プロセスにおける問題点の1つとして、ウェーハ中への重金属の混入が挙げられる。例えば、コバルト、銅やニッケルといった重金属がウェーハ中に混入した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。そこで、デバイス形成領域に重金属が拡散するのを抑制するために、ゲッタリング法を採用するのが通例である。
このゲッタリング法としては、ウェーハ内部に酸素を析出させ、形成された酸素析出物をゲッタリングサイトとして利用するイントリンシック・ゲッタリング法(IG法;Intrinsic Gettering method)と、ウェーハの裏面に、サンドブラスト法等を用いて機械的歪みを与えたり、多結晶シリコン膜等を形成してゲッタリングサイトとする、エクストリンシック・ゲッタリング法(EG法;Extrinsic Gettering method)がある。
しかし、デバイス形成プロセスの低温化およびシリコンウェーハの大口径化により、シリコンウェーハ、ひいてはエピタキシャルウェーハに対してゲッタリング能力を十分に付与できない問題が生じている。すなわち、形成プロセス温度の低温化により、ウェーハ内部に酸素析出物を形成させることが困難となっている。また、300mm以上の口径を有するシリコンウェーハに対しては、その主面ばかりでなく裏面に対しても鏡面研磨処理を施すのが通例であり、ウェーハの裏面に機械的歪みを与えたり、多結晶シリコン膜等を形成できない状況にある。
このように、現在、ウェーハに対してゲッタリング能力を付与するのが困難な状況にある。
エピタキシャルウェーハにゲッタリング能力を付与する方法として、特許文献1には、炭素イオンをシリコンウェーハ表面に注入し、シリコンウェーハの表面部に高濃度の炭素を含む領域(以下、「高濃度炭素領域」と称する)からなるゲッタリング層を形成したシリコンウェーハを作製した後、このシリコンウェーハの表面上にエピタキシャル層を形成することにより、優れたゲッタリング能力を有するエピタキシャルウェーハを作製する技術が提案されている。
しかし、シリコンウェーハ上にエピタキシャル層を形成する際、あるいはデバイス形成領域上にデバイス素子を形成する際に、汚染金属がウェーハ表面に付着すると、上記したデバイス形成プロセスの低温化によりデバイス形成領域から離れることができず、ウェーハ表面から深い位置に存在するゲッタリングサイトに捕獲されない懸念がある。
また、ウェーハ表面から深い位置に炭素イオンを高濃度で注入してゲッタリング層を形成するためには、炭素イオンの加速電圧を高める必要があり、その結果、ウェーハ表面の結晶性が悪化して、その上に成長させるエピタキシャル層に欠陥を発生させる問題もある。
こうした問題を解決する方法として、特許文献2には、原子または分子が複数集合して塊となったクラスターのイオンをシリコンウェーハ表面近傍のごく浅い位置に注入して、高濃度素領域からなるゲッタリング層としての改質層を形成することにより、ウェーハ表面の結晶性の乱れの問題を解決し、かつより優れたゲッタリング能力を有するエピタキシャルウェーハを製造する技術について記載されている。
特開平5−152304号公報 国際公開第2012/17162号パンフレット
特許文献2に記載されたクラスターイオン照射により形成された改質層は、特許文献1に記載されたイオン注入法により得られたゲッタリング層に比べて高いゲッタリング能力を有している。しかし、上述のように、デバイスの微細化が益々進行していることから、金属汚染対策への要求も厳しさを増しており、ゲッタリング能力の更なる向上が望まれている。
特許文献2に記載されたクラスターイオン照射技術において、エピタキシャルウェーハのゲッタリング能力を向上させるためには、照射するクラスターイオンのドーズ量を増加させればよい。しかしながら、発明者らが、ゲッタリング能力を向上させるべく、ドーズ量を増加させてクラスターイオンの照射を行い、エピタキシャルウェーハを作製したところ、エピタキシャル層に形成される結晶欠陥(すなわち、エピタキシャル欠陥)が増加することが判明した。
このように、クラスターイオン照射技術によりエピタキシャルウェーハにゲッタリング能力を付与するに当たり、ゲッタリング能力の向上とエピタキシャル欠陥の低減はトレードオフの関係にあり、エピタキシャル欠陥の形成を抑制しつつ、優れたゲッタリング能力を有するエピタキシャルウェーハを製造する方途を確立する必要がある。
そこで、本発明の目的は、エピタキシャル欠陥の形成を抑制しつつ、優れたゲッタリング能力を有するエピタキシャルウェーハを製造する方途を提供することにある。
発明者らは、上記課題を解決する方途について鋭意検討した。その結果、クラスターイオン照射技術によりゲッタリング能力が高めたられたエピタキシャルウェーハを提供するに当たり、エピタキシャルウェーハの基板であるシリコンウェーハの抵抗率を低減することがエピタキシャル層への欠陥の発生を抑制するのに有効であることを見出した。
しかし、一般的に抵抗率の低いシリコンウェーハを用いて、シリコンウェーハの抵抗率よりも抵抗の高いエピタキシャル層を形成したエピタキシャルウェーハは、デバイス形成工程における熱処理などを受けると、シリコンウェーハ中のドーパントや酸素がエピタキシャル層内に拡散してエピタキシャル層の抵抗率が変動してしまう問題がある。
本発明者らの実験によれば、低抵抗率のシリコンウェーハに対して所定のドーズ量範囲でクラスターイオンを照射した場合には、エピタキシャル層内へのドーパントの拡散が抑制され、加えてシリコンウェーハ中の酸素もエピタキシャル層内に拡散することを抑制できることを知見し、本発明を完成させるに至った。
すなわち、本発明の要旨構成は以下の通りである。
(1)0.001Ω・cm以上0.1Ω・cm以下の抵抗率を有するシリコンウェーハの表面に2.0×1014/cm以上1.0×1016/cm以下のドーズ量で少なくとも炭素を含むクラスターイオンを照射して、前記シリコンウェーハの表面部に、前記クラスターイオンの構成元素が固溶してなる改質層を形成するクラスターイオン照射工程と、前記シリコンウェーハの改質層上に前記シリコンウェーハよりも高い抵抗率を有するエピタキシャル層を形成するエピタキシャル層形成工程とを有することを特徴とするエピタキシャルウェーハの製造方法。
(2)前記クラスターイオンが構成元素として炭素を含む2種以上の元素を含む、前記(1)に記載のエピタキシャルウェーハの製造方法。
(3)前記シリコンウェーハの抵抗率は、ホウ素の添加により調整されたものである、前記(1)または(2)に記載のエピタキシャルウェーハの製造方法。
(4)前記クラスターイオン照射工程の後かつ前記エピタキシャル層形成工程の前に、非酸化性雰囲気において500℃以上1100℃以下の温度にて熱処理を行う熱処理工程をさらに有する、前記(1)〜(3)のいずれか一項に記載のエピタキシャルウェーハの製造方法。
(5)0.001Ω・cm以上0.1Ω・cm以下の抵抗率を有するシリコンウェーハと、該シリコンウェーハの表面部に形成された、該シリコンウェーハ中に少なくとも炭素を含む所定元素が固溶してなる改質層と、該改質層上に、前記シリコンウェーハよりも高い抵抗率を有するエピタキシャル層と、を有し、前記改質層における前記所定元素の深さ方向の濃度プロファイルの半値幅が100nm以下であり、前記改質層における前記濃度プロファイルのピーク濃度が、9.0×1018atoms/cm以上1.0×1021atoms/cm以下であることを特徴とするエピタキシャルウェーハ。
(6)前記シリコンウェーハの表面からの深さが150nm以下の範囲内に、前記改質層における前記濃度プロファイルのピークが位置する、前記(5)に記載のエピタキシャルウェーハ。
(7)前記所定元素が炭素を含む2種以上の元素を含む、前記(5)または(6)に記載のエピタキシャルウェーハ。
(8)前記シリコンウェーハの抵抗率は、ホウ素の添加により調整されたものである、前記(5)〜(7)のいずれか一項に記載のエピタキシャルウェーハ。
本発明によれば、エピタキシャルウェーハの基板として低抵抗率を有するシリコンウェーハを用いるため、エピタキシャル欠陥の形成を抑制しつつ、優れたゲッタリング能力を有するエピタキシャルウェーハを得ることができる。
また、上記低抵抗率を有するシリコンウェーハへのクラスターイオンの照射を適正な範囲内にあるドーズ量で行うため、シリコンウェーハからエピタキシャル層への酸素およびドーパントの拡散を抑制し、エピタキシャル層の抵抗率の変動を抑制することができる。
本発明によるエピタキシャルウェーハの製造方法を説明する摸式断面図である。 クラスターイオンのドーズ量と、ホウ素のエピタキシャル層内への拡散を抑制する効果との関係を説明する図である。 本発明によるエピタキシャルウェーハの製造方法により、シリコンウェーハ中の酸素のエピタキシャル層への拡散が抑制される様子を説明する図である。 本発明によるエピタキシャルウェーハの製造方法により、シリコンウェーハ中の抵抗率の変動が抑制される様子を説明する図である。
(エピタキシャルウェーハの製造方法)
以下、図面を参照して、本発明の実施形態について説明する。図1は、本発明によるエピタキシャルウェーハの製造方法を説明する模式断面図である。この図に示すエピタキシャルウェーハ100の製造方法は、シリコンウェーハ10の表面10Aに少なくとも炭素を含むクラスターイオン16を照射して、シリコンウェーハ10の表面部に、クラスターイオン16の構成元素が固溶してなる改質層18を形成するクラスターイオン照射工程と(図1(A)〜(C))、シリコンウェーハ10の改質層18上にシリコンウェーハ10よりも高い抵抗率を有するエピタキシャル層20を形成するエピタキシャル層形成工程とを有する(図1(D))。ここで、シリコンウェーハ10として、0.001Ω・cm以上0.1Ω・cm以下の抵抗率を有するシリコンウェーハを用いること、およびクラスターイオン16の照射を2.0×1014atoms/cm以上1.0×1016atoms/cm以下のドーズ量で行うこと、が肝要である。
上述のように、シリコンウェーハにクラスターイオンを照射してエピタキシャルウェーハにゲッタリング能力を付与するに当たり、クラスターイオンのドーズ量を増加させることにより、エピタキシャルウェーハのゲッタリング能力を向上させることができる。しかも、低抵抗率を有するシリコンウェーハを用いることにより、エピタキシャル層への欠陥の発生を抑制することができる。これは、おそらくドーパントを高濃度に添加することにより、シリコンウェーハそのものの熱伝導度が低くなり、クラスターイオンがシリコンウェーハ表面に衝突した際に発生する熱が除去されにくくなり、クラスターイオンの照射によって生じたシリコンウェーハ表面のダメージが、クラスターイオンの照射によって生じる熱によって回復し易くなっているためと思われる。
こうして、クラスターイオン照射技術により、0.001Ω・cm以上0.1Ω・cm以下の抵抗率を有するシリコンウェーハを用いることにより、エピタキシャル欠陥の形成を抑制しつつ、優れたゲッタリング能力を有するエピタキシャルウェーハを作製することができる。なお、抵抗率が0.1Ω・cmを超えると、抵抗が高いために十分なエピタキシャル欠陥形成の抑制効果が得られず、抵抗率が0.001Ω・cm未満ではシリコン結晶の育成そのものが困難となる。
また、クラスターイオン照射のドーズ量を、2.0×1014atoms/cm以上とすることにより、デバイス形成工程における熱処理後にも、シリコンウェーハ中のドーパントおよび酸素がエピタキシャル層内へ拡散するのを抑制して、エピタキシャル層の抵抗率が変動するのを抑制することができる。これは、おそらくドーパントの拡散は格子間シリコンによって助長されるが、クラスターイオン照射による高濃度の炭素と格子間シリコンとが結合して格子間シリコンの濃度が低下し、その結果、ドーパントの拡散が抑制されるためと考えられる。ただし、ドーズ量を1.0×1016atoms/cmを超える値とすると、シリコンウェーハ最表面の結晶性の乱れが大きくなりすぎてしまい、エピタキシャル成長処理時にエピタキシャル層に発生する欠陥個数を増大させてしまうおそれがある。
このように、基板として0.001Ω・cm以上0.1Ω・cm以下の抵抗率を有するシリコンウェーハを使用し、2.0×1014atoms/cm以上1.0×1016atoms/cm以下のドーズ量でクラスターイオンの照射を行うことにより、エピタキシャル欠陥の形成を抑制しつつ、デバイス形成工程における熱処理時にシリコンウェーハ中のドーパントおよび酸素がエピタキシャル層へ拡散するのを抑制できる、優れたゲッタリング能力を有するエピタキシャルウェーハを得ることができる。以下、本発明によるエピタキシャルウェーハの製造方法の各工程について説明する。
まず、エピタキシャルウェーハ100の基板として、0.001Ω・cm以上0.1Ω・cm以下の抵抗率を有するシリコンウェーハ10を用意する(図1(A))。本発明における抵抗率は、拡散拡がり抵抗測定法(SR法;Spreading Resistance Analysis)や四探針法などの測定方法によって測定できる。
このようなシリコンウェーハ10の素材である単結晶シリコンインゴットは、例えばチョクラルスキー法(CZ法)により育成することができる。具体的には、石英ルツボ内に供給されたシリコン融液に種結晶を浸漬し、石英ルツボおよび種結晶を回転させながら種結晶を引き上げることにより育成することができる。
抵抗率の上記範囲への調整は、石英ルツボに投入するドーパントの量を調整することにより行うことができる。ドーパントとしては、p型、n型に関係なく、ホウ素、リン、アンチモン、砒素等を何れのドーパントを用いることができる。なお、砒素およびアンチモンは非常に蒸発しやすいためシリコン結晶中のドーパント濃度を十分に高くすることが難しく、低い抵抗率のシリコン結晶を製造することが難しい問題があるのに対して、ホウ素やリンは偏析係数がより1に近く、低い抵抗率のシリコンウェーハを製造することができるため、ホウ素またはリンを用いることが好ましい。特に、ホウ素を用いた場合には、比較的拡散速度の遅いFeなどに対するゲッタリング効果が高まるという利点がある。
次いで、用意した低抵抗率を有するシリコンウェーハ10の表面10Aに、少なくとも炭素を含むクラスターをイオン化させたクラスターイオン16を照射する(図1(B))。クラスターイオン16の照射は、モノマーイオンよりも低いエネルギーでクラスターイオン16の構成元素をシリコンウェーハ10の表面部に導入できるため、モノマーイオンを注入する場合に比べて、炭素を含む、クラスターイオン16の構成元素の最大濃度の位置をより表面10Aに近く位置させることができる。また、クラスターイオン16の構成元素が分布するウェーハ深さ方向の範囲を狭めることができるため、クラスターイオン16の構成元素の最大濃度を高めることもできる。さらに、クラスターイオン16を低エネルギーで照射するため、シリコンウェーハ10の表面の結晶性の乱れを抑制することもできる。
ここで、クラスターイオンの炭素源として、エタン、メタン、プロパン、ジベンジル(C1414)、二酸化炭素(CO)等を使用することができる。また、小サイズのクラスターイオンビームを形成しやすいため、ピレン(C1610)、ジベンジル(C1414)などより生成したクラスターC(3≦n≦16,3≦m≦10)を用いることが好ましい。
クラスターイオン16のドーズ量は、2.0×1014atoms/cm以上1.0×1016atoms/cm以下とする。前述したように、ドーズ量が2.0×1014atoms/cm未満の場合には、シリコンウェーハからのドーパントおよび酸素のエピタキシャル層への拡散を抑制することができない。一方、ドーズ量が1.0×1016atoms/cmを超えると、シリコンウェーハ最表面の結晶性の乱れが大きくなりすぎてしまい、エピタキシャル成長処理時にエピタキシャル層に欠陥を発生させてしまうおそれがある。2.0×1014atoms/cm以上1.0×1016atoms/cm以下のドーズ量でクラスターイオン照射を行うと、改質層18における構成元素の深さ方向の濃度プロファイルのピーク濃度が、9.0×1018atoms/cm以上1.0×1021atoms/cm以下の範囲となる。
なお、本発明において、「構成元素の深さ方向の濃度プロファイル」は、構成元素が2種以上の元素を含む場合は、合計ではなく、それぞれ単独の元素についてのプロファイルを意味するものとする。
クラスターイオンを照射する場合、ゲッタリング層としての改質層18の深さ位置は、クラスターイオン16の加速電圧とクラスターサイズに依存する。改質層18をシリコンウェーハ10の表面部に形成するために、クラスターイオン16の加速電圧は、0keV/atom超え50keV/atom以下とする。好ましくは、40keV/atom以下である。また、クラスターサイズは2個以上とし、好ましくは50個以下とする。ここで、「クラスターサイズ」とは、1つのクラスターを構成する原子または分子の個数を意味する。
また、構成元素として炭素を含む2種以上の元素、すなわち、炭素以外に1種以上の元素を含むことが好ましい。これは、析出元素の種類により効率的にゲッタリング可能な金属の種類が異なるが、2種以上の元素を固溶させることにより、より幅広い金属汚染に対応できるからである。具体的には、炭素以外に、水素、やリン、ホウ素等を含むことができ、例えば、炭素の場合には、ニッケルや銅を効率的にゲッタリングできるのに対して、ホウ素の場合には、銅や鉄を効率的にゲッタリングすることができる。
こうして、シリコンウェーハ10の表面部に高濃度炭素領域からなるゲッタリング層としての改質層18を形成し、優れたゲッタリング能力を有するシリコンウェーハ10を得ることができる。
続いて、シリコンウェーハ10の表面10A上にエピタキシャル層20を形成する(図1(D))。ここで、エピタキシャル層20は、具体的にはシリコンエピタキシャル層である。また、エピタキシャル層20の抵抗率は、シリコンウェーハ10の抵抗率よりも大きな値とし、例えば、0.01Ω・cm超100Ω・cmの範囲内の値である。好ましくは、シリコンウェーハ10の抵抗率の10倍以上とする。また、エピタキシャル層20の厚みは、設計に従って任意に設定することができるが、好ましくは1μm以上15μm以下である。
このエピタキシャル層20は、周知の一般的な方法により形成することができる。例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、1000〜1150℃程度で化学気相成長(CVD;Chemical Vapor Deposition)法により、シリコンウェーハ10上にエピタキシャル成長させることができる。
以上の本発明によるエピタキシャルウェーハの製造方法において、クラスターイオン照射工程の後、かつエピタキシャル層形成工程の前に、エピタキシャル装置とは別個の熱処理装置を用いて回復熱処理を行ってもよい。この回復熱処理は、500℃以上1100℃以下で10秒以上1時間以下行えばよい。ここで、熱処理温度を500℃以上1100℃以下とするのは、500℃未満では、結晶性の回復効果が得られにくいためであり、一方、1100℃を超えると、高温での熱処理に起因するスリップが発生し、また、装置への熱負荷が大きくなるためである。また、熱処理時間を10秒以上1時間以下とするのは、10秒未満では回復効果が得られにくいためであり、一方、1時間超えでは、生産性の低下を招き、装置への熱負荷が大きくなるためである。
このような回復熱処理は、例えば、RTAやRTOなどの急速昇降温熱処理装置や、バッチ式熱処理装置(縦型熱処理装置、横型熱処理装置)を用いて行うことができる。前者は、ランプ照射加熱方式のため、装置構造的に長時間処理には適しておらず、15分以内の熱処理に適している。一方、後者は、所定温度までに温度上昇させるために時間がかかるものの、一度に多数枚のウェーハを同時に処理できる。また、抵抗加熱方式のため、長時間の熱処理が可能である。使用する熱処理装置は、クラスターイオン16の照射条件を考慮して適切なものを選択すればよい。
(エピタキシャルウェーハ)
次に、本発明に係るエピタキシャルウェーハ100について説明する。図1(D)に示した、本発明に係るエピタキシャルウェーハ100は、0.001Ω・cm以上0.1Ω・cm以下の抵抗率を有するシリコンウェーハ10と、該シリコンウェーハ10の表面部に形成された、該シリコンウェーハ10中に少なくとも炭素を含む所定元素が固溶してなる改質層18と、該改質層18上に、シリコンウェーハ10よりも高い抵抗率を有するエピタキシャル層20とを有する。ここで、改質層18における所定元素の深さ方向の濃度プロファイルの半値幅が100nm以下であり、改質層18における濃度プロファイルのピーク濃度が、9.0×1018atoms/cm以上1.0×1021atoms/cm以下である。
このエピタキシャルウェーハ100は、基板として低抵抗率を有するシリコンウェーハ10を用いているため、高抵抗率(例えば、10Ω・cm)を有するシリコンウェーハを用いた場合に比べて、エピタキシャル層に形成されるエピタキシャル欠陥の数が少ない。また、シリコンウェーハ10の表面部、すなわち、エピタキシャル層20の直下に、濃度プロファイルのピーク濃度が、9.0×1018atoms/cm以上1.0×1021atoms/cm以下である炭素を含む、高濃度炭素領域からなる改質層18を有している。
なお、本明細書における「深さ方向の濃度プロファイル」は、二次イオン質量分析法(SIMS;Secondary Iron Mass Spectrometry)にて測定した深さ方向の濃度分布を意味する。また、「所定元素の深さ方向の濃度プロファイルの半値幅」とは、測定精度を考慮して、エピタキシャル層の厚さが1μm超えの場合は、エピタキシャル層を1μmに薄膜化した状態で、SIMSにて所定元素の濃度プロファイルを測定したときの半値幅を意味する。
以上の本発明によるエピタキシャルウェーハにおいて、より高いゲッタリング能力を得る観点から、シリコンウェーハ10の表面からの深さが150nm以下の範囲内に、改質層18における濃度プロファイルのピークが位置することが好ましい。
また、所定元素としては、炭素を含む2種以上の元素とすることが好ましいのは既述のとおりである。
さらに、改質層18の深さ方向厚みは、概ね30〜400nmの範囲内とすることができる。
こうして、本発明によるエピタキシャルウェーハ100は、エピタキシャル欠陥が少なく、デバイス形成工程における熱処理時にシリコンウェーハ中のドーパントおよび酸素がエピタキシャル層へ拡散するのを抑制できる、優れたゲッタリング能力を有するエピタキシャルウェーハである。
(発明例1〜発明例3)
以下、本発明の実施例について説明する。
まず、エピタキシャルウェーハの基板として、直径:300mm、厚さ:775μm、抵抗率:約0.003Ω・cmを有するシリコンウェーハを用意した。次いで、クラスターイオン発生装置(日新イオン機器社製、型番:CLARIS)を用いて、クラスターイオンとしてCクラスターを生成し、炭素1原子当たりの加速電圧23.4keV/atomの条件でシリコンウェーハの表面に照射した。ここで、クラスターイオンのドーズ量は、1.0×1015atoms/cm(発明例1)、5×1015atoms/cm(発明例2)、2×1014atoms/cm(発明例3)の3水準とした。続いて、シリコンウェーハを枚葉式エピタキシャル成長装置(アプライドマテリアルズ社製)内に搬送し、装置内で1120℃の温度で30秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして1150℃でCVD法により、シリコンウェーハ上にシリコンのエピタキシャル層(厚さ:4.0μm、ドーパント:ホウ素、抵抗率:約0.3Ω・cm)をエピタキシャル成長させ、本発明に従うエピタキシャルウェーハとした。
(比較例1〜比較例4)
比較例1として、基板として約10Ω・cmの抵抗率を有するシリコンウェーハを用いた以外は、発明例1と同様(すなわち、ドーズ量が1.0×1015atoms/cm)にして、比較例1に係るエピタキシャルウェーハを作製した。
比較例2として、基板として約10Ω・cmの抵抗率を有するシリコンウェーハを用いた以外は、発明例2と同様(すなわち、ドーズ量が5×1015atoms/cm)にして、比較例2に係るエピタキシャルウェーハを作製した。
比較例3として、シリコンウェーハに対してクラスターイオンを照射しなかった以外は、発明例1と同様にして、比較例3に係るエピタキシャルウェーハを作製した。
比較例4として、クラスターイオンのドーズ量を1×1014atoms/cmの低ドーズ量に変更した以外は、発明例1と同様にして、比較例4に係るエピタキシャルウェーハを作製した。
<エピタキシャル欠陥の評価>
上記発明例1〜3および比較例1〜4のエピタキシャルウェーハそれぞれについてエピタキシャル層に形成されたエピタキシャル欠陥の数を評価した。具体的には、表面欠陥検査装置(KLA−Tencor社製:Surfscan SP−1)を用いて観察評価し、輝点欠陥(Light Point Defect, LPD)の発生状況を調べた。その際、観察モードはDCNモード(Dark Field Composite Normal mode)とし、具体的には、サイズ(直径)がDWNモード(Dark Field Wide Normal mode)で90nm以上かつDNNモード(Dark Field Narrow Normal mode)で110nm以上の輝点欠陥を検出する条件で行った。続いて、走査型電子顕微鏡(Scanning Electron Microscope, SEM)を用いて、LPDの発生部位を観察評価して、LPDが積層欠陥であるか否かを評価した。それぞれ10枚ずつ作製した発明例1〜3および比較例1〜4のウェーハに対してこの評価を実施し、ウェーハ1枚当たりの積層欠陥の平均の個数を求めた。その結果、ウェーハ1枚当たりの積層欠陥の平均の個数は、発明例1では3.2個、発明例2では2.8個(、発明例3では2.5個)であったのに対して、比較例1では5.0個、比較例2では6.0個(、比較例3では2.2個、比較例4では2.3個)であった。このように、ドーズ量を高めた発明例1および発明例2のエピタキシャルウェーハは、同じドーズ量である比較例1および比較例2のエピタキシャルウェーハよりもエピタキシャル欠陥の個数が低減され、低抵抗率を有する基板を用いることにより、エピタキシャル欠陥の形成を抑制できることが確認された。なお、クラスターイオンを照射しなかった比較例3、および1×1014atoms/cmの低ドーズ量の比較例4のエピタキシャルウェーハは、エピタキシャル欠陥の個数が少なかった。
<ゲッタリング能力の評価>
上記発明例1〜3および比較例1〜4のエピタキシャルウェーハそれぞれについてゲッタリング能力の評価を行った。具体的には、各エピタキシャルウェーハのエピタキシャル層表面をCu汚染液(1.0×1013/cm)でスピンコート汚染法を用いて故意に汚染し、引き続き1000℃、1時間の拡散熱処理を施した。その後、SIMS測定を行うことによりCuの濃度ピークを評価した。
その結果、発明例1〜3(および比較例1、2)のエピタキシャルウェーハは全て1×1016atoms/cm以上のCuのピーク濃度が検出されたのに対し、クラスターイオンを照射しなかった比較例3およびドーズ量が低い比較例4のエピタキシャルウェーハはCu濃度のピークが観察されなかった。クラスターイオンを照射する際のドーズ量を高めることによりゲッタリング能力が向上することが確認された。
<ドーパントおよび酸素の拡散抑制効果のドーズ量依存性>
次に、エピタキシャル層へのドーパントおよび酸素の拡散抑制効果とクラスターイオンのドーズ量との関係を調べるため、以下の実験を行った。
すなわち、上記発明例3、比較例3および比較例4のエピタキシャルウェーハに対して、デバイス形成工程における熱処理を模した模擬熱処理(ガス雰囲気:3体積%の酸素を含む窒素雰囲気、熱処理温度:最高到達温度900℃以下の熱処理シーケンス、トータル熱処理時間:60時間)を施した。その後、SIMSにより各エピタキシャルウェーハそれぞれについて深さ方向のホウ素濃度分布を調査した。また、リファレンスとして、模擬熱処理を行っていない比較例3のエピタキシャルウェーハについても同様の評価を行った。測定結果を図2に示す。
図2から明らかなように、クラスターイオンを照射しない(つまり、ドーズ量が0)比較例3では、模擬熱処理前に比べて模擬熱処理後では、シリコンウェーハ中のホウ素がエピタキシャル層に大きく拡散していることが分かる。しかし、クラスターイオンのドーズ量を増加させるに従って、エピタキシャル層へのホウ素の拡散は抑制され、ドーズ量が2.0×1014atoms/cmの発明例3の場合には、ホウ素の濃度プロファイルは、クラスターイオンを照射しなかった模擬熱処理前のエピタキシャルウェーハとほぼ同じである。つまり、ドーズ量が2.0×1014atoms/cm以上であれば、シリコンウェーハ中のホウ素がエピタキシャル層内に拡散するのを抑制できることが分かる。
上記発明例3、比較例3のエピタキシャルウェーハに対して、デバイス形成工程における熱処理を模した模擬熱処理(ガス雰囲気:3体積%の酸素を含む窒素雰囲気、熱処理温度:最高到達温度900℃以下の熱処理シーケンス、トータル熱処理時間:60時間)を施して、SIMSにより各エピタキシャルウェーハそれぞれについて深さ方向の酸素濃度分布を調査した。模擬熱処理を行っていない発明例3および比較例3のエピタキシャルウェーハについても同様の評価を行った。測定結果を図3に示す。
図3から明らかなように、クラスターイオンを照射しない(つまり、ドーズ量が0)比較例3では、模擬熱処理前に比べて模擬熱処理後では、エピタキシャル層におけるエピタキシャル層とシリコンウェーハとの間の界面近傍の領域において酸素濃度が増加していることが分かる。一方、クラスターイオンのドーズ量が2×1014atoms/cmの発明例3では、模擬熱処理前の酸素濃度プロファイルと模擬熱処理後の酸素濃度プロファイルはほぼ同じであり、エピタキシャル層におけるエピタキシャル層とシリコンウェーハとの間の界面近傍の領域において酸素濃度はむしろ減少していることが分かる。
図4は、本発明によるエピタキシャルウェーハの製造方法により、シリコンウェーハ中の抵抗率の変動が抑制される様子を説明する図である。図4(a)は、比較例3のエピタキシャルウェーハにおける上記模擬熱処理前後の深さ方向の抵抗率分布を示すものであり、図4(b)は、発明例3のエピタキシャルウェーハにおける上記模擬熱処理前後の深さ方向の抵抗率分布を示すものである。深さ方向における抵抗率の分布は、抵抗率測定装置(型番:SSM2000、日本エス・エス・エム株式会社製)を用いて、SR法により測定したものである。
図4(a)および図4(b)から明らかなように、比較例3においては、模擬熱処理後に、エピタキシャル層におけるエピタキシャル層とシリコンウェーハとの間の界面近傍の領域において抵抗率が減少していることが分かる。これに対して、発明例3においては、エピタキシャル層におけるエピタキシャル層とシリコンウェーハとの間の界面近傍の領域において抵抗率はほとんど変動していないことが分かる。
なお、抵抗率が0.001Ω・cmを有するシリコンウェーハおよび抵抗率が0.1Ω・cmを有するシリコンウェーハを用いて、発明例1〜3の条件で製造したエピタキシャルウェーハについても同様の評価を行ったが、上記した実験結果とほぼ同様のエピタキシャル欠陥の低減効果、抵抗率変動の抑制効果が確認された。
本発明によれば、エピタキシャル欠陥の形成を抑制しつつ、デバイス形成工程における熱処理時にシリコンウェーハ中のドーパントおよび酸素がエピタキシャル層へ拡散するのを抑制できる、優れたゲッタリング能力を有するエピタキシャルウェーハを製造することができるため、半導体ウェーハ製造業において有用である。
10 シリコンウェーハ
10A シリコンウェーハの表面
16 クラスターイオン
18 改質層
20 エピタキシャル層
100 エピタキシャルウェーハ

Claims (8)

  1. 0.001Ω・cm以上0.1Ω・cm以下の抵抗率を有するシリコンウェーハの表面に2.0×1014/cm以上1.0×1016/cm以下のドーズ量で少なくとも炭素を含むクラスターイオンを照射して、前記シリコンウェーハの表面部に、前記クラスターイオンの構成元素が固溶してなる改質層を形成するクラスターイオン照射工程と、
    前記シリコンウェーハの改質層上に前記シリコンウェーハよりも高い抵抗率を有するエピタキシャル層を形成するエピタキシャル層形成工程と、
    を有することを特徴とするエピタキシャルウェーハの製造方法。
  2. 前記クラスターイオンが構成元素として炭素を含む2種以上の元素を含む、請求項1に記載のエピタキシャルウェーハの製造方法。
  3. 前記シリコンウェーハの抵抗率は、ホウ素の添加により調整されたものである、請求項1または2に記載のエピタキシャルウェーハの製造方法。
  4. 前記クラスターイオン照射工程の後かつ前記エピタキシャル層形成工程の前に、非酸化性雰囲気において500℃以上1100℃以下の温度にて熱処理を行う熱処理工程をさらに有する、請求項1〜3のいずれか一項に記載のエピタキシャルウェーハの製造方法。
  5. 0.001Ω・cm以上0.1Ω・cm以下の抵抗率を有するシリコンウェーハと、該シリコンウェーハの表面部に形成された、該シリコンウェーハ中に少なくとも炭素を含む所定元素が固溶してなる改質層と、該改質層上に、前記シリコンウェーハよりも高い抵抗率を有するエピタキシャル層と、を有し、
    前記改質層における前記所定元素の深さ方向の濃度プロファイルの半値幅が100nm以下であり、前記改質層における前記濃度プロファイルのピーク濃度が、9.0×1018atoms/cm以上1.0×1021atoms/cm以下であることを特徴とするエピタキシャルウェーハ。
  6. 前記シリコンウェーハの表面からの深さが150nm以下の範囲内に、前記改質層における前記濃度プロファイルのピークが位置する、請求項5に記載のエピタキシャルウェーハ。
  7. 前記所定元素が炭素を含む2種以上の元素を含む、請求項5または6に記載のエピタキシャルウェーハ。
  8. 前記シリコンウェーハの抵抗率は、ホウ素の添加により調整されたものである、請求項5〜7のいずれか一項に記載のエピタキシャルウェーハ。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6504082B2 (ja) * 2016-02-29 2019-04-24 株式会社Sumco 半導体エピタキシャルウェーハおよびその製造方法ならびに固体撮像素子の製造方法
JP2017201647A (ja) 2016-05-02 2017-11-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102016125340A1 (de) * 2016-12-22 2018-06-28 Infineon Technologies Ag Verfahren zum Bilden eines Halbleitersubstrats, Verfahren zum Bilden eines Halbleiterbauelements, Halbleitersubstrat und Halbleiterbauelement
JP6327393B1 (ja) * 2017-02-28 2018-05-23 株式会社Sumco エピタキシャルシリコンウェーハの不純物ゲッタリング能力の評価方法及びエピタキシャルシリコンウェーハ
JP6787268B2 (ja) * 2017-07-20 2020-11-18 株式会社Sumco 半導体エピタキシャルウェーハおよびその製造方法、ならびに固体撮像素子の製造方法
CN109192743A (zh) * 2018-09-04 2019-01-11 德淮半导体有限公司 图像传感器及其形成方法
JP7035925B2 (ja) * 2018-09-11 2022-03-15 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152304A (ja) 1991-11-29 1993-06-18 Sony Corp 半導体基板の製造方法
JP3384506B2 (ja) * 1993-03-30 2003-03-10 ソニー株式会社 半導体基板の製造方法
JPH0817841A (ja) * 1994-06-24 1996-01-19 Fujitsu Ltd 半導体基板,半導体装置及び半導体装置の製造方法
CN1289722C (zh) * 2003-12-30 2006-12-13 宁波立立电子股份有限公司 用于重掺直拉硅单晶制造的掺杂方法及其掺杂漏斗
JP2007525838A (ja) * 2004-02-14 2007-09-06 エピオン コーポレーション ドープ済みおよび未ドープの歪み半導体の形成方法およびガスクラスタイオン照射による半導体薄膜の形成方法
KR100632463B1 (ko) * 2005-02-07 2006-10-11 삼성전자주식회사 에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한이미지 센서
JP2008294245A (ja) 2007-05-25 2008-12-04 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
JP2009259959A (ja) * 2008-04-15 2009-11-05 Sumco Corp 薄厚シリコンウェーハおよびその製造方法
TWI504002B (zh) * 2009-06-05 2015-10-11 Semiconductor Energy Lab 光電轉換裝置
WO2011125305A1 (ja) * 2010-04-08 2011-10-13 信越半導体株式会社 シリコンエピタキシャルウエーハ、シリコンエピタキシャルウエーハの製造方法、及び半導体素子又は集積回路の製造方法
FR2962852A1 (fr) 2010-07-19 2012-01-20 Saint Gobain Electrode transparente pour cellule photovoltaique a haut rendement
JP2012038973A (ja) 2010-08-09 2012-02-23 Siltronic Ag シリコンウエハ及びその製造方法
JP2012094575A (ja) * 2010-10-25 2012-05-17 Panasonic Corp 半導体基板の製造方法
US10544517B2 (en) 2011-05-06 2020-01-28 Gtat Ip Holding Llc. Growth of a uniformly doped silicon ingot by doping only the initial charge
WO2012157162A1 (ja) * 2011-05-13 2012-11-22 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法

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