KR101856039B1 - 반도체 에피택셜 웨이퍼의 제조방법 및 고체 촬상 소자의 제조방법 - Google Patents

반도체 에피택셜 웨이퍼의 제조방법 및 고체 촬상 소자의 제조방법 Download PDF

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Abstract

본 발명은, 보다 높은 게터링 능력을 가지는 반도체 에피택셜 웨이퍼의 제조방법을 제공한다.
본 발명의 반도체 에피택셜 웨이퍼(100)의 제조방법은, 반도체 웨이퍼(10)의 표면(10A)에 클러스터 이온(12)을 조사하여, 상기 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용된 개질층(14)을 형성하는 제1 공정과, 상기 반도체 웨이퍼의 개질층(14) 상에 에피택셜층(18)을 형성하는 제2 공정을 가지며, 상기 제1 공정은, 상기 반도체 웨이퍼(10)의 온도를 25℃보다 낮게 유지한 상태에서 행하는 것을 특징으로 한다.

Description

반도체 에피택셜 웨이퍼의 제조방법 및 고체 촬상 소자의 제조방법{METHOD FOR PRODUCING SEMICONDUCTOR EPITAXIAL WAFER AND METHOD FOR MANUFACTURING SOLID-STATE IMAGING ELEMENT}
[0001] 본 발명은, 반도체 에피택셜 웨이퍼의 제조방법 및 고체 촬상 소자의 제조방법에 관한 것이다.
[0002] 반도체 디바이스의 특성을 열화(劣化)시키는 요인으로서, 금속 오염을 들 수 있다. 예컨대, 이면 조사형 고체 촬상 소자에서는, 이 소자의 기판이 되는 반도체 에피택셜 웨이퍼에 혼입(混入)한 금속은, 고체 촬상 소자의 암전류(暗電流)를 증가시키는 요인이 되어, 백색 결함(白傷缺陷)이라 불리는 결함을 일으키게 한다. 이면 조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 도입하여, 어두운 곳 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 최근, 디지털 비디오카메라나 스마트폰 등의 휴대전화에 널리 이용되고 있다. 이 때문에, 백색 결함을 극력히 줄일 것이 요망되고 있다.
[0003] 웨이퍼에 대한 금속의 혼입은, 주로 반도체 에피택셜 웨이퍼의 제조공정 및 고체 촬상 소자의 제조공정(디바이스 제조공정)에 있어서 발생한다. 전자(前者)의 반도체 에피택셜 웨이퍼의 제조공정에 있어서의 금속 오염은, 에피택셜 성장 로(爐)의 구성재로부터의 중금속 파티클에 의한 것, 혹은, 에피택셜 성장시의 로 내부 가스로서 염소계 가스를 이용하기 때문에, 그 배관 재료가 금속 부식되어 발생하는 중금속 파티클에 의한 것 등이 고려된다. 최근, 이들 금속 오염은, 에피택셜 성장 로의 구성재를 내(耐)부식성이 뛰어난 재료로 교환하는 등에 의해, 어느 정도는 개선되어 오고 있지만, 충분하지 않다. 한편, 후자(後者)의 고체 촬상 소자의 제조공정에 있어서는, 이온 주입, 확산 및 산화 열처리 등의 각 처리 중에 있어서, 반도체 기판의 중금속 오염이 염려된다.
[0004] 이러한 중금속 오염을 억제하기 위하여, 중금속을 포획하기 위한 게터링 사이트(gettering site)를 반도체 웨이퍼 내에 형성하는 기술이 있다. 그 방법의 하나로서, 반도체 웨이퍼 내에 이온을 주입하고, 그 후 에피택셜층을 형성하는 방법이 알려져 있다. 이 방법에서는, 이온 주입 영역이 게터링 사이트로서 기능한다.
[0005] 특허문헌 1에는, 반도체 웨이퍼의 표면에 클러스터 이온을 조사하여, 상기 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과, 상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제2 공정을 갖는 반도체 에피택셜 웨이퍼의 제조방법이 기재되어 있다.
[0006] 국제 공개 제2012/157162호 일본 특허공개공보 H09-41138호 일본 특허공개공보 H04-354865호
하전 입자 빔 공학：이시카와 쥰조우：ISBN978-4-339-00734-3: 코로나사 전자·이온 빔 공학：전기 학회：ISBN4-88686-217-9: 오옴사 클러스터 이온 빔 기초와 응용：ISBN4-526-05765-7: 일간공업신문사
[0007] 특허문헌 1에서는, 클러스터 이온을 조사하여 형성한 개질층은, 모노머 이온(싱글 이온)을 주입하여 얻은 이온 주입 영역보다 높은 게터링 능력을 얻을 수 있음을 나타내고 있다. 그러나, 반도체 디바이스의 특성을 보다 향상시키도록, 더 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼의 제공이 요구되고 있다.
[0008] 따라서 본 발명은, 상기 과제를 감안하여, 보다 높은 게터링 능력을 가지는 반도체 에피택셜 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
[0009] 본 발명자들은, 한층 더 검토함으로써 이하의 지견을 얻었다. 즉, 특허문헌 1에 있어서의 개질층에 의한 게터링 능력을 보다 높게 하려면, 예컨대 클러스터 이온의 도즈량(dose amount)을 많게 하는 것이 유효하다. 그러나, 도즈량을 지나치게 많게 하면, 그 후에 형성하는 에피택셜층에 에피택셜 결함이 다수 발생되어 버리기 때문에, 본 발명자들은 낮은 도즈량으로 게터링 능력을 높일 수 있는 방법을 모색하여, 클러스터 이온 조사시의 반도체 웨이퍼의 온도(이하, 「기판 온도」라고도 칭함)에 주목하였다. 그 결과, 기판 온도를 실온(25℃)보다 낮게 유지한 상태에서 클러스터 이온을 조사함으로써, 그 후 얻어지는 반도체 에피택셜 웨이퍼에 있어서, 보다 높은 게터링 능력이 얻어짐을, 본 발명자들은 발견하였다.
[0010] 상기 지견에 근거하는 본 발명의 요지는 이하와 같다.
(1) 반도체 웨이퍼의 표면에 클러스터 이온을 조사하여, 상기 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용된 개질층을 형성하는 제1 공정과,
상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제2 공정을 가지며,
상기 제1 공정은, 상기 반도체 웨이퍼의 온도를 25℃보다 낮게 유지한 상태에서 행하는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조방법.
[0011] (2) 상기 제1 공정은, 상기 반도체 웨이퍼의 온도를 0℃ 이하로 유지한 상태에서 행하는 상기 (1)에 기재된 반도체 에피택셜 웨이퍼의 제조방법.
[0012] (3) 상기 제1 공정은, 상기 반도체 웨이퍼의 온도를 -200℃ 이상으로 유지한 상태에서 행하는 상기 (1) 또는 (2)에 기재된 반도체 에피택셜 웨이퍼의 제조방법.
[0013] (4) 상기 제1 공정은, 상기 개질층에 있어서의 두께 방향의 일부가 아몰퍼스(amorphous)층이 되는 조건하에서 행하는 상기 (1)~(3) 중 어느 하나에 기재된 반도체 에피택셜 웨이퍼의 제조방법.
[0014] (5) 상기 제1 공정은, 상기 아몰퍼스층의 상기 반도체 웨이퍼 표면 측의 표면의 평균 깊이가 상기 반도체 웨이퍼 표면으로부터 20㎚ 이상이 되는 조건하에서 행하는 상기 (4)에 기재된 반도체 에피택셜 웨이퍼의 제조방법.
[0015] (6) 상기 클러스터 이온이, 구성 원소로서 탄소를 포함하는 상기 (1)~(5) 중 어느 하나에 기재된 반도체 에피택셜 웨이퍼의 제조방법.
[0016] (7) 상기 클러스터 이온이, 구성 원소로서 탄소를 포함하는 2종 이상의 원소를 포함하는 상기 (6)에 기재된 반도체 에피택셜 웨이퍼의 제조방법.
[0017] (8) 상기 클러스터 이온의 탄소 수가 16개 이하인 상기 (6) 또는 (7)에 기재된 반도체 에피택셜 웨이퍼의 제조방법.
[0018] (9) 상기 제1 공정에 있어서, 탄소의 도즈량이 1×1013 atoms/㎠~5×1015 atoms/㎠인 상기 (6)~(8) 중 어느 하나에 기재된 반도체 에피택셜 웨이퍼의 제조방법.
[0019] (10) 상기 (1)~(9) 중 어느 하나의 제조방법에 의해 제조된 반도체 에피택셜 웨이퍼의 상기 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
[0020] 본 발명의 반도체 에피택셜 웨이퍼의 제조방법에 의하면, 보다 높은 게터링 능력을 가지는 반도체 에피택셜 웨이퍼를 얻을 수가 있다.
[0021] 도 1은 본 발명의 일 실시형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조방법을 설명하는 모식(模式) 단면도이다.
도 2는 실리콘 웨이퍼의 표면에 클러스터 이온(C3H5)을, 탄소의 도즈량 5×1014 atoms/㎠로 조사한 후, 에피택셜층 형성 전의 개질층의 단면의 TEM 화상으로서, (A)는 기판 온도가 25℃(실온)인 경우, (B)는 기판 온도가 -30℃인 경우이다.
도 3은 실리콘 웨이퍼의 표면에 클러스터 이온(C3H5)을, 탄소의 도즈량 2×1015 atoms/㎠로 조사한 후, 에피택셜층 형성 전의 개질층의 단면의 TEM 화상으로서, (A)는 기판 온도가 25℃(실온)인 경우, (B)는 기판 온도가 -30℃인 경우이다.
[0022] 이하, 도면을 참조하면서 본 발명의 실시형태를 상세하게 설명한다. 또한, 도 1에서는 설명의 편의상, 실제의 두께의 비율과는 달리, 반도체 웨이퍼(10)에 대하여 개질층(14), 아몰퍼스층(16), 및 에피택셜층(18)의 두께를 과장하여 나타낸다.
[0023] (반도체 에피택셜 웨이퍼의 제조방법)
본 발명의 일 실시형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조방법은, 도 1에 나타내는 바와 같이, 반도체 웨이퍼(10)의 표면(10A)에 클러스터 이온(12)을 조사하여, 반도체 웨이퍼(10)의 표면부에, 이 클러스터 이온(12)의 구성 원소가 고용된 개질층(14)을 형성하는 제1 공정(도 1의 (A), (B))과, 반도체 웨이퍼(10)의 개질층(14) 상에 에피택셜층(18)을 형성하는 제2 공정(도 1의 (C))을 갖는다. 도 1의 (C)는, 본 제조방법의 결과로 얻어진 반도체 에피택셜 웨이퍼(100)의 모식 단면도이다. 에피택셜층(18)은, 이면 조사형 고체 촬상 소자 등의 반도체소자를 제조하기 위한 디바이스 층이 된다.
[0024] 반도체 웨이퍼(10)로서는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어지며, 표면에 에피택셜층을 갖지 않는 벌크(bulk)의 단결정 웨이퍼를 들 수 있는데, 이면 조사형 고체 촬상 소자를 제조할 경우, 일반적으로는 벌크의 단결정 실리콘 웨이퍼를 이용한다. 또, 반도체 웨이퍼(10)는, 쵸크랄스키법(CZ법)이나 부유(浮遊) 대역 용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을 와이어 소(wire saw) 등으로 슬라이스한 것을 사용할 수 있다. 또, 보다 높은 게터링 능력을 얻기 위하여, 반도체 웨이퍼(10)에 탄소 및/또는 질소를 첨가해도 된다. 나아가, 반도체 웨이퍼(10)에 임의의 도펀트를 소정 농도 첨가하여, 이른바 n＋형 혹은 p＋형, 또는 n－형 혹은 p－형의 기판으로 하여도 무방하다.
[0025] 또, 반도체 웨이퍼(10)로서는, 벌크 반도체 웨이퍼 표면에 반도체 에피택셜층이 형성된 에피택셜 반도체 웨이퍼를 이용해도 된다. 예컨대, 벌크의 단결정 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼이다. 실리콘 에피택셜층은, CVD법에 의해 일반적인 조건으로 형성할 수 있다. 에피택셜층은, 두께가 0.1~20㎛의 범위 내인 것으로 하는 것이 바람직하고, 0.2~10㎛의 범위 내로 하는 것이 보다 바람직하다.
[0026] 여기서, 본 실시형태의 특징적 공정은, 도 1의 (A)에 나타내는 클러스터 이온 조사 공정이다. 본 명세서에 있어서 「클러스터 이온」이란, 원자 또는 분자가 복수 집합하여 덩어리가 된 클러스터에 양전하 또는 음전하를 부여하여 이온화한 것을 의미한다. 클러스터는, 복수(통상 2~2000개 정도)의 원자 또는 분자가 서로 결합한 덩어리진 상태의 집단이다.
[0027] 실리콘 웨이퍼에, 예컨대 탄소와 수소로 이루어지는 클러스터 이온을 조사하는 경우, 클러스터 이온(12)은, 실리콘 웨이퍼에 조사되면 그 에너지에 의해 순간적으로 1350~1400℃ 정도의 고온 상태가 되어, 실리콘이 융해(融解)된다. 그 후, 실리콘은 급속히 냉각되어, 실리콘 웨이퍼 중의 표면 근방에 탄소 및 수소가 고용(固溶)된다. 즉, 본 명세서에 있어서의 「개질층」이란, 조사하는 이온의 구성 원소가 반도체 웨이퍼 표면부의 결정의 격자간 위치 또는 치환(置換) 위치에 고용된 층을 의미한다. 2차 이온 질량분석법(SIMS：Secondary Iron Mass Spectrometry)에 의한 실리콘 웨이퍼의 깊이 방향에 있어서의 탄소의 농도 프로파일은, 클러스터 이온의 가속 전압 및 클러스터 사이즈에 의존하는데, 모노머 이온의 경우에 비해 샤프(sharp)하게 되어, 조사된 탄소가 국소적으로 존재하는 영역(즉, 개질층)의 두께는, 대체로 500㎚ 이하(예컨대 50~400㎚ 정도)가 된다. 이 개질층(14)이 게터링 사이트가 된다.
[0028] 여기서 본 실시형태에서는, 도 1의 (A)에 나타내는 바와 같이, 반도체 웨이퍼(10)의 온도(기판 온도)를 25℃보다 낮게 유지한 상태에서 제1 공정을 행하는 것을 특징으로 한다. 이로써, 그 후 얻어지는 반도체 에피택셜 웨이퍼(100)에 있어서, 보다 높은 게터링 능력을 얻을 수가 있다. 따라서, 본 실시형태에 의해 얻어지는 반도체 에피택셜 웨이퍼(100)로부터 제조한 이면 조사형 고체 촬상 소자는, 백색 결함 발생의 억제를 기대할 수 있다. 이러한 효과를 보다 충분히 얻는다는 관점에서, 제1 공정시의 기판 온도를 0℃ 이하로 유지하는 것이 바람직하다.
[0029] 본 발명자들은, 제1 공정시의 기판 온도를 낮게 함으로써 게터링 능력이 향상되는 작용을 이하와 같이 생각하고 있다. 클러스터 이온이 반도체 웨이퍼와 충돌할 때에는 열이 발생하고, 그 열로 반도체 웨이퍼 표면부가 가열된다. 이러한 가열에 의해, 클러스터 이온 조사에 의해 반도체 웨이퍼 표면부에 도입된 데미지(damage)가 회복되는 것(자기(自己) 어닐(anneal) 효과)을 본 발명자들은 확인하였다. 제1 공정시의 기판 온도가 낮을 경우, 이러한 자기 어닐 효과가 저해되어, 도입된 데미지가 충분히 회복되지 않고, 유효한 게터링 싱크(gettering sink)로서 잔존하는 것으로 생각된다.
[0030] 본 실시형태에서는, 기판 온도를 낮게 하는 것이 게터링 능력을 향상시킬 수 있기 때문에, 도즈량을 특별히 높게 하지 않아도 된다. 이 때문에, 에피택셜 결함의 발생을 억제하기 쉽다는 이점도 있다.
[0031] 다음으로, 본 발명자들의 검토에 의하면, 반도체 웨이퍼에 클러스터 이온을 조사했을 경우, 조사 조건에 따라, 개질층 내에 아몰퍼스 영역이 형성되는 경우와 형성되지 않는 경우가 있었다. 그리고, 개질층 내에 아몰퍼스 영역이 없는 경우보다, 개질층의 두께 방향의 일부에 아몰퍼스층이 형성되는 경우 쪽이, 높은 게터링 능력을 얻을 수 있었다. 즉, 보다 높은 게터링 능력을 얻는다는 관점에서, 도 1의 (B)에 나타내는 바와 같이, 개질층(14)에 있어서의 두께 방향의 일부가 아몰퍼스층(16)이 되도록, 클러스터 이온의 조사를 행하는 것이 바람직하다. 나아가, 본 발명자들의 검토에 의하면, 제1 공정시의 기판 온도가 낮을수록, 조사 후에 아몰퍼스층(16)이 형성되기 쉬운 경향이 있다는 것을 알 수 있었다. 환언하면, 기판 온도가 낮을수록, 아몰퍼스층(16)을 형성하는데에 필요한 도즈량은 작아진다.
[0032] 본 실시형태에서는, 도 1의 (B)에 나타내는 바와 같이, 아몰퍼스층(16)의 반도체 웨이퍼 표면 측의 표면(16A)의 평균 깊이(D)가, 바람직하게는 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상 200㎚ 이하, 보다 바람직하게는 20㎚ 이상 80㎚ 이하가 되도록, 클러스터 이온의 조사를 실시한다. 이로써, 그 후 형성하는 에피택셜층(18)에 있어서의 에피택셜 결함의 발생을 충분히 억제할 수가 있다.
[0033] 또한, 기판 온도를 낮게 할수록, 그리고 도즈량을 많게 할수록, 아몰퍼스층(16)은 형성하기 쉬워지지만, 기판 온도를 낮게 너무 낮게 하거나, 또는, 도즈량을 너무 많게 하면, 아몰퍼스층(16)이 두꺼워지고, 개질층(14)의 표면도 아몰퍼스층이 되고 만다. 아몰퍼스층(16) 상에 에피택셜층(18)을 성장시키면, 에피택셜 결함의 발생으로 이어진다. 이러한 관점에서, 제1 공정시의 기판 온도는 -200℃ 이상으로 유지하는 것이 바람직하고, －120℃ 이상이 보다 바람직하다. －200℃ 미만인 경우, 클러스터 조사 조건에 상관없이, 아몰퍼스층(16)이 과도하게 형성되어, 에피택셜 결함의 발생을 억제할 수 없는 경우가 있기 때문이다.
[0034] 아몰퍼스층(16)의 평균 두께는 100㎚ 이하인 것이 바람직하고, 60㎚ 이하인 것이 보다 바람직하다. 100㎚를 초과할 경우, 표면(16A)의 평균 깊이를 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상으로 하기 위한 클러스터 조사 조건의 선정이 어려워질 우려가 있기 때문이다.
[0035] 또한, 도 1의 (B)나 나중에 설명하는 도 3의 (B)에 나타내는 바와 같이, 아몰퍼스층의 표면은, 횡방향의 위치에 따라 깊이에 편차가 있는데, 본 발명에 있어서의 「아몰퍼스층의 반도체 웨이퍼 표면 측의 표면의 평균 깊이」는, 아몰퍼스층의 단면을 투과형 전자현미경(TEM：Transmission Electron Microscope)에 의해 관찰하여, 얻어진 TEM 화상 중의 표면의 평균 깊이에 의해 정의된다. 「평균 깊이」는, 아몰퍼스층과 결정 영역 간의 경계선의 가장 얕은 위치와 깊은 위치의 중간의 깊이로 한다. 또, 「아몰퍼스층의 평균 두께」도, TEM 화상 중의 아몰퍼스층의 평균 두께, 즉 아몰퍼스층의 2개의 표면의 평균 깊이의 차에 의해 정의된다. TEM 화상의 배율은, 아몰퍼스층을 명료하게 관찰할 수 있는 정도이면 되며, 도 2, 3에 나타내는 실시예에서는 50만 배로 하였다. 또한, 도 1의 (C)에 나타내는 바와 같이, 클러스터 이온의 조사 후에 에피택셜층(18)을 형성하면, 그 때의 열에 의해 개질층(14) 중의 결정성이 회복되며, 아몰퍼스층(16)은 소실된다.
[0036] 클러스터 이온은 결합 양식에 따라 다종(多種)의 클러스터가 존재하며, 예컨대 이하의 문헌에 기재되는 것과 같은 공지의 방법으로 생성할 수 있다. 가스 클러스터 빔의 생성법으로서, (1) 일본 특허공개공보 H09-41138호, (2) 일본 특허공개공보 H04-354865호, 이온 빔의 생성법으로서, (1) 하전 입자 빔 공학：이시카와 쥰조우：ISBN978-4-339-00734-3:코로나사, (2) 전자·이온 빔 공학：전기 학회：ISBN4-88686-217-9: 오옴사, (3) 클러스터 이온 빔 기초와 응용：ISBN4-526-05765-7: 일간 공업 신문사. 또, 일반적으로, 양전하의 클러스터 이온의 발생에는 닐슨형(Nielsen type) 이온 소스(source) 혹은 카우프만형(kaufman type) 이온 소스가 이용되며, 음전하의 클러스터 이온의 발생에는 체적 생성법을 이용한 대전류 음이온 소스가 이용된다.
[0037] 기판 온도는, 클러스터 이온 조사 장치 내에서, 반도체 웨이퍼를 재치(載置)하는 스테이지를 냉각함으로써 낮게 할 수 있다. 구체적으로는, 스테이지 내부에 골고루 설치된 유로(流路) 내에, 칠러(chiller)를 이용하여 일정 온도로 유지된, 액체 질소, 에틸렌글리콜 등의 냉매를 흘림으로써, 스테이지를 냉각한다. 냉매의 온도나 유속을 변경함으로써, 기판 온도를 조정할 수 있다.
[0038] 이하에서, 기판 온도 이외의 클러스터 이온의 조사 조건에 대해 설명한다.
[0039] 우선, 조사하는 원소는 게터링에 기여하는 원소이면 특별히 한정되지 않으며, 탄소, 붕소, 인, 비소 등을 들 수 있다. 그러나, 보다 높은 게터링 능력을 얻는다는 관점에서, 클러스터 이온이, 구성 원소로서 탄소를 포함하는 것이 바람직하다.
[0040] 또, 조사 원소로서는 탄소를 포함하는 2종 이상의 원소가 보다 바람직하다. 특히, 탄소에 추가하여, 붕소, 인, 비소 및 안티몬으로 이루어지는 그룹으로부터 선택된 1 또는 2 이상의 도펀트 원소를 조사하는 것이 바람직하다. 고용하는 원소의 종류에 따라 효율적으로 게터링할 수 있는 금속의 종류가 달라서, 2종 이상의 원소를 고용시킴으로써, 보다 폭넓은 금속 오염에 대응할 수 있기 때문이다. 예컨대, 탄소의 경우, 니켈을 효율적으로 게터링할 수 있으며, 붕소의 경우, 구리, 철을 효율적으로 게터링할 수 있다.
[0041] 이온화시키는 화합물도 특별히 한정되지 않는데, 이온화가 가능한 탄소원(炭素源) 화합물로서는, 에탄, 메탄, 이산화탄소(CO2) 등을 이용할 수 있고, 이온화가 가능한 붕소원(硼素源) 화합물로서는, 디보란, 데카보란(B10H14) 등을 이용할 수가 있다. 예컨대, 디벤질과 데카보란을 혼합한 가스를 재료 가스로 한 경우, 탄소, 붕소 및 수소가 집합된 수소화합물 클러스터를 생성할 수 있다. 또, 시클로헥산(C6H12)을 재료 가스로 하면, 탄소 및 수소로 이루어지는 클러스터 이온을 생성할 수가 있다. 탄소원 화합물로서는 특히, 피렌(C16H10), 디벤질(C14H14) 등으로부터 생성된 클러스터 CnHm(3≤n≤16, 3≤m≤10)를 이용하는 것이 바람직하다. 작은 사이즈의 클러스터 이온 빔을 제어하기 쉽기 때문이다.
[0042] 이온화시키는 화합물로서는, 탄소 및 상기 도펀트 원소의 양방(兩方)을 포함하는 화합물로 하는 것도 바람직하다. 이러한 화합물을 클러스터 이온으로서 조사하면, 1회의 조사로 탄소 및 도펀트 원소의 양방을 고용시킬 수 있기 때문이다.
[0043] 개질층 내에 아몰퍼스층이 형성되는지 여부, 및 형성될 경우의 아몰퍼스층(16)의 표면(16A)의 평균 깊이는, 기판 온도에 추가하여, 클러스터 이온의 도즈량, 클러스터 사이즈, 클러스터 이온의 가속 전압, 및 빔 전류치 등에 의해 제어되며, 그 중에서도 기판 온도, 도즈량 및 클러스터 사이즈에 크게 의존한다. 본 명세서에 있어서 「클러스터 사이즈」란, 1개의 클러스터를 구성하는 원자 또는 분자의 개수를 의미한다.
[0044] 클러스터 사이즈는 2~100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 적절히 설정할 수 있으며, 후술하는 실시예에 있어서는, 클러스터 사이즈 8개의 C3H5를 이용하였다. 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화할 때의 필라멘트(filament)에 인가되는 전압 등을 조정함으로써 실시할 수 있다. 또한, 클러스터 사이즈는, 사중극(四重極) 고주파 전계에 의한 질량 분석 또는 비행 시간(Time-of-Flight) 질량 분석에 의해 클러스터 개수 분포를 구하여, 클러스터 개수의 평균치를 취함으로써 구할 수가 있다.
[0045] 클러스터 이온의 도즈량은, 이온 조사 시간을 제어함으로써 조정할 수 있다. 클러스터 사이즈에도 의존하지만, 기판 온도가 실온인 경우에는, 개질층(14) 내에 아몰퍼스층(16)을 형성하기 위하여, 탄소의 도즈량은 대체로 1×1015 atoms/㎠ 이상으로 할 필요가 있었으나, 본 실시형태와 같이 기판 온도를 낮게 하면, 보다 낮은 도즈량으로 아몰퍼스층을 형성할 수가 있다. 탄소의 도즈량은, 1×1013 atoms/㎠~5×1015 atoms/㎠가 바람직하고, 아몰퍼스층(16)의 반도체 웨이퍼 표면 측의 표면(16A)의 평균 깊이를 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상으로 확보한다는 관점에서, 탄소의 도즈량은 5×1014 atoms/㎠~2×1015 atoms/㎠가 보다 바람직하다.
[0046] 클러스터 이온의 가속 전압은, 클러스터 사이즈와 함께, 개질층(18)에 있어서의 구성 원소의 깊이 방향의 농도 프로파일의 피크 위치에 영향을 주므로, 간접적으로 아몰퍼스층의 깊이에도 영향을 준다. 아몰퍼스층(16)의 반도체 웨이퍼 표면 측의 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상이 되기 위해 필요한 조건으로서, 클러스터 이온으로서 CnHm(3≤n≤16, 3≤m≤10)를 이용할 경우, 탄소 1 원자당 가속 전압은, 0 keV/atom을 넘고 50 keV/atom 이하인 것으로 하며, 바람직하게는, 40 keV/atom 이하로 한다.
[0047] 또한, 가속 전압의 조정에는, (1) 정전 가속, (2) 고주파 가속의 2가지 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격으로 배열하고, 이들의 사이에 동일한 전압을 인가하여, 축방향으로 등가속(等加速) 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 움직이게 하면서 고주파를 이용하여 가속하는 선형 가속도(linear acceleration; linac)법이 있다.
[0048] 개질층(14) 내에 아몰퍼스층(16)을 형성하고, 그 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상이 되기 위해서는, 빔 전류치는 대체로 100㎂ 이상 1000㎂ 이하로 할 필요가 있다.
[0049] 다음으로, 본 실시형태에 있어서의 열처리에 대해 설명한다. 클러스터 이온의 조사는, 모노머 이온의 주입보다 반도체 웨이퍼의 결정에 부여하는 데미지는 작다. 그 때문에, 일 실시형태에서는, 상기 제1 공정 후, 반도체 웨이퍼에 대해 결정성 회복을 위한 열처리를 하지 않고, 반도체 웨이퍼를 에피택셜 성장장치로 반송(搬送)하여 상기 제 2 공정을 실시할 수 있어, 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼(100)를 효율적으로 제조할 수가 있다. 즉, RTA(Rapid Thermal Annealing)나 RTO(Rapid Thermal Oxidation) 등의, 에피택셜 장치와는 별개의 급속 온도 상승 하강(昇降溫) 열처리 장치 등을 이용하여 회복 열처리를 행할 필요가 없다. 이는, 이하에 기술하는 에피택셜층(18)을 형성하기 위한 에피택셜 장치 내에서, 에피택셜 성장에 앞서 행해지는 수소 베이킹 처리에 의해, 반도체 웨이퍼(10)의 결정성을 충분히 회복시킬 수 있기 때문이다.
[0050] 물론 제1 공정 후, 제2 공정 전에, 에피택셜 장치와는 별개의 열처리 장치를 이용하여 회복 열처리를 실시해도 된다. 이러한 회복 열처리는, 900℃ 이상 1200℃ 이하에서 10초 이상 1시간 이하로 실시하면 된다. 이 회복 열처리는, 예컨대, 반도체 웨이퍼(10)를 에피택셜 성장장치 내에 반송하기 전에, RTA나 RTO 등의 급속 온도 상승 하강 열처리 장치나, 배치식(batch type) 열처리 장치(종형(縱型) 열처리 장치, 횡형(橫型) 열처리 장치)를 이용하여 실시할 수 있다.
[0051] 개질층(14) 상에 형성하는 에피택셜층(18)으로서는, 실리콘 에피택셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수 있다. 예컨대, 수소를 캐리어 가스로 하여 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하고, 사용하는 소스 가스에 따라서도 성장 온도는 다르지만, 대체로 1000~1200℃의 범위의 온도에서 CVD법에 의해 반도체 웨이퍼(10) 상에 에피택셜 성장시킬 수 있다. 에피택셜층(18)은, 두께를 1~15㎛의 범위 내로 하는 것이 바람직하다. 1㎛ 미만인 경우, 반도체 웨이퍼(10)로부터의 도펀트의 외부 확산에 의해 에피택셜층(18)의 저항율이 변화될 가능성이 있고, 또, 15㎛를 넘을 경우, 고체 촬상 소자의 분광 감도 특성에 영향이 생길 우려가 있기 때문이다.
[0052] (반도체 에피택셜 웨이퍼)
다음으로, 상기 제조방법에 의해 얻어지는 반도체 에피택셜 웨이퍼(100)에 대해 설명한다. 반도체 에피택셜 웨이퍼(100)는, 도 1의 (C)에 나타내는 바와 같이, 반도체 웨이퍼(10)와, 이 반도체 웨이퍼(10)의 표면부에 형성된, 반도체 웨이퍼(10) 내에 소정 원소가 고용된 개질층(14)과, 이 개질층(14) 상의 에피택셜층(18)을 갖는다. 본 실시형태의 반도체 에피택셜 웨이퍼(100)는, 높은 게터링 능력을 갖는다.
[0053] 개질층(14)의 정의는 앞서 기술한 바와 같으며, SIMS(2차 이온 질량 분석계)에 의해 반도체 웨이퍼(10)의 표면(10A)으로부터 깊이 방향으로 원소 분석을 실시하여, 소정 원소의 깊이 방향의 농도 프로파일에 있어서의 급준(急峻)한 피크(peak) 부분으로서 특정할 수 있다. 개질층(14)은 통상적으로, 반도체 웨이퍼(10)의 표면(10A)으로부터, 해당 표면(10A)으로부터의 깊이가 50~400㎚ 범위로 연장되어 존재(延在)한다.
[0054] 소정 원소로서는, 반도체 웨이퍼의 주재료(실리콘 웨이퍼의 경우, 실리콘) 이외의 원소이면 특별히 한정되지 않지만, 탄소 또는 탄소를 포함하는 2종 이상의 원소로 하는 것이 바람직하다는 것은 앞서 기술한 대로이다.
[0055] 에피택셜층(18)의 형성 전에 있어서, 개질층(14) 중의 아몰퍼스층의 표면(16A)의 평균 깊이를 반도체 웨이퍼의 표면(10A)으로부터 20㎚ 이상으로 한 경우, 에피택셜층(18)의 에피택셜 결함 밀도를 0.04개/㎠ 이하로 할 수가 있다.
[0056] (고체 촬상 소자의 제조방법)
본 발명의 실시형태에 의한 고체 촬상 소자의 제조방법은, 상기의 제조방법으로 제조된 반도체 에피택셜 웨이퍼(100)의 표면에 위치하는 에피택셜층(18)에, 고체 촬상 소자를 형성하는 것을 특징으로 한다. 이 제조방법에 의해 얻어지는 고체 촬상 소자는, 종래에 비해 백색 결함의 발생을 충분히 억제할 수가 있다.
[실시예]
[0057] CZ 단결정 실리콘 잉곳으로부터 얻은 n형 실리콘 웨이퍼(직경：300 mm, 두께：725㎛, 도펀트：인, 도펀트 농도：5.0×1014 atoms/㎤)를 준비하였다. 다음으로, 클러스터 이온 발생장치(닛신 이온 기기사 제조, 형식번호(型番)：CLARIS)를 이용하여, 시클로헥산으로부터 C3H5 클러스터를 생성하고, 실리콘 웨이퍼의 표면에 조사하여, 개질층을 형성하였다. 이때의 기판 온도 및 탄소의 도즈량은, 표 1에 기재된 조건으로 하였다. 탄소 1 원자당의 가속 전압은 23.4 keV/atom, 빔 전류치는 800㎂, Tilt：0°, Twist：0°로 하였다.
[0058] 클러스터 이온 조사 직후의 개질층 주변의 단면(斷面)을 TEM으로 관찰하였다. 각 시험예에 있어서의, 아몰퍼스층의 유무, 표면의 평균 깊이, 및 두께를 표 1에 나타낸다. 대표로, 표 1에 있어서의 No.5를 도 2의 (A)에, No.7을 도 2의 (B)에 나타낸다. 또, No.13, 14를 각각 도 3의 (A), (B)에 나타낸다. 도면 중, 희게 보이는 부분이 아몰퍼스층이다. 도 2의 (A)에서는 아몰퍼스층의 존재는 확인되지 않은 것에 대하여, 도 2의 (B)에서는 명확한 아몰퍼스층의 존재는 확인되지 않지만, 도 2의 (A)에 비해 클러스터 이온 조사에 의한 데미지에 기인하는 것으로 생각되는 농담(濃淡) 콘트라스트의 차이가 확인되었다. 한편, No.5, No.7보다 도즈량을 높인 No.13, 14에서는, 도 3의 (A), (B)로부터 분명한 바와 같이, 모두 아몰퍼스층의 존재가 확인되었다. 도 3의 (A)의 표면의 평균 깊이는 50㎚, 두께는 10㎚인 것에 대하여, 도 3의 (B)의 표면의 평균 깊이는 20㎚, 두께는 60㎚였다. 즉, 기판 온도를 25℃로부터 -30℃로 함에 따라 아몰퍼스층의 두께가 증대되는 것이 확인되었다.
[0059] 각 실리콘 웨이퍼 각각에 대하여, SIMS 측정에 의해 탄소 및 수소의 농도 프로파일을 측정하였다. 실리콘 웨이퍼 표면으로부터, 200㎚ 정도의 범위에 있어서, 급준한 피크가 확인된 점으로부터, 개질층을 특정할 수 있었다. 각 시험예에 있어서의, 개질층의 두께를 표 1에 나타낸다.
[0060] 그 후, 각 실리콘 웨이퍼를 매엽식(枚葉式) 에피택셜 성장장치(어플라이드 머티어리얼즈사 제조) 내부로 반송하여, 장치 내에서 1120℃의 온도로 30초의 수소 베이킹 처리를 실시한 후, 수소를 캐리어 가스, 트리클로로실란을 소스 가스로 하여 1150℃에서 CVD법에 의해, 실리콘 웨이퍼의 개질층 상에 실리콘 에피택셜층(두께：8㎛, 도펀트：인, 도펀트 농도：1.0×1015 atoms/㎤)을 에피택셜 성장시켜, 실리콘 에피택셜 웨이퍼를 얻었다.
[0061] ＜게터링 능력의 평가＞
각 시험예에서 제작한 실리콘 에피택셜 웨이퍼의 표면을, Ni오염액(모두 1.0×1013/㎠)에 의해 스핀 코트 오염법을 이용해 고의로 오염시키고, 이어서 900℃, 30분의 열처리를 실시하였다. 그 후, SIMS 측정을 실시하여, 개질층에 포획된 Ni 포획량(Ni 프로파일의 적분치(積分値))을 측정하였다. 결과를 표 1에 나타낸다.
[0062] [표 1]
Figure 112017060384812-pct00001
[0063] 표 1로부터 분명한 바와 같이, 제1 공정의 기판 온도를 실온보다 낮게 함으로써, 같은 도즈량으로 비교할 때, 보다 높은 게터링 능력을 얻을 수 있었다. 또, 발명예 중에서도, 개질층 내에 아몰퍼스층이 형성된 경우에는, 보다 높은 게터링 능력을 얻을 수 있었다. 에피택셜층의 형성 후에 아몰퍼스층의 영역이 재결정화되어, 그 영역도 게터링 사이트로서 기여한 점에 의한 것으로 생각된다.
[0064] 또한, 각 시험예에서 작성한 실리콘 에피택셜 웨이퍼의 에피택셜층의 표면을 Surfscan SP1(KLA－Tencor사 제조)에 의해 Normal 모드로 측정을 실시하여, 90㎚ 이상의 LPD로서 카운트되는 것 중, LPD-N으로서 카운트되는 것을 에피택셜 결함으로서 측정하였더니, No.15의 비교예에 있어서, 0.04개/㎠, No.16의 발명예에 있어서, 0.28개/㎠ 정도의 에피택셜 결함이 관찰된 것 이외에는, 각 시험예 모두 에피택셜 결함은 관찰되지 않았다.
[0065] 본 발명에 의하면, 보다 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼의 제조방법을 제공할 수가 있다.
[0066] 100; 반도체 에피택셜 웨이퍼
10; 반도체 웨이퍼
10A; 반도체 웨이퍼의 표면
12; 클러스터 이온
14; 개질층
16; 아몰퍼스(amorphous)층
16A; 아몰퍼스층의 반도체 웨이퍼 표면 측의 표면
18; 에피택셜층

Claims (10)

  1. 반도체 웨이퍼의 표면에 클러스터 이온(cluster ion)을 조사하여, 상기 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된, 게터링 사이트(gettering site)가 되는 개질층을 형성하는 제1 공정과,
    상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제2 공정
    을 가지며,
    상기 제1 공정은, 상기 반도체 웨이퍼의 온도를 25℃보다 낮게 유지한 상태에서, 상기 개질층에 있어서의 두께 방향의 일부가 아몰퍼스(amorphous)층이 되고, 상기 아몰퍼스층의 상기 반도체 웨이퍼 표면 측의 표면의 평균 깊이가 상기 반도체 웨이퍼 표면으로부터 20㎚ 이상이 되며, 상기 아몰퍼스층의 평균 두께가 100nm 이하로 되는 조건하에서 행하는 것을 특징으로 하는,
    반도체 에피택셜 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 제1 공정은, 상기 반도체 웨이퍼의 온도를 0℃ 이하로 유지한 상태에서 행하는,
    반도체 에피택셜 웨이퍼의 제조방법.
  3. 제1항에 있어서,
    상기 제1 공정은, 상기 반도체 웨이퍼의 온도를 -200℃ 이상으로 유지한 상태에서 행하는,
    반도체 에피택셜 웨이퍼의 제조방법.
  4. 제1항에 있어서,
    상기 클러스터 이온이, 구성 원소로서 탄소를 포함하는,
    반도체 에피택셜 웨이퍼의 제조방법.
  5. 제4항에 있어서,
    상기 클러스터 이온이, 구성 원소로서 탄소를 포함하는 2종 이상의 원소를 포함하는,
    반도체 에피택셜 웨이퍼의 제조방법.
  6. 제4항에 있어서,
    상기 클러스터 이온의 탄소 수가 16개 이하인,
    반도체 에피택셜 웨이퍼의 제조방법.
  7. 제4항에 있어서,
    상기 제1 공정에 있어서, 탄소의 도즈량(dose amount)이 1×1013 atoms/㎠~5×1015 atoms/㎠인,
    반도체 에피택셜 웨이퍼의 제조방법.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 제조방법에 의해 제조된 반도체 에피택셜 웨이퍼의 상기 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 하는,
    고체 촬상 소자의 제조방법.
  9. 삭제
  10. 삭제
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