KR101916931B1 - 반도체 에피택셜 웨이퍼 및 그 제조 방법, 및, 고체 촬상 소자의 제조 방법 - Google Patents

반도체 에피택셜 웨이퍼 및 그 제조 방법, 및, 고체 촬상 소자의 제조 방법 Download PDF

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Abstract

본 발명은, 에피택셜층의 결정성이 우수한 반도체 에피택셜 웨이퍼를 제공하는 것을 목적으로 한다.
본 발명의 반도체 에피택셜 웨이퍼는, 반도체 웨이퍼(10)의 표면(10A) 상에 에피택셜층(20)이 형성된 반도체 에피택셜 웨이퍼(100)로서, 반도체 웨이퍼(10)의, 에피택셜층(20)이 형성된 측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크가 존재하는 것을 특징으로 한다.

Description

반도체 에피택셜 웨이퍼 및 그 제조 방법, 및, 고체 촬상 소자의 제조 방법{SEMICONDUCTOR EPITAXIAL WAFER, METHOD FOR PRODUCING SAME, AND METHOD FOR MANUFACTURING SOLID-STATE IMAGING ELEMENT}
[0001] 본 발명은, 반도체 에피택셜 웨이퍼 및 그 제조 방법, 및, 고체 촬상 소자의 제조 방법에 관한 것이다.
[0002] 반도체 웨이퍼 상에 에피택셜층이 형성된 반도체 에피택셜 웨이퍼는, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor), DRAM(Dynamic Random Access Memory) 메모리, 파워트랜지스터 및 이면조사형(裏面照射型) 고체 촬상 소자 등, 다양한 반도체 디바이스의 디바이스 기판으로서 이용되고 있다.
[0003] 예컨대 이면조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 받아들여, 암소(暗所) 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 최근, 디지털 비디오 카메라나 스마트폰 등의 휴대전화에 널리 이용되고 있다.
[0004] 반도체 디바이스의 미세화나 고성능화가 점차 진행되고 있는 최근에는, 디바이스 특성을 고품질화하기 위해, 디바이스 기판으로서 이용되는 반도체 에피택셜 웨이퍼의 고품질화가 요망되고 있다. 디바이스 특성을 한층 더 개선하기 위해, 산소 석출 열처리에 의한 결정 품질 개선 기술이나, 에피택셜 성장시의 중금속 오염을 방지하기 위한 게터링 기술 등이 개발되고 있다.
[0005] 예컨대 특허 문헌 1에서는, 실리콘 기판에 산소 석출 열처리를 실시하고, 이후, 에피택셜층을 형성하여 에피택셜 웨이퍼를 제조할 때, 상기 산소 석출 열처리의 조건을 제어하여, 상기 에피택셜층의 형성 후에 있어서의 누설 전류의 값이 1.5E-10A 이하인 에피택셜 웨이퍼를 제조하는, 에피택셜 웨이퍼의 제조 방법이 개시되어 있다.
[0006] 또한, 게터링 기술에 관하여, 본원 출원인은 특허 문헌 2에 있어서, 디바이스가 형성되는 표면으로부터 1μm 이상 10μm 이하의 깊이에 형성되며, 도스량(dose amount)이 1×1013/cm2 이상 3×1014/cm2 이하인 비금속 이온이 도입되어 이루어지는 오염 보호층을 구비하는 실리콘 웨이퍼를 제안하고 있다.
[0007] 일본 특허공개공보 2013-197373호 일본 특허공개공보 2010-287855호
[0008] 특허 문헌 1 및 특허 문헌 2에 기재되어 있는 바와 같이, 반도체 에피택셜 웨이퍼를 고품질화하는 시도는 다양하게 행해져 왔다. 그러나, 지금까지, 에피택셜층의 표층부의 표면 피트(pits) 등의 결정성에 대해서는 다양한 개선이 시도되어 왔지만, 에피택셜층 내부의 결정성에 대해서는 충분히 높은 것으로 인식되어, 에피택셜층 내부의 결정성 자체를 높이는 기술은 전혀 제안된 바가 없다. 에피택셜층 내부의 결정성을 보다 높일 수 있다면, 디바이스 특성의 향상을 기대할 수 있다.
[0009] 따라서 본 발명은, 상기의 과제를 감안하여, 보다 높은 결정성을 구비한 에피택셜층을 가지는 반도체 에피택셜 웨이퍼 및 그 제조 방법을 제공하는 것을 목적으로 한다.
[0010] 본 발명자들은, 상기의 과제를 해결하기 위해 예의 검토하여, 반도체 에피택셜 웨이퍼에 있어서의 반도체 웨이퍼의, 에피택셜층이 형성된 측의 표층부에, 수소 농도 프로파일의 피크를 존재시키는 것에 주목하였다. 여기서, 경(輕)원소인 수소를 반도체 웨이퍼에 이온 주입하더라도, 에피택셜층 형성시의 열처리에 의해, 수소는 확산되어 버린다는 것이 알려져 있다. 이 때문에, 반도체 에피택셜 웨이퍼를 이용하여 제작한 반도체 디바이스의 디바이스 품질의 향상에 수소가 기여한다고는 지금껏 생각되지 않았었다. 실제로, 반도체 웨이퍼에 일반적인 조건으로 수소 이온 주입을 행하고, 이어서, 상기 반도체 웨이퍼의 표면 상에 에피택셜층을 형성한 반도체 에피택셜 웨이퍼의 수소 농도를 관찰하더라도, 관찰되는 수소 농도는 SIMS(Secondary Ion Mass Spectrometry： 이차 이온 질량 분석법)에 의한 검출 한계 미만이며, 그 효과도 알려지지 않았었다. 지금까지, 반도체 웨이퍼의, 에피택셜층이 형성된 측의 표층부에 있어서, SIMS 분석에 의한 검출 한계를 넘어 존재하는 수소 농도 피크 및 그 거동에 관한 공지 문헌은 존재하지 않았던 것이다. 그런데, 반도체 웨이퍼의, 에피택셜층이 형성된 측의 표층부에 수소 농도 프로파일의 피크가 존재하는 반도체 에피택셜 웨이퍼에서는, 에피택셜층의 결정성이 명확히 향상되어 있음이 본 발명자들의 실험 결과에 의해 판명되었다. 따라서 본 발명자들은, 반도체 웨이퍼 표층부의 수소가 에피택셜층의 결정성 향상에 기여하는 것을 알아내고, 본 발명을 완성시키기에 이르렀다. 또한, 이러한 반도체 에피택셜 웨이퍼를 적절히 제조하는 방법을, 본 발명자들은 개발하였다.
즉, 본 발명의 요지 구성은 이하와 같다.
[0011] 본 발명의 반도체 에피택셜 웨이퍼는, 반도체 웨이퍼의 표면 상에 에피택셜층이 형성된 반도체 에피택셜 웨이퍼로서, 상기 반도체 웨이퍼의, 상기 에피택셜층이 형성된 측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크가 존재하는 것을 특징으로 한다.
[0012] 여기서, 상기 반도체 웨이퍼의 상기 표면으로부터, 두께 방향의 깊이 150nm까지의 범위 내에, 상기 수소 농도 프로파일의 피크가 위치하는 것이 바람직하다. 또한, 상기 수소 농도 프로파일의 피크 농도가 1.0×1017atoms/cm3 이상인 것이 바람직하다.
[0013] 또한, 상기 반도체 웨이퍼는, 상기 표층부에 있어서 탄소가 고용(固溶)된 개질층을 가지며, 상기 개질층에 있어서의 상기 반도체 웨이퍼의 두께 방향의 탄소 농도 프로파일의 피크의 반치폭(半値幅)은 100nm 이하인 것이 바람직하다.
[0014] 이 경우, 상기 반도체 웨이퍼의 상기 표면으로부터, 상기 두께 방향의 깊이 150nm까지의 범위 내에, 상기 탄소 농도 프로파일의 피크가 위치하는 것이, 더욱 바람직하다.
[0015] 또한, 상기 반도체 웨이퍼는 실리콘 웨이퍼인 것이 바람직하다.
[0016] 또한, 상기 반도체 에피택셜 웨이퍼의 제조 방법은, 반도체 웨이퍼의 표면에, 구성 원소로서 수소를 포함하는 클러스터 이온(Cluster Ions)을 조사(照射)하는 제1 공정과, 상기 제1 공정 후에, 상기 반도체 웨이퍼의 표면 상에 에피택셜층을 형성하는 제2 공정을 가지며, 상기 제1 공정에 있어서, 상기 클러스터 이온의 빔 전류치를 50μA 이상으로 하는 것을 특징으로 한다.
[0017] 여기서, 상기 제1 공정에 있어서, 상기 빔 전류치를 5000μA 이하로 하는 것이 바람직하다.
[0018] 또한, 상기 클러스터 이온이, 구성 원소로서 탄소를 더 포함하는 것이 바람직하다.
[0019] 여기서, 상기 반도체 웨이퍼는, 실리콘 웨이퍼인 것이 바람직하다.
[0020] 또한, 본 발명의 고체 촬상 소자의 제조 방법은, 상기 어느 하나의 반도체 에피택셜 웨이퍼, 또는, 상기 어느 하나의 제조 방법으로 제조된 반도체 에피택셜 웨이퍼의 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 한다.
[0021] 본 발명에 의하면, 반도체 웨이퍼의, 에피택셜층이 형성된 측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크가 존재하므로, 보다 높은 결정성을 구비한 에피택셜층을 가지는 반도체 에피택셜 웨이퍼를 제공할 수 있다. 또한, 본 발명은, 보다 높은 결정성을 구비한 에피택셜층을 가지는 반도체 에피택셜 웨이퍼의 제조 방법을 제공할 수 있다.
[0022] 도 1은, 본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(100)를 설명하는 모식적인 단면도이다.
도 2는, 본 발명의 적절한 실시형태에 따른 반도체 에피택셜 웨이퍼(200)를 설명하는 모식적인 단면도이다.
도 3은, 본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(200)의 제조 방법을 설명하는 모식적인 단면도이다.
도 4의 (A)는 클러스터 이온을 조사하는 경우의 조사 메카니즘을 설명하는 모식도이고, (B)는 모노머 이온을 주입하는 경우의 주입 메카니즘을 설명하는 모식도이다.
도 5의 (A)는, 참고예 1에 있어서, 클러스터 이온을 조사한 후의 실리콘 웨이퍼의 탄소 및 수소의 농도 프로파일을 나타낸 그래프이고, (B)는 참고예 1에 따른 실리콘 웨이퍼 표층부의 TEM 단면도이고, (C)는 참고예 2에 따른 실리콘 웨이퍼 표층부의 TEM 단면도이다.
도 6은, 에피택셜층 형성 후의 농도 프로파일을 나타낸 그래프로서, (A)는 실시예 1-1에 따른 에피택셜 실리콘 웨이퍼의 탄소 및 수소의 농도 프로파일이고, (B)는 비교예 1-1에 따른 에피택셜 실리콘 웨이퍼의 수소의 농도 프로파일이다.
도 7은, 실시예 1-1 및 종래예 1-1에 따른 에피택셜 실리콘 웨이퍼의 TO선 강도를 나타낸 그래프이다.
도 8은, 실시예 2-1에 따른 에피택셜 실리콘 웨이퍼의 탄소 및 수소의 농도 프로파일을 나타낸 그래프이다.
도 9는, 실시예 2-1 및 종래예 2-1에 따른 에피택셜 실리콘 웨이퍼의 TO선 강도를 나타낸 그래프이다.
[0023] 이하에서는, 도면을 참조하면서 본 발명의 실시형태를 상세히 설명한다. 참고로, 동일한 구성 요소에는 원칙적으로 동일한 참조 번호를 붙이며, 설명을 생략한다. 또한, 도 1∼3에서는 도면의 간략화를 위해, 반도체 웨이퍼(10), 개질층(18) 및 에피택셜층(20)의 두께에 대해, 실제의 두께 비율과 달리 과장하여 나타낸다.
[0024] (반도체 에피택셜 웨이퍼)
본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(100)는, 도 1의 (A)에 나타낸 바와 같이, 반도체 웨이퍼(10)의 표면(10A) 상에 에피택셜층(20)이 형성된 반도체 에피택셜 웨이퍼로서, 반도체 웨이퍼(10)의, 에피택셜층(20)이 형성된 측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크가 존재하는 것을 특징으로 한다. 또한, 에피택셜층(20)은, 이면조사형 고체 촬상 소자 등의 반도체 소자를 제조하기 위한 디바이스층이 된다. 이하에서는, 각 구성의 상세(詳細)를 순서대로 설명한다.
[0025] 반도체 웨이퍼(10)로서는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어지며, 그 표면(10A)에 에피택셜층을 가지지 않는 벌크(bulk)의 단결정 웨이퍼를 들 수 있다. 이면조사형 고체 촬상 소자의 제조에 이용하는 경우, 벌크의 단결정 실리콘 웨이퍼를 이용하는 것이 일반적이다. 실리콘 웨이퍼로서는, 초크랄스키법(CZ법)이나 부유대역용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을 실톱(wire saw) 등으로 슬라이스한 것을 사용할 수 있다. 참고로, 게터링 능력을 얻기 위해, 탄소 및/또는 질소가 첨가된 반도체 웨이퍼(10)를 이용해도 된다. 나아가, 임의의 도펀트가 소정 농도로 첨가되어, 이른바 n＋형 혹은 p＋형, 또는 n-형 혹은 p-형 기판의 반도체 웨이퍼(10)를 이용할 수도 있다.
[0026] 에피택셜층(20)으로서는, 실리콘 에피택셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수 있다. 예컨대, 수소를 캐리어 가스로 해서, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하여, 사용하는 소스 가스에 따라서도 성장 온도는 달라지겠지만, 대략 1000∼1200℃의 범위의 온도로 CVD법에 의해 반도체 웨이퍼(10) 상에 에피택셜 성장시킬 수 있다. 참고로, 에피택셜층(20)은, 두께를 1∼15μm의 범위 내로 하는 것이 바람직하다. 두께가 1μm 미만인 경우는, 반도체 웨이퍼(10)로부터의 도펀트의 외방(外方) 확산에 의해 에피택셜층(20)의 저항률이 변화되어 버릴 가능성이 있으며, 또한, 15μm를 초과하는 경우는, 고체 촬상 소자의 분광 감도 특성에 영향이 생길 우려가 있기 때문이다.
[0027] 여기서, 반도체 웨이퍼(10)의, 에피택셜층(20)이 형성된 측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크가 존재하는 것이, 본 발명에 따른 반도체 에피택셜 웨이퍼(100)의 특히 특징이 되는 구성이다. 여기서, 현 상태(現狀)의 SIMS에 의한 검출 기술을 감안하여, 본 명세서에 있어서는, 7.0×1016atoms/cm3를 SIMS에 의한 수소 농도의 검출 하한으로 한다. 이러한 구성을 채용하는 것의 기술적 의의를, 작용 효과를 포함하여 이하에 설명한다.
[0028] 종래에는, 반도체 에피택셜 웨이퍼에 있어서, 수소 이온을 주입하여, 수소를 반도체 웨이퍼 중에 고농도로 국재(局在)시켰다고 하더라도, 반도체 디바이스 특성의 향상에 기여한다고는 생각되지 않았었다. 이는, 반도체 웨이퍼로의 일반적인 수소 이온의 주입 조건에서는, 수소는 경원소이기 때문에, 에피택셜층 형성시의 가열에 의해, 에피택셜층 형성 후에는 수소는 외방 확산되어 버려, 반도체 웨이퍼 중에 수소가 거의 잔존하지 않기 때문이다. 실제로, 일반적인 수소 이온의 주입 조건을 거친 반도체 에피택셜 웨이퍼의 수소 농도 프로파일을 SIMS 분석하더라도, 에피택셜층 형성 후에는, 수소 농도는 검출 한계 미만이 된다. 본 발명자들의 실험 결과(실시예에서 실험 조건의 상세를 후술함)에 의하면, 소정 조건을 만족함으로써, 반도체 웨이퍼의, 에피택셜층이 형성된 측의 표층부에 수소의 고농도 영역을 형성할 수 있으며, 그 경우의 수소의 거동에 본 발명자들이 주목한 바, 이하의 사실이 실험적으로 분명해졌다.
[0029] 상세에 대해서는 실시예에서 후술하겠으나, 본 발명자들은, 수소 농도 프로파일의 피크가 존재하는 반도체 에피택셜 웨이퍼(100)와, 종래 기술의 수소 농도 프로파일의 피크가 존재하지 않는 반도체 에피택셜 웨이퍼 간의 에피택셜층의 결정성의 상이를 CL(Cathode Luminescence：음극 발광)법에 의해 관찰하였다. 참고로, CL법이란, 시료에 전자선을 조사함으로써, 전도대(傳導帶)의 바닥 부근으로부터 가전자대(價電子帶)의 정상 부근으로의 천이(遷移)시의 여기광을 검출하여, 결정 결함을 측정하는 방법이다. 도 7은, 본 발명에 따른 반도체 에피택셜 웨이퍼(100)와, 종래 기술의 반도체 에피택셜 웨이퍼의 두께 방향의 TO선 강도를 나타낸 그래프로서, 깊이 0μm가 에피택셜층의 표면에 상당하며, 깊이 7.8μm가 에피택셜층과 반도체 웨이퍼 간의 계면에 상당한다. 참고로, TO선이란, CL법에 의해 관찰되는 Si의 밴드 갭에 상당하는 Si 원소 특유의 스펙트럼으로서, TO선의 강도가 강할수록, Si의 결정성이 높은 것을 의미한다.
[0030] 후술하는 도 7에 상세가 도시되어 있는 바와 같이, 본 발명에 따른 반도체 에피택셜 웨이퍼(100)에 있어서는, 에피택셜층(20)의 반도체 웨이퍼(10)에 가까운 측에, TO선 강도의 피크가 존재한다. 한편, 종래 기술의 반도체 에피택셜 웨이퍼에 있어서는, 반도체 웨이퍼와 에피택셜층 간의 계면으로부터, 에피택셜층의 표면을 향함에 따라, TO선의 강도가 점차 저감되는 경향이 있다. 참고로, 에피택셜층 표면(깊이 0μm)에 있어서의 값은, 최표면(最表面)이기 때문에 표면 준위의 영향에 의한 이상치(異常値)라고 추찰(推察)된다. 다음으로, 본 발명자들은, 반도체 에피택셜 웨이퍼(100)를 이용하여 디바이스를 형성하는 경우를 상정하고, 디바이스 형성을 모의(模擬)한 열처리를 반도체 에피택셜 웨이퍼(100)에 실시한 경우의 TO선 강도를 관찰하였다. 후술하는 도 9에 상세가 도시되어 있는 바와 같이, 본 발명에 따른 반도체 에피택셜 웨이퍼(100)의 에피택셜층(20)은, TO선 강도의 피크를 유지하면서, 피크 이외의 영역에 있어서도, 종래의 반도체 에피택셜 웨이퍼의 에피택셜층과 동일한 정도의 TO선 강도를 가지는 것이 실험적으로 분명해졌다. 즉, 본 발명에 따른 수소 농도 프로파일의 피크가 존재하는 반도체 에피택셜 웨이퍼(100)에서는, 종래에 비해 종합적으로 높은 결정성을 구비하는 에피택셜층(20)을 가지는 것이 판명되었다.
[0031] 상기 현상의 이론적인 배경은 아직도 분명하지 않으며, 또한, 본 발명은 이론에 속박되는 것도 아니지만, 본 발명자들은 이하와 같이 생각하고 있다. 상세에 대해서는 후술하겠으나, 도 6은, 에피택셜층 형성 직후의 반도체 에피택셜 웨이퍼(100)의 수소 농도 프로파일을 나타내며, 도 8은, 나아가 디바이스 형성을 모의한 열처리를 실시한 후의 반도체 에피택셜 웨이퍼(100)의 수소 농도 프로파일을 나타낸 그래프이다. 도 6 및 도 8의 수소 농도의 피크를 비교하면, 디바이스 형성을 모의한 열처리를 실시함으로써, 수소의 피크 농도가 감소한다. 이 모의 열처리 전후의 수소 농도 및 TO선 강도의 변동 경향을 고려하면, 디바이스 형성 공정을 모의한 열처리를 실시함으로써, 반도체 웨이퍼(10)의 표층부에 고농도로 존재하고 있던 수소가, 에피택셜층(20) 중의 점(點)결함을 패시베이션하여, 에피택셜층(20)의 결정성을 높이고 있는 것으로 추측된다.
[0032] 이상과 같이, 본 실시형태의 반도체 에피택셜 웨이퍼(100)는, 보다 높은 결정성을 구비한 에피택셜층(20)을 가진다. 이러한 에피택셜층(20)이 형성된 반도체 에피택셜 웨이퍼(100)는, 이를 이용하여 제작되는 반도체 디바이스의 디바이스 특성의 향상을 도모할 수 있다.
[0033] 참고로, 전술한 작용 효과를 얻기 위해서는, 반도체 웨이퍼(10)의 표면(10A)으로부터, 두께 방향의 깊이 150nm까지의 범위 내에, 수소 농도 프로파일의 피크가 존재하면 상기의 작용 효과를 얻을 수 있다. 따라서, 상기 범위 내를 본 명세서에 있어서의 반도체 웨이퍼의 표층부로 정의할 수 있다. 그리고, 반도체 웨이퍼(10)의 표면(10A)으로부터, 두께 방향의 깊이 100nm까지의 범위 내에 수소 농도 프로파일의 피크가 존재하면, 상기의 작용 효과를 보다 확실하게 얻을 수 있다. 참고로, 웨이퍼의 최표면(깊이 0nm)에는 수소 농도 프로파일의 피크 위치를 존재시키는 것이 물리적으로 불가능하기 때문에, 적어도 5nm 이상의 깊이 위치에 존재시키게 된다.
[0034] 또한, 상기의 작용 효과를 확실히 얻는 관점에서는, 수소 농도 프로파일의 피크 농도는 1.0×1017atoms/cm3 이상인 것이 보다 바람직하며, 1.0×1018atoms/cm3 이상인 것이 특히 바람직하다. 한정을 의도하는 것은 아니지만, 반도체 에피택셜 웨이퍼(100)의 공업적인 생산을 고려하면, 수소의 피크 농도의 상한을 1.0×1022atoms/cm3으로 할 수 있다.
[0035] 여기서, 본 발명에 따른 적절한 반도체 에피택셜 웨이퍼(200)는, 도 2에 나타낸 바와 같이, 반도체 웨이퍼(10)가, 그 표층부에 있어서 탄소가 고용된 개질층(18)을 가지며, 해당 개질층(18)에 있어서의 반도체 웨이퍼(10)의 두께 방향의 탄소 농도 프로파일의 피크의 반치폭이 100nm 이하인 것이 바람직하다. 이러한 개질층(18)은, 반도체 웨이퍼의 표층부의 결정의 격자 간 위치 또는 치환 위치에 탄소가 고용되어 국소적으로 존재하는 영역이며, 강력한 게터링 사이트로서 작용하기 때문이다. 또한, 높은 게터링 능력을 얻는 관점에서 보면, 반치폭을 85nm 이하로 하는 것이 보다 바람직하며, 하한으로서는 10nm로 설정할 수 있다. 참고로, 본 명세서에 있어서의 「두께 방향의 탄소 농도 프로파일」은, SIMS에 의해 측정한 두께 방향의 농도 분포를 의미한다.
[0036] 또한, 보다 높은 게터링 능력을 얻는 관점에서 보면, 이미 기술한 수소 및 탄소에 더하여, 반도체 웨이퍼의 주(主)재료(실리콘 웨이퍼인 경우, 실리콘) 이외의 원소가 개질층(18)에 추가로 고용되는 것도 바람직하다.
[0037] 나아가, 보다 높은 게터링 능력을 얻는 관점에서 보면, 반도체 에피택셜 웨이퍼(200)는, 반도체 웨이퍼(10)의 표면(10A)으로부터, 두께 방향의 깊이 150nm까지의 범위 내에, 탄소 농도 프로파일의 피크가 위치하는 것이 바람직하다. 또한, 탄소 농도 프로파일의 피크 농도가, 1×1015atoms/cm3 이상인 것이 바람직하고, 1×1017∼1×1022atoms/cm3의 범위 내인 것이 보다 바람직하며, 1×1019∼1×1021atoms/cm3의 범위 내인 것이 더욱 바람직하다.
[0038] 참고로, 개질층(18)의 두께는, 상기 농도 프로파일 중 백그라운드보다 높은 농도가 검출되는 영역으로서 정의되며, 예컨대 30∼400nm의 범위 내로 할 수 있다.
[0039] (반도체 에피택셜 웨이퍼의 제조 방법)
다음으로, 지금까지 설명해 온 본 발명에 의한 반도체 에피택셜 웨이퍼(200)를 제조하는 방법의 하나의 실시형태에 대해 설명한다. 본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(200)의 제조 방법은, 도 3에 나타낸 바와 같이, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 수소를 포함하는 클러스터 이온(16)을 조사하는 제1 공정(도 3(A), (B))과, 제1 공정 후에, 반도체 웨이퍼(10)의 표면(10A) 상에 에피택셜층(20)을 형성하는 제2 공정(도 3(C))을 가지며, 제1 공정에 있어서, 클러스터 이온(16)의 빔 전류치를 50μA 이상으로 하는 것을 특징으로 한다. 도 3(C)는, 이 제조 방법에 따라 얻어진 반도체 에피택셜 웨이퍼(200)의 모식적인 단면도이다. 이하에서는, 각 공정의 상세를 순서대로 설명한다.
[0040] 우선, 반도체 웨이퍼(10)를 준비한다. 다음으로, 도 3(A), (B)에 나타낸 바와 같이, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 수소를 포함하는 클러스터 이온(16)을 조사하는 제1 공정을 행한다. 여기서, 반도체 웨이퍼(10)의 에피택셜층(20)측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크를 존재시키기 위해서는, 상기 제1 공정에 있어서 클러스터 이온(16)의 빔 전류치를 50μA 이상으로 하는 것이 중요하다. 수소를 포함하는 클러스터 이온(16)을 상기 전류치 조건으로 조사한 결과, 클러스터 이온의 구성 원소에 포함되는 수소가, 반도체 웨이퍼(10)의 표면(10A)(즉, 조사면)측의 표층부에 평형 농도를 초과하여 국소적으로 고용된다.
[0041] 참고로, 본 명세서에 있어서 「클러스터 이온」이란, 원자 또는 분자가 복수 집합하여 덩어리가 된 클러스터에 양전하 또는 음전하를 부여하여, 이온화시킨 것을 의미한다. 클러스터는, 복수(통상 2∼2000개 정도)의 원자 또는 분자가 서로 결합된 덩어리 상태의 집단이다.
[0042] 반도체 웨이퍼(10)에 클러스터 이온 조사를 행하는 경우와, 모노머 이온 주입을 행하는 경우의 고용 거동의 상이는, 다음과 같이 설명된다. 즉, 예컨대, 반도체 웨이퍼로서의 실리콘 웨이퍼에, 소정 원소로 이루어진 모노머 이온을 주입하는 경우, 도 4(B)에 나타낸 바와 같이, 모노머 이온은, 실리콘 웨이퍼를 구성하는 실리콘 원자를 스퍼터링하여, 실리콘 웨이퍼 중의 소정 깊이 위치에 주입된다. 주입 깊이는, 주입 이온의 구성 원소의 종류 및 이온의 가속 전압에 의존한다. 이 경우, 실리콘 웨이퍼의 깊이 방향에 있어서의 소정 원소의 농도 프로파일은, 비교적 브로드(broad)해지며, 주입된 소정 원소의 존재 영역은 대략 0.5∼1μm 정도가 된다. 복수 종의 이온을 동일 에너지로 동시 조사한 경우에는, 가벼운 원소일수록 깊게 주입되기 때문에, 즉, 각각의 원소의 질량에 따른 상이한 위치에 주입되기 때문에, 주입 원소의 농도 프로파일은 더욱 브로드해진다. 또한, 이온 주입 후에 에피택셜층을 형성하는 과정에서, 주입 원소가 열에 의해 확산되는 것도, 농도 프로파일이 브로드해지는 원인이다.
[0043] 참고로, 모노머 이온은 일반적으로 150∼2000keV 정도의 가속 전압으로 주입하는데, 각 이온이 그 에너지를 가지고 실리콘 원자와 충돌하기 때문에, 모노머 이온이 주입된 실리콘 웨이퍼 표층부의 결정성이 흐트러져, 이후에 웨이퍼 표면 상에 성장시킬 에피택셜층의 결정성을 어지럽히는 경향이 있다. 또한, 가속 전압이 클수록, 결정성이 크게 흐트러지는 경향이 있다.
[0044] 한편, 실리콘 웨이퍼에, 클러스터 이온을 주입하는 경우, 도 4(A)에 나타낸 바와 같이, 클러스터 이온(16)은, 실리콘 웨이퍼에 주입되면 그 에너지에 의해 순간적으로 1350∼1400℃ 정도의 고온 상태가 되어, 실리콘이 융해된다. 이후, 실리콘은 급속히 냉각되어, 실리콘 웨이퍼 중의 표면 근방에 클러스터 이온(16)의 구성 원소가 고용된다. 실리콘 웨이퍼의 깊이 방향에 있어서의 구성 원소의 농도 프로파일은, 클러스터 이온의 가속 전압 및 클러스터 사이즈에 의존하는데, 모노머 이온의 경우에 비해 샤프(sharp)해지며, 조사된 구성 원소의 존재 영역은 대략 500nm 이하의 영역(예컨대 50∼400nm 정도)이 된다. 또한, 모노머 이온에 비해 조사되는 이온이 클러스터를 형성하고 있기 때문에, 결정 격자를 채널링(channeling)하는 일이 없어, 구성 원소의 열확산이 억제되는 것도, 농도 프로파일이 샤프해지는 원인이다. 그 결과, 클러스터 이온(16)의 구성 원소의 석출 영역을 국소적이고 또한 고농도로 할 수 있다.
[0045] 여기서, 이미 기술한 바대로 수소 이온은 경원소이기 때문에, 에피택셜층(20) 형성시 등의 열처리에 의해 확산되기 쉬워, 에피택셜층 형성 후의 반도체 웨이퍼 중에 머물기 어려운 경향이 있다. 이 때문에, 클러스터 이온 조사에 의해 수소의 석출 영역을 국소적이고 또한 고농도로 하는 것만으로는 불충분하다. 클러스터 이온(16)의 빔 전류치를 50μA 이상으로 해서, 수소 이온을 비교적 단시간에 반도체 웨이퍼(10)의 표면(10A)에 조사하여 표층부의 데미지를 크게 하는 것이, 열처리시의 수소 확산을 억제하기 위해서 중요해진다. 빔 전류치를 50μA 이상으로 함으로써 데미지가 커져, 후속의 에피택셜층(20) 형성 후에 있어서도, 반도체 웨이퍼(10)의 에피택셜층(20)측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크를 존재시킬 수 있다. 반대로, 빔 전류치가 50μA 미만이면, 반도체 웨이퍼(10)의 표층부의 데미지가 충분하지 않으며, 에피택셜층(20) 형성시의 열처리에 의해 수소는 확산되어 버린다. 클러스터 이온(16)의 빔 전류치는, 예컨대, 이온원(源)에 있어서의 원료 가스의 분해 조건을 변경함으로써 조정할 수 있다.
[0046] 상기 제 1 공정 후, 반도체 웨이퍼(10)의 표면(10A) 상에 에피택셜층(20)을 형성하는 제2 공정을 행한다. 제2 공정에 있어서의 에피택셜층(20)에 대해서는, 전술한 바대로이다.
[0047] 이상과 같이 하여, 본 발명에 따른 반도체 에피택셜 웨이퍼(200)의 제조 방법을 제공할 수 있다.
[0048] 참고로, 에피택셜층(20)의 형성 후에 있어서도, 반도체 웨이퍼(10)의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크를 보다 확실히 존재시키기 위해서는, 클러스터 이온(16)의 빔 전류치를 100μA 이상으로 하는 것이 바람직하며, 300μA 이상으로 하는 것이 더욱 바람직하다.
[0049] 한편, 빔 전류치가 과대해지면, 에피택셜층(20)에 에피택셜 결함이 과잉되게 발생할 우려가 있으므로, 빔 전류치를 5000μA 이하로 하는 것이 바람직하다.
[0050] 이하에서는, 본 발명에 있어서의 클러스터 이온(16)의 조사 조건에 대해 각각 설명한다. 우선, 조사하는 클러스터 이온(16)의 구성 원소는 수소가 포함되면 다른 구성 원소에 대해서는 특별히 한정되지 않으며, 탄소, 붕소, 인, 비소 등을 들 수 있다. 그러나, 보다 높은 게터링 능력을 얻는 관점에서 보면, 클러스터 이온(16)이, 구성 원소로서 탄소를 포함하는 것이 바람직하다. 탄소가 고용된 영역인 개질층(18)이 형성되기 때문이다. 격자 위치의 탄소 원자는 공유 결합 반경이 실리콘 단결정에 비해 작기 때문에, 실리콘 결정 격자의 수축장(收縮場, compression site)이 형성되어, 격자 간의 불순물을 끌어당기는 게터링 사이트가 된다.
[0051] 또한, 조사 원소는 수소 및 탄소 이외의 원소를 포함하는 것도 바람직하다. 특히, 수소 및 탄소에 더하여, 붕소, 인, 비소 및 안티몬으로 이루어진 군(群)으로부터 선택된 1 또는 2 이상의 도펀트 원소를 조사하는 것이 바람직하다. 고용되는 원소의 종류에 따라 효율적으로 게터링 가능한 금속의 종류가 달라지기 때문에, 복수의 원소를 고용시킴으로써, 보다 폭넓은 금속 오염에 대응할 수 있기 때문이다. 예컨대, 탄소의 경우, 니켈(Ni)을 효율적으로 게터링할 수 있고, 붕소의 경우, 구리(Cu), 철(Fe)을 효율적으로 게터링할 수 있다.
[0052] 참고로, 이온화시키는 화합물은 특별히 한정되지 않지만, 이온화가 가능한 탄소원 화합물로서는, 에탄, 메탄 등을 이용할 수 있으며, 이온화가 가능한 붕소원 화합물로서는, 디보란, 데카보란(B10H14) 등을 이용할 수 있다. 예컨대, 디벤질과 데카보란을 혼합한 가스를 재료 가스로 한 경우, 탄소, 붕소 및 수소가 집합한 수소 화합물 클러스터를 생성할 수 있다. 또한, 시클로헥산(C6H12)을 재료 가스로 하면, 탄소 및 수소로 이루어진 클러스터 이온을 생성할 수 있다. 탄소원 화합물로서는 특히, 피렌(C16H10), 디벤질(C14H14) 등으로부터 생성된 클러스터 CnHm(3≤n≤16, 3≤m≤10)를 이용하는 것이 바람직하다. 작은 사이즈의 클러스터 이온 빔을 제어하기 쉽기 때문이다.
[0053] 클러스터 사이즈는 2∼100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 적절히 설정할 수 있다. 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화될 때의 필라멘트에 인가(印加)하는 전압 등을 조정함으로써 행할 수 있다. 참고로, 클러스터 사이즈는, 사중극(四重極) 고주파 전계에 의한 질량 분석 또는 타임 오브 플라이트(time-of-flight) 질량 분석에 의해 클러스터 개수 분포를 구하고, 클러스터 개수의 평균치를 취함으로써 구할 수 있다.
[0054] 참고로, 클러스터 이온은 결합 양식에 따라 다종(多種)의 클러스터가 존재하며, 예컨대 이하의 문헌에 기재된 바와 같은 공지의 방법으로 생성할 수 있다. 가스 클러스터 빔의 생성법으로서, (1) 일본 특허공개공보 H09-41138호, (2) 일본 특허공개공보 H04-354865호, 이온 빔의 생성법으로서, (1) 하전 입자 빔 공학：이시카와 쥰조：ISBN978-4-339-00734-3 :CORONA PUBLISHING, (2) 전자·이온 빔 공학：전기학회：ISBN4-88686-217-9 :Ohmsha, (3) 클러스터 이온 빔 기초와 응용：ISBN4-526-05765-7: THE NIKKAN KOGYO SHIMBUN. 또한, 일반적으로, 양전하의 클러스터 이온의 발생에는 닐슨형 이온원(Nielsen ion source) 혹은 코프만형 이온원(Kaufman ion source)이 이용되고, 음전하의 클러스터 이온의 발생에는 체적 생성법을 이용한 대전류 음이온원이 이용된다.
[0055] 클러스터 이온의 가속 전압은, 클러스터 사이즈와 함께, 클러스터 이온의 구성 원소의 두께 방향의 농도 프로파일의 피크 위치에 영향을 준다. 반도체 웨이퍼(10)의 에피택셜층측의 표층부에, 수소 농도 프로파일의 피크를 에피택셜층 형성 후에도 존재시키려면, 클러스터 이온의 가속 전압은, 0keV/Cluster 초과 200keV/Cluster 미만으로 하고, 바람직하게는, 100keV/Cluster 이하, 더욱 바람직하게는 80keV/Cluster 이하로 한다. 참고로, 가속 전압의 조정에는, (1) 정전(靜電) 가속, (2) 고주파 가속의 2가지 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격(等間隔)으로 늘어놓고, 이들 사이에 동일한 전압을 인가(印加)하여, 축방향으로 등가속(等加速) 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 주행시키면서 고주파를 이용하여 가속하는 선형 가속법(linear acceleration (linac) method)이 있다.
[0056] 또한, 클러스터 이온의 도스량은, 이온 조사 시간을 제어함으로써 조정할 수 있다. 본 실시형태에서는, 수소의 도스량을 1×1013∼1×1016atoms/cm2로 할 수 있으며, 바람직하게는 5×1013atoms/cm2 이상으로 한다. 1×1013atoms/cm2 미만인 경우, 에피택셜층 형성시에 수소가 확산되어 버릴 가능성이 있고, 1×1016atoms/cm2를 초과하는 경우, 에피택셜층(20)의 표면에 커다란 데미지를 줄 우려가 있기 때문이다.
[0057] 또한, 탄소를 구성 원소로서 포함하는 클러스터 이온을 조사하는 경우, 탄소의 도스량을 1×1013∼1×1016atoms/cm2로 하는 것이 바람직하고, 보다 바람직하게는 5×1013atoms/cm2 이상으로 한다. 1×1013atoms/cm2 미만인 경우, 게터링 능력은 충분하지 않으며, 1×1016atoms/cm2를 초과하는 경우, 에피택셜층(20)의 표면에 커다란 데미지를 줄 우려가 있기 때문이다.
[0058] 참고로, 제1 공정 후, 제2 공정에 앞서, 반도체 웨이퍼(10)에 대해 결정성 회복을 위한 회복 열처리를 행하는 것도 바람직하다. 이 경우의 회복 열처리로서는, 예컨대 질소 가스 또는 아르곤 가스 등의 분위기하에서, 900℃ 이상 1100℃ 이하의 온도로, 10분 이상 60분 이하의 동안, 반도체 웨이퍼(10)를 유지시키면 된다. 또한, RTA(Rapid Thermal Annealing)나 RTO(Rapid Thermal Oxidation) 등의, 에피택셜 장치와는 별개의 급속 승강온 열처리 장치 등을 이용하여 회복 열처리를 행하는 것도 가능하다.
[0059] 또한, 반도체 웨이퍼(10)를 실리콘 웨이퍼로 할 수 있는 것은, 이미 설명한 바와 같다.
[0060] 지금까지, 수소를 포함하는 클러스터 이온 조사에 의해, 에피택셜층(20) 형성 후에 있어서도, 반도체 웨이퍼(10)의, 에피택셜층(20)이 형성된 측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크가 존재하는 반도체 에피택셜 웨이퍼(200)의 제조 방법의 하나의 실시형태를 설명하였다. 그러나, 다른 제조 방법에 의해, 본 발명에 따른 반도체 에피택셜 웨이퍼를 제조해도 됨은, 물론이다.
[0061] (고체 촬상 소자의 제조 방법)
본 발명의 실시형태에 따른 고체 촬상 소자의 제조 방법은, 상기의 반도체 에피택셜 웨이퍼 또는 상기의 제조 방법으로 제조된 반도체 에피택셜 웨이퍼, 즉 반도체 에피택셜 웨이퍼(100, 200)의 표면에 위치하는 에피택셜층(20)에, 고체 촬상 소자를 형성하는 것을 특징으로 한다. 이 제조 방법에 의해 얻어지는 고체 촬상 소자는, 종래에 비해 화이트 스팟(white spot) 결함의 발생을 충분히 억제할 수 있다.
[0062] 이하에서는, 실시예를 이용하여 본 발명을 더욱 상세히 설명하겠으나, 본 발명이 이하의 실시예에 한정되는 것은 전혀 아니다.
실시예
[0063] (참고 실험예)
우선, 클러스터 이온의 빔 전류치의 차이에 의한 실리콘 웨이퍼의 표층부에 있어서의 데미지 상태의 상이를 분명히 하기 위해, 이하의 실험을 행하였다.
[0064] (참고예 1)
CZ 단결정으로부터 얻은 p-형 실리콘 웨이퍼(직경：300mm, 두께：775μm, 도펀트 종류：붕소, 저항률：20Ω·cm)를 준비하였다. 이어서, 클러스터 이온 발생 장치(Nissin Ion Equipment Co., Ltd. 제조, 모델 번호：CLARIS)를 이용하여, 시클로헥산(C6H12)을 클러스터 이온화시킨 C3H5의 클러스터 이온을, 가속 전압 80keV/Cluster(수소 1 원자 당의 가속 전압 1.95keV/atom, 탄소 1 원자 당의 가속 전압 23.4keV/atom이며, 수소의 비정(飛程) 거리는 40nm, 탄소의 비정 거리는 80nm임)의 조사 조건으로 실리콘 웨이퍼의 표면에 조사하여, 참고예 1에 따른 실리콘 웨이퍼를 제작하였다. 참고로, 클러스터 이온을 조사하였을 때의 도스량은, 수소 원자수로 환산하여 1.6×1015atoms/cm2로 하고, 탄소 원자수로 환산하여 1.0×1015atoms/cm2로 하였다. 그리고, 클러스터 이온의 빔 전류치를 800μA로 하였다.
[0065] (참고예 2)
클러스터 이온의 빔 전류치를 30μA로 변경한 것 이외에는, 참고예 1과 동일한 조건으로, 참고예 2에 따른 실리콘 웨이퍼를 제작하였다.
[0066] (실리콘 웨이퍼의 농도 프로파일)
클러스터 이온 조사 후의 참고예 1, 2에 따른 실리콘 웨이퍼에 대해, 자장형(磁場型) SIMS 측정을 행하여, 웨이퍼 두께 방향에 있어서의 수소 농도 및 탄소 농도의 프로파일을 각각 측정하였다. 대표예로서, 참고예 1의 농도 프로파일을 도 5(A)에 나타낸다. 빔 전류치만을 변경한 참고예 2에서도 도 5(A)와 동일한 농도 프로파일이 얻어졌다. 여기서, 도 5(A)의 가로축(橫軸)의 깊이는 실리콘 웨이퍼의 클러스터 이온 조사면측의 표면을 제로(zero)로 하고 있다.
[0067] (TEM 단면도)
참고예 1, 2에 따른 실리콘 웨이퍼의, 클러스터 이온 조사 영역을 포함하는 실리콘 웨이퍼 표층부의 단면(斷面)을 TEM(Transmission Electron Microscope：투과형 전자현미경)으로 관찰하였다. 참고예 1, 2에 따른 실리콘 웨이퍼의 TEM 단면 사진을, 도 5(B), (C)에 각각 나타낸다. 도 5(B)에 있어서의 포위선 부분에서의 흑색(黑色)의 콘트라스트가 보이는 위치가, 데미지가 특히 큰 영역이다.
[0068] 도 5(A)∼(C)에 나타낸 바와 같이, 빔 전류치가 800μA인 참고예 1에서는, 실리콘 웨이퍼 표층부에 있어서, 데미지가 특히 큰 영역이 형성되어 있었으나, 빔 전류치가 30μA인 참고예 2에서는, 데미지가 특히 큰 영역은 형성되어 있지 않았다. 참고예 1, 2 모두, 도스량의 조건은 동일하기 때문에 수소 및 탄소의 농도 프로파일은 동일한 경향을 나타내지만, 빔 전류치의 상이에 의해, 실리콘 웨이퍼 표층부에 있어서 데미지 영역의 형성 거동이 달라진 것으로 생각된다. 참고로, 도 5(A), (B)로부터, 수소 농도의 피크 위치와, 탄소 농도의 피크 위치 사이의 영역에서, 데미지가 특히 큰 영역이 형성되어 있었다고 생각된다.
[0069] (실험예 1)
(실시예 1-1)
참고예 1과 동일한 조건으로, 실리콘 웨이퍼에 C3H5의 클러스터 이온을 조사하였다. 이후, 실리콘 웨이퍼를 개별처리식(매엽식) 에피택셜 성장 장치(Applied Materials, Inc. 제조) 내로 반송하여, 장치 내에서 1120℃의 온도로 30초의 수소 베이크 처리를 실시한 후, 수소를 캐리어 가스로 하고, 트리클로로실란을 소스 가스로 하여, 1150℃에서 CVD법에 의해, 실리콘 웨이퍼의 표면 상에 실리콘의 에피택셜층(두께：7.8μm, 도펀트 종류：붕소, 저항률：10Ω·cm)을 에피택셜 성장시켜, 실시예 1-1에 따른 에피택셜 웨이퍼를 제작하였다.
[0070] (비교예 1-1)
클러스터 이온의 빔 전류치를 30μA로 변경한 것 이외에는, 실시예 1-1과 동일한 조건으로, 비교예 1-1에 따른 에피택셜 웨이퍼를 제작하였다.
[0071] (종래예 1-1)
클러스터 이온을 조사하지 않은 것 이외에는, 실시예 1-1과 동일한 조건으로, 종래예 1-1에 따른 에피택셜 웨이퍼를 제작하였다.
[0072] (평가 1-1： SIMS에 의한 에피택셜 웨이퍼의 농도 프로파일 평가)
실시예 1-1 및 비교예 1-1에 따른 실리콘 웨이퍼에 대해, 자장형 SIMS 측정을 행하여, 웨이퍼 두께 방향에 있어서의 수소 농도 및 탄소 농도의 프로파일을 각각 측정하였다. 실시예 1-1의 수소 및 탄소의 농도 프로파일을 도 6(A)에 나타낸다. 또한, 비교예 1-1의 수소 농도 프로파일을 도 6(B)에 나타낸다. 여기서, 도 6(A), (B)의 가로축의 깊이는 에피택셜 웨이퍼의 에피택셜층 표면을 제로로 하고 있다. 깊이 7.8μm까지가 에피택셜층에 상당하며, 깊이 7.8μm 이상의 깊이가 실리콘 웨이퍼에 상당한다. 참고로, 에피택셜 웨이퍼를 SIMS 측정하였을 때, 에피택셜층의 두께에 ±0.1μm 정도의 불가피적인 측정 오차가 생기기 때문에, 도면 중에 있어서의 7.8μm가 엄밀한 의미에서의 에피택셜층과, 실리콘 웨이퍼와의 경계치가 되지는 않는다.
[0073] (평가 1-2： CL법에 따른 TO선 강도 평가)
실시예 1-1, 비교예 1-1 및 종래예 1-1에 따른 에피택셜 웨이퍼를 사면(beveling) 연마 가공한 샘플에 대해 단면 방향으로부터 CL법을 행하여, 에피택셜층의 두께(깊이) 방향의 CL 스펙트럼을 각각 취득하였다. 측정 조건으로서는, 33K 하에 있어서 전자선을 20keV로 조사하였다. 실시예 1-1 및 종래예 1-1의, 두께 방향의 CL 강도의 측정 결과를 도 7에 나타낸다. 참고로, 비교예 1-1의 측정 결과는, 종래예 1-1과 동일하였다.
[0074] 도 5(A)를 이용하여 이미 설명한 바와 같이, 클러스터 이온 조사 후, 에피택셜층 형성 전이면, 빔 전류치에 상관없이 실리콘 웨이퍼의 표층부에 수소 농도의 피크가 존재하였다(참고 실험의 참고예 1, 2를 참조). 여기서, 빔 전류치가 800μA인 참고예 1 및 실시예 1-1의 결과를 참조하면, 에피택셜층 형성 전의 수소의 피크 농도는 약 7×1020atoms/cm3이고, 에피택셜층 형성 후의 수소의 피크 농도는, 약 2×1018atoms/cm3로 저감된(도 5(A), 도 6(A)) 것을 알 수 있다. 한편, 빔 전류치가 30μA인 경우, 에피택셜층 형성 전에는 수소의 피크 농도가 존재하였으나, 에피택셜층 형성 후에는, 수소 농도의 피크가 없어져 버렸다(도 6(B)). 이것은, 빔 전류치가 800μA이면, 실리콘 웨이퍼 표층부의 데미지가 컸기 때문에, 수소가 에피택셜층 형성시의 열처리에 의해서도, 전부 확산되지 않고 잔존하였기 때문으로 생각된다. 이 현상은, 도 5(B)에 도시되는 데미지 영역에 수소가 트랩(trap)되었다고도 생각할 수 있다.
[0075] 또한, 도 7에 나타낸 바와 같이, 실시예 1-1에서는, 에피택셜층 표면으로부터 깊이 약 7μm의 위치에 TO선 강도의 피크가 존재한다. 한편, 종래예 1-1에 따른 에피택셜 웨이퍼에 있어서는, 실리콘 웨이퍼 계면으로부터 에피택셜층 표면을 향함에 따라, TO선의 강도가 점차로 저감된다. 참고로, 에피택셜층 표면(깊이 0μm)에 있어서의 값은, 표면이기 때문에 표면 준위의 영향이 추찰된다.
[0076] (실험예 2)
(실시예 2-1)
나아가, 제작한 실시예 1-1에 따른 에피택셜 웨이퍼에 대해, 디바이스 형성을 모의하여, 온도 1100℃, 30분 간의 열처리를 실시하였다.
[0077] (종래예 2-1)
실시예 2-1과 마찬가지로, 제작한 종래예 1-1에 따른 에피택셜 웨이퍼에 대해, 온도 1100℃, 30분 간의 열처리를 실시하였다.
[0078] (평가 2-1： SIMS에 의한 에피택셜 웨이퍼의 농도 프로파일 평가)
평가 1-1과 마찬가지로, 실시예 2-1에 따른 실리콘 웨이퍼에 대해, 자장형 SIMS 측정을 행하여, 웨이퍼 두께 방향에 있어서의 수소 농도 및 탄소 농도의 프로파일을 측정하였다. 실시예 2-1의 수소 및 탄소의 농도 프로파일을 도 8에 나타낸다. 여기서, 도 6(A)와 마찬가지로, 가로축의 깊이는 에피택셜 웨이퍼의 에피택셜층 표면을 제로로 하고 있다.
[0079] (평가 2-2： CL법에 따른 TO선 강도 평가)
평가 1-2와 마찬가지로, 실시예 2-1 및 종래예 2-1에 따른 에피택셜 웨이퍼의 CL 스펙트럼을 각각 취득하였다. 결과를 도 9에 나타낸다.
[0080] 도 6(A) 및 도 8을 비교하면, 실시예 1-1의 수소의 피크 농도는 약 2×1018atoms/cm3이고, 실시예 2-1의 수소의 피크 농도는, 약 3×1017atoms/cm3로 저감되어 있다. 또한, 도 9로부터, 실시예 2-1에서는, 에피택셜층 표면으로부터 깊이 약 7μm의 위치(도 7의 피크와 동일한 위치임)에 TO선 강도의 피크를 유지하면서, 그 외의 영역에 있어서는 종래예 2-1과 동일한 정도의 TO선 강도를 가짐을 알 수 있었다. 따라서, 본 발명의 조건을 만족하는 에피택셜 웨이퍼는, 종래에 비해 종합적으로 높은 결정성을 구비하는 에피택셜층을 가진다고 할 수 있다.
[0081] 이러한 TO선 강도의 변화의 이유로서는, 에피택셜 성장 후에 수소가 관찰되는 에피택셜 웨이퍼에서는, 에피택셜층 내에 포함되는 점(點)결함을 수소가 패시베이션하였기 때문이 아닐까 추찰된다. 한편, 빔 전류치를 30μA로 한 비교예 1-1에서는, 수소 농도의 피크가 관찰되지 않았기 때문에, 비교예 1-1에서는, 수소에 의한 패시베이션 효과가 얻어지지 않는다고 추찰된다.
(산업상의 이용 가능성)
[0082] 본 발명에 의하면, 보다 높은 결정성을 구비한 에피택셜층을 가지는 반도체 에피택셜 웨이퍼 및 그 제조 방법을 제공할 수 있다. 이러한 에피택셜층이 형성된 반도체 에피택셜 웨이퍼는, 이를 이용하여 제작되는 반도체 디바이스의 디바이스 특성을 향상시킬 수 있다.
[0083] 10: 반도체 웨이퍼
10A: 반도체 웨이퍼의 표면
16: 클러스터 이온
18: 개질층
20: 에피택셜층
100: 반도체 에피택셜 웨이퍼
200: 반도체 에피택셜 웨이퍼

Claims (11)

  1. 반도체 에피택셜 웨이퍼의 제조방법으로서,
    반도체 웨이퍼의 표면에, 구성 원소로서 수소를 포함하는 클러스터 이온(Cluster Ions)을 조사(照射)하는 제1 공정과,
    상기 제1 공정 후에, 상기 반도체 웨이퍼의 표면 상에 에피택셜층을 형성하는 제2 공정을 가지며,
    상기 제1 공정에 있어서, 상기 반도체 웨이퍼의, 상기 에피택셜층이 형성된 측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크가 존재하도록 상기 클러스터 이온의 빔 전류치를 50μA 이상 5000μA 이하로 하는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 클러스터 이온이, 구성 원소로서 탄소를 더 포함하는, 반도체 에피택셜 웨이퍼의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 웨이퍼가 실리콘 웨이퍼인, 반도체 에피택셜 웨이퍼의 제조방법.
  4. 제1항에 기재된 제조방법으로 제조된 반도체 에피택셜 웨이퍼로서,
    상기 반도체 웨이퍼의, 상기 에피택셜층이 형성된 측의 표층부에 있어서, SIMS 분석에 의해 검출되는 수소 농도 프로파일의 피크가 존재하는 것을 특징으로 하는 반도체 에피택셜 웨이퍼.
  5. 제4항에 있어서,
    상기 반도체 웨이퍼의 표면으로부터, 두께 방향의 깊이 150nm까지의 범위 내에, 상기 수소 농도 프로파일의 피크가 위치하는, 반도체 에피택셜 웨이퍼.
  6. 제4항에 있어서,
    상기 수소 농도 프로파일의 피크 농도가 1.0×1017atoms/cm3 이상인, 반도체 에피택셜 웨이퍼.
  7. 제4항에 있어서,
    상기 반도체 웨이퍼는, 상기 표층부에 있어서 탄소가 고용(固溶)된 개질층을 갖고, 상기 개질층에 있어서의 상기 반도체 웨이퍼의 두께 방향의 탄소 농도 프로파일의 피크의 반치폭(半値幅)은 100nm 이하인, 반도체 에피택셜 웨이퍼.
  8. 제7항에 있어서,
    상기 반도체 웨이퍼의 표면으로부터, 상기 두께 방향의 깊이 150nm까지의 범위 내에, 상기 탄소 농도 프로파일의 피크가 위치하는, 반도체 에피택셜 웨이퍼.
  9. 제4항에 있어서,
    상기 반도체 웨이퍼가 실리콘 웨이퍼인, 반도체 에피택셜 웨이퍼.
  10. 제1항에 기재된 제조방법으로 제조된 반도체 에피택셜 웨이퍼의 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
  11. 삭제
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