KR101882389B1 - 반도체 에피택셜 웨이퍼의 제조방법, 반도체 에피택셜 웨이퍼, 및 고체 촬상 소자의 제조방법 - Google Patents

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Abstract

본 발명의 반도체 에피택셜 웨이퍼(100)의 제조방법은, 반도체 웨이퍼(10)의 표면(10A)에 클러스터 이온(12)을 조사하여, 상기 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층(改質層, 14)을 형성하는 제 1 공정과, 상기 반도체 웨이퍼의 개질층(14) 상에 에피택셜층(18)을 형성하는 제 2 공정을 가지며, 상기 제 1 공정은, 상기 개질층(14)에 있어서의 두께 방향의 일부가 아몰퍼스층(16)이 되고, 또한, 상기 아몰퍼스층(16)의 상기 반도체 웨이퍼 표면측의 표면(16A)의 평균 깊이가 상기 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상이 되도록 행하는 것을 특징으로 한다.

Description

반도체 에피택셜 웨이퍼의 제조방법, 반도체 에피택셜 웨이퍼, 및 고체 촬상 소자의 제조방법{METHOD FOR PRODUCING SEMICONDUCTOR EPITAXIAL WAFER, SEMICONDUCTOR EPITAXIAL WAFER, AND METHOD FOR MANUFACTURING SOLID-STATE IMAGING ELEMENT}
[0001] 본 발명은, 반도체 에피택셜 웨이퍼의 제조방법, 반도체 에피택셜 웨이퍼, 및 고체 촬상(撮像) 소자의 제조방법에 관한 것이다.
[0002] 반도체 디바이스의 특성을 열화(劣化)시키는 요인으로서, 금속 오염을 들 수 있다. 예컨대, 이면 조사형(裏面照射型) 고체 촬상 소자에서는, 이 소자의 기판이 되는 반도체 에피택셜 웨이퍼에 혼입(混入)한 금속은, 고체 촬상 소자의 암(暗)전류를 증가시키는 요인이 되어, 백점 결함(white spot defects)이라 불리는 결함을 일으키게 한다. 이면 조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 도입하여, 어두운 곳 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 근년 들어, 디지털 비디오 카메라나 스마트 폰 등의 휴대전화에 널리 이용되고 있다. 이 때문에, 백점 결함을 극력히 줄일 것이 요망되고 있다.
[0003] 웨이퍼에 대한 금속의 혼입은, 주로 반도체 에피택셜 웨이퍼의 제조공정 및 고체 촬상 소자의 제조공정(디바이스 제조공정)에 있어서 발생한다. 전자(前者)인 반도체 에피택셜 웨이퍼의 제조공정에 있어서의 금속 오염은, 에피택셜 성장 로(爐)의 구성재로부터의 중금속 파티클(particle)에 의한 것, 혹은, 에피택셜 성장시의 로 내부 가스로서 염소계 가스를 이용하기 때문에, 그 배관 재료가 금속 부식하여 발생하는 중금속 파티클에 의한 것 등이 고려된다. 근래, 이러한 금속 오염은, 에피택셜 성장 로의 구성재를 내부식성(耐腐食性)이 뛰어난 재료로 교환하는 등에 의해, 어느 정도는 개선되어 오고 있으나, 충분하지는 않다. 한편, 후자(後者)인 고체 촬상 소자의 제조공정에 있어서는, 이온 주입, 확산 및 산화 열처리 등의 각 처리 중에서, 반도체 기판의 중금속 오염이 우려된다.
[0004] 이러한 중금속 오염을 억제하기 위하여, 중금속을 포획하기 위한 게터링 사이트(gettering site)를 반도체 웨이퍼 중에 형성하는 기술이 있다. 그 방법의 하나로서, 반도체 웨이퍼 중에 이온을 주입하고, 그 후 에피택셜층을 형성하는 방법이 알려져 있다. 이 방법에서는, 이온 주입 영역이 게터링 사이트로서 기능한다.
[0005] 특허문헌 1에는, 반도체 웨이퍼의 표면에 클러스터 이온(cluster ion)을 조사하여, 상기 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층(改質層)을 형성하는 제 1 공정과, 상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제 2 공정을 가지는 반도체 에피택셜 웨이퍼의 제조방법이 기재되어 있다.
[0006] 국제 공개 제2012/157162호
[0007] 특허문헌 1에서는, 클러스터 이온을 조사하여 형성한 개질층은, 모노머 이온(싱글 이온)을 주입하여 얻은 이온 주입 영역보다 높은 게터링 능력이 얻어지는 것을 개시하고 있다. 여기서, 본 발명자는 이하와 같은 신규의 기술적 과제를 인식하기에 이르렀다. 즉, 특허문헌 1에 있어서의 개질층에 의한 게터링 능력을 보다 높게 하려면, 예컨대 클러스터 이온의 도즈량(dose amount)을 많게 하는 것이 유효하다. 그러나, 도즈량을 너무 많게 하면, 그 후에 형성하는 에피택셜층에 에피택셜 결함이 다수 발생됨이 판명되었다. 특허문헌 1에서는, 게터링 능력의 향상과 에피택셜 결함 발생의 억제를 양립시킨다는 것은 고려되어 있지 않으며, 이러한 점에 있어서 개선의 여지가 있었다.
[0008] 따라서 본 발명은, 상기 과제를 감안하여, 높은 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생을 억제한 반도체 에피택셜 웨이퍼, 및 그 제조방법을 제공하는 것을 목적으로 한다.
[0009] 본 발명자는, 더욱 검토함으로써 이하의 지견(知見)을 얻었다.
(1) 반도체 웨이퍼에 클러스터 이온을 조사했을 경우, 조사 조건에 따라, 개질층 중에 아몰퍼스(amorphous) 영역이 형성되는 경우와 형성되지 않는 경우가 있었다. 그리고, 개질층 중에 아몰퍼스 영역이 없는 경우보다, 개질층의 두께 방향의 일부에 아몰퍼스층이 형성되는 경우 쪽이, 높은 게터링 능력을 얻을 수가 있었다. 즉, 높은 게터링 능력을 얻기 위해서는, 개질층의 두께 방향의 일부에 아몰퍼스층이 형성되는 조건으로, 클러스터 이온을 조사할 필요가 있다.
[0010] (2) 에피택셜 결함의 발생은, 클러스터 이온 조사에 의한 반도체 웨이퍼 표면 근방(표면부)의 손상(damage)에 기인한다고 생각된다. 여기서, 클러스터 이온의 종류에 따라, 에피택셜 결함이 발생하기 시작하는 도즈량이 다르다는 것을 알았다. 즉, 에피택셜 결함의 발생은 도즈량에만 의존하는 것이 아님을 알았다.
[0011] (3) 더욱 검토를 진행한 바, 개질층 중에서의 아몰퍼스층의 깊이 위치와 에피택셜 결함의 발생 간에 상관(相關)이 있음을 발견하였다. 즉, 에피택셜 결함의 발생을 억제하기 위해서는, 아몰퍼스층을 반도체 웨이퍼 표면으로부터 소정 깊이 이상의 위치에 형성할 필요가 있다.
[0012] (4) 이와 같이, 높은 게터링 능력과 에피택셜 결함의 억제를 양립시키려면, 클러스터 이온 조사에 의해, 개질층 중에 아몰퍼스층을 형성하면서, 그 깊이는 어느 정도 깊게 할 필요가 있다. 그리고, 클러스터 이온의 조사 후에 에피택셜층을 형성하면, 그 때의 열에 의해 개질층 중의 결정성(結晶性)이 회복되고, 아몰퍼스층은 소실되는 한편, 개질층에 흑점(黑点)형상 결함이 발생함을 알았다. 한편으로, 아몰퍼스층의 깊이 위치가 얕고, 에피택셜 결함이 발생하는 반도체 에피택셜 웨이퍼에 있어서는, 상기 흑점형상 결함의 수가 지나치게 증가하여, 이미 「흑점형상 결함」이 아니라, 흑점이 이어진 라인 형상의 결함층이 됨을 알았다. 즉, 반도체 에피택셜 웨이퍼로서는, 개질층에 흑점형상 결함이 있는 경우에, 높은 게터링 능력이 얻어지며, 또한, 에피택셜 결함의 발생을 억제할 수가 있다.
[0013] 상기 지견에 근거하는 본 발명의 요지는 이하와 같다.
즉, 본 발명의 반도체 에피택셜 웨이퍼의 제조방법은,
반도체 웨이퍼의 표면에 클러스터 이온을 조사하여, 상기 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용된 개질층을 형성하는 제 1 공정과,
상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제 2 공정
을 가지며,
상기 제 1 공정은, 상기 개질층에 있어서의 두께 방향의 일부가 아몰퍼스층이 되며, 또한, 상기 아몰퍼스층의 상기 반도체 웨이퍼 표면측의 표면의 평균 깊이가 상기 반도체 웨이퍼 표면으로부터 20㎚ 이상이 되도록 행하는 것을 특징으로 한다.
[0014] 여기서, 상기 제 1 공정은, 상기 평균 깊이가 상기 반도체 웨이퍼 표면으로부터 20㎚ 이상 200㎚ 이하가 되도록 행하는 것이 바람직하다.
[0015] 또, 상기 제 1 공정은, 상기 아몰퍼스층의 평균 두께가 100㎚ 이하가 되도록 행하는 것이 바람직하다.
[0016] 상기 클러스터 이온이, 구성 원소로서 탄소를 포함하는 것이 바람직하고, 구성 원소로서 탄소를 포함한 2종 이상의 원소를 포함하는 것이 보다 바람직하다. 또, 클러스터 이온의 탄소 수가 16개 이하인 것이 바람직하다.
[0017] 본 발명의 반도체 에피택셜 웨이퍼는, 반도체 웨이퍼와, 상기 반도체 웨이퍼의 표면부에 형성된, 상기 반도체 웨이퍼 중에 소정 원소가 고용된 개질층과, 상기 개질층 상의 에피택셜층을 가지며, 상기 개질층에 흑점형상 결함이 존재하는 것을 특징으로 한다.
[0018] 상기 흑점형상 결함은, 상기 반도체 웨이퍼의 표면으로부터 30㎚ 이상의 깊이에 존재하는 것이 바람직하다. 또, 상기 흑점형상 결함의 폭은 30~100㎚이며, 상기 흑점형상 결함의 밀도는 1.0×108개/㎠~1.0×1010개/㎠인 것이 바람직하다.
[0019] 여기서, 상기 소정 원소가 탄소를 포함하는 것이 바람직하고, 상기 소정 원소가 탄소를 포함한 2종 이상의 원소를 포함하는 것이 보다 바람직하다.
[0020] 본 발명의 고체 촬상 소자의 제조방법은, 상기 어느 하나의 제조방법으로 제조된 반도체 에피택셜 웨이퍼 또는 상기 어느 하나의 반도체 에피택셜 웨이퍼의, 상기 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 한다.
[0021] 본 발명의 반도체 에피택셜 웨이퍼의 제조방법에 의하면, 높은 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생을 억제한 반도체 에피택셜 웨이퍼를 얻을 수가 있다. 또, 본 발명의 반도체 에피택셜 웨이퍼는, 높은 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생이 억제되어 있다.
[0022] 도 1은 본 발명의 일 실시형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조방법을 설명하는 모식 단면도이다.
도 2의 (A)는 클러스터 이온을 조사하는 경우의 조사 메커니즘을 설명하는 모식도, (B)는 모노머 이온을 주입하는 경우의 주입 메커니즘을 설명하는 모식도이다.
도 3은 클러스터 이온으로서 C3H5를 이용하여, 가속 전압 및 빔 전류치를 일정하게 한 경우의, 도즈량과 아몰퍼스층 표면의 평균 깊이 간의 관계, 및, 도즈량과 에피택셜 결함 밀도 간의 관계를 나타내는 그래프이다.
도 4는 클러스터 이온으로서 C3H3를 이용하여, 가속 전압 및 빔 전류치를 일정하게 한 경우의, 도즈량과 아몰퍼스층 표면의 평균 깊이 간의 관계, 및, 도즈량과 에피택셜 결함 밀도 간의 관계를 나타내는 그래프이다.
도 5는 도 3에 나타낸 실험에 있어서의 에피택셜 실리콘 웨이퍼(즉 에피택셜층 형성 후)의 단면의 TEM 화상으로서, (A)는 도즈량이 1.0×1015 atoms/㎠인 경우(비교예), (B)는 도즈량이 2.0×1015 atoms/㎠인 경우(발명예), (C)는 도즈량이 3.0×1015 atoms/㎠인 경우(비교예)이다.
도 6은 도 3에 나타낸 실험에 있어서의, 클러스터 이온 조사 후 에피택셜층 형성 전의 개질층의 단면의 TEM 화상으로서, (A)는 도즈량이 1.0×1015 atoms/㎠인 경우(비교예), (B)는 도즈량이 1.7×1015 atoms/㎠인 경우(발명예), (C)는 도즈량이 2.0×1015 atoms/㎠인 경우(발명예), (D)는 도즈량이 3.0×1015 atoms/㎠인 경우(비교예)이다.
[0023] 이하, 도면을 참조하면서 본 발명의 실시형태를 상세하게 설명한다. 또한, 도 1에서는 설명의 편의상, 실제의 두께의 비율과는 달리, 반도체 웨이퍼(10)에 대해서 개질층(14), 아몰퍼스층(16), 및 에피택셜층(18)의 두께를 과장하여 나타낸다.
[0024] (반도체 에피택셜 웨이퍼의 제조방법)
본 발명의 일 실시형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조방법은, 도 1에 나타내는 바와 같이, 반도체 웨이퍼(10)의 표면(10A)에 클러스터 이온(12)을 조사하여, 반도체 웨이퍼(10)의 표면부에, 상기 클러스터 이온(12)의 구성 원소가 고용된 개질층(14)을 형성하는 제 1 공정(도 1(A), (B))과, 반도체 웨이퍼(10)의 개질층(14) 상에 에피택셜층(18)을 형성하는 제 2 공정(도 1(C))을 갖는다. 도 1(C)는, 상기 제조방법의 결과로 얻어진 반도체 에피택셜 웨이퍼(100)의 모식 단면도이다. 에피택셜층(18)은, 이면 조사형 고체 촬상 소자 등의 반도체소자를 제조하기 위한 디바이스 층이 된다.
[0025] 반도체 웨이퍼(10)로서는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어지며, 표면에 에피택셜층을 가지지 않는 벌크(bulk)의 단결정(單結晶) 웨이퍼를 들 수 있는데, 이면 조사형 고체 촬상 소자를 제조하는 경우, 일반적으로는 벌크의 단결정 실리콘 웨이퍼를 이용한다. 또, 반도체 웨이퍼(10)는, 초크랄스키법(Czochralski Method; CZ 법)이나 부유(浮遊) 대역 용융법(FZ 법)에 의해 육성(育成)된 단결정 실리콘 잉곳을 와이어 소(wire saw) 등으로 슬라이스한 것을 사용할 수 있다. 또, 보다 높은 게터링 능력을 얻기 위하여, 반도체 웨이퍼(10)에 탄소 및/또는 질소를 첨가하여도 무방하다. 나아가, 반도체 웨이퍼(10)에 임의의 도펀트(dopant)를 소정 농도 첨가하여, 이른바 n＋형 혹은 p＋형, 또는 n－형 혹은 p－형의 기판으로 하여도 무방하다.
[0026] 또, 반도체 웨이퍼(10)로서는, 벌크 반도체 웨이퍼 표면에 반도체 에피택셜층이 형성된 에피택셜 반도체 웨이퍼를 이용하여도 무방하다. 예컨대, 벌크의 단결정 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼이다. 실리콘 에피택셜층은, CVD법에 의해 일반적인 조건으로 형성할 수 있다. 에피택셜층은, 두께 0.1~10㎛의 범위 내로 하는 것이 바람직하고, 0.2~5㎛의 범위 내로 하는 것이 보다 바람직하다.
[0027] 여기서, 본 실시형태의 특징적 공정은, 도 1(A)에 나타내는 클러스터 이온 조사 공정이다. 이 공정을 채용하는 것의 기술적 의의를, 작용 효과와 함께 설명한다. 클러스터 이온(12)을 조사한 결과 형성되는 개질층(14)은, 클러스터 이온(12)의 구성 원소가 반도체 웨이퍼 표면부의 결정의 격자(格子) 간 위치 또는 치환 위치에 고용(固溶)되어 국소적으로 존재하는 영역이며, 게터링 사이트로서 작용한다. 그 이유는, 이하와 같이 추측된다. 즉, 클러스터 이온의 형태로 조사된 탄소 등의 원소는, 실리콘 단결정의 치환 위치·격자간 위치에 고밀도로 국재(局在)한다. 그리고, 실리콘 단결정의 평형 농도(equilibrium concentration) 이상으로까지 탄소 등을 고용하면, 중금속의 고용도(固溶度)(천이 금속의 포화 용해도)가 매우 증가하는 것이 실험적으로 확인되었다. 즉, 평형 농도 이상으로까지 고용된 탄소 등에 의해 중금속의 고용도가 증가하며, 이로써 중금속에 대한 포획률이 현저하게 증가한 것으로 생각된다.
[0028] 또한, 본 명세서에 있어서 「클러스터 이온」이란, 원자 또는 분자가 복수로 집합하여 덩어리가 된 클러스터에 양전하(正電荷) 또는 음전하(負電荷)를 부여하여, 이온화한 것을 의미한다. 클러스터는, 복수(통상 2~2000개 정도)의 원자 또는 분자가 서로 결합한 덩어리형상의 집단이다.
[0029] 여기서, 본 실시형태에서는 클러스터 이온(12)을 조사하기 때문에, 모노머 이온을 주입하는 경우에 비해, 높은 게터링 능력을 얻을 수 있다. 본 발명자는, 이러한 효과가 얻어지는 작용을 이하와 같이 생각하고 있다.
[0030] 실리콘 웨이퍼에, 예컨대 탄소의 모노머 이온을 주입할 경우, 도 2(B)에 나타내는 바와 같이, 모노머 이온은, 실리콘 웨이퍼를 구성하는 실리콘 원자를 튕겨내고, 실리콘 웨이퍼 중의 소정 깊이 위치에 주입된다. 주입 깊이는, 주입 이온의 구성 원소의 종류 및 이온의 가속 전압에 의존한다. 이 경우, 실리콘 웨이퍼의 깊이 방향에 있어서의 탄소의 농도 프로파일(profile)은, 비교적 넓어져(broad), 주입된 탄소의 존재 영역은 대체로 0.5~1㎛ 정도가 된다. 복수 종(種)의 이온을 동일 에너지로 동시에 조사했을 경우에는, 가벼운 원소일수록 깊게 주입되며, 즉, 각각의 원소의 질량에 따른 다른 위치에 주입되기 때문에, 주입 원소의 농도 프로파일은 보다 넓어진다.
[0031] 한편, 실리콘 웨이퍼에, 예컨대 탄소와 수소로 이루어지는 클러스터 이온을 조사하는 경우, 도 2(A)에 나타내는 바와 같이, 클러스터 이온(12)은, 실리콘 웨이퍼에 조사되면 그 에너지에 의해 순간적으로 1350~1400℃ 정도의 고온 상태가 되어, 실리콘이 융해(融解)된다. 그 후, 실리콘은 급속히 냉각되어, 실리콘 웨이퍼 중의 표면 근방에 탄소 및 수소가 고용된다. 즉, 본 명세서에 있어서의 「개질층」이란, 조사하는 이온의 구성 원소가 반도체 웨이퍼 표면부의 결정의 격자간 위치 또는 치환 위치에 고용된 층을 의미한다. 실리콘 웨이퍼의 깊이 방향에 있어서의 탄소의 농도 프로파일은, 클러스터 이온의 가속 전압 및 클러스터 사이즈에 의존하는데, 모노머 이온의 경우에 비해 샤프(sharp)하게 되어, 조사된 탄소가 국소적으로 존재하는 영역(즉, 개질층)의 두께는, 대체로 500㎚ 이하(예컨대 50~400㎚ 정도)가 된다. 또한, 클러스터 이온의 형태로 조사된 원소는, 에피택셜층(18)의 형성 과정에서 다소의 열확산은 일어난다. 이 때문에, 에피택셜층(18) 형성 후의 탄소의 농도 프로파일은, 이들 원소가 국소적으로 존재하는 피크(peak)의 양측에, 넓은(broad) 확산 영역이 형성된다. 그러나, 개질층의 두께(즉, 피크의 폭)는 크게 변화하지 않는다. 그 결과, 탄소의 석출 영역을 국소적으로 또한 고농도로 할 수가 있다. 또, 개질층(14)은 실리콘 웨이퍼의 표면 근방, 즉 에피택셜층(18)의 수직 하방(直下)에 형성되기 때문에, 근접 게터링이 가능해진다. 이상의 결과, 높은 게터링 능력을 얻을 수 있는 것으로 생각된다. 또한, 클러스터 이온의 형태이면, 복수 종의 이온을 동시에 조사하여도 무방하다.
[0032] 나아가 본 실시형태에서는, 도 1(B)에 나타내는 바와 같이, 개질층(14)에 있어서의 두께 방향의 일부가 아몰퍼스층(16)이 되며, 또한, 아몰퍼스층(16)의 반도체 웨이퍼 표면측의 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상이 되도록, 클러스터 이온의 조사를 행하는 것을 특징으로 한다. 개질층(14) 중에 아몰퍼스층(16)이 있는 경우에, 상기에서 설명한 개질층(14)의 게터링 능력을 보다 충분하게 얻을 수가 있다. 따라서, 본 실시형태에 의해 얻어지는 반도체 에피택셜 웨이퍼(100)로부터 제조한 이면 조사형 고체 촬상 소자는, 백점 결함 발생의 억제를 기대할 수 있다. 또, 아몰퍼스층(16)의 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상인 것에 의해, 그 후에 형성하는 에피택셜층(18)에 있어서의 에피택셜 결함의 발생을 충분히 억제할 수가 있다.
[0033] 에피택셜 결함의 발생을 보다 충분하게 억제하는 관점에서, 아몰퍼스층(16)의 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상 200㎚ 이하가 되도록 하는 것이 바람직하고, 20㎚ 이상 80㎚ 이하가 되도록 하는 것이 보다 바람직하다.
[0034] 아몰퍼스층(16)의 평균 두께는 100㎚ 이하인 것이 바람직하고, 60㎚ 이하인 것이 보다 바람직하다. 100㎚ 초과의 경우, 표면(16A)의 평균 깊이를 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상으로 하기 위한 클러스터 조사 조건의 선정이 곤란해질 우려가 있기 때문이다.
[0035] 또한, 도 1(B)나 이후에 설명하는 도 6(A)~(D)에 나타내는 바와 같이, 아몰퍼스층의 표면은, 횡방향의 위치에 따라 깊이가 불균일한데, 본 발명에 있어서의 「아몰퍼스층의 반도체 웨이퍼 표면측의 표면의 평균 깊이」는, 아몰퍼스층의 단면(斷面)을 투과형 전자현미경(TEM：Transmission Electron Microscope)에 의해 관찰하여, 얻어진 TEM 화상 중의 표면의 평균 깊이에 의해 정의된다. 「평균 깊이」는, 아몰퍼스층과 결정 영역 간의 경계선의 가장 얕은 위치와 깊은 위치의 중간의 깊이로 한다. 또, 「아몰퍼스층의 평균 두께」도, TEM 화상 중의 아몰퍼스층의 평균 두께, 즉 아몰퍼스층의 2개의 표면의 평균 깊이의 차이에 의해 정의된다. TEM 화상의 배율은, 아몰퍼스층이 명료하게 관찰될 수 있는 정도이면 되며, 도 6에 나타내는 실시예에서는 50만 배로 하였다.
[0036] 클러스터 이온은 결합 양식에 따라 다종(多種)의 클러스터가 존재하며, 예컨대 이하의 문헌에 기재되는 바와 같은 공지의 방법으로 생성할 수가 있다. 가스 클러스터 빔(gas cluster beam)의 생성법으로서, (1) 일본 특허 공개 공보 H9-41138호, (2) 일본 특허 공개 공보 H4-354865호, 이온 빔의 생성법으로서, (1) 하전(荷電) 입자 빔 공학 : 이시카와 쥰조우 : ISBN978-4-339-00734-3 : 코로나사, (2) 전자·이온 빔 공학 : 전기 학회 : ISBN4-88686-217-9 :옴사, (3) 클러스터 이온 빔 기초와 응용 : ISBN4-526-05765-7 : 일간공업신문사. 또, 일반적으로, 양전하의 클러스터 이온의 발생에는 닐슨형(Nielsen-type) 이온 소스(source, 源) 혹은 카우프만형(Kaufman-type) 이온 소스가 이용되며, 음전하의 클러스터 이온의 발생에는 체적 생성법을 이용한 대전류 음이온 소스가 이용된다.
[0037] 이하에서, 클러스터 이온의 조사 조건에 대해 설명한다.
[0038] 우선, 조사하는 원소는 게터링에 기여하는 원소이면 특별히 한정되지 않으며, 탄소, 붕소, 인, 비소 등을 들 수 있다. 그러나, 보다 높은 게터링 능력을 얻는 관점에서, 클러스터 이온이, 구성 원소로서 탄소를 포함하는 것이 바람직하다. 격자 위치의 탄소 원자는 공유 결합 반경(半徑)이 실리콘 단결정에 비해 작아, 실리콘 결정 격자의 수축부(收縮場)가 형성되기 때문에, 격자간의 불순물을 끌어들이는 게터링 능력이 높다.
[0039] 또, 조사 원소로서는 탄소를 포함하는 2종 이상의 원소가 보다 바람직하다. 특히, 탄소에 추가하여, 붕소, 인, 비소 및 안티몬(antimon)으로 이루어지는 군(群)으로부터 선택된 1 또는 2 이상의 도펀트 원소를 조사하는 것이 바람직하다. 고용되는 원소의 종류에 따라 효율적으로 게터링할 수 있는 금속의 종류가 다르기 때문에, 2종 이상의 원소를 고용시킴으로써, 보다 폭넓은 금속 오염에 대응할 수 있기 때문이다. 예컨대, 탄소의 경우, 니켈을 효율적으로 게터링할 수 있으며, 붕소의 경우, 구리, 철을 효율적으로 게터링할 수가 있다.
[0040] 이온화시키는 화합물도 특별히 한정되지 않지만, 이온화가 가능한 탄소 소스(carbon source) 화합물로서는, 에탄, 메탄, 이산화탄소(CO2) 등을 이용할 수 있으며, 이온화가 가능한 붕소 소스 화합물로서는, 디보란(diborane), 데카보란(B10H14) 등을 이용할 수가 있다. 예컨대, 디벤질과 데카보란을 혼합한 가스를 재료 가스로 했을 경우, 탄소, 붕소 및 수소가 집합한 수소화합물 클러스터를 생성할 수가 있다. 또, 시클로헥산(C6H12)을 재료 가스로 하면, 탄소 및 수소로 이루어지는 클러스터 이온을 생성할 수가 있다. 탄소 소스 화합물로서는 특히, 피렌(C16H10), 디벤질(C14H14) 등으로부터 생성된 클러스터 CnHm(3≤n≤16, 3≤m≤10)를 이용하는 것이 바람직하다. 작은(小) 사이즈의 클러스터 이온 빔을 제어하기 쉽기 때문이다.
[0041] 이온화시키는 화합물로서는, 탄소 및 상기 도펀트 원소의 양방(兩方)을 포함하는 화합물로 하는 것도 바람직하다. 이러한 화합물을 클러스터 이온으로서 조사하면, 1회의 조사로 탄소 및 도펀트 원소의 양방을 고용시킬 수 있기 때문이다.
[0042] 개질층 중에 아몰퍼스층이 형성되는지 여부, 및, 형성되는 경우의 아몰퍼스층(16)의 표면(16A)의 평균 깊이는, 클러스터 이온의 도즈량, 클러스터 사이즈, 클러스터 이온의 가속 전압, 및 빔 전류치 등에 의해 제어되며, 그 중에서도 도즈량 및 클러스터 사이즈에 크게 의존한다. 본 명세서에 있어서 「클러스터 사이즈」란, 1개의 클러스터를 구성하는 원자 또는 분자의 개수를 의미한다.
[0043] 클러스터 사이즈는 2~100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 적절히 설정할 수 있으며, 후술하는 실시예에 있어서는, 클러스터 사이즈 8개의 C3H5와, 클러스터 사이즈 6개의 C3H3를 이용하였다. 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화할 때의 필라멘트(filament)에 인가하는 전압 등을 조정함으로써 행할 수가 있다. 또한, 클러스터 사이즈는, 사중극(四重極, quadrupole) 고주파 전계에 의한 질량 분석 또는 비행시간(time-of-flight) 질량 분석에 의해 클러스터 개수(個數) 분포를 구하여, 클러스터 개수의 평균치를 취함으로써 구할 수가 있다.
[0044] 클러스터 이온의 도즈량은, 이온 조사 시간을 제어함으로써 조정할 수 있다. 본 실시형태에 있어서, 개질층(14) 중에 아몰퍼스층(16)을 형성하기 위해서는, 도즈량은 대체로 1×1015 atoms/㎠ 이상으로 할 필요가 있다. 후술하는 실시예에서는, 클러스터 이온으로서 C3H5를 이용하는 경우, 탄소의 도즈량이 1.7×1015 atoms/㎠ 이상(도 3 참조), C3H3를 이용하는 경우 탄소의 도즈량이 2.2×1015 atoms/㎠ 이상(도 4 참조)에서, 개질층 중에 아몰퍼스층이 형성되었다. 또, 아몰퍼스층(16)의 반도체 웨이퍼 표면측의 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상이 되기 위해서는, 도즈량은 대체로 1×1016 atoms/㎠ 이하로 할 필요가 있다. 후술하는 실시예에서는, 클러스터 이온으로서 C3H5를 이용하는 경우, 탄소의 도즈량이 2.0×1015 atoms/㎠ 이하(도 3 참조), C3H3를 이용하는 경우 탄소의 도즈량이 2.6×1015 atoms/㎠ 이하(도 4 참조)에서, 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상이 되었다.
[0045] 클러스터 이온의 가속 전압은, 클러스터 사이즈와 함께, 개질층(14)에 있어서의 구성 원소의 깊이 방향의 농도 프로파일의 피크 위치에 영향을 주기 때문에, 간접적으로 아몰퍼스층의 깊이에도 영향을 준다. 아몰퍼스층(16)의 반도체 웨이퍼 표면측의 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상이 되기 위해 필요한 조건으로서, 클러스터 이온으로서 CnHm(3≤n≤16, 3≤m≤10)를 이용하는 경우, 탄소 1 원자당 가속 전압은, 0 keV/atom 초과 50 keV/atom 이하로 하고, 바람직하게는, 40 keV/atom 이하로 한다.
[0046] 또한, 가속 전압의 조정에는, (1) 정전(靜電) 가속, (2) 고주파 가속의 두 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격으로 배열하고, 이들 사이에 동일한 전압을 인가하여, 축방향으로 등가속(等加速) 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 주행시키면서 고주파를 이용하여 가속하는 선형 가속도(linear acceleration; linac)법이 있다.
[0047] 개질층(14) 중에 아몰퍼스층(16)을 형성하고, 그 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20㎚ 이상이 되기 위해서는, 빔 전류치는 대체로 100㎂ 이상 1000㎂ 이하로 할 필요가 있다.
[0048] 다음으로, 본 실시형태에 있어서의 열처리에 대해 설명한다. 모노머 이온은 일반적으로 150~2000 keV 정도의 가속 전압으로 주입하여, 각 이온이 그 에너지로 실리콘 원자와 충돌하기 때문에, 모노머 이온이 주입된 실리콘 웨이퍼 표면부의 결정성이 흐트러져, 그 후에 웨이퍼 표면 상에 성장시키는 에피택셜층의 결정성을 흩뜨린다. 한편, 클러스터 이온은 일반적으로 10~100 keV/Cluster 정도의 가속 전압으로 조사하는데, 클러스터는 복수의 원자 또는 분자의 집합체이기 때문에, 1 원자 또는 1 분자당 에너지를 작게 하여 주입할 수 있어, 반도체 웨이퍼의 결정에 끼치는 손상은 작다. 이 때문에, 일 실시형태에서는, 상기 제 1 공정 후, 반도체 웨이퍼에 대해서 결정성 회복을 위한 열처리를 행하는 일 없이, 반도체 웨이퍼를 에피택셜 성장장치로 반송하여 상기 제 2 공정을 행할 수 있어, 높은 게터링 능력을 가지는 반도체 에피택셜 웨이퍼(100)를 효율적으로 제조할 수가 있다. 즉, RTA(Rapid Thermal Annealing)나 RTO(Rapid Thermal Oxidation) 등의, 에피택셜 장치와는 별개의 급속 승·강온(昇降溫) 열처리 장치 등을 이용하여 회복 열처리를 행할 필요가 없다.
[0049] 이는, 이하에 기술하는 에피택셜층(18)을 형성하기 위한 에피택셜 장치 내에서, 에피택셜 성장에 앞서 행해지는 수소 베이크(bake) 처리에 의해, 반도체 웨이퍼(10)의 결정성을 충분히 회복시킬 수가 있기 때문이다. 수소 베이크 처리의 일반적인 조건은, 에피택셜 성장장치 내를 수소 분위기로 하고, 600℃ 이상 900℃ 이하의 로 내부 온도에서 반도체 웨이퍼(10)를 로 내부에 투입하여, 1℃/초 이상 15℃/초 이하의 승온율(昇溫率)로 1100℃ 이상 1200℃ 이하의 온도 범위로까지 온도를 상승시키며, 그 온도에서 30초 이상 1분 이하 동안 유지하는 것이다. 이러한 수소 베이크 처리는, 본래는 에피택셜층 성장 전의 세정 처리에 의해 웨이퍼 표면에 형성된 자연 산화막을 제거하기 위한 것이지만, 상기 조건의 수소 베이크에 의해 반도체 웨이퍼(10)의 결정성을 충분히 회복시킬 수가 있다.
[0050] 물론 제 1 공정 후, 제 2 공정 전에, 에피택셜 장치와는 별개의 열처리 장치를 이용하여 회복 열처리를 행하여도 무방하다. 상기 회복 열처리는, 900℃ 이상 1200℃ 이하에서 10초 이상 1시간 이하 행하면 된다. 이 회복 열처리는, 예컨대, 반도체 웨이퍼(10)를 에피택셜 성장장치 내에 반송하기 전에, RTA나 RTO 등의 급속 승·강온 열처리 장치나, 배치식(batch type) 열처리 장치(종형(縱型) 열처리 장치, 횡형(橫型) 열처리 장치)를 이용하여 행할 수가 있다.
[0051] 개질층(14) 상에 형성하는 에피택셜층(18)으로서는, 실리콘 에피택셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수가 있다. 예컨대, 수소를 캐리어 가스로 하여, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하고, 사용하는 소스 가스에 따라서도 성장 온도는 다르지만, 대체로 1000~1200℃ 범위의 온도에서 CVD법에 의해 반도체 웨이퍼(10) 상에 에피택셜 성장시킬 수가 있다. 에피택셜층(18)은, 두께 1~15㎛의 범위 내로 하는 것이 바람직하다. 1㎛ 미만인 경우, 반도체 웨이퍼(10)로부터의 도펀트의 외방(外方) 확산에 의해 에피택셜층(18)의 저항율이 변화될 가능성이 있으며, 또, 15㎛ 초과의 경우, 고체 촬상 소자의 분광(分光) 감도 특성에 영향이 생길 우려가 있기 때문이다.
[0052] (반도체 에피택셜 웨이퍼)
다음으로, 상기 제조방법에 의해 얻어지는 반도체 에피택셜 웨이퍼(100)에 대해 설명한다. 반도체 에피택셜 웨이퍼(100)는, 도 1(C)에 나타내는 바와 같이, 반도체 웨이퍼(10)와, 상기 반도체 웨이퍼(10)의 표면부에 형성된, 반도체 웨이퍼(10) 중에 소정 원소가 고용된 개질층(14)과, 상기 개질층(14) 상의 에피택셜층(18)을 갖는다.
[0053] 개질층(14)의 정의는 이미 기술한 바와 같으며, SIMS(2차 이온 질량 분석계)에 의해 반도체 웨이퍼(10)의 표면(10A)으로부터 깊이 방향으로 원소 분석을 행하여, 소정 원소의 깊이 방향의 농도 프로파일에 있어서의 급준(急峻)한 피크 부분으로서 특정할 수가 있다. 개질층(14)은 통상적으로, 반도체 웨이퍼(10)의 표면(10A)으로부터, 해당 표면(10A)으로부터의 깊이가 50~400㎚인 범위로 연장된다.
[0054] 도 1(C) 및 후술하는 도 5(B)에 나타내는 바와 같이, 개질층(18)에는 흑점형상 결함(20)이 존재한다. 본 명세서에 있어서 「흑점형상 결함」이란, 반도체 에피택셜 웨이퍼(100)의 벽개(劈開, cleavage) 단면(斷面)을 TEM에 의해 밝음(明) 모드로 관찰한 경우에, 개질층(14) 내에 흑점으로서 관찰되는 결함을 의미하는 것이다. 본 발명자의 검토에 의하면, 흑점형상 결함은, 클러스터 이온(12)의 조사 후에 개질층(14) 중에 아몰퍼스층(16)이 형성되는 경우에만, 에피택셜층(18)의 형성 후에 개질층(14) 중에 발생하는 것이다. 한편, 개질층 중에 아몰퍼스층이 형성되지 않는 경우에는, 에피택셜층의 형성 후의 개질층 중에 흑점형상 결함은 발생하지 않는다.
[0055] 상기 흑점형상 결함의 발생 메커니즘은, 이하와 같다고 추측된다. 즉, 에피택셜층을 형성하기 전의 개질층 중에 형성된 아몰퍼스층이 에피택셜 성장시의 열에너지를 받음에 따라 결정 회복하는 재결정화 과정에 있어서, 실리콘 원자뿐만 아니라, 클러스터 조사에 의해 도입된 클러스터 원소(탄소 원자 등)나, 실리콘 웨이퍼 중의 산소 원자 등이 재결정화 영역에 도입되어, 재결정화 영역이 복합 클러스터화된 결함 형태를 취하여, 흑점형상의 결함으로서 관찰된 것이라 추측된다.
[0056] 본 발명자의 검토에 의하면, 흑점형상 결함(20)이 존재하는 반도체 에피택셜 웨이퍼(100)는, 높은 게터링 능력이 얻어졌다. 한편, 아몰퍼스층 표면(16A)의 평균 깊이가 반도체 웨이퍼의 표면(10A)으로부터 20㎚ 이상이면, 에피택셜 결함의 발생을 억제할 수 있고, 평균 깊이가 20㎚ 미만이 될수록 아몰퍼스층의 두께가 두꺼워졌을 경우에는, 흑점이 이어진 라인형상의 결함층이 형성되어 버려, 이러한 라인형상의 결함층이 기점(起点)이 되어, 에피택셜 결함이 발생하는 것을 본 발명자는 발견하였다.
[0057] 본 실시형태에서는, 에피택셜층(18)의 형성 전에 있어서, 개질층(14) 중의 아몰퍼스층의 표면(16A)의 평균 깊이를 반도체 웨이퍼의 표면(10A)으로부터 20㎚ 이상으로 하였기 때문에, 에피택셜층(18)의 에피택셜 결함 밀도를 0.04개/㎠ 이하로 할 수가 있다.
[0058] 에피택셜 결함의 발생을 억제하는 관점에서, 흑점형상 결함은, 반도체 웨이퍼의 표면으로부터 30㎚ 이상의 깊이에 존재하는 것이 바람직하다.
[0059] 또, 흑점형상 결함의 사이즈는, 폭(웨이퍼 직경방향)이 30~100㎚ 정도, 높이(웨이퍼 두께 방향)가 20~60㎚ 정도가 된다. 또, 흑점형상 결함의 밀도는 1.0×108개/㎠~1.0×1010개/㎠가 되는 것이 바람직하다. 1.0×108개/㎠ 이상이면, 에피택셜 결함의 발생을 억제하는 효과를 충분히 얻을 수 있다. 1.0×1010개/㎠ 이하이면, 상기와 같이 라인형상의 결함층이 되지 않는다.
[0060] 소정 원소로서는, 반도체 웨이퍼의 주재료(실리콘 웨이퍼의 경우, 실리콘) 이외의 원소이면 특별히 한정되지 않지만, 탄소 또는 탄소를 포함하는 2종 이상의 원소로 하는 것이 바람직함은 이미 기술한 바와 같다.
[0061] 본 실시형태의 반도체 에피택셜 웨이퍼(100)는, 높은 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생이 억제되어 있다.
[0062] (고체 촬상 소자의 제조방법)
본 발명의 실시형태에 의한 고체 촬상 소자의 제조방법은, 상기의 제조방법으로 제조된 반도체 에피택셜 웨이퍼 또는 상기의 반도체 에피택셜 웨이퍼, 즉 반도체 에피택셜 웨이퍼(100)의 표면에 위치하는 에피택셜층(18)에, 고체 촬상 소자를 형성하는 것을 특징으로 한다. 이 제조방법에 의해 얻어지는 고체 촬상 소자는, 종래에 비해 백점 결함의 발생을 충분히 억제할 수가 있다.
[실시예]
[0063] (실험예 1)
(비교예)
CZ 단결정 실리콘 잉곳으로부터 얻은 n형 실리콘 웨이퍼(직경：300 ㎜, 두께：725㎛, 도펀트：인, 도펀트 농도：5.0×1014 atoms/㎤)를 준비하였다. 다음으로, 클러스터 이온 발생 장치(닛신 이온 기기사 제조, 형번(型番)：CLARIS)를 이용하여, 시클로헥산으로부터 C3H5 클러스터를 생성하고, 탄소의 도즈량을 1.0×1015 atoms/㎠로 하며, 실리콘 웨이퍼의 표면에 조사하여, 개질층을 형성하였다. 탄소 1 원자당의 가속 전압은 23.4 keV/atom, 빔 전류치는 400㎂로 하였다.
[0064] 클러스터 이온 조사 후의 개질층 주변의 단면(斷面)을 TEM으로 관찰한 화상을 도 6(A)에 나타낸다. 아몰퍼스층은, 도 6(B)~(D)의 희게 보이는 부분이며, 도 6(A)의 개질층에는 아몰퍼스층이 형성되지 않았음을 알 수가 있다.
[0065] 그 후, 실리콘 웨이퍼를 매엽식(枚葉式) 에피택셜 성장장치(어플라이드 머티리얼즈사 제조) 내에 반송하고, 장치 내에서 1120℃의 온도로 30초의 수소 베이크 처리를 실시한 후, 수소를 캐리어 가스, 트리클로로실란을 소스 가스로 하여 1150℃에서 CVD법에 의해, 실리콘 웨이퍼의 개질층 상에 실리콘 에피택셜층(두께：8㎛, 도펀트：인, 도펀트 농도：1.0×1015 atoms/㎤)을 에피택셜 성장시켜, 실리콘 에피택셜 웨이퍼를 얻었다.
[0066] SIMS 측정에 의해 탄소 및 수소의 농도 프로파일을 측정하였다. 실리콘 웨이퍼 표면으로부터 80㎚의 범위에 있어서, 급준(急峻)한 피크가 확인되었기 때문에, 개질층을 특정할 수 있었다. 실리콘 에피택셜 웨이퍼의 개질층 주변의 단면을 TEM으로 관찰하였다. 도 5(A)에 나타내는 화상 중의 검은 띠형상의 부분이 개질층인데, 흑점형상 결함은 관찰되지 않았다.
[0067] (발명예)
탄소의 도즈량을 2.0×1015 atoms/㎠로 한 것 이외에는, 상기 비교예와 같은 실험을 행하였다. 클러스터 이온 조사 후의 개질층 주변의 단면을 TEM으로 관찰하였다. 도 6(C)에 나타내는 바와 같이, 개질층 중에 아몰퍼스층이 형성되어 있었다. 도면 중, 희게 보이는 부분이 아몰퍼스층이다.
[0068] 에피택셜층 형성 후에, SIMS 측정에 의해 탄소 및 수소의 농도 프로파일을 측정하였다. 실리콘 웨이퍼 표면으로부터 80㎚의 범위에 있어서, 급준한 피크가 확인되었기 때문에, 개질층을 특정할 수 있었다. 실리콘 에피택셜 웨이퍼의 개질층 주변의 단면을 관찰하였다. 도 5(B)에 나타내는 화상 중의 검은 띠형상의 부분이 개질층이며, 그 속에서 흑점형상 결함이 관찰되었다.
[0069] ＜게터링 능력의 평가＞
비교예 및 발명예에서 제작한 실리콘 에피택셜 웨이퍼의 표면을, Ni 오염액 및 Fe 오염액(모두 1.2×1013/㎠)으로, 각각 스핀 코트(spin coat) 오염법을 이용하여 고의로 오염시키고, 계속해서 900℃, 30분의 열처리를 실시하였다. 그 후, SIMS 측정을 행하여, 개질층에 포획된 Ni 및 Fe의 농도를 측정하였다. 결과를 표 1에 나타낸다.
[0070] [표 1]
Figure 112017048650072-pat00001
[0071] 발명예는 비교예보다 높은 게터링 능력을 나타내었다. 발명예에서는, 개질층 중에 아몰퍼스층이 형성됨에 따라, 에피택셜층의 형성 후에 아몰퍼스층의 영역이 재결정화되어, 그 영역도 게터링 사이트로서 기여한 점에 의한 것이라 생각된다.
[0072] (실험예 2)
탄소의 도즈량을 도 3의 플롯으로 나타내는 바와 같이, 1.0×1015 atoms/㎠로부터 1.0×1016 atoms/㎠까지의 복수의 조건으로 한 것 이외에는, 실험예 1과 같은 방법으로, 각각 다른 도즈량으로 복수 매의 실리콘 에피택셜 웨이퍼를 제작하였다.
[0073] 클러스터 이온 조사 후의 개질층 주변의 단면을 TEM으로 관찰하였다. 개질층에 아몰퍼스층이 형성되어 있는지 여부, 형성되어 있을 경우에는, 아몰퍼스층의 반도체 웨이퍼 표면측의 표면의 평균 깊이와 아몰퍼스층의 평균 두께를 측정하였다. TEM 화상의 대표예로서, 도즈량이 1.0×1015 atoms/㎠인 경우를 도 6(A)에, 도즈량이 1.7×1015 atoms/㎠인 경우를 도 6(B)에, 도즈량이 2.0×1015 atoms/㎠인 경우를 도 6(C)에, 도즈량이 3.0×1015 atoms/㎠인 경우를 도 6(D)에 나타낸다. 아몰퍼스층의 반도체 웨이퍼 표면측의 표면의 평균 깊이는 도 6(B)에서 55㎚, 도 6(C)에서 20㎚, 도 6(D)에서 5㎚였다. 아몰퍼스층의 평균 두께는 도 6(B)에서 5㎚, 도 6(C)에서 30㎚, 도 6(D)에서 60㎚였다. 도즈량과 평균 깊이 간의 관계를 도 3에 나타낸다. 도즈량이 1.7×1015 atoms/㎠ 미만이면, 아몰퍼스층은 형성되지 않았다. 도즈량이 1.7×1015 atoms/㎠ 이상 2.0×1015 atoms/㎠ 이하의 범위에서, 평균 깊이가 20㎚ 이상이 되었다.
[0074] 또, 각 에피택셜 실리콘 웨이퍼의 실리콘 에피택셜층의 표면을 Surfscan SP1(KLA-Tencor사 제조)에 의해 노멀(Normal) 모드로 측정을 행하여, 90㎚ 이상의 LPD로서 카운트되는 것 중, LPD-N으로서 카운트되는 것을 에피택셜 결함으로 정의하였다. 도즈량과 에피택셜 결함 밀도 간의 관계를 도 3에 나타낸다. 도즈량이2 2.0×1015 atoms/㎠를 초과하면, 0.04개/㎠를 초과하는 에피택셜 결함이 발생하였다.
[0075] 이상의 결과로부터, 클러스터 이온으로서 C3H5를 이용하고, 탄소 1 원자당의 가속 전압은 23.4 keV/atom, 빔 전류치는 400㎂로 고정했을 경우, 도즈량이 1.7×1015 atoms/㎠ 이상에서 아몰퍼스층은 형성되어, 높은 게터링 능력이 얻어지며, 한편으로, 도즈량이 2.0×1015 atoms/㎠ 이하에서, 평균 깊이가 20㎚ 이상이 되어, 에피택셜 결함의 발생을 충분히 억제할 수 있음을 알 수 있었다.
[0076] 또, 도즈량이 1.7×1015 atoms/㎠ 이상 2.0×1015 atoms/㎠ 이하인 범위에서는, 에피택셜층 형성 후에, 대표적으로 이미 기술한 도 5(B)에 나타내는 것과 같은 흑점형상 결함이 관찰되었다. 도즈량이 1.7×1015 atoms/㎠ 미만에서는, 흑점형상 결함은 관찰되지 않았다. 도즈량이 2.0×1015 atoms/㎠를 초과한 경우에는, 흑점형상 결함은 관찰되지 않고, 대표적으로 도 5(C)에 나타내는 바와 같이, 흑점이 이어진 라인형상의 결함층이 관찰되었다.
[0077] 흑점형상 결함이 관찰된 4개의 실험 조건에 있어서의, 흑점형상 결함의 실리콘 웨이퍼 표면으로부터의 깊이와, 흑점형상 결함의 폭 및 밀도를 표 2에 나타낸다.
[0078] [표 2]
Figure 112017048650072-pat00002
[0079] (실험예 3)
클러스터 이온종(種)을, 시클로헥산으로부터 생성한 C3H3 클러스터로 한 것 이외에는, 실험예 2와 같은 실험을 행하여, 도 4의 결과를 얻었다. 이 경우에는, 도즈량 2.2×1015 atoms/㎠ 이상에서 아몰퍼스층은 형성되어, 높은 게터링 능력이 얻어지며, 한편으로, 도즈량 2.6×1015 atoms/㎠ 이하에서, 평균 깊이가 20㎚ 이상이 되어, 에피택셜 결함의 발생을 충분히 억제할 수 있음을 알 수 있었다.
[0080] 또, 도즈량이 2.2×1015 atoms/㎠ 이상 2.6×1015 atoms/㎠ 이하인 범위에서는, 에피택셜층 형성 후에, 흑점형상 결함이 관찰되었다. 도즈량 2.2×1015 atoms/㎠ 미만에서는, 흑점형상 결함은 관찰되지 않았다. 도즈량이 2.6×1015 atoms/㎠를 초과했을 경우에는, 흑점형상 결함은 관찰되지 않고, 흑점이 이어진 라인형상의 결함층이 관찰되었다.
[0081] 흑점형상 결함이 관찰된 5개의 실험 조건에 있어서의, 흑점형상 결함의 실리콘 웨이퍼 표면으로부터의 깊이와, 흑점형상 결함의 폭 및 밀도를 표 3에 나타낸다.
[0082] [표 3]
Figure 112017048650072-pat00003
[0083] 본 발명에 의하면, 높은 게터링 능력을 가지며, 또한, 에피택셜층에서의 결함의 발생을 억제한 반도체 에피택셜 웨이퍼, 및 그 제조방법을 제공할 수가 있다.
[0084] 100; 반도체 에피택셜 웨이퍼
10; 반도체 웨이퍼
10A; 반도체 웨이퍼의 표면
12; 클러스터 이온
14; 개질층
16; 아몰퍼스층
16A; 아몰퍼스층의 반도체 웨이퍼 표면 측의 표면
18; 에피택셜층
20; 흑점형상 결함

Claims (12)

  1. 반도체 웨이퍼의 표면에 클러스터 이온(cluster ion)을 조사(照射)하여, 상기 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층(改質層)을 형성하는 제 1 공정과,
    상기 반도체 웨이퍼의 개질층 상에 에피택셜층(epitaxial layer)을 형성하여 반도체 에피텍셜 웨이퍼를 얻는 제 2 공정
    을 가지며,
    상기 제 1 공정은, 상기 개질층에 있어서의 두께 방향의 일부가 아몰퍼스층(amorphous layer)이 되고, 또한, 상기 아몰퍼스층의 상기 반도체 웨이퍼 표면측의 표면의 평균 깊이가 상기 반도체 웨이퍼 표면으로부터 20㎚ 이상이 되도록 행하며,
    상기 제 2 공정 후, 상기 개질층에, 상기 반도체 에피텍셜 웨이퍼의 벽개단면(劈開斷面)을 TEM에 의해 밝음 모드로 관찰했을 때에 흑점(黑点)으로서 관찰되는, 재결정 영역이 복합 클러스터화된 흑점형상 결함이 존재하는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 공정은, 상기 평균 깊이가 상기 반도체 웨이퍼 표면으로부터 20㎚ 이상 200㎚ 이하가 되도록 행하는 반도체 에피택셜 웨이퍼의 제조방법.
  3. 제 1항에 있어서,
    상기 제 1 공정은, 상기 아몰퍼스층의 평균 두께가 100㎚ 이하가 되도록 행하는 반도체 에피택셜 웨이퍼의 제조방법.
  4. 제 1항에 있어서,
    상기 클러스터 이온이, 구성 원소로서 탄소를 포함하는 반도체 에피택셜 웨이퍼의 제조방법.
  5. 제 4항에 있어서,
    상기 클러스터 이온이, 구성 원소로서 탄소를 포함한 2종 이상의 원소를 포함하는 반도체 에피택셜 웨이퍼의 제조방법.
  6. 제 4항에 있어서,
    상기 클러스터 이온의 탄소 수가 16개 이하인 반도체 에피택셜 웨이퍼의 제조방법.
  7. 반도체 웨이퍼와, 상기 반도체 웨이퍼의 표면부에 형성된, 상기 반도체 웨이퍼 중에 소정 원소가 고용된 개질층과, 상기 개질층 상의 에피택셜층을 가지는 반도체 에피택셜 웨이퍼로서,
    상기 개질층에, 상기 반도체 에피택셜 웨이퍼의 벽개 단면을 TEM에 의해 밝음 모드로 관찰했을 때에 흑점으로서 관찰되는, 재결정영역이 복합 클러스터화된 흑점형상 결함이 존재하는 것을 특징으로 하는 반도체 에피택셜 웨이퍼.
  8. 제 7항에 있어서,
    상기 흑점형상 결함이 상기 반도체 웨이퍼의 표면으로부터 30㎚ 이상의 깊이에 존재하는 반도체 에피택셜 웨이퍼.
  9. 제 7항에 있어서,
    상기 흑점형상 결함의 폭이 30~100㎚이며, 상기 흑점형상 결함의 밀도가 1.0×108개/㎠~1.0×1010개/㎠인 반도체 에피택셜 웨이퍼.
  10. 제 7항에 있어서,
    상기 소정 원소가 탄소를 포함하는 반도체 에피택셜 웨이퍼.
  11. 제 10항에 있어서,
    상기 소정 원소가 탄소를 포함한 2종 이상의 원소를 포함하는 반도체 에피택셜 웨이퍼.
  12. 제 1항 내지 제 6항 중 어느 한 항에 기재된 제조방법으로 제조된 반도체 에피택셜 웨이퍼 또는 제 7항 내지 제 11항 중 어느 한 항에 기재된 반도체 에피택셜 웨이퍼의, 상기 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
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