KR101991882B1 - 반도체 에피택셜 웨이퍼의 제조 방법, 반도체 에피택셜 웨이퍼, 및 고체 촬상 소자의 제조 방법 - Google Patents

반도체 에피택셜 웨이퍼의 제조 방법, 반도체 에피택셜 웨이퍼, 및 고체 촬상 소자의 제조 방법 Download PDF

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Abstract

본 발명은, 보다 높은 게터링 능력을 발휘함으로써 금속 오염을 억제할 수 있는 반도체 에피택셜 웨이퍼를 보다 효율적으로 제조하는 방법을 제공한다. 본 발명의 반도체 에피택셜 웨이퍼(100)의 제조방법은, 반도체 웨이퍼(10)에 클러스터 이온(16)을 조사하여, 상기 반도체 웨이퍼의 표면(10A)에, 클러스터 이온(16)의 구성원소로 이루어지는 개질층(18)을 형성하는 제 1 공정과, 반도체 웨이퍼(10)의 개질층(18)상에 에피택셜층(20)을 형성하는 제 2 공정을 갖는 것을 특징으로 한다.

Description

반도체 에피택셜 웨이퍼의 제조 방법, 반도체 에피택셜 웨이퍼, 및 고체 촬상 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR EPITAXIAL WAFER, SEMICONDUCTOR EPITAXIAL WAFER, AND METHOD FOR MANUFACTURING SOLID-STATE IMAGE PICKUP ELEMENT}
본 발명은, 반도체 에피택셜 웨이퍼의 제조 방법, 반도체 에피택셜 웨이퍼, 및 고체 촬상 소자의 제조 방법에 관한 것이다. 본 발명은 특히, 보다 높은 게터링 능력을 발휘함으로써 금속 오염을 억제할 수 있는 반도체 에피택셜 웨이퍼를 보다 효율적으로 제조하는 방법에 관한 것이다.
반도체 디바이스의 특성을 열화(劣化)시키는 요인으로서, 금속 오염을 들 수 있다. 예컨대, 이면(裏面) 조사형 고체 촬상 소자에서는, 이러한 소자의 기판이 되는 반도체 에피택셜 웨이퍼에 혼입된 금속은, 고체 촬상 소자의 암(暗)전류를 증가시키는 요인이 되며, 백점(白点) 결함(white spot defects)이라 불리는 결함을 일으킨다. 이면 조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 도입하여, 어두운 곳 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 근래 들어, 디지털 비디오 카메라나 스마트 폰 등의 휴대전화에 널리 이용되고 있다. 이 때문에, 백점 결함을 극력히 줄일 것이 요망되고 있다.
웨이퍼에 대한 금속의 혼입은, 주로 반도체 에피택셜 웨이퍼의 제조 공정 및 고체 촬상 소자의 제조 공정(디바이스 제조 공정)에서 발생한다. 전자(前者)인 반도체 에피택셜 웨이퍼의 제조 공정에 있어서의 금속 오염으로는, 에피택셜 성장 로(爐)의 구성재로부터의 중금속 파티클에 의한 것, 혹은, 에피택셜 성장시의 로 내 가스로서 염소계 가스를 이용하여, 그 배관 재료가 금속 부식하여 발생하는 중금속 파티클에 의한 것 등이 생각된다. 근래 들어, 이들 금속 오염은, 에피택셜 성장 로의 구성재를 부식에 대한 내성이 뛰어난 재료로 교환하는 등에 의해, 어느 정도는 개선되고 있으나, 충분하지는 않다. 한편, 후자(後者)인 고체 촬상 소자의 제조 공정에 있어서는, 이온 주입, 확산 및 산화 열처리 등의 각 처리 중에서, 반도체 기판의 중금속 오염이 우려된다.
이 때문에, 종래는, 반도체 에피택셜 웨이퍼에 금속을 포획하기 위한 게터링 싱크를 형성하거나, 혹은 고농도 붕소 기판 등 금속의 포획 능력(게터링 능력)이 높은 기판을 이용하여, 반도체 웨이퍼에 대한 금속 오염을 회피하였다.
반도체 웨이퍼에 게터링 싱크를 형성하는 방법으로서는, 반도체 웨이퍼의 내부에 결정 결함인 산소 석출물(실리콘 산화물 석출물의 통칭으로서, BMD：Bulk Micro Defect라고도 함)이나 전위(轉位)를 형성하는 인트린식 게터링(IG)법과, 반도체 웨이퍼의 이면(裏面)에 게터링 싱크를 형성하는 익스트린식 게터링(EG)법이 일반적이다.
여기서, 중금속의 게터링법의 한 방법으로서, 반도체 웨이퍼 내에 이온 주입에 의해 게터링 사이트를 형성하는 기술이 있다. 특허 문헌 1에는, 실리콘 웨이퍼의 일면으로부터 탄소 이온을 주입하여, 탄소 이온 주입 영역을 형성한 후, 이 표면에 실리콘 에피택셜층을 형성하여, 실리콘 에피택셜 웨이퍼로 하는 제조 방법이 기재되어 있다. 이 기술에서는, 탄소 이온 주입 영역이 게터링 사이트로서 기능한다.
또, 특허 문헌 2에는, 실리콘 웨이퍼에 탄소 이온을 주입하여 탄소 주입층을 형성하고, 그 후, 이온 주입에 의해 변화된(disrupted) 웨이퍼의 결정성을 회복시키기 위한 열 처리를 RTA(Rapid Thermal Annealing) 장치에 의해 수행함으로써, 이러한 회복 열 처리 공정을 단축시키는 기술이 기재되어 있다.
일본 특허 공개 공보 H6－338507호 일본 특허 공개 공보 제2008－294245호
특허 문헌 1 및 특허 문헌 2에 기재된 기술은, 모두 에피택셜층 형성 전에 싱글 이온을 반도체 웨이퍼에 주입하는 것이다. 그러나 본 발명자들의 검토에 의하면, 싱글 이온 주입을 실시한 반도체 에피택셜 웨이퍼로부터 제조한 고체 촬상 소자에서는, 백점 결함을 충분히 억제할 수 없어, 이러한 반도체 에피택셜 웨이퍼에 대해서는 보다 강력한 게터링 능력이 요구됨을 알 수 있었다.
또, 싱글 이온의 주입은 반도체 웨이퍼의 결정성을 크게 변화시키기 때문에, 에피택셜층 형성 전에 반도체 웨이퍼에 대해 결정성을 회복시키기 위한 열처리(이하, 「회복 열처리」라 함)를 고온으로 장시간에 걸쳐 실시할 필요가 있다. 그러나 고온의 장시간에 걸친 회복 열처리는 스루 풋(throughput)의 향상을 저해한다. 특허 문헌 2에서도, 회복 열처리 자체는 단시간이 되어도, 에피택셜 장치와는 별도의 RTA 장치에 의해 회복 열처리를 하기 때문에, 역시 높은 스루 풋을 얻을 수는 없다.
따라서 본 발명은, 상기 과제를 감안하여, 보다 높은 게터링 능력을 발휘함으로써 금속 오염을 억제할 수 있는 반도체 에피택셜 웨이퍼를 보다 효율적으로 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명자들이 더욱 검토한 바, 반도체 웨이퍼 상에 형성된 에피택셜층에 클러스터 이온을 조사(照射)함으로써, 싱글 이온을 주입하는 경우에 비해, 이하의 유리한 점이 있다는 것을 알 수 있었다. 즉, 클러스터 이온을 조사했을 경우, 싱글 이온과 동등한 가속 전압으로 조사하여도, 1 원자 또는 1 분자당 에너지는, 싱글 이온의 경우보다 작게 하여 반도체 웨이퍼에 충돌하기 때문에, 조사한 원소의 깊이 방향 프로파일의 피크 농도를 고농도로 할 수 있으며, 피크 위치를 보다 반도체 웨이퍼 표면에 가까운 위치에 위치시킬 수가 있다. 그 결과, 게터링 능력이 향상됨을 알 수 있었다. 또, 클러스터 이온 조사의 경우, 싱글 이온 주입에 비해 결정에 대해 부여되는 손상(Damage)을 경감할 수 있기 때문에, 이온 조사 후에 실시하는 회복 열처리를 생략할 수 있음을 알 수 있었다. 본 발명자들은 이러한 지견(知見)에 근거하여, 본 발명을 완성시키기에 이르렀다.
즉, 본 발명의 반도체 에피택셜 웨이퍼의 제조 방법은, 반도체 웨이퍼에 클러스터 이온을 조사하여, 상기 반도체 웨이퍼의 표면에, 상기 클러스터 이온의 구성 원소로 이루어지는 개질층을 형성하는 제 1 공정과, 상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제 2 공정을 갖는 것을 특징으로 한다.
여기서, 상기 반도체 웨이퍼는 실리콘 웨이퍼로 할 수가 있다.
또, 상기 반도체 웨이퍼는, 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼로 하여도 무방하며, 이 경우, 상기 제 1 공정에 있어서 상기 개질층은 상기 실리콘 에피택셜층의 표면에 형성된다.
본 발명에서는, 상기 제 1 공정 후, 상기 반도체 웨이퍼에 대하여 결정성 회복을 위한 열처리를 하지 않고, 상기 반도체 웨이퍼를 에피택셜 성장 장치로 반송하여 제 2 공정을 실시할 수가 있다.
여기서, 상기 클러스터 이온이, 구성 원소로서 탄소를 포함하는 것이 바람직하고, 구성 원소로서 탄소를 포함한 2종 이상의 원소를 포함하는 것이 보다 바람직하다.
또, 상기 제 1 공정에서는, 상기 반도체 웨이퍼의 표면으로부터의 깊이가 150㎚ 이하의 범위 내에, 상기 개질층에 있어서의 상기 구성 원소의 깊이 방향의 농도 프로파일의 피크가 위치하도록, 상기 클러스터 이온을 조사할 수가 있다.
또, 제 1 공정은, 클러스터 이온의 가속 전압 100keV/Cluster 미만, 클러스터 사이즈 100개 이하, 클러스터 도즈량 1×1016atoms/㎠ 이하의 조건에서 실시하는 것이 바람직하다. 또한, 상기 제 1 공정은, 클러스터 이온의 가속 전압 80keV/Cluster 이하, 클러스터 사이즈 60개 이하, 클러스터 도즈량 5×1013atoms/㎠ 이하의 조건에서 실시하면 보다 바람직하다.
다음으로, 본 발명의 반도체 에피택셜 웨이퍼는, 반도체 웨이퍼와, 상기 반도체 웨이퍼의 표면에 형성된, 상기 반도체 웨이퍼 내에 고용(固溶)된 소정 원소로 이루어지는 개질층과, 상기 개질층상의 에피택셜층을 가지며, 상기 개질층에 있어서의 상기 소정 원소의 깊이 방향의 농도 프로파일의 반치폭이 100㎚ 이하인 것을 특징으로 한다.
여기서, 상기 반도체 웨이퍼는 실리콘 웨이퍼로 할 수 있다.
또, 상기 반도체 웨이퍼는, 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼로 하여도 무방하며, 이 경우, 상기 개질층은 상기 실리콘 에피택셜층의 표면에 위치한다.
또한, 상기 반도체 웨이퍼의 표면으로부터의 깊이가 150㎚ 이하의 범위 내에, 상기 개질층에 있어서의 상기 농도 프로파일의 피크가 위치하면 바람직하고, 그 피크 농도가, 1×1015atoms/㎤ 이상이면 바람직하다.
여기서, 상기 소정 원소가 탄소를 포함하는 것이 바람직하고, 상기 소정 원소가 탄소를 포함한 2종 이상의 원소를 포함하는 것이 보다 바람직하다.
그리고, 본 발명의 고체 촬상 소자의 제조 방법은, 상기 어느 하나의 제조 방법으로 제조된 에피택셜 웨이퍼 또는 상기 어느 하나의 에피택셜 웨이퍼의, 표면에 위치하는 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 한다.
본 발명의 반도체 웨이퍼의 제조 방법에 의하면, 반도체 웨이퍼에 클러스터 이온을 조사하여, 상기 반도체 웨이퍼의 표면에 상기 클러스터 이온의 구성 원소로 이루어지는 개질층을 형성하였기 때문에, 상기 개질층이 보다 높은 게터링 능력을 발휘함으로써, 금속 오염을 억제할 수 있는 반도체 에피택셜 웨이퍼를 제조할 수가 있다. 또, 클러스터 이온 조사의 경우, 싱글 이온 주입에 비해 결정에 대해 부여되는 손상을 경감시킬 수 있기 때문에, 이온 조사 후에 실시하는 회복 열처리를 생략할 수 있어, 반도체 에피택셜 웨이퍼를 보다 효율적으로 제조할 수가 있다.
도 1은 본 발명의 일 실시 형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조 방법을 설명하는 모식 단면도이다.
도 2는 본 발명의 다른 실시 형태에 의한 반도체 에피택셜 웨이퍼(200)의 제조 방법을 설명하는 모식 단면도이다.
도 3의 (A)는 클러스터 이온을 조사하는 경우의 조사 메커니즘을 설명하는 모식도, (B)는 싱글 이온을 주입하는 경우의 주입 메커니즘을 설명하는 모식도이다.
도 4는 실시예 1－2 및 비교예 1－2에 대해, 실리콘 웨이퍼의 표면으로부터의 깊이에 대한 탄소 농도의 분포를 나타내는 그래프(농도 프로파일)이다.
도 5는 실시예 1－2 및 비교예 1－2에 대해, Ni의 게터링 능력을 비교한 그래프이다.
도 6은 실시예 1－2 및 비교예 1－2에 대해, Cu의 게터링 능력을 비교한 그래프이다.
도 7은 실시예 1－2 및 비교예 1－2의 LPD 맵(map)이다.
도 8은 실시예 2－2 및 비교예 2－2에 대해, 실리콘 웨이퍼의 표면으로부터의 깊이에 대한 탄소 농도의 분포를 나타내는 그래프(농도 프로파일)이다.
도 9는 실시예 2－2 및 비교예 2－2에 대해, Ni의 게터링 능력을 비교한 그래프이다.
도 10은 실시예 2－2 및 비교예 2－2에 대해, Cu의 게터링 능력을 비교한 그래프이다.
도 11은 실시예 2－2 및 비교예 2－2의 LPD 맵이다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 상세하게 설명한다. 또한, 동일한 구성요소에는 원칙적으로 동일한 참조 번호를 사용하고 그에 대한 설명은 생략한다. 또, 도 1 및 도 2에서는 설명의 편의상, 실제의 두께의 비율과 달리, 반도체 웨이퍼(10)에 대해 제 1 및 제 2 에피택셜층(14, 20)의 두께를 과장하여 나타낸다.
(반도체 에피택셜 웨이퍼의 제조 방법)
본 발명의 제 1 실시 형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조 방법은, 도 1에 나타내는 바와 같이, 반도체 웨이퍼(10)에 클러스터 이온(16)을 조사하여, 반도체 웨이퍼(10)의 표면(10A)에, 상기 클러스터 이온(16)의 구성 원소로 이루어지는 개질층(18)을 형성하는 제 1 공정(도 1(A), (B))과, 반도체 웨이퍼(10)의 개질층(18)상에 에피택셜층(20)을 형성하는 제 2 공정(도 1(C))을 갖는 것을 특징으로 한다. 도 1(C)는, 본 제조 방법의 결과로서 얻어진 반도체 에피택셜 웨이퍼(100)의 모식 단면도이다.
반도체 웨이퍼(10)로서는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어지며, 표면에 에피택셜층을 갖지 않는 벌크의 단결정 웨이퍼를 들 수 있지만, 이면 조사형 고체 촬상 소자를 제조하는 경우, 일반적으로는 벌크의 단결정 실리콘 웨이퍼를 이용한다. 또, 반도체 웨이퍼(10)는, 쵸크랄스키법(CZ법)이나 부유(浮游) 대역 용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을 와이어 소(wire saw) 등에 의해 슬라이스한 것을 사용할 수가 있다. 또, 보다 높은 게터링 능력을 얻기 위하여, 탄소 및/또는 질소를 첨가하여도 무방하다. 또, 임의의 불순물을 첨가하여, n형 또는 p형으로 하여도 무방하다. 도 1에 나타낸 제 1 실시 형태는, 반도체 웨이퍼(10)로서, 표면에 에피택셜층을 갖지 않는 벌크 반도체 웨이퍼(12)를 이용하는 예이다.
또, 반도체 웨이퍼(10)로서는, 도 2(A)에 나타내는 바와 같이, 벌크 반도체 웨이퍼(12) 표면에 반도체 에피택셜층(제 1 에피택셜층; 14)이 형성된 에피택셜 반도체 웨이퍼를 들 수도 있다. 예컨대, 벌크의 단결정 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼이다. 실리콘 에피택셜층은, CVD법에 의해 일반적인 조건에서 형성할 수 있다. 제 1 에피택셜층(14)은, 두께를 0.1~10㎛의 범위 내로 하는 것이 바람직하고, 0.2~5㎛의 범위 내로 하는 것이 보다 바람직하다.
이러한 예로서, 본 발명의 제 2 실시 형태에 의한 반도체 에피택셜 웨이퍼(200)의 제조 방법은, 도 2에 나타내는 바와 같이, 벌크 반도체 웨이퍼(12)의 표면(적어도 한 면)에 제 1 에피택셜층(14)이 형성된 반도체 웨이퍼(10)에 클러스터 이온(16)을 조사하여, 반도체 웨이퍼의 표면(10A)(본 실시 형태에서는 제 1 에피택셜층(14)의 표면)에, 클러스터 이온(16)의 구성 원소로 이루어지는 개질층(18)을 형성하는 제 1 공정(도 1(A)~(C))과, 반도체 웨이퍼(10)의 개질층(18)상에 에피택셜층(20)을 형성하는 제 2 공정(도 1(D))을 갖는 것을 특징으로 한다. 도 1의 (D)는, 이러한 제조 방법의 결과로서 얻어진 반도체 에피택셜 웨이퍼(200)의 모식 단면도이다.
여기서, 본 발명의 특징적 공정은, 도 1(A) 및 도 2(B)에 나타내는 클러스터 이온 조사 공정이다. 이 공정을 채용하는 것의 기술적 의의에 대해 그 작용 효과와 함께 설명하도록 한다. 클러스터 이온(16)을 조사한 결과로 형성되는 개질층(18)은, 클러스터 이온(16)의 구성 원소가 반도체 웨이퍼 표면의 결정의 격자간 위치 또는 치환 위치에 고용(固溶)되어 국소적으로 존재하는 영역이며, 게터링 사이트로서 기능한다. 그 이유는, 이하와 같이 추측된다. 즉, 클러스터 이온의 형태로 조사된 탄소나 붕소 등의 원소는, 실리콘 단결정의 치환 위치·격자간 위치에 고밀도로 국소적으로 존재한다. 그리고 실리콘 단결정의 평형 농도(equilibrium concentration) 이상으로까지 탄소나 붕소를 고용하면, 중금속의 고용도(固溶度)(천이 금속의 포화 용해도)가 매우 증가하는 것이 실험적으로 확인되었다. 즉, 평형 농도 이상으로까지 고용된 탄소나 붕소에 의해 중금속의 고용도가 증가하며, 이로써 중금속에 대한 포획률이 현저하게 증가한 것으로 생각된다.
여기서, 본 발명에서는 클러스터 이온(16)을 조사하기 때문에, 싱글 이온을 주입하는 경우에 비해, 보다 높은 게터링 능력을 얻을 수 있으며, 회복 열처리도 생략할 수가 있다. 이 때문에, 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼(100, 200)를 보다 효율적으로 제조할 수 있게 되어, 본 제법(製法)에 의해 얻어지는 반도체 에피택셜 웨이퍼(100, 200)로 제조한 이면 조사형 고체 촬상 소자는, 백점 결함의 발생이 보다 저감된다. 또한, 본 명세서에 있어서 「클러스터 이온」이란, 원자 또는 분자가 복수로 집합하여 덩어리가 된 클러스터에 양전하 또는 음전하를 부여하여, 이온화한 것을 의미한다. 클러스터는, 복수(통상 2~2000개 정도)의 원자 또는 분자가 서로 결합한 덩어리형상의 집단이다.
본 발명자들은, 이러한 효과가 얻어지는 작용을 이하와 같이 생각하고 있다.
실리콘 웨이퍼에, 예컨대 탄소의 싱글 이온을 주입하는 경우, 도 3(B)에 나타내는 바와 같이, 싱글 이온은, 실리콘 웨이퍼를 구성하는 실리콘 원자를 스퍼터(sputter)하여, 실리콘 웨이퍼 내의 소정 깊이 위치에 주입된다. 주입 깊이는, 주입 이온의 구성 원소의 종류 및 이온의 가속 전압에 의존한다. 이 경우, 실리콘 웨이퍼의 깊이 방향에 있어서의 탄소의 농도 프로파일은, 비교적 넓어져(broad), 주입된 탄소의 존재 영역은 대체로 0.5~1㎛ 정도가 된다. 복수 종(種)의 이온을 동일 에너지로 동시에 조사했을 경우에는, 가벼운 원소일수록 깊이 주입되며, 즉, 각각의 원소의 질량에 따른 다른 위치에 주입되기 때문에, 주입 원소의 농도 프로파일은 보다 넓어진다. 또, 이온 주입 후에 에피택셜층을 형성하는 과정에서, 주입 원소가 열에 의해 확산되는 것도, 농도 프로파일이 넓어지는 원인이다.
또, 싱글 이온은 일반적으로 150~2000keV 정도의 가속 전압으로 주입하지만, 각 이온이 그 에너지를 가지고 실리콘 원자와 충돌하기 때문에, 싱글 이온이 주입된 실리콘 웨이퍼 표면부의 결정성이 변화되어, 그 후에 웨이퍼 표면상에 성장시키는 에피택셜층의 결정성을 변화시킨다. 또, 가속 전압이 클수록, 결정성이 크게 흐트러진다. 이 때문에, 이온 주입 후에 흐트러진 결정성을 회복시키기 위한 열처리(회복 열처리)를 고온으로 또한 장시간에 걸쳐 실시할 필요가 있다.
한편, 실리콘 웨이퍼에, 예컨대 탄소와 붕소로 이루어지는 클러스터 이온을 주입하는 경우, 도 3(A)에 나타내는 바와 같이, 클러스터 이온(16)은, 실리콘 웨이퍼에 주입되면 그 에너지로 순간적으로 1350~1400℃ 정도의 고온 상태가 되어, 실리콘이 융해(融解)된다. 그 후, 실리콘은 급속히 냉각되어, 실리콘 웨이퍼 중의 표면 근방에 탄소 및 붕소가 고용된다. 즉, 본 명세서에 있어서의 「개질층」이란, 조사하는 이온의 구성 원소가 반도체 웨이퍼 표면의 결정의 격자간 위치 또는 치환 위치에 고용된 층을 의미하며, SIMS에 의해 실리콘 웨이퍼의 깊이 방향에 있어서의 구성 원소의 농도 분포를 측정했을 때에, 구성 원소가 백그라운드(background)보다 많이 검출되는 범위로서 특정된다. 실리콘 웨이퍼의 깊이 방향에 있어서의 탄소 및 붕소의 농도 프로파일은, 클러스터 이온의 가속 전압 및 클러스터 사이즈에 의존하는데, 싱글 이온의 경우에 비해 샤프(sharp)해져, 조사된 탄소 및 붕소의 존재 영역은 대체로 500㎚ 이하의 영역(예컨대 50~400㎚ 정도)이 된다. 또, 모노머 이온과 비교하여 조사되는 이온이 클러스터를 형성하고 있다는 점에서, 결정 격자를 채널링하는 일이 없으며, 구성 원소의 열 확산이 억제된다는 점도, 농도 프로파일이 샤프해지는 원인이다. 그 결과, 탄소 및 붕소의 석출 영역을 국소적이면서 고농도로 할 수가 있다. 또, 실리콘 웨이퍼의 표면 근방에 개질층(18)이 형성되기 때문에, 보다 근접 게터링이 가능해진다. 그 결과, 더 높은 게터링 능력을 얻을 수 있는 것이라 생각된다. 또한, 클러스터 이온의 형태이면, 복수 종(種)의 이온을 동시에 조사하여도, 이러한 이온이 다른 깊이로 주입되는 일 없이, 표면 근방에 조사 이온의 구성 원소를 위치시킬 수 있는 것도 바람직하다.
또, 클러스터 이온은 일반적으로 10~100keV/Cluster 정도의 가속 전압으로 조사하지만, 클러스터는 복수의 원자 또는 분자의 집합체이기 때문에, 1 원자 또는 1 분자당 에너지를 작게 하여 주입할 수 있어, 반도체 웨이퍼의 결정에 미치는 손상은 작다. 또, 상기와 같은 주입 메커니즘의 상위(相違)에도 기인하여, 클러스터 이온의 조사는 싱글 이온의 주입보다는 반도체 웨이퍼의 결정성을 변화시키지 않는다. 이 때문에, 제 1 공정 후, 반도체 웨이퍼(10)에 대하여 회복 열처리를 실시하는 일 없이, 반도체 웨이퍼(10)를 에피택셜 성장 장치로 반송하여 제 2 공정을 실시할 수가 있다.
클러스터 이온(16)은 결합 양식에 따라 다종(多種)의 클러스터가 존재하며, 예컨대 이하의 문헌에 기재되는 바와 같은 공지의 방법으로 생성할 수가 있다. 가스 클러스터 빔의 생성법으로서, (1) 일본 특허 공개 공보 H9－41138호, (2) 일본 특허 공개 공보 H4－354865호, 이온 빔의 생성법으로서, (1) 하전 입자 빔 공학 : 이시카와 쥰조우 : ISBN978-4-339-00734-3 : 코로나사, (2) 전자·이온 빔 공학 : 전기 학회 : ISBN4-88686-217-9 :옴(ohm)사, (3) 클러스터 이온 빔 기초와 응용 : ISBN4-526-05765-7 : 일간공업신문사. 또, 일반적으로, 양전하의 클러스터 이온의 발생에는 닐슨(Nielsen)형 이온 소스 혹은 카우프만(Kaufman)형 이온 소스가 이용되며, 음전하의 클러스터 이온의 발생에는 체적 생성법을 이용한 대전류 음이온 소스가 이용된다.
이하에서, 클러스터 이온의 조사 조건에 대해 설명한다. 우선, 조사하는 원소는 특별히 한정되지 않으며, 탄소, 붕소, 인, 비소(砒素) 등을 들 수 있다. 그러나 보다 높은 게터링 능력을 얻는다는 관점에서, 클러스터 이온이, 구성 원소로서 탄소를 포함하는 것이 바람직하다. 격자 위치의 탄소 원자는 공유 결합 반경(半徑)이 실리콘 단결정에 비해 작아, 실리콘 결정 격자의 수축부(compression site)가 형성되기 때문에, 격자 사이의 불순물을 끌어들이는 게터링 능력이 높다.
또, 구성 원소로서 탄소를 포함한 2종 이상의 원소를 포함하는 것이 보다 바람직하다. 석출 원소의 종류에 따라 효율적으로 게터링할 수 있는 금속의 종류가 다르기 때문에, 2종 이상의 원소를 고용시킴으로써, 보다 폭넓은 금속 오염에 대응할 수 있기 때문이다. 예컨대, 탄소의 경우, 니켈을 효율적으로 게터링할 수 있으며, 붕소의 경우, 구리, 철을 효율적으로 게터링할 수가 있다.
이온화시키는 화합물도 특별히 한정되지 않지만, 이온화에 적합한 화합물을 열거하면, 탄소 소스로서는, 에탄, 메탄, 프로판, 벤질 가스(C7H7), 이산화탄소(CO2) 등을 들 수 있으며, 붕소 소스로서는, 디보란(diborane), 데카보란 가스(B10H14) 등을 들 수 있다. 예컨대, 벤질 가스와 데카보란 가스를 혼합한 가스를 재료 가스로 했을 경우, 탄소, 붕소 및 수소가 집합한 수소화합물 클러스터를 생성할 수가 있다. 또, 시클로 헥산(C6H12)을 재료 가스로 하면, 탄소 및 수소로 이루어지는 클러스터 이온을 생성할 수가 있다.
다음으로, 클러스터 이온의 가속 전압 및 클러스터 사이즈를 제어함으로써, 개질층(18)에 있어서의 구성 원소의 깊이 방향의 농도 프로파일의 피크의 위치를 제어할 수가 있다. 본 명세서에 있어서 「클러스터 사이즈」란, 1개의 클러스터를 구성하는 원자 또는 분자의 개수를 의미한다.
본 실시 형태의 제 1 공정에서는, 보다 높은 게터링 능력을 얻는다는 관점에서, 반도체 웨이퍼(10)의 표면(10A)으로부터의 깊이가 150㎚ 이하의 범위 내에, 개질층(18)에 있어서의 구성 원소의 깊이 방향의 농도 프로파일의 피크가 위치하도록, 클러스터 이온(16)을 조사한다. 또한, 본 명세서에 있어서, 「구성 원소의 깊이 방향의 농도 프로파일」은, 구성 원소가 2종 이상의 원소를 포함하는 경우에는, 합계가 아닌, 각각 단독의 원소에 대한 프로파일을 의미하는 것으로 한다.
피크 위치를 해당 깊이의 범위로 설정하기 위해 필요한 조건으로서, 클러스터 이온의 가속 전압은, 0keV/Cluster 초과 100keV/Cluster 미만으로 하고, 바람직하게는, 80keV/Cluster 이하, 더 바람직하게는 60keV/Cluster 이하로 한다. 또, 클러스터 사이즈는 2~100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 한다.
또한, 가속 전압의 조정에는, (1) 정전 가속, (2) 고주파 가속의 2가지 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격으로 배열하고, 이들 사이에 동일한 전압을 인가하여, 축 방향으로 등가속 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 이송하면서 고주파를 이용하여 가속하는 선형 가속도(linear acceleration; linac)법이 있다. 또, 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화할 때의 필라멘트에 인가하는 전압 등을 조정함으로써 실시할 수 있다. 또한, 클러스터 사이즈는, 사중극(四重極) 고주파 전계에 의한 질량 분석 또는 비행시간(time-of-flight) 질량 분석에 의해 클러스터 개수(個數) 분포를 구하여, 클러스터 개수의 평균치를 취함으로써 구할 수가 있다.
또, 클러스터 이온의 도즈량은, 이온 조사 시간을 제어함으로써 조정할 수가 있다. 본 실시 형태에서는, 클러스터 도즈량은 1×1013~1×1016atoms/㎠로 하고, 바람직하게는 5×1013atoms/㎠ 이하로 한다. 1×1013atoms/㎠ 미만인 경우, 게터링 능력을 충분히 얻을 수 없을 가능성이 있으며, 1×1016atoms/㎠ 초과인 경우, 에피택셜 표면에 큰 손상을 입힐 우려가 있기 때문이다.
본 실시 형태에 의하면, 앞서 기술한 바와 같이, RTA/RTO 등, 에피택셜 장치와는 별개의 급속 급냉 가열 장치를 이용하여 회복 열처리를 실시할 필요가 없다. 이는, 이하에 기술하는 에피택셜층(20)을 형성하기 위한 에피택셜 장치 내에서, 에피택셜 성장에 앞서 이루어지는 수소 베이크(bake) 처리에 의해, 반도체 웨이퍼(10)의 결정성을 충분히 회복시킬 수 있기 때문이다. 수소 베이크 처리의 일반적인 조건은, 에피택셜 성장 장치 내부를 수소 분위기로 하고, 1100~1115℃ 정도의 상태로부터, 1~15℃／초의 속도로 1120~1150℃ 정도로 온도 상승시키고, 이 온도에서 30초~1분간 유지하는 것이다.
물론 제 1 공정 후, 제 2 공정 전에, 에피택셜 장치와는 별개의 급속 급냉 가열 장치를 이용하여 회복 열처리를 실시하여도 무방하다. 그러나 이러한 경우에도, 1000℃ 이하 10초 미만이라는 종래보다 단시간의 조건에서 결정성을 충분히 회복시킬 수가 있다.
개질층(18)상에 형성하는 제 2 에피택셜층(20)으로서는, 실리콘 에피택셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수 있다. 예컨대, 수소를 캐리어 가스로 하고, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하여, 1000~1150℃ 정도에서 CVD법에 의해 반도체 웨이퍼(10)상에 에피택셜 성장시킬 수가 있다. 에피택셜층(20)은, 두께를 1~10㎛의 범위 내로 하는 것이 바람직하고, 3~5㎛로 하는 것이 보다 바람직하다. 1㎛ 미만인 경우, 반도체 웨이퍼(10)로부터 도펀트가 외측으로 확산됨에 따라 제 2 에피택셜층(20)의 저항률이 변화할 가능성이 있으며, 또, 10㎛ 초과인 경우, 고체 촬상 소자의 분광 감도 특성에 영향이 생길 우려가 있기 때문이다. 제 2 에피택셜층(20)은 이면 조사형 고체 촬상 소자를 제조하기 위한 디바이스층이 된다.
또한, 도 2에 나타내는 제 2 실시 형태에서는, 클러스터 이온 조사를 벌크 반도체 웨이퍼(12)가 아닌 제 1 에피택셜층(14)에 대해 실시하는 것도 특징 중 하나이다. 벌크 반도체 웨이퍼는 에피택셜층에 비해 산소 농도가 2자리 수 정도 높다. 이 때문에, 벌크 반도체 웨이퍼 내에 형성된 개질층은, 에피택셜층에 형성된 개질층보다 많은 산소가 확산되어, 많은 산소를 포획한다. 포획된 산소는 디바이스 공정 중에 포획 사이트로부터 재방출되어, 디바이스의 활성 영역으로 확산되며, 점 결함을 형성하기 때문에, 디바이스의 전기 특성에 악영향을 준다. 따라서, 고용 산소 농도가 낮은 에피택셜층에 이온 주입하여, 산소 확산의 영향을 거의 무시할 수 있는 에피택셜층에 게터링층을 형성하는 것이 디바이스 공정에 있어서 중요한 설계 조건이 된다.
(반도체 에피택셜 웨이퍼)
다음으로, 상기 제조 방법에 의해 얻어지는 반도체 에피택셜 웨이퍼(100, 200)에 대해 설명한다. 제 1 실시 형태에 의한 반도체 에피택셜 웨이퍼(100) 및 제 2 실시 형태에 의한 반도체 에피택셜 웨이퍼(200)는, 도 1(C) 및 도 2(D)에 나타내는 바와 같이, 반도체 웨이퍼(10)와, 상기 반도체 웨이퍼(10)의 표면에 형성되며, 반도체 웨이퍼(10) 내에 고용(固溶)된 소정 원소로 이루어지는 개질층(18)과, 상기 개질층(18)상의 에피택셜층(20)을 갖는다. 그리고, 어느 것에 있어서든 개질층(18)에 있어서의 소정 원소의 깊이 방향의 농도 프로파일의 반치폭(W)이 100㎚ 이하인 것을 특징으로 한다. 즉, 본 발명의 제조 방법에 의하면, 싱글 이온 주입에 비해, 클러스터 이온을 구성하는 원소의 석출 영역을 국소적이면서 고농도로 할 수가 있어, 그 결과, 상기 반치폭(W)를 100㎚ 이하로 할 수 있게 되었다. 또, 높은 게터링 능력을 얻는다는 관점에서, 반치폭(W)은 85㎚ 이하로 하는 것이 보다 바람직하고, 하한으로서는 10㎚로 설정할 수 있다. 또한 본 명세서에 있어서의 「깊이 방향의 농도 프로파일」은, SIMS(2차 이온 질량 분석계)에 의해 측정한 깊이 방향의 농도 분포를 의미한다.
소정 원소로서는, 반도체 웨이퍼의 주재료(실리콘 웨이퍼의 경우, 실리콘) 이외의 원소이면 특별히 한정되지 않지만, 탄소 또는 탄소를 포함하는 2종 이상의 원소로 하는 것이 바람직하다는 것은 앞서 기술한 바와 같다.
보다 높은 게터링 능력을 얻는다는 관점에서, 반도체 에피택셜 웨이퍼(100, 200) 모두, 반도체 웨이퍼(10)의 표면으로부터의 깊이가 150㎚ 이하의 범위 내에, 개질층(18)에 있어서의 농도 프로파일의 피크가 위치하는 것이 바람직하다. 또, 농도 프로파일의 피크 농도가, 1×1015atoms/㎤ 이상인 것이 바람직하고, 1×1017~1×1022atoms/㎤의 범위 내가 보다 바람직하며, 1×1019~1×1021atoms/㎤의 범위 내가 더욱 바람직하다.
또, 개질층(18)의 깊이 방향 두께는, 상기 농도 프로파일 중 백그라운드보다 높은 농도가 검출되는 깊이 영역의 두께로서 정의되는데, 30~400㎚의 범위 내로 할 수 있다.
본 실시 형태의 반도체 에피택셜 웨이퍼(100, 200)에 의하면, 종래에 비해 높은 게터링 능력을 발휘함으로써, 금속 오염을 보다 억제할 수가 있다.
(고체 촬상 소자의 제조 방법)
본 발명의 실시 형태에 의한 고체 촬상 소자의 제조 방법은, 상기 제조 방법에 의해 제조된 에피택셜 웨이퍼 또는 상기 에피택셜 웨이퍼, 즉 반도체 에피택셜 웨이퍼(100, 200)의 표면에 위치하는 에피택셜층(20)에, 고체 촬상 소자를 형성하는 것을 특징으로 한다. 이 제조 방법에 의해 얻어지는 고체 촬상 소자는, 종래에 비해 백점(白点) 결함의 발생을 충분히 억제할 수가 있다.
이상, 본 발명의 대표적인 실시 형태를 설명하였으나, 본 발명은 이러한 실시 형태로 한정되는 것은 아니다. 예컨대, 반도체 웨이퍼(10) 상에 2층의 에피택셜층을 형성하여도 무방하다.
실시예
(실험예 1)
(실시예 1－1)
CZ결정으로부터 얻은 n형 실리콘 웨이퍼(두께 : 725㎛, 도펀트 종류 : 인, 도펀트 농도 : 1×1015atoms/㎤)를 준비하였다. 다음으로, 클러스터 이온 발생 장치(닛신 이온 기기사 제품, 제품번호 : CLARIS)를 이용하여, 표 1에 기재된 조건에서 클러스터 이온을 생성하여, 실리콘 웨이퍼에 조사하였다. 그 후, 클러스터 이온 조사에 의해 변화된 결정성을 회복하기에 충분한 열처리로서, RTA 장치(매트슨 서멀 프러덕트사 제품)에 의해 표 1에 기재된 조건의 회복 열처리를 실시하였다. 그 후, 실리콘 웨이퍼를 매엽식 에피택셜 성장 장치(어플라이드 머티어리얼즈사 제품) 내에 반송하고, 장치 내에서 1120℃의 온도로 30초의 수소 베이크 처리를 실시한 후, 수소를 캐리어 가스, 디클로로실란을 소스 가스로 하여 1150℃에서 CVD법에 의해, 실리콘 웨이퍼상에 실리콘의 에피택셜층(두께 : 4㎛, 도펀트 종류 : 인, 도펀트 농도 : 1×1015atoms/㎤)을 에피택셜 성장시켜, 본 발명에 따른 실리콘 에피택셜 웨이퍼로 하였다.
(실시예 1－2~1－4)
클러스터 이온 조사 조건 및 회복 열처리 조건을 표 1과 같이 변경한 것 이외에는, 실시예 1과 마찬가지로 하여 본 발명에 따른 실리콘 에피택셜 웨이퍼를 제조하였다. 실시예 1－2, 1－4는 RTA 장치에 의한 회복 열처리를 실시하지 않았다. 또한, 실시예 1－1~1－4에서는, 80keV/Cluster로 클러스터 이온을 조사하였는데, 각 클러스터는, 3개의 탄소 원자(원자량 12) 및 3개의 수소 원자(원자량 1)로 이루어진다. 이 때문에, 탄소 원자 1개가 받는 에너지는, 80×{12×3/(12×3＋1×3)}/3=24.6keV가 된다.
(비교예 1－1~1－2)
클러스터 이온 조사 공정에 대신하여, 표 1에 나타내는 조건에서 싱글 이온 주입 공정을 실시한 것 이외에는, 각 실시예와 마찬가지로 하여, 비교예에 관한 실리콘 에피택셜 웨이퍼를 제조하였다. 또한, 비교예 1－1~1－2에서는, 각 싱글 이온이 100keV의 에너지로 실리콘 웨이퍼에 조사된다.
＜평가방법 및 평가 결과＞
상기 실시예 및 비교예에서 제작한 각 샘플에 대해 평가를 실시하였다. 평가방법을 이하에 나타낸다.
(1) SIMS 측정
상기 실시예 및 비교예에서 제작한 각 샘플에 대하여, 2차 이온 질량 분석(SIMS)에 의해 측정하여, 조사(照射) 원소의 농도 프로파일을 얻었다. 측정 결과를 대표하여, 도즈량이 같은 실시예 1－2 및 비교예 1－2에 관한 탄소의 농도 프로파일을 도 4에 나타낸다. 또한, 횡축의 깊이는 실리콘 웨이퍼의 표면을 제로로 하는 것이다. 상기 실시예 1－2에서는, 반치폭이 83.3㎚이며, 피크 농도가 5.83×1019atoms/㎤였다. 한편, 비교예 1－2에서는 반치폭이 245.9㎚이며, 피크 농도가 1.50×1019atoms/㎤였다. 다른 실시예 및 비교예에 대해서는, 반치폭 및 피크 농도의 값을 표 1에 나타낸다. 또, 피크 깊이도 표 1에 나타낸다.
(2) 게터링 능력 평가
실시예 및 비교예에서 제작한 각 샘플의 실리콘 웨이퍼 표면을, Ni 오염액 및 Cu 오염액(모두 1.0×1012/㎠)으로, 각각 스핀 코트 오염법을 이용해 고의로 오염시키고, 계속해서 900℃, 30분의 열처리를 실시하였다. 그 후, SIMS 측정을 실시하였다. 측정 결과를 대표하여, 실시예 1－2 및 비교예 1－2에 관한 Ni 농도 프로파일(도 5) 및 Cu 농도 프로파일(도 6)을, 각각 C 농도 프로파일과 함께 나타낸다.
(3) 백점 결함 (white spot defects)
상기 실시예 및 비교예에서 제작한 각 샘플을 이용하여 이면 조사형 고체 촬상 소자를 제작하고, 그 후, 상기 이면 조사형 고체 촬상 소자에 대해, 반도체 파라미터 해석 장치를 이용하여, 포토 다이오드의 암시(暗時) 리크 전류를 측정하고 화소 데이터(백점 결함의 개수 데이터)로 변환함으로써, 단위면적(1㎠) 당 백점 결함의 개수를 측정하여, 백점 결함의 발생에 대한 억제에 관해 평가하였다. 결과를 표 1에 나타낸다.
(4) 중금속 오염
얻어진 샘플에 대해, 스핀 코트 오염법에 의해, 샘플의 표면을 니켈(1.0×1012atoms/㎤)로 오염시킨 후, 900℃에서 1시간 열처리를 하고, 그 후, 샘플의 표면을 선택 에칭함으로써 샘플 표면의 결함 밀도(개/㎠)를 측정하였다. 결과를 표 1에 나타낸다.
(5) LPD 맵의 평가
실시예 및 비교예에서 제작한 각 샘플에 대하여, 웨이퍼 표면 검사 장치(KLA 텐코사 제품, SP－1)를 이용해 LPD를 검출하였다. 측정 결과를 대표하여, 실시예 1－2 및 비교예 1－2에 대한 LPD 맵을 도 7에 나타낸다. 다른 실시예 및 비교예에 대해서는, LPD의 개수를 표 1에 나타낸다.
Figure 112015105732974-pat00001
＜평가 결과의 고찰＞
이상의 결과로부터, 표 1에 나타내는 바와 같이, 실시예에서는 비교예보다 조사 원소의 농도 프로파일의 반치폭이 작으며, 실시예 1－2와 비교예 1－2와 같이 도즈량을 같게 하여 비교했을 경우(도 4도 참조), 실시예는 비교예보다 피크 농도가 커져 있다. 이러한 점으로부터, 클러스터 이온 조사에 의해, 싱글 이온 주입보다 국소적이면서 고농도의 개질층을 형성할 수 있음을 알 수 있다. 그 결과, 이하와 같은 특성의 향상을 볼 수 있었다.
우선, 도 5 및 도 6에 나타내는 바와 같이, 실시예에서는, 개질층에 있어서 다량의 Ni 및 Cu를 포획하고 있지만, 비교예에서는 실시예보다 포획량이 명백히 적다. 이러한 점으로부터, 실시예에서는 보다 높은 게터링 능력을 얻을 수 있음을 알 수 있다. 또, 표 1로부터, 실시예에서는 비교예보다, 고체 촬상 소자를 형성했을 때의 백점 결함을 억제할 수 있으며, 중금속 오염에 의한 결함 밀도도 적게 할 수 있고, LPD도 적게 할 수 있었다. 그리고, 실시예에서는 RTA 장치에 의한 회복 열처리를 하지 않아도, 에피택셜 성장 장치에서의 수소 베이크 처리에 의해 결정성을 충분히 회복할 수 있었으나, 비교예에서는, 장시간의 회복 열처리가 필요하였다.
(실험예 2)
(실시예 2－1)
CZ 결정으로부터 얻은 n형 실리콘 웨이퍼(두께 : 725㎛, 도펀트 종류 : 인, 도펀트 농도 : 1×1015atoms/㎤)를 매엽식 에피택셜 성장 장치(어플라이드 머티어리얼즈사 제품) 내에 반송하고, 장치 내에서 1120℃의 온도로 30초의 수소 베이크 처리를 실시한 후, 상기 웨이퍼 상에, 수소를 캐리어 가스, 디클로로실란을 소스 가스로 하여 1150℃에서 CVD법에 의해 실리콘의 제 1 에피택셜층(두께 : 0.3㎛, 도펀트 종류 : 인, 도펀트 농도 : 1×1015atoms/㎤)을 에피택셜 성장시켰다. 다음으로, 클러스터 이온 발생 장치(닛신 이온 기기사 제품, 제품번호 : CLARIS)를 이용하여, 표 2에 기재된 조건에서 클러스터 이온을 생성하여, 제 1 에피택셜층에 조사하였다. 그 후, 클러스터 이온 조사에 의해 변화된 결정성을 회복하기에 충분한 열처리로서, RTA 장치(매트슨 서멀 프로덕트사 제품)에 의해 표 2에 기재된 조건의 회복 열처리를 실시하였다. 그 후, 실리콘 웨이퍼를 다시 에피택셜 성장 장치 내에 반송하고, 제 1 에피택셜층과 같은 조건에서, 제 1 에피택셜층상에 제 2 에피택셜층을 형성하여, 본 발명에 따른 실리콘 에피택셜 웨이퍼로 하였다.
(실시예 2－2~2－4)
클러스터 이온 조사 조건 및 회복 열처리 조건을 표 2와 같이 변경한 것 이외에는, 실시예 2－1과 마찬가지로 하여 본 발명에 따른 실리콘 에피택셜 웨이퍼를 제조하였다. 실시예 2－2, 2－4는 RTA 장치에 의한 회복 열처리를 하지 않았다. 또한, 실시예 2－1~2－4에서는, 탄소 원자 1개가 받는 에너지는 24.6keV가 된다.
(비교예 2－1~2－2)
클러스터 이온 조사 공정 대신에, 표 2에 나타내는 조건에서 싱글 이온 주입 공정을 실시한 것 이외에는, 각 실시예와 마찬가지로 하여, 비교예에 관한 실리콘 에피택셜 웨이퍼를 제조하였다. 또한, 비교예 2－1~2－2에서는, 각 싱글 이온이 100keV의 에너지로 실리콘 웨이퍼에 조사된다.
＜평가방법 및 평가 결과＞
상기 실시예 및 비교예에서 제작한 각 샘플에 대해, 실험예 1에서 한 것과 같은 5 종류의 평가를 하고, 그 결과를 표 2 및 도 8~11에 나타냈다.
Figure 112015105732974-pat00002
이상의 결과로부터, 에피택셜층에 클러스터 이온을 조사한 실험예 2에서도, 벌크 실리콘 웨이퍼에 클러스터 이온을 조사한 실험예 1과 같은 결과를 얻을 수 있었다.
(산업상의 이용 가능성)
본 발명에 의하면, 보다 높은 게터링 능력을 발휘함으로써 금속 오염을 억제할 수 있는 반도체 에피택셜 웨이퍼를 보다 효율적으로 제조하는 방법을 제공할 수가 있다.
100, 200; 반도체 에피택셜 웨이퍼
10; 반도체 웨이퍼
10A; 반도체 웨이퍼의 표면
12; 벌크 반도체 웨이퍼
14; 제 1 에피택셜층
16; 클러스터 이온
18; 개질층
20; 제 2 에피택셜층

Claims (17)

  1. 반도체 웨이퍼에 클러스터 이온을 조사하여, 상기 반도체 웨이퍼의 표면에, 상기 클러스터 이온의 구성 원소로 이루어지는 개질층을 형성하는 제1 공정과,
    상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제2 공정을 가지며, 상기 제2 공정 후의 개질층에 있어서의 상기 구성 원소의 깊이 방향의 농도 프로파일의 반치폭이 100nm 이하인 반도체 에피택셜 웨이퍼를 얻는 것으로서,
    상기 제1 공정 후, 상기 반도체 웨이퍼에 대해 결정성 회복을 위한 열처리를 하지 않고, 상기 반도체 웨이퍼를 에피택셜 성장 장치로 반송하여 제2 공정을 실시하는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 에피택셜층의 두께는 1㎛ 내지 10㎛인,
    반도체 에피택셜 웨이퍼의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 웨이퍼는 실리콘 웨이퍼인,
    반도체 에피택셜 웨이퍼의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 반도체 웨이퍼는 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼이며, 상기 제1 공정에 있어서 상기 개질층은 상기 실리콘 에피택셜층의 표면에 형성되는,
    반도체 에피택셜 웨이퍼의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 클러스터 이온은 구성 원소로서 탄소를 포함하는,
    반도체 에피택셜 웨이퍼의 제조 방법.
  6. 제5항에 있어서,
    상기 클러스터 이온은 구성 원소로서 탄소를 포함한 2종 이상의 원소를 포함하는,
    반도체 에피택셜 웨이퍼의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 클러스터 이온은 C3H3인,
    반도체 에피택셜 웨이퍼의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 공정에서는, 시클로헥산(C6H12)을 재료 가스로 하여 상기 클러스터 이온을 생성하는,
    반도체 에피택셜 웨이퍼의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 제1 공정에서는, 상기 반도체 웨이퍼의 표면으로부터의 깊이 150㎚ 이하의 범위 내에 상기 개질층에 있어서의 상기 구성 원소의 깊이 방향의 농도 프로파일의 피크가 위치하도록 상기 클러스터 이온을 조사하는,
    반도체 에피택셜 웨이퍼의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 공정은, 클러스터 이온의 가속 전압 100keV/Cluster 미만, 클러스터 사이즈 100개 이하, 클러스터 도즈량 1×1016atoms/㎠ 이하의 조건에서 실시되는,
    반도체 에피택셜 웨이퍼의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 공정은, 클러스터 이온의 가속 전압 80keV/Cluster 이하, 클러스터 사이즈 60개 이하, 클러스터 도즈량 5×1013atoms/㎠ 이하의 조건에서 실시되는,
    반도체 에피택셜 웨이퍼의 제조 방법.
  12. 제1항 또는 제2항에 기재된 제조 방법에 의해 제조된 에피택셜 웨이퍼의 표면에 위치하는 에피택셜층에 고체 촬상 소자를 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
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