KR102507836B1 - 반도체 에피택셜 웨이퍼 및 그 제조 방법 - Google Patents

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Abstract

보다 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼의 제조 방법을 제공한다.
본 개시의 반도체 에피택셜 웨이퍼(100)의 제조 방법은, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 탄소, 수소 및 질소를 포함하는 클러스터 이온(12)을 조사(照射)하여, 해당 반도체 웨이퍼(10)의 표층부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층(14)을 형성하는 제1 공정과, 상기 반도체 웨이퍼(10)의 개질층(14) 상에 에피택셜층(16)을 형성하는 제2 공정을 갖는 것을 특징으로 한다.

Description

반도체 에피택셜 웨이퍼 및 그 제조 방법
[0001] 본 발명은, 반도체 에피택셜 웨이퍼 및 그 제조 방법에 관한 것이다.
[0002] 실리콘 웨이퍼를 대표적인 예로 하는 반도체 웨이퍼 상에 에피택셜층이 형성된 반도체 에피택셜 웨이퍼는, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor), DRAM(Dynamic Random Access Memory), 파워 트랜지스터 및 이면조사형(裏面照射型) 고체 촬상 소자 등, 다양한 반도체 디바이스를 제작하기 위한 디바이스 기판으로서 이용되고 있다.
[0003] 여기서, 반도체 디바이스의 특성을 열화(劣化)시키는 요인으로서, 금속 오염을 들 수 있다. 예컨대, 이면조사형 고체 촬상 소자에서는, 상기 소자의 기판이 되는 반도체 에피택셜 웨이퍼에 혼입(混入)된 금속이, 고체 촬상 소자의 암전류(暗電流)를 증가시키는 요인이 되어, 화이트 스팟(白傷, white spot) 결함이라 불리는 결함을 발생시킨다. 이면조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광(光)을 센서에 직접 받아들여, 암소(暗所) 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 최근, 디지털 비디오 카메라나 스마트폰 등의 휴대전화에 널리 이용되고 있다. 이 때문에, 화이트 스팟 결함을 가능한 한 줄일 것이 요망되고 있다.
[0004] 웨이퍼에 대한 금속의 혼입은, 주로 반도체 에피택셜 웨이퍼의 제조 공정 및 고체 촬상 소자의 제조 공정(디바이스 제조 공정)에서 발생한다. 전자(前者)인 반도체 에피택셜 웨이퍼의 제조 공정에 있어서의 금속 오염은, 에피택셜 성장로(爐)의 구성재(構成材)로부터의 중금속 파티클에 의한 것, 혹은, 에피택셜 성장 시의 노내(爐內) 가스로서 염소계 가스를 이용하기 때문에, 그 배관 재료가 금속 부식하여 발생하는 중금속 파티클에 의한 것 등을 고려할 수 있다. 최근, 이러한 금속 오염은, 에피택셜 성장로의 구성재를 내부식성(耐腐食性)이 우수한 재료로 교환하는 등에 의해, 어느 정도는 개선되고 있지만, 충분하지는 않다. 한편, 후자(後者)인 고체 촬상 소자의 제조 공정에서는, 이온 주입, 확산 및 산화 열처리 등의 각 처리 중에 있어서, 반도체 기판의 중금속 오염이 우려된다.
[0005] 이러한 중금속 오염을 억제하기 위해, 중금속을 포획하기 위한 게터링 사이트를 반도체 웨이퍼 중에 형성하는 기술이 있다. 그 방법의 하나로서, 반도체 웨이퍼 중에 이온을 주입하고, 이후 에피택셜층을 형성하는 방법이 알려져 있다. 이 방법에 있어서는, 이온 주입 영역이 게터링 사이트로서 기능한다.
[0006] 특허문헌 1에는, 반도체 웨이퍼의 표면에, C3H3 등의, 구성 원소가 탄소 및 수소로 이루어진 클러스터 이온을 조사(照射)하여, 해당 반도체 웨이퍼의 표층부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 공정과, 상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 공정을 갖는 반도체 에피택셜 웨이퍼의 제조 방법이 기재되어 있다.
국제공개 제2012/157162호
[0008] 특허문헌 1에서는, 구성 원소가 탄소 및 수소로 이루어진 클러스터 이온을 조사하여 형성한 개질층은, 탄소의 모노머 이온을 주입하여 얻은 이온 주입 영역보다 높은 게터링 능력이 얻어짐을 나타내고 있다. 그러나, 반도체 디바이스의 특성을 보다 향상시키기 위해, 더욱 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼의 제공이 요구되고 있다.
[0009] 상기 과제를 감안하여, 본 발명은, 보다 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼 및 그 제조 방법을 제공하는 것을 목적으로 한다.
[0010] 상기의 과제를 해결하기 위해, 본 발명자들은 열심히 연구를 진행하여, 이하의 지견(知見)을 얻었다. 즉, 특허문헌 1에 있어서의 개질층에 의한 게터링 능력을 보다 높이려면, 예컨대 클러스터 이온의 도스량을 많게 하는 것이 유효하다. 그러나, 도스량을 지나치게 많게 하면, 이후에 형성하는 에피택셜층에 에피택셜 결함이 다수 발생되어 버린다. 이 때문에, 본 발명자들은 도스량을 높이지 않고서도, 게터링 능력을 높일 수 있는 방법을 모색하여, 클러스터 이온을 구성하는 원소로서, 탄소와 수소 이외의 원소를 더 추가함으로써 게터링 능력의 향상을 도모할 것을 생각해내었다.
[0011] 본 발명자들은, 구성 원소로서 탄소, 수소 및 질소를 포함하는 클러스터 이온을 이용할 것을 착상하였다. 질소 원자는 전기저항률 특성에 영향을 주지 않는 원자이기는 하지만, 질소 원자는 탄소 원자보다 질량수가 크기 때문에, 탄소 도스량이 동일한 정도라 하더라도 반도체 웨이퍼 표면에 대한 조사 데미지가 커져 버려, 에피택셜 결함의 증가가 우려된다. 그런데, 본 발명자들의 실험에 따르면, 에피택셜 결함이 발생되지 않고, 게터링 능력이 우수한 반도체 에피택셜 웨이퍼를 얻을 수 있음이 확인되었다.
[0012] 상기의 지견에 근거하여 완성한 본 발명의 요지 구성은 이하와 같다.
(1) 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 질소를 포함하는 클러스터 이온을 조사하여, 해당 반도체 웨이퍼의 표층부에, 상기 클러스터 이온의 구성 원소가 고용된 개질층을 형성하는 제1 공정과,
상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제2 공정
을 갖는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.
[0013] (2) 상기 클러스터 이온 중의 탄소, 수소 및 질소의 원자수를 CxHyNz로 표기하였을 때, x가 16 이하의 양의 정수(整數), y가 50 이하의 양의 정수, 및 z가 16 이하의 양의 정수인, 상기 (1)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0014] (3) 상기 클러스터 이온의 도스량이 1×1014ions/cm2 이상 2×1015ions/cm2 이하인, 상기 (1) 또는 (2)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0015] (4) 상기 제2 공정 후의 상기 개질층의 깊이 방향에 있어서의 질소 농도 프로파일의 피크 농도가 1×1018atoms/cm3 이상 1×1021atoms/cm3 이하인, 상기 (1)∼(3) 중 어느 한 항에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0016] (5) 반도체 웨이퍼와,
해당 반도체 웨이퍼의 표층부에 형성된, 해당 반도체 웨이퍼에 탄소, 수소 및 질소가 고용된 개질층과,
해당 개질층 상에 형성된 에피택셜층
을 가지며,
상기 개질층의 깊이 방향에 있어서의 탄소 농도 프로파일의 피크 농도가 1×1018atoms/cm3 이상 1×1021atoms/cm3 이하이고,
상기 개질층의 깊이 방향에 있어서의 수소 농도 프로파일의 피크 농도가 1×1017atoms/cm3 이상 1×1019atoms/cm3 이하이고,
상기 개질층의 깊이 방향에 있어서의 질소 농도 프로파일의 피크 농도가 1×1018atoms/cm3 이상 1×1021atoms/cm3 이하인 것을 특징으로 하는 반도체 에피택셜 웨이퍼.
[0017] (6) 상기 탄소 농도 프로파일, 상기 수소 농도 프로파일 및 상기 질소 농도 프로파일의 반치폭(半値幅)이 모두 200nm 이하인, 상기 (5)에 기재된 반도체 에피택셜 웨이퍼.
[0018] (7) 상기 탄소 농도 프로파일, 상기 수소 농도 프로파일 및 상기 질소 농도 프로파일의 피크 위치가 모두, 상기 개질층의 표면으로부터 깊이 150nm까지의 범위 내에 존재하는, 상기 (5) 또는 (6)에 기재된 반도체 에피택셜 웨이퍼.
[0019] 본 발명의 반도체 에피택셜 웨이퍼의 제조 방법에 의하면, 보다 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼를 제조할 수 있다. 본 발명의 반도체 에피택셜 웨이퍼는, 보다 높은 게터링 능력을 갖는다.
[0020] 도 1은, 본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(100)의 제조 방법을 설명하는 모식적인 단면도이다.
도 2는, 발명예(CH4N)에 있어서의 탄소, 수소 및 질소의 농도 프로파일을 나타낸 그래프이다.
도 3의 (A)는, 발명예(CH4N)에 있어서, Ni로 강제적으로 오염시킨 후의 탄소 및 Ni의 농도 프로파일을 나타낸 그래프이며, (B)는, 발명예(CH4N)에 있어서, Cu로 강제적으로 오염시킨 후의 탄소 및 Cu의 농도 프로파일을 나타낸 그래프이다.
도 4는, 발명예(CH4N) 및 비교예(C3H5)에 있어서의 Ni 및 Cu의 포획량을 나타낸 그래프이다.
도 5는, 발명예(CH4N) 및 비교예(C3H5)에 있어서의, 클러스터 이온 주입 영역의 단면(斷面) TEM 화상이다.
도 6은, 발명예(CH4N) 및 비교예(C3H5)에 있어서의, TCAD 시뮬레이션에 의한 데미지 농도 프로파일을 나타낸 그래프이다.
[0021] 이하에서는, 도면을 참조하면서 본 발명의 실시형태에 대해 상세히 설명한다. 참고로, 도 1에서는 설명의 편의상, 실제의 두께 비율과는 달리, 반도체 웨이퍼(10)에 대해 개질층(14) 및 에피택셜층(16)의 두께를 과장하여 나타내었다.
[0022] (반도체 에피택셜 웨이퍼의 제조 방법)
본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(100)의 제조 방법은, 도 1에 나타낸 바와 같이, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 탄소, 수소 및 질소를 포함하는 클러스터 이온(12)을 조사하여, 해당 반도체 웨이퍼(10)의 표층부에, 상기 클러스터 이온(12)의 구성 원소가 고용된 개질층(14)을 형성하는 제1 공정(도 1의 스텝 A, B)과, 상기 반도체 웨이퍼(10)의 개질층(14) 상에 에피택셜층(16)을 형성하는 제2 공정(도 1의 스텝 C)을 갖는다. 에피택셜층(16)은, 이면조사형 고체 촬상 소자 등의 반도체 소자를 제조하기 위한 디바이스층이 된다.
[0023] [제1 공정]
반도체 웨이퍼(10)로서는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어지며, 표면에 에피택셜층을 가지지 않는 벌크의 단결정 웨이퍼를 들 수 있는데, 이면조사형 고체 촬상 소자를 제조하는 경우, 일반적으로는 벌크의 단결정 실리콘 웨이퍼를 이용한다. 또한, 반도체 웨이퍼(10)로서, 초크랄스키법(CZ법)이나 부유 대역 용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을 실톱(wire saw) 등으로 슬라이스한 것을 사용할 수 있다. 또한, 보다 높은 게터링 능력을 얻기 위해, 반도체 웨이퍼(10)에 탄소 및/또는 질소를 첨가해도 된다. 나아가, 반도체 웨이퍼(10)에 임의의 도펀트를 소정 농도 첨가하여, 이른바 n＋형 혹은 p＋형, 또는 n－형 혹은 p－형의 기판으로 해도 된다.
[0024] 또한, 반도체 웨이퍼(10)로서는, 벌크 반도체 웨이퍼의 표면에 반도체 에피택셜층이 형성된 에피택셜 웨이퍼를 이용해도 된다. 예컨대, 벌크의 단결정 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼이다. 실리콘 에피택셜층은, CVD법에 의해 일반적인 조건으로 형성할 수 있다. 에피택셜층은, 두께를 0.1∼20μm의 범위 내로 하는 것이 바람직하며, 0.2∼10μm의 범위 내로 하는 것이 보다 바람직하다. 이 경우, 반도체 에피택셜 웨이퍼(100)는, 에피택셜층(16)과, 도시하지 않은 반도체 웨이퍼의 에피택셜층을 포함하는 복수의 에피택셜층을 갖는다.
[0025] 제1 공정에서는, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 탄소, 수소 및 질소를 포함하는 클러스터 이온(12)을 조사한다. 본 명세서에 있어서의 「클러스터 이온」은, 전자충격법(電子衝擊法)에 의해, 가스상(狀) 분자에 전자를 충돌시켜 가스상 분자의 결합을 해리시킴으로써 다양한 원자수의 원자 집합체로 하고, 파편(fragment)을 발생시켜 해당 원자 집합체를 이온화시키고, 이온화된 다양한 원자수의 원자 집합체의 질량 분리를 행하여, 특정한 질량수의 이온화된 원자 집합체를 추출함으로써 얻어진다. 즉, 본 명세서에 있어서의 「클러스터 이온」은, 원자가 복수 집합하여 덩어리(塊)가 된 클러스터에 양전하 또는 음전하를 부여하여, 이온화한 것으로, 탄소 이온 등의 단원자 이온이나, 일산화탄소 이온 등의 단분자 이온과는 명확하게 구별된다. 클러스터 이온의 구성 원자수는, 통상 5개∼100개 정도이다. 이러한 원리를 이용한 클러스터 이온 주입 장치로서, 예컨대 닛신 이온기기 가부시기가이샤(Nissin Ion Equipment　Co., Ltd.)에서 제조한 CLARIS(등록상표)를 이용할 수 있다.
[0026] 반도체 웨이퍼(10)로서의 실리콘 웨이퍼에, 탄소, 수소 및 질소를 포함하는 클러스터 이온(12)을 조사하면, 그 조사 에너지로 실리콘은 순간적으로 1350∼1400℃ 정도의 고온 상태가 되어, 융해된다. 이후, 실리콘은 급속히 냉각되어, 실리콘 웨이퍼 중의 표면 근방에 탄소, 수소 및 질소가 고용된다. 즉, 본 명세서에 있어서의 「개질층」이란, 조사하는 클러스터 이온의 구성 원소인 탄소, 수소 및 질소가 반도체 웨이퍼 표층부의 결정의 격자 간 위치 또는 치환 위치에 고용된 층을 의미한다. 그리고, 개질층은, 반도체 웨이퍼의 깊이 방향에 있어서의 탄소, 수소 및 질소의 농도 프로파일에 있어서, 적어도 하나의 원소의 농도가 급준(急峻)한 피크로서 검출되는 영역으로서 특정되며, 대체로, 반도체 웨이퍼의 표면으로부터 500nm 이하의 표층부가 된다.
[0027] 클러스터 이온의 형태로 조사된 원소는, 원소종(種)에 따라서도 거동은 달라지지만, 후술하는 에피택셜층(16)의 형성 과정에서 다소의 열확산이 일어난다. 클러스터 이온의 구성 원소에 탄소가 포함되는 경우, 에피택셜층(16) 형성 후의 탄소 농도 프로파일에서는, 탄소 원소가 국소적으로 존재하는 피크의 양측으로, 브로드한 확산 영역이 형성된다. 그러나, 개질층의 두께(즉, 피크의 폭)는 크게 변화하지 않는다. 그 결과, 탄소의 석출 영역을 국소적 영역에서 고농도로 할 수가 있다. 그리고, 이러한 탄소의 국소적인 석출 영역이 강력한 게터링 사이트가 된다. 이것은, 격자 위치의 탄소 원자는 공유결합 반경이 실리콘 단결정에 비해 작기 때문에, 실리콘 결정 격자의 수축장(收縮場, compression site)이 형성되어, 격자 간의 불순물을 끌어당기기 때문이다. 또한, 개질층(14)은 실리콘 웨이퍼의 표면 근방, 즉 에피택셜층(16)의 바로 아래(直下)에 형성되기 때문에, 근접 게터링이 가능해진다. 이와 같이, 탄소가 개질층 내에 국소적으로 고용됨으로써, 높은 게터링 능력이 얻어지는 것이라고 생각되고 있다.
[0028] 또한, 자세한 것은 실시예에 있어서 실험 결과에 근거하여 설명하겠지만, 구성 원소로서 탄소, 수소 및 질소를 포함하는 클러스터 이온(12)을 조사함으로써, 이후 얻어지는 반도체 에피택셜 웨이퍼(100)에 있어서, 구성 원소가 탄소 및 수소로 이루어진 클러스터 이온을 조사한 경우에 비해 높은 게터링 능력을 얻을 수 있다. 본 발명을 한정하는 것은 아니지만, 본 발명자들은, 이러한 효과가 얻어지는 메카니즘을 이하와 같이 생각하고 있다.
[0029] 본 발명자들의 검토에 의하면, 실리콘 웨이퍼의 표면에, 모노머의 질소 이온을 1×1015atoms/cm2 정도의 도스량으로 주입하고, 이후 급속 가열한 결과, 실리콘 웨이퍼 표층부의 깊이 방향에 있어서의 질소 농도 프로파일에 있어서, 질소 농도가 3×1017atoms/cm3)까지 감소하였다. 즉, 질소는, 에피택셜 성장 프로세스 등의 열처리에 의해 확산되어 실리콘 웨이퍼로부터 이탈하기 쉬운 원소임을 알 수 있다. 이에 반해, 실리콘 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 질소를 포함하는 클러스터 이온을 조사하고, 이후 실리콘 에피택셜층을 성장시킨 경우, 탄소 및 수소와 마찬가지로, 질소도 실리콘 웨이퍼의 표층부에 충분히 잔류됨을 알 수 있었다. 즉, 실리콘 웨이퍼의 표층부에, 탄소, 수소 및 질소를 클러스터 이온의 형태로 동시에 주입함으로써, 해당 표층부에 질소를 많이 잔류시킬 수가 있다.
[0030] 그리고, 질소 원자는 탄소 원자보다 질량수가 크기 때문에, 클러스터 이온에 의한 조사 데미지를 크게 할 수 있어, 게터링 능력을 높일 수 있는 것이라고 생각된다. 이러한 조사 데미지의 증대는, 클러스터 이온의 주입 영역에 새로운 결정 결함이 형성된 것에 기인한다고 생각된다. 즉, 에피택셜 성장 후에, 실리콘 웨이퍼의 표층부(개질층; 클러스터 이온의 주입 영역)의 단면(斷面)을 투과형 전자현미경(TEM: Transmission Electron Microscope)으로 관찰한 바, 구성 원소가 탄소 및 수소로 이루어진 클러스터 이온을 주입한 경우와, 구성 원소로서 탄소, 수소 및 질소를 포함하는 클러스터 이온을 주입한 경우에 있어서는, 주입 영역에 형성되어 있는 결정 결함의 형태가 상이함을 알 수 있었다.
[0031] 자세한 것은 도 5를 참조하여 후술하겠지만, 전자의 경우, 클러스터 이온 주입 영역에는, 직경 5nm 정도의 결정 결함이 다수 관찰되었다. 이 결정 결함은, 탄소와 격자 간 실리콘이 응집하여 형성된 것이라고 추측된다. 이에 반해, 후자의 경우, 클러스터 이온 주입 영역에는, 상기의 직경 5nm 정도의 결정 결함뿐만 아니라, 직경 50nm 정도의 결함이 여기저기 점점이 흩어져 있는 것(點在)이 관찰되었다. 이 결함은, Si[111] 방향을 따른 적층 결함으로 생각된다. 이러한 새로운 결정 결함의 형성에 기인하여, 게터링 능력이 향상된 것이라고 생각된다.
[0032] 클러스터 이온의 조사 조건으로서는, 클러스터 이온의 클러스터 사이즈, 도스량, 클러스터 이온의 가속 전압, 및 빔 전류치 등을 들 수 있다.
[0033] 클러스터 사이즈는 2∼100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 적절히 설정할 수 있다. 본 명세서에 있어서 「클러스터 사이즈」란, 1개의 클러스터를 구성하는 원자의 개수를 의미한다. 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화할 때의 필라멘트에 인가(印加)하는 전압 등을 조정함으로써 행할 수 있다. 또한, 클러스터 사이즈는, 사중극(四重極) 고주파 전계에 의한 질량 분석 또는 타임 오브 플라이트(time-of-flight) 질량 분석에 의해 클러스터 개수 분포를 구하고, 클러스터 개수의 평균치를 취함으로써 구할 수 있다.
[0034] 단, 본 실시형태에서는, 클러스터 이온의 구성 원소를, 탄소, 수소 및 질소로 이루어진 것으로 하는 것이 바람직하고, 클러스터 이온 중의 탄소, 수소 및 질소의 원자수를 CxHyNz로 표기하였을 때, x가 16 이하인 양의 정수, y가 50 이하인 양의 정수, 및 z가 16 이하인 양의 정수인 것으로 하는 것이 바람직하다. 이러한 클러스터 사이즈가 바람직한 이유는, 작은 사이즈의 클러스터 이온 빔을 제어하기가 쉽기 때문이다.
[0035] 클러스터 이온의 원료가 되는 가스상 분자는, 상기 클러스터 사이즈의 클러스터 이온을 얻을 수 있는 것이라면 특별히 한정되지 않지만, 예컨대, 프로필아민(C3H9N), 시클로프로필메틸아민(C4H9N), N,N-디메틸아민(C5H13N), 이소부틸아민(C4H11N), 피페리딘(C5H11N) 등을 들 수 있다. 단, 이들 원료 가스로부터는 각각 다양한 사이즈의 클러스터 이온이 생성된다. 예컨대, 프로필아민(C3H9N)으로부터는, 주로 CH4N의 파편(fragment)이 얻어지는데, 그 밖에, 메틸(CH3), CH2N, C2H4N의 미소한 파편도 얻어진다. 이러한 다양한 사이즈의 클러스터 이온으로부터, 하나 이상의 원하는 클러스터 이온(파편)을 추출하여, 반도체 웨이퍼의 표면에 조사하면 된다.
[0036] 클러스터 이온의 도스량은, 이온 조사 시간을 제어함으로써 조정할 수 있다. 클러스터 이온을 구성하는 각 원소의 도스량은, 클러스터 이온종(種)과, 클러스터 이온의 도스량(ions/cm2)으로 정해진다. 본 실시형태에서는, 클러스터 이온의 도스량은, 1×1014ions/cm2 이상 2×1015ions/cm2 이하로 하는 것이 바람직하다. 특히, 1×1015ions/cm2 이상이면, 게터링 능력을 향상시키는 효과를 충분히 얻을 수 있다. 또한, 2×1015ions/cm2 이하이면, 반도체 웨이퍼의 표면에 과대한 데미지를 주는 일 없이, 제2 공정 후에 에피택셜층의 표면에 결함이 형성되는 것을 억제할 수 있다.
[0037] 탄소의 도스량은 1×1014∼2×1015atoms/cm2로 하는 것이 바람직하며, 보다 바람직하게는 1×1015atoms/cm2 이상 2×1015atoms/cm2 이하로 한다. 탄소의 도스량이 1×1014atoms/cm2 이상이면, 충분한 게터링 능력을 얻을 수 있고, 탄소의 도스량이 2×1015atoms/cm2 이하이면, 반도체 웨이퍼의 표면에 과대한 데미지를 주는 일 없이, 제2 공정 후에 에피택셜층의 표면에 결함이 형성되는 것을 억제할 수 있다.
[0038] 수소의 도스량은 1×1014∼2×1016atoms/cm2로 하는 것이 바람직하며, 보다 바람직하게는 4×1015atoms/cm2 이상 8×1015atoms/cm2 이하로 한다. 1×1014atoms/cm2 이상이면, 에피택셜층을 형성한 이후에도 고농도의 수소를 개질층에 잔류시킬 수 있고, 2×1016atoms/cm2 이하이면, 에피택셜층의 표면에 큰 데미지를 줄 우려가 없기 때문이다.
[0039] 질소의 도스량은, 1×1014∼2×1015atoms/cm2로 하는 것이 바람직하며, 보다 바람직하게는 1×1015atoms/cm2 이상 2×1015atoms/cm2 이하로 한다. 질소의 도스량이 1×1014atoms/cm2 이상이면, 충분한 게터링 능력을 얻을 수 있고, 질소의 도스량이 2×1015atoms/cm2 이하이면, 반도체 웨이퍼의 표면에 과대한 데미지를 주는 일 없이, 제2 공정 후에 에피택셜층의 표면에 결함이 형성되는 것을 억제할 수 있다.
[0040] 클러스터 이온의 가속 전압은, 클러스터 사이즈와 함께, 개질층에 있어서의 구성 원소의 깊이 방향의 농도 프로파일의 피크 위치에 영향을 준다. 본 실시형태에 있어서는, 클러스터 이온의 가속 전압을, 0keV/Cluster 초과 200keV/Cluster 미만으로 할 수 있으며, 100keV/Cluster 이하로 하는 것이 바람직하고, 80keV/Cluster 이하로 하는 것이 더욱 바람직하다. 또한, 가속 전압의 조정에는, (1) 정전(靜電) 가속, (2) 고주파 가속의 2가지 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격(等間隔)으로 늘어놓고, 이들 사이에 동일한 전압을 인가(印加)하여, 축방향으로 등가속(等加速) 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 주행시키면서 고주파를 이용하여 가속하는 선형 가속법(linear acceleration (linac) method)이 있다.
[0041] 클러스터 이온의 빔 전류치는, 특별히 한정되지 않지만, 예컨대 50∼5000μA의 범위로부터 적절히 결정할 수 있다. 클러스터 이온의 빔 전류치는, 예컨대, 이온원(ion source)에 있어서의 원료 가스의 분해 조건을 변경함으로써 조정할 수 있다.
[0042] [제2 공정]
개질층(14) 상에 형성하는 에피택셜층(16)으로서는, 실리콘 에피택셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수 있다. 예컨대, 수소를 캐리어 가스로 하여, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하고, 사용하는 소스 가스에 따라서도 성장 온도는 달라지겠지만, 대체로 1000∼1200℃의 범위의 온도에서 CVD법에 의해 반도체 웨이퍼(10) 상에 에피택셜 성장시킬 수가 있다. 에피택셜층(16)은, 두께를 1∼15μm의 범위 내로 하는 것이 바람직하다. 두께가 1μm 미만인 경우, 반도체 웨이퍼(10)로부터 바깥쪽(外方)으로 확산된 도펀트에 의해, 에피택셜층(16)의 저항률이 변화되어 버릴 가능성이 있고, 또한, 15μm를 초과하는 경우, 고체 촬상 소자의 분광 감도 특성에 영향이 생길 우려가 있기 때문이다.
[0043] 이상 설명한 본 실시형태의 제조 방법에 따라, 보다 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼를 제조할 수 있다.
[0044] 또한, 제1 공정 후, 제2 공정에 앞서, 반도체 웨이퍼(10)에 대해 결정성 회복을 위한 회복 열처리를 실시해도 된다. 이 경우의 회복 열처리로서는, 예컨대 질소 가스 또는 아르곤 가스 등의 분위기하에서, 900℃ 이상 1100℃ 이하의 온도에서, 10분 이상 60분 이하 동안, 반도체 웨이퍼(10)를 유지시키면 된다. 또한, RTA(Rapid Thermal Annealing)나 RTO(Rapid Thermal Oxidation) 등의, 에피택셜 장치와는 별개의 급속 승강 온열 처리 장치 등을 이용하여 회복 열처리를 행하는 것도 가능하다.
[0045] (반도체 에피택셜 웨이퍼)
도 1을 참조하여, 본 실시형태의 반도체 에피택셜 웨이퍼(100)는, 상기 제조 방법에 의해 얻어지는 것이며, 반도체 웨이퍼(10)와, 상기 반도체 웨이퍼(10)의 표층부에 형성된, 반도체 웨이퍼(10)에 탄소, 수소 및 질소가 고용된 개질층(14)과, 상기 개질층(14) 상에 형성된 에피택셜층(16)을 갖는다.
[0046] 본 실시형태에 있어서, 개질층(14)의 깊이 방향에 있어서의 탄소 농도 프로파일의 피크 농도가 1×1018atoms/cm3 이상 1×1021atoms/cm3 이하이며, 개질층(14)의 깊이 방향에 있어서의 수소 농도 프로파일의 피크 농도가 1×1017atoms/cm3 이상 1×1019atoms/cm3 이하이며, 개질층(14)의 깊이 방향에 있어서의 질소 농도 프로파일의 피크 농도가 1×1018atoms/cm3 이상 1×1021atoms/cm3 이하이다. 이러한 반도체 에피택셜 웨이퍼(100)는, 보다 높은 게터링 능력을 갖는다는 효과를 나타낸다. 탄소 농도 프로파일의 피크 농도는, 9×1019atoms/cm3 이상인 것이 바람직하다. 수소 농도 프로파일의 피크 농도는, 1×1018atoms/cm3 이상인 것이 바람직하다. 질소 농도 프로파일의 피크 농도는, 2×1019atoms/cm3 이상인 것이 바람직하다.
[0047] 또한, 개질층(14)의 깊이 방향에 있어서의 탄소 농도 프로파일, 수소 농도 프로파일 및 질소 농도 프로파일의 반치폭(FWHM)은, 모두 200nm 이하인 것이 바람직하다. 이러한 개질층(14)은, 반도체 웨이퍼의 표층부의 결정의 격자 간 위치 또는 치환 위치에 탄소, 수소 및 질소가 고용되어 국소적으로 존재하는 영역이며, 강력한 게터링 사이트로서 작용할 수 있다. 또한, 높은 게터링 능력을 얻는 관점에서 보면, 반치폭을 100nm 이하로 하는 것이 보다 바람직하며, 하한으로서는 50nm로 설정할 수 있다.
[0048] 나아가, 개질층(14)의 깊이 방향에 있어서의 탄소 농도 프로파일, 수소 농도 프로파일 및 질소 농도 프로파일의 피크 위치가 모두, 개질층(14)의 표면(즉 반도체 웨이퍼(10)의 표면)으로부터 깊이 150nm까지의 범위 내에 존재하는 것이 바람직하다.
[0049] 개질층(14)의 두께는, 반도체 웨이퍼의 깊이 방향에 있어서의 탄소, 수소 및 질소의 농도 프로파일에 있어서, 적어도 하나의 원소의 농도가 급준한 피크로서 검출되는 영역의 두께로서 정의되며, 예컨대 30∼500nm의 범위 내로 할 수 있다.
[0050] (반도체 디바이스의 제조 방법)
본 발명의 하나의 실시형태에 따른 반도체 디바이스의 제조 방법은, 상기 반도체 에피택셜 웨이퍼(100)의 제조 방법의 각 공정과, 에피택셜층(16)에 반도체 디바이스를 형성하는 공정을 갖는 것을 특징으로 한다. 이 제조 방법에 의하면, 보다 높은 게터링 능력에 의해, 디바이스 특성이 높은 반도체 디바이스를 제조할 수 있다.
실시예
[0051] (발명예)
CZ 단결정 실리콘 잉곳으로부터 얻은 n－형 실리콘 웨이퍼(직경: 300mm, 두께: 775μm, 도펀트 종류: 인, 저항률: 20Ω·cm)를 준비하였다. 이어서, 클러스터 이온 발생 장치(Nissin Ion Equipment　Co., Ltd. 제조, CLARIS(등록상표))를 이용하여, 원료 가스로서 프로필아민(C3H9N)을 이용함으로써 CH4N 클러스터 이온을 생성 및 추출하고, 가속 전압 80keV/Cluster(탄소 1원자 당의 가속 전압 32keV/atom, 수소 1원자 당의 가속 전압 2.7keV/atom, 질소 1원자 당의 가속 전압 37.3keV/atom)의 조사 조건으로 실리콘 웨이퍼의 표면에 조사하였다. 또한, 클러스터 이온을 조사하였을 때의 도스량을 1.0×1015ions/cm2로 하였다. 탄소 원자수로 환산하면 1.0×1015atoms/cm2이며, 수소 원자수로 환산하면 4.0×1015atoms/cm2이며, 질소 원자수로 환산하면 1.0×1015atoms/cm2이다. 또한, 클러스터 이온의 빔 전류치를 1700μA로 하였다.
[0052] 이어서, 클러스터 이온 조사 후의 실리콘 웨이퍼를 개별 처리 방식(枚葉式)의 에피택셜 성장 장치(Applied Materials, Inc. 제조) 내로 반송(搬送)하고, 장치 내에서 1120℃의 온도로 30초의 수소 베이크 처리를 실시한 후, 수소를 캐리어 가스로 하고 트리클로로실란을 소스 가스로 하여, 1120℃로 CVD법에 의해, 실리콘 웨이퍼의 개질층이 형성된 측의 표면 상에 실리콘 에피택셜층(두께: 5μm, 도펀트 종류: 인, 저항률: 10Ω·cm)을 에피택셜 성장시켜, 에피택셜 실리콘 웨이퍼를 얻었다.
[0053] (비교예)
클러스터 이온 조사 조건을 이하와 같이 한 것 이외에는, 발명예와 동일한 순서로 에피택셜 실리콘 웨이퍼를 얻었다. 즉, 원료 가스로서 시클로헥산(C6H12)을 이용하여 C3H5 클러스터 이온을 생성 및 추출하고, 가속 전압 80keV/Cluster(탄소 1원자 당의 가속 전압 23.4keV/atom, 수소 1원자 당의 가속 전압 2.0keV/atom)의 조사 조건으로 실리콘 웨이퍼의 표면에 조사하였다. 또한, 클러스터 이온을 조사하였을 때의 도스량을 3.3×1014ions/cm2로 하였다. 탄소 원자수로 환산하면 1.0×1015atoms/cm2이며, 수소 원자수로 환산하면 1.7×1015atoms/cm2이다. 또한, 클러스터 이온의 빔 전류치를 850μA로 하였다.
[0054] [평가 1: SIMS에 의한 탄소, 수소 및 질소 농도 프로파일의 평가]
발명예 및 비교예의 에피택셜 실리콘 웨이퍼에 대해, 2차 이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)에 의한 측정에 의해, 실리콘 에피택셜층 표면으로부터의 깊이 방향에 있어서의 탄소, 수소 및 질소의 농도 프로파일을 측정하였다. 그 결과, 발명예에서는, 실리콘 웨이퍼의 표층부의 약 300nm(즉, 실리콘 에피택셜층/실리콘 웨이퍼의 계면으로부터 약 300nm)에 있어서, 개질층이 특정되었다. 비교예에서는, 실리콘 웨이퍼의 표층부의 약 400nm에 있어서, 개질층이 특정되었다.
[0055] 도 2에, 발명예(CH4N)에 있어서의 탄소, 수소 및 질소의 농도 프로파일을 나타내었다. 도 2에 있어서, 탄소 농도 프로파일의 피크 농도는 9×1019atoms/cm3이며, 수소 농도 프로파일의 피크 농도는 1×1018atoms/cm3이며, 질소 농도 프로파일의 피크 농도는 2×1019atoms/cm3이다. 또한, 탄소 농도 프로파일, 수소 농도 프로파일 및 질소 농도 프로파일의 반치폭은, 각각 100nm, 100nm, 100nm이다. 또한, 탄소 농도 프로파일, 수소 농도 프로파일 및 질소 농도 프로파일의 피크 위치는, 각각, 실리콘 웨이퍼의 표면으로부터 깊이 100nm, 100nm, 100nm에 위치한다.
[0056] [평가 2: 게터링 능력의 평가]
발명예 및 비교예의 에피택셜 웨이퍼의 에피택셜층의 표면을, Ni 오염액을 이용하여 스핀 코팅 오염법에 의해 강제적으로 오염시키고, 이어서, 질소 분위기 중에서 900℃로 30분 동안의 열처리를 실시하였다. 이후, 각 에피택셜 웨이퍼에 대해 SIMS 측정을 실시하여, 웨이퍼의 깊이 방향에 있어서의 탄소 및 Ni의 농도 프로파일을 측정하였다. 발명예에 있어서의 탄소 및 Ni의 농도 프로파일을 도 3의 (A)에 나타내었다. 또한, Ni 농도 프로파일로부터 구한 각 에피택셜 웨이퍼의 Ni 포획량을 도 4에 나타내었다.
[0057] Cu 오염액을 이용하여 동일한 시험을 실시하고, 발명예에 있어서의 탄소 및 Cu의 농도 프로파일을 도 3의 (B)에 나타내었다. 또한, Cu 농도 프로파일로부터 구한 각 에피택셜 웨이퍼의 Cu 포획량을 도 4에 나타내었다.
[0058] 도 4로부터 알 수 있는 바와 같이, 발명예와 비교예는 탄소의 도스량이 동일함에도 불구하고, 발명예 쪽이 비교예보다 Ni 및 Cu의 포획량이 많아, 높은 게터링 능력을 갖고 있다.
[0059] [평가 3: 클러스터 이온 주입 영역의 단면 TEM 관찰]
발명예 및 비교예의 에피택셜 웨이퍼의 개질층(클러스터 이온의 주입 영역) 주변의 단면을 TEM 관찰하였다. 도 5에, 각 수준의 단면 TEM 화상을 나타내었다. 도 5로부터 알 수 있는 바와 같이, 비교예에서는, 클러스터 이온 주입 영역에 직경 5nm 정도의 결정 결함이 다수 관찰되었다. 발명예에서는, 클러스터 이온 주입 영역에 직경 5nm 정도의 결정 결함뿐만 아니라, 직경 50nm 정도의 결함이 여기저기 점점이 흩어져 있었다. 이러한 새로운 결정 결함이, 게터링 능력의 향상에 기여한 것이라고 생각된다. 이 사이즈가 큰 결함은, 구성 원소가 탄소와 수소로 이루어진 클러스터 이온의 주입에서는 출현하지 않았던 것이라는 점에서, 질소가 이 사이즈가 큰 결함의 형성에 관여하고 있는 것으로 추측된다.
[0060] [평가 4: TCAD 시뮬레이션에 의한 데미지 농도 프로파일의 평가]
발명예 및 비교예에 있어서의 클러스터 이온 조사에 의해, 실리콘 웨이퍼의 표층부에 형성되는 조사 데미지 농도를 시뮬레이션 계산하였다. 구체적으로는, 이온 주입 시의 이온종, 조사 에너지, 도스량, 빔 전류치, 조사 각도, 조사 시의 웨이퍼 온도, 및 보호 산화막의 두께를 파라미터로 하여, 몬테카를로(Monte Carlo: MC)법 시뮬레이션의 계산이 가능한 TCAD 시뮬레이터인 Sentaurus Process(Nihon Synopsys G.K. 제조)를 이용하여, 조사 데미지 농도의 깊이 방향 분포를 계산하였다. 여기서, 조사 데미지 농도는, 격자 간 실리콘 원자 농도와 공공(空孔) 농도의 합으로서 정의된다. 결과를 도 6에 나타내었다. 도 6으로부터 알 수 있는 바와 같이, 발명예 쪽이 비교예보다 실리콘 웨이퍼의 표층부에 형성되는 데미지 농도가 커져 있으며, 이것이 게터링 능력의 향상에 기여한 것이라고 생각된다.
[0061] [평가 5: 에피택셜 결함의 평가]
발명예 및 비교예의 에피택셜 웨이퍼 각각에 대해, 에피택셜층의 표면을 Surfscan SP1(KLA-Tencor Corporation 제조)에 의해 노멀(Normal) 모드로 측정하여, 90nm 이상의 LPD로서 카운트되는 것 중, LPD-N으로서 카운트되는 것을 에피택셜 결함으로서 특정하였다. 그 결과, 발명예 및 비교예의 에피택셜 웨이퍼 중 어느 쪽도 에피택셜 결함은 검출되지 않았다.
[0062] 본 발명의 반도체 에피택셜 웨이퍼의 제조 방법에 의하면, 보다 높은 게터링 능력을 갖는 반도체 에피택셜 웨이퍼를 제조할 수 있다. 본 발명의 반도체 에피택셜 웨이퍼는, 보다 높은 게터링 능력을 갖는다.
100 반도체 에피택셜 웨이퍼
10 반도체 웨이퍼
10A 반도체 웨이퍼의 표면
12 클러스터 이온
14 개질층
16 에피택셜층

Claims (7)

  1. 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 질소를 포함하는 클러스터 이온을 조사하여, 해당 반도체 웨이퍼의 표층부에, 상기 클러스터 이온의 구성 원소가 고용된 개질층을 형성하는 제1 공정과,
    상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제2 공정
    을 갖고, 상기 제2 공정 후의 상기 개질층의 깊이 방향에 있어서의 질소 농도 프로파일의 피크 농도가 1×1018atoms/cm3 이상 1×1021atoms/cm3 이하인 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 클러스터 이온 중의 탄소, 수소 및 질소의 원자수를 CxHyNz로 표기하였을 때, x가 16 이하의 양의 정수, y가 50 이하의 양의 정수, 및 z가 16 이하의 양의 정수인, 반도체 에피택셜 웨이퍼의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 클러스터 이온의 도스량이 1×1014ions/cm2 이상 2×1015ions/cm2 이하인, 반도체 에피택셜 웨이퍼의 제조 방법.
  4. 삭제
  5. 반도체 웨이퍼와,
    해당 반도체 웨이퍼의 표층부에 형성된, 해당 반도체 웨이퍼에 탄소, 수소 및 질소가 고용된 개질층과,
    해당 개질층 상에 형성된 에피택셜층
    을 가지며,
    상기 개질층의 깊이 방향에 있어서의 탄소 농도 프로파일의 피크 농도가 1×1018atoms/cm3 이상 1×1021atoms/cm3 이하이고,
    상기 개질층의 깊이 방향에 있어서의 수소 농도 프로파일의 피크 농도가 1×1017atoms/cm3 이상 1×1019atoms/cm3 이하이고,
    상기 개질층의 깊이 방향에 있어서의 질소 농도 프로파일의 피크 농도가 1×1018atoms/cm3 이상 1×1021atoms/cm3 이하인 것을 특징으로 하는 반도체 에피택셜 웨이퍼.
  6. 제5항에 있어서,
    상기 탄소 농도 프로파일, 상기 수소 농도 프로파일 및 상기 질소 농도 프로파일의 반치폭이 모두 200nm 이하인, 반도체 에피택셜 웨이퍼.
  7. 제5항 또는 제6항에 있어서,
    상기 탄소 농도 프로파일, 상기 수소 농도 프로파일 및 상기 질소 농도 프로파일의 피크 위치가 모두, 상기 개질층의 표면으로부터 깊이 150nm까지의 범위 내에 존재하는, 반도체 에피택셜 웨이퍼.

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