JPH03261060A - イオン注入装置、イオン注入方法およびそれを用いた半導体集積回路装置の製造方法 - Google Patents
イオン注入装置、イオン注入方法およびそれを用いた半導体集積回路装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 220
- 238000000034 method Methods 0.000 title claims description 123
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 150000002500 ions Chemical class 0.000 claims abstract description 222
- 238000001816 cooling Methods 0.000 claims abstract description 45
- 238000002513 implantation Methods 0.000 claims abstract description 40
- 238000010438 heat treatment Methods 0.000 claims abstract description 35
- 238000010884 ion-beam technique Methods 0.000 claims abstract description 31
- 235000012431 wafers Nutrition 0.000 claims description 308
- 239000012535 impurity Substances 0.000 claims description 213
- 238000005468 ion implantation Methods 0.000 claims description 138
- 230000002093 peripheral effect Effects 0.000 claims description 53
- 238000004949 mass spectrometry Methods 0.000 claims description 21
- 238000000605 extraction Methods 0.000 claims description 20
- 238000009833 condensation Methods 0.000 claims description 15
- 230000005494 condensation Effects 0.000 claims description 15
- 239000002245 particle Substances 0.000 claims description 13
- 238000004458 analytical method Methods 0.000 claims description 8
- 238000011068 loading method Methods 0.000 claims description 8
- 230000007423 decrease Effects 0.000 claims description 6
- 230000003472 neutralizing effect Effects 0.000 claims description 4
- 239000011163 secondary particle Substances 0.000 claims description 3
- 238000001179 sorption measurement Methods 0.000 claims description 3
- 239000003507 refrigerant Substances 0.000 abstract description 14
- 239000007943 implant Substances 0.000 abstract description 8
- 239000000112 cooling gas Substances 0.000 abstract description 3
- 238000006386 neutralization reaction Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 715
- 239000010410 layer Substances 0.000 description 262
- 230000015654 memory Effects 0.000 description 179
- 210000004027 cell Anatomy 0.000 description 174
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 125
- 229910052814 silicon oxide Inorganic materials 0.000 description 123
- 239000011229 interlayer Substances 0.000 description 97
- 239000007789 gas Substances 0.000 description 81
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 71
- 238000002955 isolation Methods 0.000 description 56
- 230000002829 reductive effect Effects 0.000 description 55
- 125000006850 spacer group Chemical group 0.000 description 54
- 108091006146 Channels Proteins 0.000 description 52
- 229910052723 transition metal Inorganic materials 0.000 description 52
- 230000000295 complement effect Effects 0.000 description 51
- 238000005530 etching Methods 0.000 description 51
- 230000015572 biosynthetic process Effects 0.000 description 50
- 238000003860 storage Methods 0.000 description 46
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 45
- 230000008569 process Effects 0.000 description 44
- 238000005229 chemical vapour deposition Methods 0.000 description 42
- 229910052581 Si3N4 Inorganic materials 0.000 description 41
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 41
- 239000000758 substrate Substances 0.000 description 40
- 238000002347 injection Methods 0.000 description 39
- 239000007924 injection Substances 0.000 description 39
- 229910000838 Al alloy Inorganic materials 0.000 description 35
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 33
- 150000003624 transition metals Chemical class 0.000 description 33
- 230000003647 oxidation Effects 0.000 description 32
- 238000007254 oxidation reaction Methods 0.000 description 32
- 230000001133 acceleration Effects 0.000 description 31
- 239000013078 crystal Substances 0.000 description 26
- 230000007547 defect Effects 0.000 description 24
- -1 boron ion Chemical class 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 20
- 229910021350 transition metal silicide Inorganic materials 0.000 description 20
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 18
- 230000000694 effects Effects 0.000 description 18
- 238000011109 contamination Methods 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 15
- 239000000463 material Substances 0.000 description 15
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 13
- 229910000077 silane Inorganic materials 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 239000002131 composite material Substances 0.000 description 12
- 230000010354 integration Effects 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 11
- 239000012528 membrane Substances 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 11
- 238000000137 annealing Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000005380 borophosphosilicate glass Substances 0.000 description 9
- 230000007246 mechanism Effects 0.000 description 9
- 238000002161 passivation Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 230000006378 damage Effects 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 241000894007 species Species 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000002253 acid Substances 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 239000000969 carrier Substances 0.000 description 6
- 150000001793 charged compounds Chemical class 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 239000001307 helium Substances 0.000 description 6
- 229910052734 helium Inorganic materials 0.000 description 6
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 5
- 230000009471 action Effects 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 229910001873 dinitrogen Inorganic materials 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- 238000013508 migration Methods 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 230000002265 prevention Effects 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000002441 X-ray diffraction Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 4
- 229910002804 graphite Inorganic materials 0.000 description 4
- 239000010439 graphite Substances 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000005086 pumping Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 230000005260 alpha ray Effects 0.000 description 3
- 238000005280 amorphization Methods 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 3
- 239000002826 coolant Substances 0.000 description 3
- 229910001882 dioxygen Inorganic materials 0.000 description 3
- 229920001971 elastomer Polymers 0.000 description 3
- 239000012530 fluid Substances 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 3
- 150000002367 halogens Chemical class 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001556 precipitation Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 241000257465 Echinoidea Species 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BGPVFRJUHWVFKM-UHFFFAOYSA-N N1=C2C=CC=CC2=[N+]([O-])C1(CC1)CCC21N=C1C=CC=CC1=[N+]2[O-] Chemical compound N1=C2C=CC=CC2=[N+]([O-])C1(CC1)CCC21N=C1C=CC=CC1=[N+]2[O-] BGPVFRJUHWVFKM-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005299 abrasion Methods 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000000806 elastomer Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WCVOGSZTONGSQY-UHFFFAOYSA-N 2,4,6-trichloroanisole Chemical compound COC1=C(Cl)C=C(Cl)C=C1Cl WCVOGSZTONGSQY-UHFFFAOYSA-N 0.000 description 1
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- 101100441086 Dictyostelium discoideum crlE gene Proteins 0.000 description 1
- 101100145155 Escherichia phage lambda cIII gene Proteins 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 101500027295 Homo sapiens Sperm histone HP3 Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 241001676573 Minium Species 0.000 description 1
- 102400000926 Sperm histone HP3 Human genes 0.000 description 1
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- CWAFVXWRGIEBPL-UHFFFAOYSA-N ethoxysilane Chemical compound CCO[SiH3] CWAFVXWRGIEBPL-UHFFFAOYSA-N 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000009963 fulling Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- WGCNASOHLSPBMP-UHFFFAOYSA-N hydroxyacetaldehyde Natural products OCC=O WGCNASOHLSPBMP-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000003032 molecular docking Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229920006268 silicone film Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 235000021419 vinegar Nutrition 0.000 description 1
- 239000000052 vinegar Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造工程で用いられる
イオン注入技術に適用して有効な技術に関するものであ
る。 〔従来の技術〕 近年、大電流、高エネルギーイオン注入装置を用いた半
導体集積回路装置、特にモノリシック半導体集積回路装
置へのイオン注入技術が注目されているが、その際の問
題点として被打込みウェハの温度上昇、コンタミネーシ
ョン、チャージアップによる素子破壊などが指摘されて
いる。これらの問題点について記載された文献の例とし
ては、雑誌「電子材料Ｊ１９８０年１１月号第６３頁〜
第６８頁および第１３０頁、特開昭６１３４０３号公報
、雑誌「日経マイクロデバイセズ」１９８６年６月号第
５０頁〜第５２頁、蒲生健次著「半導体イオン注入技術
」産業図書＠１１９８６年７月３１日発行第２０４頁〜
第２０７頁、特開昭６４−１７８６３号公報、特開平ｌ
−１６２７６７号公報、特開昭５９−２８３３３号公報
、特開昭６４−１０５６３号公報、特開昭５８−９３２
４７号公報、泉らの「ヌクリア・インストルメンツ・ア
ンド・メソッズ・フイブラス・リサーチ（ＮｕｃＩｅａ
ｒ Ｉｎｓｔｒｕｍｅｎｔｓ ａｎｄ Ｍｅｔｈｏｄｓ
ｉｎ Ｐｈｙｓｉｃｓ Ｒｅ５ｅａｒｃｈ、 Ｋ、１
００Ｍｌ ｅｔ、 ａｌ） Ｂ３７／３８ ノース・
ホラノド出版１９８９年第２９９頁〜第３０３頁などが
ある。 〔発明が解決しようとする課題〕 本発明は、上記した従来技術の問題点を改善すべくなさ
れたものである。 すなわち、本発明の一つの目的は、ウェハの温度を安定
に０℃以下に冷却しながらイオン打込みが行えるイオン
注入装置を提供することにある。 本発明の一つの目的は、ウェハのチャージアップを有効
に防止可能なイオン注入装置を提供することにある。 本発明の一つの目的は、ウェハ・ストッパなどからのコ
ンタミネーションが生じないイオン注入装置を提供する
ことにある。 本発明の一つの目的は、イオン経路全体にわたって高真
空を保持可能な真空排気系を有するイオン注入装置を提
供することにある。 本発明の一つの目的は、多価イオン打込みまたは分子イ
オン打込みに適したイオン注入装置を提供することにあ
る。 本発明の一つの目的は、外部へのウェハ取出し時の結露
を防止できる結露防止機構を有するイオン注入装置を提
供することにある。 本発明の一つの目的は、電子シャワーが故障してもウェ
ハに静電破壊が発生しないイオン注入装置を提供するこ
とにある。 本発明の一つの目的は、９００’Ｃ〜８００を以下の低
温アニールでも打込層を無欠陥とすることが可能なイオ
ン注入技術を提供することにある。 本発明の一つの目的は、深い打込層を無欠陥とすること
が可能なイオン注入技術を提供することにある。 本発明の一つの目的は、微細な拡散層くドープ層）の形
成に適した半導体集積回路装置の製造方法を提供するこ
とにある。 本発明の一つの目的は、高スループツトのイオン注入技
術を提供することにある。 本発明の一つの目的は、微細でかつ深い拡於層（ドープ
層）を形成できる不純物のドーピング技術を提供するこ
とにある。 本発明の一つの目的は、０．５〜０，３μｍおよびそれ
以下の設計カールに対応可能なイオン注入技術を提供す
ることにある。 本発明の一つの目的は、打込み中に後段加速管の真空度
を５Ｘ１０−６Ｔｏｒｒ程度以上に保持できる排気系を
有するイオン注入装置を提供することにある。 本発明の一つの目的は、ウェハ温度を０℃〜５０℃また
はそれ以下に保ちながらイオン打込み可能なイオン注入
装置を提供することにある。 本発明の一つの目的は、０．１μｍ程度以下の浅い無欠
陥拡散層（ドープ層）を有する半導体集積回路装置の製
造方法を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。 〔課題を解決するための手段〕 本願に開示した主要な発明およびその他の特徴を参考ま
でに項分けして示すと、以下のとおりである。 １、被処理ウェハに所望のイオンを注入する際、上記ウ
ェハを温室以下に冷却するイオン注入装置において、イ
オン注入後、上記ウェハを注入室から外気中に取り出す
前に、上記ウェハを加熱することにより、外気中に取り
出したときに結露が発生しないようにすることができる
加熱手段を有するイオン注入装置。 ２、上記加熱手段は、上記ウェハを１０℃以上の温度に
加熱可能である。 ３、上記加熱手段は、ランプからなる。 ４、上記加熱手段は、取り出し前のウェハにウェハより
も高温のガスを供給するためのガス供給手段よりなる。 ５、上記ガスは室温以上に加熱されている。 ６、上記ガスは乾燥ガスである。 ７、上記ガスは、主に窒素ガスからなる。 ８、被処理ウェハをスタンバイ状態において室温以下に
冷却した状態で上記ウェハに所望のイオンを注入するこ
とができるようにしたイオン注入装置において、上記ウ
ェハの近傍に、上記ウェハへの不所望なコンタミネーシ
ョン、外来イオンまたは分子の凝縮、吸着、付着を防止
するための上記スタンバイ状態のウェハ温度よりも低温
に設定可能な補助冷却面を有するイオン注入装置。 ９、上記補助冷却面は、上記ウェハを収容した注入室を
排気するためのクライオポンプの１つまたはそれ以上の
クライオ面とは別個に設けられ、上記補助冷却面の温度
は、上記１つまたはそれ以上のクライオ面のうち、最低
温度のクライオ面の温度よりも高くすることができる。 １０、上記補助冷却面の温度は、スタンバイ状態の上記
ウェハ温度よりも１０℃以上低温に設定可能である。 １１、被処理ウェハ上での注入イオンによるチャージア
ップを防止するために上記ウェハに注入イオンと反対の
電荷に帯電した粒子を供給するための中和用荷電粒子供
給手段を有するイオン注入装置において、上記中和荷電
粒子供給手段の中和粒子供給量が所定の値より低下した
ときは、注入イオンのイオン源からの放出を瞬時に停止
させることができるようにしたイオン注入装置。 １２、上記イオン放出の停止動作は、上記中和荷電粒子
供給手段を監視するモニタ手段からの信号により上記イ
オン源の引出電圧を制御することによって行われる。 １３、上記イオン注入装置は、最大で５ｍＡ以上のビー
ム強度を持つ。 １４、注入室内に設けられたイオン打込み用ウェハ・ス
テージ上における被処理ウェハをスタンバイ状態におい
て、−２００℃以下に冷却可能にウェハ冷却手段を有す
るイオン注入装置。 １５、上記イオン注入装置の最大ビーム電流は５ｍＡ以
上である。 １６、上記ウェハ冷却手段はヘリウムを冷媒として使用
する。 １７、上記ウェハ冷却手段は冷媒の断熱膨張を利用して
冷却を行う。 １８、複数の被処理ウェハをウェハ保持手段上に保持し
た状態で、前記ウェハ保持手段を高速回転させながら所
望のイオンを注入することができるようにしたイオン注
入装置において、イオン注入中のウェハを冷却するため
にスタンバイ時のウェハ温度を室温以下に冷却できるウ
ェハ冷却手段を有するイオン注入装置。 １９、上記冷却手段は、上記ウェハ保持手段が回転して
いる間にも冷媒流体を上記保持手段内に循環させること
ができる。 ２０、以下の構成よりなる被処理ウェハのイオン注入装
置： （ａ）、所望のイオンを放出するためのイオンソースイ
）、イオンソースの近傍に設けられたソースからイオン
を引き出すための引き出し電極：（ｃ）、上記放出イオ
ン中から所望のイオンを選別するための質量分析マグネ
ット手段； （ｄ）、上記マグネット手段により分解されたイオンの
うち、所望のイオンを選択的に通過させるアナライザス
リット （ｅ）、上記アナライザスリットを通過した所望のイオ
ンに所望の運動エネルギーを付与するために、上記アナ
ライザスリットの後方に設けられた後段加速電極群 （ｆ）、上記後段加速電極群を通過したイオンビームを
被処理ウェハに注入するために、注入時に１枚またはそ
れ以上の被処理ウェハを上記後段加速電極群の出口に近
接して保持できるようにしたウェハ保持手段； （粉、上記引き出し電極直後から上記後段加速電極群の
出口までのビームラインに沿って設けられた上記ビーム
ラインの前記区間の真空度をその全域にわたって、イオ
ン注入時において実質的に１、ＯＸ １０−５Ｔｏ ｒ
ｒ以上に設定できるようにした複数の真空排気手段。 ２１、上記真空度は、５Ｘ１０−６Ｔｏｒｒ以上である
。 ２２、上記真空度は、多価イオン注入時に他の価数を有
するイオン種の混入を防止できるように、注入時におい
て↓、Ｏｘ １０−６Ｔｏ ｒ ｒ以上に設定できる。 ２３、上記複数の真空排気手段は、全てオイルフリー排
気系よりなる。 ２４、上記複数の排気手段の少なくとも２つは、上記ア
ナライザスリットの両側に設けられ、１つは上記アナラ
イザスリットと後段加速電極群の人口間に、他方は上記
質量分析マグネットの近傍に設けられている。 ２５、被処理ウェハに打ち込むべきエネルギーまで加速
したイオンビームに実質的に偏向を加えることなく、直
接そのビームを用いて上記被処理ウェハを移動させなが
ら上記被処理ウェハにイオンを注入する最大ビーム強度
がｌＱｍＡ以上のイオン注入装置において、ビームライ
ンに２またはそれ以上の真空排気系を接続して、イオン
注入時におけるビームラインの真空度を向上できるよう
にしたイオン注入装置。 ２６、上記ビームラインのうち、質量分析器の質量分析
スリットから後段加速管出口まで後部ビームラインの真
空度はイオン注入動作時において、上記後ｌビームライ
ン内におけるイオンの平均自由工程が同後部ビームライ
ンに沿ったビームの走行距離の約１０倍より太き（設定
可能である。 ２７、上記後段加速管出口近傍には、当該部分を排気す
るための真空排気系が接続されている。 ２８、被処理ウェハを注入室内のウェハステージ上に載
置し、前記ウェハの周辺部に当接して前記ウェハを保接
するためのウェハストッパを有するイオン注入装置にお
いて、前記ストッパの形状はイオンビームが前記ストッ
パに照射された場合にも、その部分から発生して前記ウ
ェハに入射する２次粒子の量を実質的に最少になるよう
にしたイオン注入装置。 ２９、複数枚の被処理ウェハをウェハ保持手段上に保持
して、前記ウェハ保持手段を高速回転させながら前記ウ
ェハに所望のイオンを注入するイオン注入装置において
、ウェハのロードおよびアンロード時においても、上記
ウェハ保持手段のウェハ載置部の温度をイオン注入時と
ほぼ同一の低温に保持することができるようにしたイオ
ン注入装置。 ３０、質量電荷比は異なるが、質量分析器での速度の相
違似寄り打込みイオン種と同一の質量分析スリットを通
過して来る不所望イオンを阻止するため、ビーム経路上
にその開口部が来るように設けられ、所定の電位を付与
可能なビームフィルター電極を有するイオン注入装置。 ３１、被処理ウェハに所望のイオンを注入する際、上記
ウェハを室温以下に冷却するイオン注入方法において、
イオン注入後、上記ウェハを注入室から外気中に取り出
す前に、上記ウェハを加熱することにより、外気中に取
り出した時に結露が発生しないようにするイオン注入方
法 ３２、上記加熱；ま上記ウェハをｌ０℃以上の温度に加
熱することよりなる。 ３３、上記加熱は、ランプによる。 ３４、上記加熱は、ウェハよりも高温のガスを取り出し
前のウェハに供給することよりなる。 ３５、上記ガスは室温以上に加熱されている。 ３６、上記ガスは乾燥ガスである。 ３７、上記ガスは、主に窒素ガスからなる。 ３８、被処理ウェハをスタンバイ状態において、室温以
下に冷却した状態で上記ウェハに所望のイオンを注入す
るイオン注入方法において、上記ウェハの近傍に上記ウ
ェハへの不所望なコンタミネーション、外来イオンまた
は分子の凝縮、吸着、付着を防止するための上記スタン
バイ状態のウェハ温度よりも低温の補助冷却面を配する
イオン注入方法。 ３９、上記補助冷却面は、上記ウェハを収容した注入室
を排気するためのクライオポンプの１つまたはそれ以上
のクライオ面とは別個に設けられ、上記補助冷却面の温
度は、上記１つまたはそれ以上のクライオ面のうち、最
低温度のクライオ面の温度よりも高くすることができる
。 ４０、上記補助冷却面の温度は、スタンバイ状態の上記
ウェハ温度よりも少なくとも１０℃低い。 ４１、被処理ウェハ上での注入イオンによるチャージア
ップを防止するために上記ウェハ上に注入イオンと反対
の電荷に帯電した粒子を供給し、中和するようにしたイ
オン注入方法において、上記中和粒子供給量が所定の値
より低下したときは、注入イオンのイオン源からの放出
を瞬時に停止させるイオン注入方法。 ４２、上記イオン放出の停止動作は、上記中和用荷電粒
子供給を監視するモニタ主からの信号により上記イオン
源の引き出し電圧を制御することによって行われる。 ４３、上記イオン注入方法は、５ｍＡ以上のビーム強度
で行われる。 ４４、注入室内に設けられたイオン打込み用ウェハステ
ージ上における被処理ウェハをスタンバイ状態において
、−２００℃以下に冷却しながらイオン打込みを行うイ
オン注入方法。 ４５、上記イオン注入方法のビーム電流は５ｍＡ以上で
ある。 ４６、上記ウェハ冷却はヘリウムを冷媒として使用する
。 ４７、上記ウェハ冷却は冷媒の断熱膨張を利用して冷却
を行う。 ４８、複数の被処理ウェハをウェハ保持手段上に保持し
た状態で、前記ウェハ保持手段を高速回転させながら所
望のイオンを注入するようにしたイオン注入方法におい
て、イオン注入中のウェハを冷却し、ウェハ裏面温度を
室温以下に冷却するようにしたイオン注入方法。 ４９、上記ウェハの冷却は、上記ウェハ保持手段が回転
している間にも冷媒流体を上記保持手段内に循環させる
ことができる。 ５０、（ａ）、 イオンを放出するためのイオンソー
ス；（ｂ）、イオンソースの近傍に設けられたソースか
らイオンを引き出すための引き出し電極：（ｃ）、上記
放出イオン中から所望のイオンを選別するための質量分
析マグネット手段； （ｄ）、上記マグネット手段により分解されたイオンの
うち、所望のイオンを選択的に通過させるアナライザス
リット； （ｅ）９ 上記アナライザスリットを通過した所望のイ
オンに所望の運動エネルギーを付与するために、上記ア
ナライトスリットの後方に設けられた後段加速電極群 （ｆ）、上記後段加速電極群を通過したイオンビームを
被処理ウェハに注入するために１枚またはそれ以上の被
処理ウェハを上記後段加速電極群の出口に対向して保持
したウェハ保持手段：と、（印、上記引き出し電極直後
から上記後段加速電極群の出口までのビームラインに沿
って設けられた上記ビームラインの前記区間の真空度を
その全域にわたって、イオンの注入時において実質的に
所定の真空度以上に設定できるようにしナニ複数の真空
排気手段よりなるイオン注入装置を用いた上記被処理ウ
ェハへのイオン注入方法において、上記所定の真空度は
１．ＯＸ １０−’Ｔｏ ｒ ｒであるイオン注入方法
。 ５１、上記真空度は、５Ｘ１０−’Ｔｏｒｒ以上である
。 ５２、上記真空度は、多価イオン注入時に他の価数を有
するイオン種の混入を防止できるように、注入時におい
て１．０Ｘ１０−’Ｔｏｒｒ以上とする。 ５３、上記複数の真空排気手段は、全てオイルフリー排
気系よりなる。 ５４、上記複数の排気手段の少なくとも２つは、上記ア
ナライザスリットの両側に設けられ、１つは上記アナラ
イザスリットと後段加速電極群の人口間に、他方は上記
質量分析マグネットの近傍に設けられる。 ５５、被処理ウェハに打込むべきエネルギーまで加速し
たイオンビームに実質的に偏向を加えることなく直接そ
のビームを用いて上記被処理ウェハを移動させながら上
記被処理ウェハにイオンを注入するビーム強度が１０ｍ
Ａ以上のイオン注入方法において、ビームラインに２ま
たはそれ以上の真空排気系を接続して、イオン注入中に
おけるビ−ムイン真空度を向上したイオン注入方法。 ５６、上記ビームラインのうち、質量分析器の質量分析
スリットから後段加速管出口までの後部ビームラインの
真空度はイオン注入動作時において、上記後部ビームラ
イン内におけるイオンの平均自由行程は、同後部ビーム
ラインのビームラインに沿ったビームの走行距離の約１
０倍より大きい。 ５７、上記後段加速管出口近傍は、当該部分を排気する
ための真空排気系により排気されている。 ５８、被処理ウェハを注入室内のウェハステージ上に載
置し、前記ウェハの周辺部に当接して前記ウェハを保接
するためのウェハストッパによりウェハを保持するイオ
ン注入方法において、前記ストッパの形状はイオンビー
ムが前記ストッパに照射された場合にも、その部分から
発生して前記ウェハに入射する２次粒子の量を実質的に
最少になるようにして行うイオン注入方法。 ５９、複数枚の被処理ウェハをウェハ保持手段上に保持
して、前記ウェハ保持手段を高速回転させながら前記ウ
ェハに所望のイオンを注入するイオン注入方法において
、ウェハのロードおよびアンロード時においても、上記
ウェハ保持手段のウェハ載置部の温度をイオン注入時と
ほぼ同一の低温に保持するようにしたイオン注入方法。 ６０、質量電荷比は異なるが、質量分析器入口での速度
の相違により打込みイオン種と同一の質量分析スリット
を通過して来る不所望イオンを阻止するため、ビーム経
路上にその開口部が来るように設けられ、所定の電位を
付与したビームフィルタ電極により上記不所望イオンが
上記フィルタを通過せず、所望イオンを通過させるよう
にして、前記所望イオンを被処理ウェハに注入するよう
にしたイオン注入方法。 ６１、被処理ウェハへ不純物イオンを注入して前記ウェ
ハ上に半導体集積回路を形成する半導体集積回路装置の
製造方法において、以下の点を特徴とするニ スタンバイ時にウェハが室温にされているイオン打込み
装置によって所望の不純物イオンを所定の濃度注入した
のでは充分に打込み層がアモルファス化しない場合にお
いて、上記ウェハを打込層が充分にアモルファス化する
温度まで冷却して上記所定濃度で上記所定不純物イオン
を注入する。 ６２、上記所定の不純物イオンは、単体ボロンイオンで
ある。 ６３、被処理ウェハへ不純物イオンを注入して、前記ウ
ェハ上に半導体集積回路を形成する半導体集積回路装置
の製造方法において、以下の点を特徴とするニ スタンバイ時にウェハが室温にされているイオン打込み
装置によって所定の不純物イオンを所定の濃度注入した
のでは充分に打込み層がアモルファス化しない場合にお
いて、上記所定の不純物イオンが注入される前に、上記
不純物イオンが注入されるべき部分に充分にその部分が
アモルファス化されるような第４属元素からなる他のイ
オンを注入し、予めアモルファス化した後に所定の不純
物イオンを注入する。 ６４、上記性のイオンの打込み時には、上記ウェハの表
面温度を室温以下になるように冷却する。 ６５、上記所定の不純物イオン打込み時には、上記ウェ
ハの表面温度を室温以下に保持する。 ６６、上記性のイオン注入工程と上記所定の不純物イオ
ン注入工程は同一の装置内で連続的に行われる。 ６７、上記性の不純物イオンは、Ｇｅよりなるイオンで
ある。 ６８、上記所定の不純物イオンは、ボロン単体イオンで
ある。 ６９、以下の工程よりなる半導体集積回路装置の製進方
法 〔ａ）、その上に半導体装置を形成すべきウェハの第１
の主面にその温度が室温以下に保持されるように冷却し
た状態で所定の不純物イオンをイオン打込みにより注入
する工程と、その後、 Ｑ））、上記打込み層を活性化するために、少なくとも
上記ウェハの上記第１の主面に対して９００℃以下の熱
処理を施す工程。 ７０、以下の工程よりなる半導体集積装置の製造方法； その上に半導体装置を形成すべきウェハの第１の主面に
その温度が室温以下に保持されるように冷却した状態で
所定の分子イオンからなる不純物イオンをイオン打込み
により注入する工程；７１、上記分子イオンはボロンを
含む。 ７２、以下の工程よりなる半導体集積装置の製造方法； （ａ）、その上に半導体集積回路を形成すべきウェハの
第１の主面にその温度が室温以下に保持されるように冷
却した状態で所定の第１の不純物イオンをイオン打込み
により注入する工程：と、（ｂ）、上記工程の後、ウェ
ハの表面温度を上昇させることなく上記第１の主面に所
定の第２の不純物イオンをイオン打込みにより注入する
工程。 ７３、以下の工程よりなる半導体集積回路装置の製造方
法： （ａ）、その上に半導体集積回路を形成すべきウェハの
第１の主面にその温度が室温以下に保持されるように冷
却した状態で所定の第１の不純物イオンをイオン打込み
により注入する工程；と、（ｂ）、上記工程の後、上記
ウェハの温度が実質的に上昇する前に上記ウェハの上記
第１の主面をテンプアニールする工程。 ７４、上記アニールは、上記所定の不純物を注入したイ
オン注入室内で行われる。 ７５、上記イオン注入時のウェハ温度は１０℃以下であ
る。 以下、本発明を具体例によって詳細に説明する。 説明の都合上、複数の実施例に分けて説明するが、実施
例２および実施例３で説明するデバイスおよびプロセス
は、実施例１で述べる装置の対応する各態様により製造
される。なお、実施例を説明するための全図において、
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。 〔実施例１〕 まず、本発明の一実施例のアウトラインを第１図〜第３
図により説明する。 第１図は、本イオン注入装置の全体概略図を示したもの
である。この図は、バッチ処理型の高電流型イオン注入
装置であるが、枚葉型の装置も同様である。 （１）、ウェハ冷却機構は、ウェハ１３を載せた回転ス
テージ１８に冷凍器１５で冷却した冷媒１７を循環させ
、ウェハ１３を０℃〜−１００℃の範囲で冷却する。ま
た、この冷媒の代わりにヘリウムガスを用い、冷凍器１
５をヘリウム圧縮器として回転ステージ１８をヘリウム
の断熱膨張で冷却する。ウェハ１３と回転ステージ１８
との間の熱の抵抗を下げるため、冷却補助ガス１９をウ
ェハ■３と回転ステージ１８との間隙に封入する。 （２）、電子シャワー生成器１０の電子シャワーモニタ
１１とイオン・ソース電源１または引出し電極電源４と
を電気的に連動させ、電子シャワーが設定値以下になっ
た瞬間にイオン・ソース電源１または引出し電極電源４
を切ることにより、イオン・ビーム２１を停止させてウ
ェハ１３の静電破壊を防止する。 （３）、多価イオン、分子イオンの純度を向上させるた
め、質量分析部５の出口にビーム・フィルタ用スリット
電極６を設け、イオン・ソース２から質量分析部５の出
口までの間で生じたエネルギーコンタミを除去する。こ
のためには、ビーム・フィルタ用スリット電極６に引出
し電圧の５０％以上の電圧を印加するなどの方法を用い
る。また、質量分析部５の出口から後段加速管８の出口
までの間で生じるエネルギーコンタミイオンを防止する
ため、メカニカル・ドライ真空排気系７．９を設置して
この領域を真空排気する。 （４）、第２図にウェハ１３の保持部を示した。第２図
（Ａ）は正面図、同図（Ｂ）は側面図である。 第２図（Ｂ）から分かるように、イオン・ビーム２１が
ウェハ・ストッパ２０に当たるため、その材質であるア
ルミニウムやそれに含有されている不純物がスパッタリ
ングにより発生し、ウェハ１３に付着する。この対策を
第３図に示す。第３図（Ａ＞は、静電チャック機構によ
りウェハ保持を行い、ウェハ１３の周囲に金属を置かな
いようにした場合である。第３図（Ｂ）は、ウェハ・ス
トッパ２０の形状を逆テーパとし、イオン・ビーム２１
が当たってもそれによるスパッタ物質２２がウェハ１３
に飛来し難い形状としたものである。 第３図（ｃ）は、ウェハ・ストッパ２０の形状を針状に
し、イオン・ビーム２１の当たる面積を極力小さくする
ことによって、スパッタ物質２２の生成を防止した場合
である。 以上の各構成により、以下のような効果を得ることがで
きる。 すなわち、ウェハの冷却により、イオン打込み中に生じ
る欠陥の拡張、中途半端な回復を抑えられるので、低温
アニールにより結晶欠陥の無い打込層が得られ、ディー
プサブミクロンデバイスを実現することができる。さら
に電子シャワーとイオン・ソース系電源とを電気的に連
動することにより、電子シャワー生成器が故障した際に
もウェハの静電破壊を無くすことができる。さらにウェ
ハ保持部の純度向上、形状改良を行うことにより、ウェ
ハの金属汚染を防止でき、接合リーク電流の低減、結晶
欠陥の発生防止を達成できるため、ディープサブミクロ
ンデバイスの歩留り向上を図ることができる。さらにビ
ームフィルタおよび質量分析管から後段加速管出口まで
の真空度向上により、多価イオン打込みまたは分子イオ
ン打込みのエネルギーコンタミを防止でき、これにより
デバイス特性のバラツキを防止し、歩留りおよび性能向
上を図ることができる。 次に、本イオン注入装置の各部の詳細を第１図〜第３図
により説明する。１はイオン・ソース電源であり、イオ
ン・ソース２のフィラメントおよび電子シャワー生成器
１０等に電流を供給する。 ２はフリーマン（Ｆｒｅｅｍａｎ）・ソースなどのイオ
ン・ソース、３はイオン・ソース２などから排出される
ガス等を排気するためのドライ荒引ポンプとターボ・モ
レキスラ・ポンプ、例えば樫山工業株式会社製ＳＤシリ
ーズ・ドライポンプおよびＫＤＭシリーズ・モレキュラ
・ドラッグ・ポンプなどの直列接続からなるオイル・フ
リー真空排気系、４は引出し電極電源であり、電子シャ
ワー生成器１０が故障した際などには、電子シャワーモ
ニタ１１の作用によりこの電源４が０ 〔Ｖ〕とされ、
イオンの引出しが停止する。５は引出されたイオンの中
から所望のイオンを選び出すための分析マグネット５゛
よりなる質量分析部（質量分析管）、６は質量分析部５
の出口に設けられたビーム・フィルタ用スリット電極で
あり、他のスリット電極と同様グラファイト等の円板の
中央にイオン・ビーム２１が通過する開口を設け、先ま
たは後に説明する如く、その電極板に所定の電圧を印加
したものである。ビーム・フィルタ用スリット電極６は
引出し電圧［Ｖｏ］の５０％以上の電圧を印加すること
により、多価イオン打込みまたは分子イオン打込みの際
、所望のイオンのみを高純度で選択する。６゛ は分析
マグネット５′の作用により所定の位置に飛来したイオ
ンのみを通過させるための先と同様なスリット電極であ
る。７は３と同様の構成のオイルフリー真空排気系、８
は２〜１０個程度の先と同様のスリット電極よりなる後
段加速部（後段加速管）、９は７と同様のオイルフリー
真空排気系、ＩＤは先または後に説明するウェハ１３の
チャージ・アップによる破壊を防止するためにイオン・
ビーム２１に電子を付加する電子シャワー生成器、１１
は電子シャワー生成器１０の電流を監視し、設置値より
ある一定値低下したときは、イオン・ソース２からのイ
オン放出を停止してウェハ１３上のチャージ・アップを
防止するための電子シャワー・モニタ、１２は多数のウ
ェハ１３を収納してイオン打込みを実行するための注入
室、１３はイオン打込みされるウェハ例えば半導体集積
回路装置のウニハエ程中のＳｉウェハ、ＧａＡｓウェハ
等である。１４は先と同様の荒引きドライ・ポンプを初
期荒引きポンプとするオイルフリー真空排気系、７′は
質量分析管５を高真空に保持するための３と同様の構成
よりなるオイルフリー真空排気系、１４’ は１４と同
様の構成からなるロード・ロック室のオイルフリー真空
排気系、１５は冷凍器であり、冷媒１７を冷却（圧縮・
冷却・液化などを含む）してウェハ１３を室温、望まし
くは０℃〜−１００℃まで冷却する。１６はロード・ロ
ック室であり、ウェハ１３のロードまたはアンロードの
際、ここで−旦、所定の真空度または外気圧まで調整さ
れる。１７はエチレン・グリコール、液体Ｎ２ または
液体Ｈｅなどの冷媒である。１８は回転ステージであり
、１０〜３０枚のウェハ１３を収容して高速回転しなが
ら平行移動する。１９はウェハ１３とステージ１８とき
間の空隙に送り込まれる冷却補助ガス、２０はウェハ１
３の飛出し防止用ウェハ・ストッパ、２１はイオン・ビ
ーム、２２は二次イオン・ビームである。 以下、さらに各部の詳細を説明する。 第４図に回転ステージおよびその冷却機構の一例を示す
。同図において１３はウェハ １５は冷凍器、１７はエ
チレングリコール等の冷媒、１８はステージ、１９はス
テージ１８とウェハ１３との熱伝達を改善するための冷
却補助ガスおよびその導入路、２０はウェハ・ストッパ
、３０は冷却ガス導入空間、３１は○リングである。こ
のような冷却機構により、大電流打込中におけるウェハ
の打込面の温度を室温から０℃前後またはそれ以下の低
温に保持することができる。 第５図は、回転ステージおよびその冷却機構の他の例で
ある。この例では、クライオ・ポンプと同様にＨｅ（ヘ
リウム）の断熱膨張によってステージを極低温まで冷却
し、さらにステージとウェハとを密着させて冷却効率を
改善している。同図において１３はウェハ、１５はＨｅ
コンプレッサ、１７はＨｅおよびその流路、１８は冷却
ステージ、２０はウェハ・ストッパ、３２はＨｅの断熱
膨張室である。 第６図は、回転ステージのさらに他の例である。 この例はいわゆる静電チャックであり、ウェハは絶縁シ
ートを介してステージに吸着される。同図において、１
３はウェハ、１８はウェハ冷却ステージであり、先に示
したような一般の冷媒やＮ２またはＨｅ等を用いた冷却
機構を有する。２０はウェハ・ストッパ、３３はシリコ
ーン・ラバーである。 第７図は第１図に示す全体装置の内、後段加速管および
注入室の詳細を示す。同図において８は後段加速管、９
はドライ荒引ポンプとターボ・モレキュラ・ポンプより
なる真空排気系であり、打込み直前のイオン通路の真空
度を向上させる。１２はイオン注入室であり、系の接地
電位にある。 １３はウェハ １４はクライオ・ポンプ真空排気系であ
る。１４゛ はロード・ロック室のクライオ真空排気系
であり、ドライ荒引ポンプで一定の真空度まで排気し、
次いでクライオ・ポンプにより主注入室と同程度の真空
度まで排気した後、ウェハを注入室に導入する。１６は
ロードロック室であり、ウェハの導入時には荒引きおよ
びクライオ・ポンプの排気により、大気圧よりほぼ注入
降圧力まで真空度を上昇させる。 一方、ウェハの排出時には低温のウェハに乾燥加熱Ｎ２
ガスを吹き付けてウェハ全体を１０℃以上に加熱して
から大気中に排出することによって結露を防止する。１
８は回転ステージ、３４はウェハ面よりも２０℃〜５０
℃低温に保持されたメタル面よりなるウェハ面凝縮防止
用シュラウド（ｓｈｒｏｕｃｌ） ３５は先の加熱
Ｎ２ ガスとともに、または単独でウェハを加熱してウ
ェハ排出時の結露を防止するウェハ加熱用ハロゲン・ラ
ンプ、３６は注入室とロードロック室とを仕切る自動開
閉扉、３７はロードロック室と外部（大気）とを仕切る
自動開閉扉、４１８〜４１ｆは円板状のグラファイトの
中心に矩形の開口を有する加速電極群である。 第８図はイオン注入装置内の電位配置を示す。 同図において２はイオン・ソース、５は質量分析管、５
°は分析マグネット、６はビーム・フィルタ用スリット
電極、６°は質量分析スリット、１２は注入室であり、
接地電位に接続されている。 ２１ａ〜２１ｅはイオン・ビーム経路であり、２１ａは
アナライザ前部通路、２１ｂはアナライザ中央通路、２
１ｃはアナライザ後部通路、２１ｄはフィルタ間通路、
２１ｅは加速管通路、３８は高電圧室（この電位を高圧
ターミナルまたは高圧接地という）である。Ｖｌ は
後段加速電圧、Ｖ。 はイオン・ソースの引出し電圧（２０〜３０ＫＶ）、■
、は多価イオン注入の際、混入する１価イオン等を阻止
するためのフィルタ電圧であり、例えば２価イオン注入
のときはＶ。の半分より若干高い電圧を印加する。 第９図に後段加速電極群への電位配分を示す。 同図において、Ｅ１〜Ｅ６は各電極の電位、３９はＶ＋
電位、４０は接地電位、４１２〜４１ｆは加速電極群
、４２ａ〜４２ｅは分割抵抗である。 第１０図にウェハと電子シャワーとの関係を示す。同図
において１３はウェハであり、一般に接地電位に接続さ
れている。２１はイオン・ビーム、４３は電子シャワー
生成器のプレート（カソードと同電位）、４４は同グリ
ッド、４５は同カソードであり、グリッド電圧によって
カソード４５から引き出された高エネルギーの電子（２
００〜３００ｅＶ）は電子シャワー内部のＡｒガスと反
応して低エネルギーの電子（１０ｅＶ程度）を大量に放
出する。 第１１図は、電子シャワー生成器の模式回路図である。 同図においてＶｈ はフィラメント電圧、■、はグリッ
ド電圧、４４はグリッド、４５はフィラメントカッ−・
ドである。 第１２図は、カソードからのエミッション電流１、とグ
リッド電圧Ｖ、との関係であり、同図において、ＩＥＯ
はエミッション電流の初期設定値である。 第１３図は、回転ステージの全体図である。同図におい
て回転ステージ１８は、通常ウエノ＼単一ロット、すな
わち２０〜２５枚を一度に処理できるように、それと同
数または若干多めに設けられている。５０は支柱部、５
１は中央ロータ部である。 第１４図は、回転ステージの一つにウェハを載置した状
態をウェハ主面（上面）より見たものである。同図にお
いてつ二ハ１３の周辺端部は、回転ステージ１８の基底
部より外側にあり、ウェハ・ストッパ２０ａ〜２Ｃによ
り保持されている。 また、支柱部５０内には図示しない冷媒通路が設けられ
ている。 第１５図にウェハとファラデー・カップとの関係を示す
。ファラデー・カップ５２はイオン収集カップ（横磁場
付）と一方を接地した電流計とからなる。 第１６図は、イオン経路内で発生する不所望な反応の例
である。同図においてＡは、残留ガス分子である。ここ
に示した例はリン（Ｐ）の２価イオン打込みの際に生じ
るものである。 第１７図は、グラファイト製のスリット電極板の見取図
である。同図において５３は電極板、５４はフリーマン
（Ｆｒｅｅｍａｎ）・ソースの矩形イオン・ビームに対
応した矩形開口である。先に示したイオン・ソースの引
出し電極、質量分析スリット６°、ビーム・フィルタ用
スリット電極６、後段加速電極群４１８〜４ｆなどがほ
ぼこの形をしている。 第１８図にロードロック室１６の詳細構造を示す。同図
において１２は注入室、１４°はクライオ真空排気系、
３６はロード・ロック室と注入室間の自動開閉扉、３７
はロード・ロック室と外部の自動開閉扉であり、これら
を介してウニ／％のロードおよびアンロードが行われる
。５５はクライオ真空排気系１４°をロードロック室１
６から切り離すための開閉バルブ、５６はウェハを１０
℃前後に加熱するための加熱Ｎ２供給装置５７とロード
ロック室１６との連通をとるための開閉バルブ、５８は
加熱Ｎ２ガスをロードロツタ室１６から排気するための
開閉バルブである。 第１９図（ａ）〜（ｃ）は、ロードロック室内のウエノ
＼およびウェハ・カセットの動きを示す模式図である。 同図において６０ｂは第１のウェハ・カセット、６０ａ
は鉋２のウェハ・カセット、１３ｂは第１のウェハ群（
ｐソト）に属するウエノ１１３ａは第２のウェハ群に属
するウェハである。 第２０図はイオン・ソースおよびその近傍の詳細を示す
拡大模式断面図である。同図において２はイオン・ソー
スのハウジング、２ａは引出加速電極（ＶＥ −２〜３
０ＫＶ）、２ｂは減速電極（または接地電極）、２Ｃは
イオン・ソース本体（アークチャンバまたはイオン発生
室）、３は真空排気系、４ （ＶＥ ）は引出し電極電
源および加速電圧、５は質量分析管、７′は真空排気系
、■はイオン引出し電圧（アークチャンバに印加される
電圧）、Ｖｌ は後段加速電圧である。ここで、Ｖ０バ
一般に２０〜３０Ｋｖ１ＶＥ は−２〜３０ＫＶ、減速
電極２ｂは高圧容器の高圧接地電位すなわち後段加速電
位Ｖ１ である。なお、２ａおよび２ｂを総称して引出
し電極または引出し電極群という。 以上各部の構成について説明したが、続いて第１図〜第
２０図に従って、動作説明を行う。 第１図のイオン注入装置のイオン・ビーム２１およびイ
オン注入室１２は、補修の時以外、常に５ Ｘ １０−
’Ｔｏｒｒ程度（スタンバイ状態）に排気されている。 このような状態で被処理ウェハの交換が行われる。 第１８図、第１９図（ａ）〜（ｃ）に示すように、ウェ
ハ２５枚（これを１０ツトという〉をカセット単位で交
換する。第１９図（ａ）は、ウェハ１３ｂのロード完了
後に、新しいロフトに属するウェハ１３ａが自動開閉扉
３７よりロードロック室１６内に導入されたところを示
す。その後、第１９図（ｂ）に示すように、ウェハ群１
３ｂのイオン注入が完了するまでの間に（ロードおよび
アンロード時間＝各２分、注入処理時間−５分程度）自
動開閉扉３６．３７開閉バルブ５６．５８を閉じた状態
で開閉バルブ５５を開とし、ドライ荒引、クライオポン
プの順で真空排気系１４’ により５ Ｘ １０−５〜
５ Ｘ １０−’Ｔｏｒｒまで排気される。ウェハ群１
３ｂのイオン注入が完了するとウェハ群１３ｂは自動開
閉扉３６を通して第一〇カセッ）６０ｂ内に収容される
。一方、ウェハ群１３ａは注入室１２内の回転ステージ
１８上にセットされる。ウェハ群１３ａのセットが完了
すると、自動開閉扉３６が閉じられて開閉バルブ５６が
開となり、ドライＮソースより２０℃以上のＮ２ガス流
がロードロック室１６に供給され、常圧となった後、開
閉バルブ５８より排出されることによって、ロードロッ
ク室１６内にＮ２ ガス流が形成され、回転ステージ１
８上で冷却されたウェハ１３ｂが１０℃以上に昇温され
る。昇温されたウェハ１３ｂは第１９図（ｃ）に示すよ
うに、自動開閉扉３７を通して外部に排出される。 回転ステージ上にセットされたウェハ１３は、第１〜７
図、第１３〜１５図に示すような状態で０℃〜−１５０
℃以下に冷却される。このことによって、注入時にウェ
ハの打込面温度を数十度〜１２０℃程度に制御すること
ができる。第４図に示す如く一り０℃〜３０℃程度の冷
却の場合は、ウェハ１３の裏面にＮ２ 、ＨｅＸＡｒ等
のガスを導入して熱伝導の向上を計ると有効である。さ
らに低温の場合は、第４図で窒素（液体）の循環を用い
るか、第５図の如くクライオ・ポンプと同様にヘリウム
の断熱膨張を用いる。なお、第６図のような静電チャッ
クを用いる場合には、ウェハ１３と回転ステージ１８と
を絶縁するためにエラストマー３３を介在させる必要が
あるため、熱効率（冷却効率）は若干低下するが、第４
図および第５図に示す冷媒循環機構を利用することがで
きる。 運転時にはウェハ１３が所定の低温に保持されているス
テージ１８上で同所定の温度に冷却されると、回転ステ
ージ１８は第７図に示す如く、回転を開始し、１１００
０ｒｐ程度の回転数を維持しながら回転軸と直交する方
向に往復平行移動（周期約１０秒）することによって、
断面６０＋ｎｍｘ６０ｍｍのイオン・ビームが均一にウ
ェハ全面をなめるように５分程度注入操作を行う。イオ
ン注入量のモニタは、回転ステージ１８の隙間等から後
方に通過するビームを第１５図に示すようなファラデー
・カップ５２で受けることによって行われる。一方、冷
媒のウェハ１３近傍への供給は、冷凍器１５より中央ロ
ータ部５１ （第１３図）および支柱部５０を介して行
われる。これらの供給は、ステージ１８の回転中にも行
われ、そのことによって、大電流打込時にもウェハ１３
の表面温度が一定に保たれる。 次にビーム・ラインの動作について説明する。 まず第２０図および第８図に示すように、イオン・ソー
ス２の本体２Ｃには所望のイオンを発生するような所定
のガスまたは蒸気が微量ずつ供給されるが、真空排気系
３，７°等の作用により、弓出し加減速電極群２ａ、２
ｂから質量分析器５にかけてのビーム・ラインはほぼ５
Ｘ １０−’Ｔｏｒｒ以上（イオン注入中）の高真空
に保持される。イオン・ソース本体２Ｃ内で発生したイ
オンは加減速電極群２ａ、２ｂ等の作用により各種のエ
ネルギーにまで加速されて質量分析部５方向に飛行する
。 このようにしてアナライザ前部経路２１ａを通過した被
打込みイオン種、例えばＰ゛（隣の正２価イオン〉はア
ナライザ中央経路２１ｂを通過するうちに偏向され、ア
ナライザ後部経路２１ Ｃ終端部に設けられた質量分析
スリット電極６°の開口５４ （第１７図）を通過する
。同正常イオン種（Ｐ＋＋）はさらにフィルタ間経路（
長さ約２０ｃｍ）２１ｄおよび異常イオン種（たとえば
Ｐ” ）を阻止するためのビーム・フィルタ用スリット
電極６の開口５４（第１７図）を通過し、所望のイオン
・エネルギーによるように設定された後段加速管経路２
１ｅ（電位差Ｖｌ ）を通過し、第７図に示すように回
転中のウェハ１３に注入される。 次に、第８図、第１６図、第２０図に基づいてビーム・
フィルタ用スリット電極６の作用等を説明する。 例えば、Ｐ＝打込みの場合で考えると、イオン・ソース
２より放出されたＰ２ は、アナライザ前部経路２１
ａにおいて、第１６図（ａ）のように残留ガス・イオン
八と衝突反応して、Ｐ′″、Ｐ、 Ａを生成する。この
内、ＰＣ！：Ａとは質量分析部５で分析され、スリット
電極６゛の後方には出てこないが、Ｐｌ の方は、反応
前のＰ２ とＰ＝の速度の相異が相殺的に作用して、
質量電荷比（ｍ／ｅ）の差異にもかかわらず、スリット
電極６′を通過することになる。この異常Ｐ゛イオン後
段加速管８まで達すると、所望のエネルギーよりも相当
低いエネルギーまでしか加速されない状態でウェハ１３
に注入され、いわゆるエネルギー・コンタミネーション
となる。この異常イオン種を後段加速管８に達する前に
除去する目的で設けられたのが、ビーム・フィルタ用ス
リット電極６である。 ビーム・フィルタ用スリット電極６は、第１７図のよう
なグラファイト電極で正常ビームがちょうど中央開口５
４に一致するようにビーム経路内にその主面がビーム経
路とほぼ直交するように設けられている。その電位（電
圧接地電位を基準にして） Ｖｆ は、Ｐ＋＋が正常種
て、Ｐ” （Ｐ２” より先に示す反応により生成し
た）が異常種の場合はＶｏ の半分より若干高めの電圧
に設定する。このことによって、速いＰ＋＋の方は、こ
のポテンシャルの山を越えることができるが、Ｐ”
（Ｐ２＋起因の）の方は低速なので、このポテンシャル
の山を越えることができず、ビーム・フィルタ用スリッ
ト電極６の後方には侵出できない。このようにすること
によって、異常イオン種の発生の多い２価およびさらに
３価のイオン打込みを高純度で実現している。 このようなビーム・フィルタ用スリット電極６によって
も、質量分析部５の後で発生（フィルタ間経路２１ｄま
たは加速管経路２１ｅ）するエネルギー・コンタミネー
ションを完全に除去することは困難である。例えば、Ｐ
＋４打込に際して、第１６図（ｂ）のような衝突反応が
起こった場合には、これらの後段加速管８への侵入を有
効に阻止する適切な方法はない。従って、これらの反応
に起因するエネルギー・コンタミネーションを排除する
ためには、上記ビーム・フィルタ用スリット電極６問お
よび加速管経路２１ｄ、２１ｅにおける真空度を打込み
時においてＩ Ｘ １０”Ｔｏｒｒ、望ましくは５ Ｘ
１０−６Ｔｏｒｒ以上に保持できるように、その経路
の近傍に真空排気系の排気口を接続して、排気する（打
込み中においても）ようにすることが有効である。この
ために設けられた排気系が第１図の真空排気系７．９で
ある。 さらに上記ビーム・フィルタ用スリット電極と相俟って
、真空排気系７゛ はアナライザ前部経路２１ａ （第
８図）およびその近傍のビーム・ラインの真空度を打込
み時において、１ ×１０−５Ｔｏｒｒ。 望ましくは５ Ｘ １０−６Ｔｏｒｒ以上の高真空に保
持することによって、不所望な反応の発生自体を低減し
、エネルギー・コンタミネーションの発生を防止してい
る。 次に、第１図、第７図、第１０図〜１２図に基づいて、
チャージ・アップ防止用電子シャワー生成器１０（以下
「Ｅ−ジェネレイタ」と略称）およびそのモニタ機構の
動作を説明する。 第１０図に示すように、打込みイオン・ビーム２Ｘの発
生に連動してＥ−ジェネレイタ１０より生成した電子は
イオン・ビーム２１とともにウェハ１３に降り注ぐこと
により、ウェハ１３各部のチャージ・アップを防止する
ようになっている。 ところが、このＥ−ジェネレイタ１０の初期設定値Ｉゆ
。（エミッション）は一定に保持されている筈であるが
、何らかの原因により変動または停止することがある。 このような場合には、極めて短時間の間にイオン・ソー
ス２からのイオン引出しを停止しないとウェハ１３上の
素子または素子の素材となる酸化膜等の破壊を防止する
ことができない。従って、本発明では、電子シャワー・
モニタ１１がＥ−ジェネレイタ１０のエミッション電流
■、を監視し、工ゆが設定値工。。の９０％以下に低下
した時は、モニタ１１を構成するマイクロ・コンピュー
タの作用によってパワーダウン信号をイオン・ソース電
７ｍ、１に転送し、引出し電圧を瞬時に所定の電位〈す
なわち、高圧ターミナル電位）に落とし、イオン・ビー
ム２１そのものの生成を停止する。 次に、後述する実施例２および実施例３のイオン注入プ
ロセス１〜１０と本実施例１との関係を説明する。本実
施例１に示した各種バリエーションはすべて上記各注入
プロセスに適用可能であるが、以下に好適な組み合わせ
について具体例を示す。 ビーム・フィルタ用スリット電極は、多価イオン打込み
の際に特に有効であるが、その他の場合にも、不所望な
イオンを除去する方法として有効である。従って、特に
有効なプロセスは、後に詳述するイオン注入プロセス１
．２．４および１０等である。 打込み時のウェハの冷却は、すべての工程において効果
があるが、特にアモルファス化を促進して、アモルファ
ス層と正常層との間の遷移層の発生を阻止する効果があ
る。従って、そのような遷移層の厚さを極力薄くして、
アニールによる欠陥の回復を容易・完全にしたいときに
有効である。 従って、後に説明するイオン注入プロセス８．９および
それらの変形例に特に有効である。この場合、打込み中
のウェハ上面温度は室温から−１５０℃、望ましくは０
℃以下に保持される。特にアモルファス化が完全でない
濃度においては、−５０℃〜−１００℃以下にすること
が望ましい。また、プレ・アモルファス注入として、Ｇ
ｅ” などの重いイオンを注入し、続いてＢ＋等の比較
的アモルファス化し難い不純物を注入する場合は、プレ
アモルファス打込み時より一５０℃〜−１００℃にウェ
ハを保持したまま、次にＢ′″注入を実行すると、アニ
ール後の欠陥の残存をほぼ完全に抑えることができる。 なお各イオン注入プロセス１〜１０において、上記ウェ
ハの冷却を行った場合には、注入後のアニール温度を９
００℃〜８００℃の低温で行うことができる。 さらにランプ・アニールに関しては、第７図のウェハ加
熱用ランプ３５の部分にハロゲン・ランプを多数配置し
てＲＴ Ａ （Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌｉｎｇ ）を施してもよい。この時、ウェハ１３を
回転ステージ１８からアンロード用のウェハ保持具に移
送保持した状態で行ってもよいが、低温打込みの場合は
温度を上げないように、打込み温度の回転ステージ１８
にウェハ１３を保持したまま、ステージ１８を回転させ
て全ウェハ１３をそのままＲＴＡ処理すると欠陥の除去
が容易となる。 なお、本明細書で「ウェハ（Ｓｉ単結晶を例にとる）の
表面温度または上面温度」というときは、打込みによる
欠陥が発生ずるＳ１単結晶上面の酸化膜等の界面から数
μｍ程度の層状領域のマクロ的平均温度に対応するもの
とする。 〔実施例２〕 前記実施例１のイオン注入装置を用いた具体的な半導体
集積回路の製造方法を説明する。以下において、打込み
イオン濃度の表示は、電流系の積分値ではなく、実際に
注入されたイオンの個数で示す。また、同様に打込みエ
ネルギーは加速電圧に対応するものではな（、実際のイ
オンのエネルギーによって示す。（他の例でも同じ。）
以下の説明は、第２１図〜第６６図に従って行う。 まず、Ｄ ＲＡ Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
八ｃｃｅｓｓ Ｍｅｍｏｒｙ） ２０１のメモリセルＭ
および周辺回１７８ （センスアンプ回路やデコーダ回
路等）を構成する素子の具体的な構造について説明する
。メモリセルアレイ２１１Ｅの平面構造は第２２図（要
部平面図）で示す。メモリセルアレイ２１１Ｅの断面構
造および周辺回路の素子の断面構造は第２１図（要部断
面図〉で示す。なお、第２１図の左側に示すメモリセル
Ｍの断面構造は第２２図のＩ−Ｉ線で切った部分の断面
構造を示している。また、第２１図の右側は周辺回路を
構成する相補型ＭＩＳＦＥＴ （ｃＭＯ８）の断面構造
を示している。 第２１図および第２２図に示すように、ＤＲＡＭ２０１
は単結晶珪素からなるｐ−形半導体基板２２０で構成さ
れている。ｐ−形半導体基板２２０は、（１００）単結
晶面を素子形成面として使用し、例えば１０（０ｃｍ）
程度の抵抗値で形成されている。ｐ−形半導体基板２２
０の一部の主面はイオン注入法による約Ｉ Ｑ” ［ａ
ｔｏｍｓ ／ｃｒｄ：］以上のｎ型不純物の導入が行わ
れていない。一部の領域とは少なくともメモリセルアレ
イ２１１Ｅの領域である。前記ｎ形不純物の導入は結晶
欠陥を多量に発生させ、情報となる電荷をリークさせて
しまうので、不純物の導入の領域が部分的に制限されて
いる。従って１、Ｆｅ等の重金属による汚染を低減する
ために、本実施例のＤＲＡＭ２０１は半導体基板２２０
の深い領域にゲッタリング層を有したものが使用されて
いる。 前記ｐ−形半導体基板２２０のメモリセルＭ、ｎチャネ
ルＭＩＳＦＥＴＱｎのそれぞれの形成領域の主面部には
ｐ−形ウエル領域２２２が設けられている。また、ｐ−
形半導体基板２２０のｐチャネルＭＴＳＦＥＴＱｐの形
成領域の主面部にはｎ−形ウエル領域２２１が設けられ
ている。つまり、本実施例のＤＲＡＭ２０１はツインウ
ェル構造で構成されている。後述する製造方法において
説明するが、ｐ−形ウエル領域２２２はｎ−形ウエル領
域２２１に対して自己整合で形成されている。 前記ウェル領域２２１，２２２のそれぞれの半導体素子
形成領域間の主面（非活性領域）上には素子間分離用絶
縁膜（フィールド絶縁膜）２２３が設けられている。前
記ｐ−形ウエル領域２２２のメモリセルアレイ２１１Ｅ
の形成領域の主面部において、素子間分離用絶縁膜２２
３下（非活性領域〉にはｐ形チャネルストッパ領域２２
５Ａが設けられている。素子間分離用絶縁膜２２３をゲ
ート絶縁膜とする寄生ＭＯ３はｎ型反転し易いので、チ
ャネルストッパ領域は少なくともｐ−形ウエル領域２２
２の主面部に設けられている。ｐ形チャネルストッパ領
域２２５Ａはｐ−形半導体基板２２０、ｐ−形ウエル領
域２２２のそれぞれに比べて高い不純物濃度で構成され
ている。 メモリセルアレイ２１１ＥのメモリセルＭの形成領域に
おいて、ｐ−形ウエル領域２２２の主面部にはｐ形半導
体領域２２５Ｂが設けられている。 ｐ形半導体領域２２５Ｂは実質的にメモリセルアレイ２
１１Ｅの活性領域の全面に設けられている。 ｐ形半導体領域２２５Ｂは前記ｐ型チャネルストッパ領
域２２５Ａと同一！！造工程で形成されている。ｐ形半
導体領域２２５Ｂおよびｐ形チャネルストッパ領域２２
５Ａは、後に詳細するが、前記素子間分離用絶縁膜２２
３を形成した後に、ｐ形ウェル領域２２２のメモリセル
アレイ２１１Ｅの活性領域、非活性領域のそれぞれの主
面部に不純物を導入し、この不純物を活性化することに
より形成されている。不純物としてはたとえばＢを使用
し、この不純物は高いエネルギーのイオン打込法により
導入される。ｐ−形ウエル領域２２２の非活性領域の主
面部には前記素子間分離用絶縁膜２２３を通過させて不
純物を導入している。ｐ形ウェル領域２２２の活性領域
（メモリセルＭの形成領域）の主面部には、前記素子間
分離用絶縁膜２２３の膜厚に相当する分、前記主面から
深い位置に前記不純物を導入している。 このように構成される前記ｐ形チャネルストッパ領域２
２５Ａは素子間分離用絶縁膜２２３に対して自己整合で
形成され、かつ後述するが素子間分離用絶縁膜２２３を
形成する熱処理の後に形成しているので、前記ｐ形チャ
ネルストッパ領域２２５Ａを形成するｐ形不純物の活性
領域側への拡散量を低減することができる。このｐ形不
純物の拡散量の低減はメモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの挟チャネル効果を低減することができ
る。また、前記ｐ形半導体領域２２５Ｂは、メモリセル
Ｍ下に形成され、少数キャリアに対するポテンシャルバ
リア領域として作用するので、α線ソフトエラー耐圧を
高めることができる。また、前記ｐ形半導体領域２２５
Ｂは、ｐ−形ウエル領域２２２の主面の不純物濃度を若
干高め、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値
電圧を高くすることができるので、非選択状態のワード
線ＷＬ等にノイズが発生しても誤導通することがない。 また、ｐ形半導体領域２２５Ｂは、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓの情報Ｍ積用容量素子Ｃの電極と接続さ
れる側の半導体領域２２９に形成されるｐｎ接合容量を
増加することができるので、情報Ｍ積用容量素子Ｃの電
荷蓄積量を高めることができる。 前記メモリセルＭのメモリセル選択用ＭＩＳＦＥ Ｔ
Ｑ ｓ Ｉｔ第２１図、第２２図および第２３図（所定
の製造工程における要部平面図）に示すようにｐ−形ウ
エル領域２２２の主面部に構成されている。実際には、
メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ形半導体領域
２２５Ｂで周囲を覆われた、若干不純物濃度が高く形成
されたｐ−形ウエル領域２２２の主面部に構成されてい
る。メモリセル選択用ＭＩＳＦＥＴＱｓは素子間分離用
絶縁膜２２３およびｐ形チャネルストッパ領域２２５Ａ
で規定された領域内に構成されている。メモリセル選択
用ＭＩＳＦＥＴＱｓは主にｐ−形ウエル領域２２２、ゲ
ート絶縁膜２２６、ゲート電極２２７、ソース領域およ
びドレイン領域である一対のｎ形半導体領域２２９で構
成されている。 前記ｐ−形ウエル領域２２２はチャネル形成領域として
使用されている。ゲート絶縁膜２２６はｐ−形ウエル領
域２２２の主面を酸化して形成した酸化珪素膜で形成さ
れている。また、ゲート絶縁膜２２６の薄膜化に伴い絶
縁耐圧を確保する場合には、ゲート絶縁膜２２６は酸化
珪素膜、窒化珪素膜のそれぞれを順次積層した複合膜で
形成してもよい。 ゲート電極２２７はゲート絶縁膜２２６の上部に設けら
れている。ゲート電極２２７は、例えばＣＶＤ法で堆積
した多結晶珪素膜で形成し、２００〜３００（ｎｍ：］
程度の膜厚で形成されている。 この多結晶珪素膜は抵抗値を低減するｎ形不純物（Ｐま
たはＡｓ）を導入している。また、ゲート電極２２７は
、遷移金属（高融点金属Ｍｏ、Ｔｉ。 Ｔａ、Ｗ）膜や遷移金属シリサイド（高融点金属シリサ
イドＭＯ３＋２ 、Ｔｌ５１２ 、Ｔａ５ｔ□ＷＳ
ｉ□）膜の単層で構成してもよい。また、ゲート電極２
２７は、多結晶珪素膜上に前記遷移金属膜や遷移金属シ
リサイド膜を積層した複合膜で構成してもよい。 ゲート電極２２７は、第２２図および第２３図に示すよ
うに、列方向に延在するワード線（ＷＬ）２２７と一体
に構成されている。つまり、ゲート電極２２７、ワード
線２２７のそれぞれは同一導電層で形成されている。ワ
ード線２２７は列方向に配置された複数のメモリセルＭ
のメモリセル選択用ＭＩＳＦＥＴＱｓのそれぞれのゲー
ト電極２２７を接続するように構成されている。 第２３図に示すように、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのゲート電極２２７・のゲート長寸法はワード線２
２７の幅寸法に比べて長く構成されている。例えば、ゲ
ート電極２２７のゲート長寸法は０．７〔μｍ〕に対し
てワード線２２７の幅寸法は０．５〔μｍ〕で構成され
ている。つまり、メモリセル選択用ＭＩＳＦＥＴＱｓは
、実効ゲート長（実効チャネル長）寸法を確保し、短チ
ヤネル効果を低減できるように構成されている。一方、
ワード線２２７は、ワード線２２７間隔を最小限に小さ
くし、メモリセルＭの面積を縮小して集積度を向上する
ように構成されている。このワード線２２７は、後述す
るが、シャント用ワード線（ＷＬ）２５５で抵抗値を低
減しているので、幅寸法を縮小しても情報書込動作、情
報読出動作のそれぞれの動作速度を低下することがない
。なお、本実施例２においてＤＲＡＭ２０１は最小加工
寸法を０．５〔μｍ〕とする所謂０．５〔μｍ〕製造プ
ロセスを採用している。 ｎ形半導体領域２２９は、周辺回路を構成するＭＩＳＦ
ＥＴＱｎのｎ＋形半導体領域２３２に比べて、低不純物
濃度で形成されている。具体的には、ｎ形半導体領域２
２９はｌ ｘ ｌ Ｑ” ｌ：ａｔｏｍｓ／ ｃｒｌ
、］未渦の低不純物濃度のイオン注入法で構成されてい
る。つまり、ｎ形半導体領域２２９は、不純物の導入に
起因する結晶欠陥の発生を低減し、しかも不純物の導入
後の熱処理によって結晶欠陥を充分に回復できるように
形成されている。従って、ｎ形半導体領域２２９は、ｐ
−形ウエル領域２２２のｐｎ接合部においてリーク電流
量が少ないので、情報蓄積用容量素子Ｃに蓄積された情
報となる電荷を安定に保持することができる。 前記ｎ形半導体領域２２９は、ゲート電極２２７に対し
て自己整合で形成され、チャネル形成領域側が低不純物
濃度で構成されているので、ＬＤＤ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓを構成する。 また、前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方（
相補性データ線２５０の接続側）のｎ形半導体領域２２
９は、後述する接続孔２４０Δで規定された領域内にお
いて、相補性データ線２５０の下層の多結晶珪素膜２５
０Ａに導入されたｎ形不純物が拡散され、若干不純物濃
度が高く構成されている。このｎ形半導体領域２２９に
導入されるｎ形不純物は、ｎ形半導体領域２２９、相補
性データ線２５０のそれぞれをオーミック接続すること
ができるので、接続部分の抵抗値を低減することができ
る。また、前記ｎ形不純物は、ｎ形半導体領域２２９と
前記接続孔２４０Ａとの間に製造工程におけるマスク合
わせずれが生じ、前記接続孔２４０Ａが素子間分離用絶
縁膜２２３に重合し、接続孔２４０Ａ内にｐ−形ウエル
領域２２２の主面が露出した場合においても、相補性デ
ータ線２５０とｐ−形ウエル領域２２２とが短絡しない
ように、ｎ形半導体領域を形成するようになっている。 また、メモリセル選択用ＭＩＳＦＥＴＱｓの他方（情報
蓄積用容量素子Ｃの接続側）のｎ形半導体領域２２９は
、接続孔２３４で規定される領域内において、後述する
情報蓄積用容量素子Ｃの下層電極層２３５に導入された
「形不純物が拡散され、若干不純物濃度が高く形成され
ている。このｎ形半導体領域２２９に導入されるｎ形不
純物は、ｎ形半導体領域２２９、下層電極層２３５のそ
れぞれをオーミック接続することができるので、接続部
分の抵抗値を低減することができる。また、前記ｎ形不
純物は、ｎ形半導体領域２２９の不純物濃度を高め、ｎ
形半導体領域２２９とｐ−形ウエル領域２２２とで形成
されるｐｎ接合容量を増加することができるので、情報
蓄積用容量素子Ｃの電荷蓄積量を増加することができる
。 前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極２
２７の上層には絶縁膜２２８が設けられ、ゲート電極２
２７、絶縁膜２２８のそれぞれの側壁にはサイドウオー
ルスペーサ２３１が設けられている。絶縁膜２２８は主
にゲート電極２２７、その上に形成される情報蓄積用容
量素子Ｃの各電極（特に２３５）のそれぞれを電気的に
分離するようにｍ威されている。サイドウオールスペー
サ２３１は、メモリセルＭの形成領域において、メモリ
セル選択用ＭＩＳＦＥＴＱｓのゲート電極２２７に対し
て自己整合で、他方のｎ形半導体領域２２９、情報蓄積
用容量素子Ｃの下層電極層２３５のそれぞれを接続する
ために形成されている。 また、サイドウオールスペーサ２３１は、周辺回路の形
成領域において、ＣＭＯ３をＬＤＤ構造にするために構
成されている。前記絶縁膜２２８、サイドウオールスペ
ーサ２３１のそれぞれは、その製造方法については後述
するが、無機シランガスおよび酸化窒素ガスをソースガ
スとするＣＶＤ法で堆積された酸化珪素膜で形成されて
いる。この酸化珪素膜は、有機シランガスをソースガス
とするＣＶＤ法で堆積した酸化珪素膜に比べて、下地の
段差部分でのステップカバレッジが高く、また膜の縮み
が小さい。つまり、この方法で形成される前記絶縁膜２
２８、サイドウオールスペーサ２３１のそれぞれは膜の
縮みによる両者間の剥離を低減することができるので、
前記ゲート電極２２７とそれ以外の導電層たとえば下層
電極層２３５との間の短絡を防止することができる。 前記メモリセルＭの情報蓄積用容量素子Ｃは、第２１図
、第２２図および第２４図（所定の製造工程における要
部平面図）に示すように、主に、下層電極層２３５、誘
電体膜２３６、上層電極層２３７のそれぞれを順次積層
して構成されている。 情報蓄積用容量素子Ｃは所謂スタックド構造（積層型：
５ＴＣ）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの下層電極
層２３５の一部（中央部分）はメモリセル選択用ＭＩＳ
ＦＥＴＱｓの他方のｎ形半導体領域２２９に接続されて
いる。この接続は層間絶縁膜２３３に形成された接続孔
２：３３Ａ、サイドウオールスペーサ２３１，２３３Ｂ
で規定された接続孔２３４のそれぞれを通して行われて
いる。接続孔２３４の行方向の開口サイズはメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極２２７、それに隣
接するワード線２２７のそれぞれの離隔寸法およびサイ
ドウオールスペーサ２３１．２３３Ｂのそれぞれの膜厚
で規定されている。接続孔２３３Ａの開口サイズと接続
孔２３４の開口サイズとの差は少なくとも製造工程にお
けるマスク合わせ余裕寸法に相当する分より大きくなっ
ている。下層電極層２３５の他部〈周辺部分）はゲート
電極２２７、ワード線２２７のそれぞれの上部まで弓き
伸ばされている。 前記層間絶縁膜２３３はその下層の絶縁膜２２８、サイ
ドウオールスペーサ２３１のそれぞれと同様の＃！Ａ縁
膜で形成されている。つまり、無機シランガスおよび酸
化窒素ガスをソースガスとするＣＶＤ法で堆積した酸化
珪素膜で形成されている。 前記下層電極層２３５は、例えばＣＶＤ法で堆積した多
結晶珪素膜で形成し、この多結晶珪素膜には抵抗値を低
減するｎ形不純物（ＡｓまたはＰ）が高濃度に導入され
ている。下層電極層２３５はその表面のうち側壁の面積
を増加してスタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を増加するように構成されている。下層電極層
２３５は、その表面が平坦化されるように、前記接続孔
２３４の開口サイズのゲート長方向の２分の１のサイズ
と同等かまたはそれ以上の膜厚で形成されている。例え
ば、下層電極層２３５は４００〜６００〔μｍ〕程度の
比較的厚い膜厚で形成されている。下層電極層２３５の
平面形状は、第２２図および第２４図に示すように、相
補性データ線２５０が延在する行方向に長い長方形状で
構成されている。 誘電体膜２３６は、基本的には下層電極層（多結晶珪素
膜）２３５の上層（表面上）にＣＶＤ法で堆積させた窒
化珪素膜２３６Ａ、この窒化珪素膜２３６Ａを高圧で酸
化した酸化珪素膜２３６Ｂを積層した２層構造で構成さ
れている。実際には、誘電体膜２３６は、下層電極層２
３５である多結晶珪素膜の表面に自然酸化珪素膜（５Ｃ
ｎｍ３未満の非常に薄い膜厚なので図示しない）が形成
されるので、自然酸化珪素膜、窒化珪素膜２３６Ａ。 酸化珪素膜２３６Ｂのそれぞれを順次積層した３層構造
で構成されている。前記誘電体膜２３６の窒化珪素膜２
３６Ａは、ＣＶＤ法で堆積されるので、下地の多結晶珪
素膜（下層電極層２３５）の結晶状態や段差形状に影響
されず、下地に対して独立なプロセス条件で形成するこ
とができる。つまり、窒化珪素膜２３６Ａは、多結晶珪
素膜の表面を酸化して形成した酸化珪素膜に比べて１．
絶縁耐圧が高く、単位面積当たりの欠陥数が少ないので
、リーク電流が非常に少ない。しかも、窒化珪素膜２３
６Ａは酸化珪素膜に比べて誘電率が高い特徴がある。酸
化珪素膜２３６Ｂは、非常に良質な膜で形成することが
できるので、前記窒化珪素膜２３６Ａの前記特性をさら
に向上させることができる。また、後に詳述するが、酸
化珪素膜２３６Ｂは、高圧酸化（１，５〜１０ （Ｔｏ
ｒｒ〕） テ形成されるので、常圧酸化に比べて短い酸
化時間つまり熱処理時間で形成することができる。 誘電体膜２３６は、下層電極層２３５の上面および側壁
に沿って設けられており、下層電極層２３５の側壁部分
を利用して高さ方向に面積を稼いでいる。誘電体膜２３
６の面積の増加はスタックド構造の情報蓄積用容量素子
Ｃの電荷蓄積量を向上することができる。この誘電体膜
２３６の平面形状は上層電極層２３７の平面形状で規定
され、実質的に上層電極層２３７と同一形状で構成され
ている。 前記上層電極層２３７は誘電体膜２３６を介在させて下
層電極層２３５を覆うようにその上部に設けられている
。上層電極層２３７は隣接する他のメモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの上層電極層２３７
と一体に構成されている。上層電極層２３７には低電源
電圧１／２ＶＣＣが印加されている。上層電極層２３７
は、例えばＣＶＤ法で堆積した多結晶珪素膜で形成され
、この多結晶珪素膜には抵抗値を低減するｎ形不純物が
導入されている。上層電極層２３７は、例えば前記下層
電極層２３５に比べて薄い膜厚で形成されている。前記
上層電極層２３７の表面には絶縁膜２３８が設けられて
いる。絶縁膜２３８は後述するが上層電極層２３７を加
工した際に下地表面の段差部分に残存するエツチング残
りを除去する際に形成される。 前記スタックド構造の情報Ｍ積用容量素子Ｃの誘電体膜
２３６は・、下層電極層２３５以外の領域において、層
間絶縁膜２３３上に形成されている。 層間絶縁膜２３３は前述のように無機シランガスおよび
酸化窒素ガスをソースガスとするＣＶＤ法で堆積した酸
化珪素膜で形成されている。つまり、誘電体膜２３６の
特に下層の窒化珪素膜２３６Ａはそれに対して膜の縮み
が少ない層間絶縁膜２３３に接触しているので、このス
タックド構造の情報蓄積用容量素子Ｃは誘電体膜２３６
のストレスに基づく破壊を防止することができるように
構成されている。 前記メモリセルＭは第２１図、第２２図、第２３図およ
び第２４図に示すように行方向に隣接する他の１個のメ
モリセルＭと接続されている。つまり、行方向に隣接す
る２個のメモリセルＭは、それぞれのメモリセル選択用
ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域２２９を一体
に構威し、その部分を中心に反転パターンで構成されて
いる。 この２個のメモリセルＭは列方向に複数配置され、この
２個のメモリセルＭと列方向に隣接する他の２個のメモ
リセルＭとは行方向に２分の１ピツチずれて配置されて
いる。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一
方のｎ型半導体領域２２９には第２１図および第２２図
に示すように相補性データ線（ＤＬ）２５０が接続され
ている。相補性データ線２５０は層間絶縁膜２３３．２
４０のそれぞれに形成された接続孔２４０Ａを通してｎ
形半導体領域２２９に接続されている。 前記層間絶縁膜２４０は、例えば無機シランガスおよび
酸化窒素ガスをソースガスとするＣＶＤ法で堆積した酸
化珪素膜で形成されている。前記スタックド構造の情報
蓄積用容量素子Ｃは下層電極層２３５、誘電体膜２３６
、上層電極層２３７のそれぞれを順次重ね合わせ、しか
も下層電極層２３５の膜厚を厚く形成しているので段差
形状が大きくなる。そこで、層間絶縁膜２４０はその表
面を平坦化している。つまり、層間絶縁膜２４０は前記
下層電極層２３５の膜厚に相当する公表面の段差形状が
大き（成長するので、前記下層電極層２３５と隣接する
他の下層電極層２３５との間を層間絶縁膜２４０で埋込
むことにより、層間絶縁膜２４０の表面は平坦化される
。隣接するメモリセルＭのスタックド構造の情報蓄積用
容量素子Ｃの下層電極層２３５間のうち、最小間隔の領
域はアスペクト比が１以上の大きな段差形状を形成する
。本実施例２において、下層電極層２３５間の最小間隔
は約０．５〔μｍ〕である。この下層電極層２３５間に
は誘電体膜２３６および上層電極層２３７を介在する。 従って、層間絶縁膜２４０は前記誘電体膜２３６および
上層電極層２３７を介在させた下層電極層２３５間の最
小間隔の２分の１以上の膜厚で形成する。しかも、層間
絶縁膜２４０は絶縁耐圧を確保し、かつ寄生容量を低減
できる膜厚で形成する。層間絶縁膜２４０は、例えば２
５０〜３５０（ｎｍ〕程度の膜厚で形成されている。 前記相補性データ線２５０は多結晶珪素膜２５ＤＡ、遷
移金属シリサイド膜２５０Ｂのそれぞれを順次積層した
２層構造の複合膜で構成されている。下層の多結晶珪素
膜２５０Ａは、ＣＶＤ法で堆積し、例えば１００〜１５
０（ｎｒｎ）程度の膜厚で形成されている。この多結晶
珪素膜２５０Ａには抵抗値を低減するｎ形不純物、例え
ばＰが導入されている。下層の多結晶珪素膜２５０Ａは
、下地段差部分においてステップカバレッジが良好であ
るので、相補性データ線２５０の断線不良を低減するこ
とができる。上層の遷移金属シリサイド膜２５０Ｂは、
ＣＶＤ法（またはスパッタ法）で堆積され、例えば１０
０〜２００［：ｎｍ〕程度の膜厚で形成されている。上
層の遷移金属シリサイド膜２５０Ｂは相補性データ線２
５０の抵抗値を低減し、情報書込動作、情報読出動作の
それぞれの動作速度を速くすることができる。また、上
層の遷移金属シリサイド膜２５０Ｂは下地段差部分にお
いてステップカバレッジが良好であるので、相補性デー
タ線２５０の断線不良を低減することができる。この相
補性データ線２５０の下層の多結晶珪素膜２５ＯＡ、上
層の遷移金属シリサイド膜２５０Ｂのそれぞれは耐熱性
および耐酸化性を有している。相補性データ線２５０は
、例えば０゜６〔μｍ〕程度の配線幅で形成されている
。 このように、一方のｎ型半導体領域２９に相補性データ
線２５０が接続されるメモリセル選択用ＭＩＳＦＥＴＱ
ｓと、その上層に形成される下層電極層２３５、誘電体
膜２３６、上層電極層２３７のそれぞれを順次積層した
スタックド構造の情報蓄積用容量素子Ｃとの直列回路で
メモリセルＭを構成するＤＲＡＭ２０１において、前記
スタックド構造の情報蓄積用容量素子Ｃの上層電極層２
３７の上層に、層間絶縁膜２４０を介在させ、ＣＶＤ法
で堆積した多結晶珪素膜２５ＯＡ、遷移金属シリサイド
膜２５０Ｂのそれぞれを順次積層した複合膜で形成され
た前記相補性データ線２５０を構成し、前記上層電極層
２３７と相補性データ線２５０との間の層間絶縁膜２４
０の膜厚を、前記メモリセルＭのスタックド構造の情報
蓄積用容量素子Ｃの下層電極層２３５と最小間隔で隣接
する他のメモリセルＭのスタックド構造の情報蓄積用容
量素子Ｃの下層電極層２３５との間の前記上層電極層２
３７を介在させた間隔の２分の１よりも厚く構成する。 この構成により、前記相補性データ線５０の上層の遷移
金属シリサイド膜２５０Ｂは不純物の相互拡散を生じる
ので、層間絶縁膜２４０としてＢＰＳＧ膜やＰＳＧ膜を
使用してフローを施し、前記相補性データ線２５０の下
地表面の平坦化を促進することはできないが、前記最小
間隔で隣接する下層電極層２３５間の間隔の寸法に基づ
き前記層間絶縁膜２４０の膜厚を制御し、前記下層電極
層２３５間の間隔を前記層間絶縁膜２４０で埋込み、こ
の層間絶縁膜２４０の表面の平坦化を図ることができる
ので、前記相補性データ線２５０の加工時に前記下層電
極層２３５間において層間絶縁膜２４０の段差部分に残
存するエツチング残りに起因する相補性データ線２５０
間の短絡を防止し、電気的信頼性を向上することができ
る。 前記相補性データ線２５０の上層には層間絶縁膜２５１
を介在させてカラムセレクト信号線（ＹＳＬ）２５２が
構成されている。 前記層間絶縁膜２５１は、例えばＣＶＤ法で堆積した酸
化珪素膜２５１Ａ、ＣＶＤ法で堆積したＢＰＳＧ膜２５
１Ｂのそれぞれを順次積層した２層構造の複合膜で構成
されている。下層の酸化珪素膜２５１Ａは上層のＢＰＳ
Ｇ膜２５１Ｂに添加されたＢやＰが下層に漏れることを
防止するために設けられている。下層の酸化珪素膜２５
１Ａは、例えば無機シランガスおよび酸化窒素ガスをソ
ースガスとするＣＶＤ法で堆積した酸化珪素膜で形成さ
れている。下層の酸化珪素膜２５１Ａは、例えば１００
〜２００［ｎｍ：］程度の膜厚で形成されている。上層
のＢＰＳＧ膜２５１Ｂはその表面を平坦化するようにフ
ローが施されている。ＢＰＳＧ膜２５１Ｂは、例えば２
５０〜３５０Ｃｎｍ］程度の膜厚で形成されている。 前記カラムセレクト信号線２５２は、下地の層間絶縁膜
２５１の表面上に堆積させるので、例えばスパッタ法で
堆積した遷移金属膜で形成されている。この遷移金属膜
は、例えばＷ膜で形成する。 カラムセレクト信号線２５２は、例えば３５０〜４５Ｍ
ｎｍ〕程度の膜厚で形成されている。このカラムセレク
ト信号線２５２は、前記相補性データ線２５０と異なる
上層で形成しているので、相補性データ線２５０の配線
ピッチに規定されず、また相補性データ線２５０とメモ
リセルＭとの接続部分を回避する必要がない。つまり、
カラムセレクト信号線２５２は、相補性データ線２５０
の配線幅寸法に比べて広く、また実質的に直線的に延在
させることができるので、抵抗値を低減することができ
る。カラムセレクト信号線２５２は、例えば２．０〔μ
ｍ〕程度の配線幅寸法で形成されている。 前記カラムセレクト信号線２５２の上層には層間絶縁膜
２５３を介在させてシャント用ワード線（ＷＬ）２５５
が構成されている。シャント用ワード線２５５は、図示
しないが、数十〜数百個のメモリセルＭ毎に相当する所
定領域において、前記ワード線（ＷＬ）２２７に接続さ
れている。ワード線２２７はメモリセルアレイ２１１Ｅ
において延在方向に複数個に分割されており、シャント
用ワード線２５５は前記分割された複数個のそれぞれの
ワード線２２７に接続されている。シャント用ワード線
２５５は、ワード線２２７の抵抗値を低減し、情報書込
動作、情報読出動作のそれぞれにおいてメモリセルＭの
選択速度を速くできるように構成されている。 前記層間絶縁膜２５３は、第２１図に示すように、酸化
珪素膜〈堆積型絶縁膜）２５３Ａ、酸化珪素膜（塗布型
絶縁膜）２５３Ｂ、酸化珪素膜（堆積型絶縁膜＞２５３
Ｃのそれぞれを順次積層した複合膜で形成される３層構
造で構成されている。 層間絶縁膜２５３の下層の酸化珪素膜２５３Ａ。 上層の酸化珪素膜２５３Ｃのそれぞれはテトラエトキシ
シラン（ＴＥ０１ ： Ｓ ｉ（○Ｃ２Ｈ３）４）ガス
をソースガスとするコンフォーマルプラズマＣＶＤ法（
以下、Ｃ−ＣＶＤ）法で堆積されている。 Ｃ−ＣＶＤ法で堆積された下層の酸化珪素膜２５３Ａ、
上層の酸化珪素膜２５３Ｃのそれぞれは低温度（約４０
０（’Ｃ）以下）で堆積することができ、高いステップ
カバレッジを有している。下層の酸化珪素膜２５３Ａ、
上層の酸化珪素膜２５３Ｃのそれぞれは、例えば２５０
〜３５０ （ｎｍ：］程度の膜厚で形成されている。層
間絶縁膜２５３の中層の酸化珪素膜２５３ＢはＳ ＯＧ
（Ｓｐｉｎ ０ｎＧｌａｓｓ ）法で塗布した後ベー
タ処理を施した酸化珪素膜で形成されている。この中層
の酸化珪素膜２５３Ｂは層間絶縁膜２５３の表面を平坦
化する目的で形成されている。中層の酸化珪素膜２５３
Ｂは、塗布した後ベーク処理を施し、さらに全表面にエ
ツチング処理を施して段差部の凹部のみに埋込むように
形成されている。特に、中層の酸化珪素膜２５３Ｂは後
述するが層間絶縁膜２５３に形成される接続孔２５３Ｄ
の内壁の表面において残存しないようにエツチング処理
により除去されている。つまり、中層の酸化珪素膜２５
３Ｂはそれに含まれる水分により前記シャント用ワード
線２５５のアルミニウム膜またはその合金膜が腐食され
ることを低減できるように構成されている。 中層の酸化珪素膜２５３Ｂは、例えば１００［ｎｍ〕程
度の膜厚で塗布される。 前記シャント用ワード線２５５は、遷移金属窒化膜（ま
たは遷移金属シリサイド膜）２５５Ａ。 アルミニウム合金膜（またはアルミニウム膜）２５５Ｂ
のそれぞれを順次積層して形成された複合膜で構成され
ている。 下層の遷移金属窒化膜２５５Ａは、上層のアルミニラム
合金膜２５５ＢにＣｕが添加されている場合、バリア性
を有する、例えばＴｉＮ膜で形成する。また、遷移金属
窒化膜２５５Ａは、上層のアルミニウム合金膜２５５Ｂ
に３１が添加されている場合、例えばＴｉＮ膜で形成す
る。また、この場合、遷移金属シリサイド膜、例えばＭ
ｏＳｉ２等で形成する。この下層の遷移金属窒化膜２５
５Ａは、例えばスパック法で堆積され、１１００（ｎ〕
程度の膜厚で形成されている。下層の遷移金属窒化膜２
５５ＡとしてＴｉＮ膜を使用する場合、後に詳細するが
、（２００）の結晶の配向性を有するＴｉＮ膜を使用す
る。 上層のアルミニウム合金膜２５５ＢはアルミニウムにＣ
ｕおよびＳｉを添加している。Ｃｕは、マイグレーショ
ン現象を低減するために添加され、例えば０．５〔重量
％〕程度添加されている。Ｓｌは、アロイスパイク現象
を低減するために添加され、例えば１．５〔重量％〕程
度添加されている。 アルミニウム合金膜２５０Ｂは、例えばスパッタ法で堆
積され、６００〜８００ 〔ｎｍ）程度の膜厚で形成さ
れている。 前記シャント用ワード線２５５は、例えば０．７〔μｍ
〕程度の配線幅寸法で構成されている。 このように、本実施例２のＤＲＡＭ２０１のメモリセル
アレイ２１１Ｅは、４層ゲート配線構造上に２層配線構
造を設けた合計６層の多層配線構造で構成されている。 前記４層ゲート配線構造はメモリセル選択用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｓのゲート電極２２７ （またはワ
ード線２２７）、スタックド構造の情報Ｍ積用容量素子
Ｃの下層電極層２３５、上層電極層２３７および相補性
データ線２５０で構成されている。前記２層の配線構造
はカラムセレクト信号線２５２およびシャント用ワード
線２５５で構成されている。 前記ＤＲＡＭ２０１の周辺回路を構成するＣＭＯ８は前
記第２１図の右側に示すように構成されている。ＣＭＯ
３のｎチャネルＭＩＳＦＥＴＱｎは、素子間分離用絶縁
膜２２３およびｐ形チャネルストッパ領域２２４で周囲
を囲まれた領域内において、ｐ″形タウエル領域２２２
主面部に構成されている。ｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎは、主にｐ−形ウエル領域２２２、ゲー
ト絶縁膜２２６、ゲート電極２２７、ソース領域およド
レイン領域である一対のｎ型半導体領域２２９および一
対のｎ゛形半導体領域２３２で構成されている。 前記ｎチャネルＭＩＳＦＥＴＱｎの周囲を囲むｐ形チャ
ネルストッパ領域２２４は、前記メモリセルＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓの周囲を囲むｐ形チャネル
ストッパ領域２２５Ａと別の製造工程で形成されている
。ｐ形チャネルストッパ領域２２４は、前記素子間分離
用絶縁膜２２３を形成するマスクと同一マスクを使用し
てｐ形不純物を導入し、このｐ形不純物を素子間分離用
絶縁膜２２３を形成する熱処理で活性化することにより
形成されている。このｐ形チャネルストッパ領域２２４
は、素子間分離用絶縁膜２２３と同一製造工程で形成さ
れるので、ｐ形不純物の活性領域側への拡散量が若干大
きいが、ｎチャネルＭＩＳＦＥＴＱｎはメモリセル選択
用ＭＩＳＦＥＴＱｓに比べて大きいサイズで形成されて
いるので、前記ｐ形不純物の拡散量は相対的に小さい。 従って、ｎチャネルＭＩＳＦＥＴＱｎは狭チャネル効果
の影響が小さい。逆に、ｐ形チャネルストッパ領域２２
４を形成するｐ形不純物は、ｐ−形ウエル領域２２２の
非活性領域の主面部にしか導入しないので、ｐ−形ウエ
ル領域２２２の活性領域の主面の不純物濃度を低くする
ことができる。つまり、ｎチャネルＭＩＳＦＥＴＱｎは
しきい値電圧を低くすることができるので、基板効果を
低減し、駆動能力を高めることができる。特に、ｎチャ
ネルＭＩＳＦＥＴＱｎを出力段回路として使用する場合
、出力信号レベルを充分に確保することができる。 前記ｐ−形ワウエル領域２２、ゲート絶縁膜２２６、ゲ
ート電極２２７およびｎ形半導体領域２２９のそれぞれ
は、前記メモリセル選択用ＭＩＳＦＥＴＱｓと同一製造
工程で構成され、実質的に同様の機能を有している。つ
まり、ｎチャネルＭＩＳＦＥＴＱｎはＬＤＤ構造で構成
されている。 高不純物濃度のｎ”形半導体領域２３２はソ−ス領域、
ドレイン領域のそれぞれの比抵抗値を低減するように構
成されている。ｎ“形半導体領域２３２１ｉ、ゲート電
極２２６の側壁に自己整合で形成されたサイドウオール
スペーサ２３１に規定されて形成され、ゲート電極２２
７に対して自己整合で形成される。前記サイドウオール
スペーサ２３１は前記ＬＤＤ構造を形成するｎ形半導体
領域２２９のゲート長方向の長さを規定するようになっ
ている。サイドウオールスペーサ２３１は、ｎチャネル
ＭＩＳＦＥＴＱｎの形成領域において単層で形成されて
いるので、前記ｎ形半導体領域２２９のゲート長方向の
寸法を短くすることができる。ｎ形半導体領域２２９は
不純物濃度が低いので、高い抵抗値を有しているが、ｎ
形半導体領域２２９の長さが短いので、ｎチャネルＭＩ
ＳＦＥＴＱｎは伝達コンダクタンスを向上できるように
なっている。 ｎチャネルＭＩＳＦＥＴＱｎのうち、入出力段回路で使
用されるｎチャネルＭＩＳＦＥＴＱｎは、単一電源電圧
Ｖｃｃ （５［Ｖ：］ ）で外部装置とインターフェ
イスが行われるので、電源電圧Ｖｃｃで駆動される。こ
のｎチャネルＭＩＳＦＥＴＱｎは、例えばゲート長を８
〔ｎｍ〕程度で構成し、ドレイン領域近傍での電界強度
を緩和している。 一方、内部回路、例えば直接周辺回路や間接周辺回路で
使用されるｎチャネルＭＩＳＦＥＴＱｎは低消費電力化
を図るために低電源電圧Ｖｃｃ （約３．３（Ｖ））で
駆動されている。このｎチャネルＭＩＳＦＥＴＱｎは高
集積化を図るためにゲート長をたとえば０．８〜１．４
〔μｍ〕程度の範囲で構成し、ドレイン領域近傍の電界
強度は低電源電圧Ｖｃｃの導入で緩和されている。この
入出力段回路、内部回路のそれぞれのｎチャネルＭＩＳ
ＦＥＴＱｎは、ゲート長の寸法を変化させ、かつ使用電
源を変えるだけで、実質的に同一構造で構成されている
。つまり、入出力段回路、内部回路のそれぞれのｎチャ
ネルＭＩＳＦＥＴＱｎは、ゲート絶縁膜２２６、ゲート
電極２２７、ｎ形半導体領域２２９およびｎ°形半導体
領域２３２で構成することができる。さらに、それぞれ
のｎチャネルＭＴＳＦＥＴＱｎはサイドウオールスペー
サ２３１のゲート長方向のサイズを実質的に同一寸法で
構成することができる。 このように、入出力段回路として使用されるＬＤＤ構造
のｎチャネルＭＩｓＦＥＴＱｎ、内部回路として使用さ
れるＬＤＤ構造のｎチャネルＭＩＳＦＥＴＱｎのそれぞ
れを有するＤＲＡＭ２０１において、前記入出力段回路
のｎチャネルＭＩＳＦＥＴＱｓの使用電圧を前記内部回
路のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの使用
電圧に比べて高く構成し、前記入出力段回路のｎチャネ
ルＭＩＳＦＥＴＱｎのゲート長寸法を前記内部回路のｎ
チャネルＭＩＳＦＥＴＱｎのゲート長寸法に比べて長く
構成し、前記入出力段回路、内部回路のそれぞれのｎチ
ャネルＭＩＳＦＥＴのＬＤＤ構造を形成する低不純物濃
度のｎ型半導体領域２２９のゲート長方向の寸法を実質
的に同一寸法で構成する。この構成により、前記入出力
段回路のｎチャネルＭＩＳＦＥＴＱｎは、ゲート長寸法
を長（してホットキャリア耐圧を向上したので、経時的
なしきい値電圧劣化を低減し、電気的特性を向上するこ
とができると共に、前記内部回路のｎチャネルＭＩＳＦ
ＥＴＱｎは、低電源電圧Ｖｃｃを使用してホットキャリ
ア耐圧を確保しながら低電源電圧ｖＣＣの使用により低
消費電力化を図ることができ、しかも、前記入出力段回
路のｎチャネルＭＩＳＦＥＴＱｎはゲート長寸法を長く
し、内部回路のｎチャネルＭＩＳＦＥＴＱｎは低電源電
圧Ｖｃｃの使用によりそれぞれホットキャリア耐圧を向
上しているので、前記ＬＤＤ構造を形成する低不純物濃
度のｎ形半導体領域２２９のゲート長方向の長さを独立
に制御することができ、前記入出力段回路、内部回路の
それぞれのｎチャネルＭＴＳＦＥＴＱｎのそれぞれの低
不純物濃度のｎ形半導体領域２２９のゲート長方向の長
さ（またはサイドウオールスペーサ２３１のゲート長方
向の長さ）を実質的に同一にすることができる。つまり
、ＤＲＡＭ２０１は、低消費電力化を図ると共に、ホッ
トキャリア耐圧を向上することがてき、しかも後述する
がｎチャネルＭＩＳＦＥＴＱｎを形成するための製造工
程数を低減することができる。 前記ｎチャネルＭＩＳＦＥＴＱｎのｎ′″形半導体領域
２３２には層間絶縁膜２４０および層間絶縁膜２５１に
形成された接続孔２５１Ｃを通して配線２５２が接続さ
れている。配線２５２は前記カラムセレクト信号線２５
２と同一導電層である２層配線構造の下層の配線層で形
成されている。 ＣＭＯ３のｐチャネルＭＩＳＦＥＴＱｐは、素子間分離
用絶縁膜２２３で周囲を囲まれた領域内において、ｎ−
形ウエル領域２２１の主面部に構成されている。ｐチャ
ネルＭＩＳＦＥＴＱｐは、主に、ｎ−形ウエル領域２２
１、ゲート絶縁膜２２６、ゲート電極２２７、ソース領
域およびドレイン領域である一対のｎ形半導体領域２３
０および一対のｐ′″形半導体領域２３９で構成されて
いる。ｎ−形ウエル領域２２１、ゲート絶縁膜２２６お
よびゲート電極２２７のそれぞれは、前記メモリセル選
択用ＭＩＳＦＥＴＱｓＳｎチャネルＭＩＳＦＥＴＱｎの
それぞれと実質的に同様の機能を有している。 低不純物濃度のｎ形半導体領域２３０はＬＤＤ構造のｐ
チャネルＭＩＳＦＥＴＱｐを構成する。 高不純物濃度のｐ＋十形半導体領域２３９ゲート電極２
２７の側壁にそれに対して自己整合で形成されたサイド
ウオールスペーサ２３１．２３３Ｃに対して自己整合で
形成されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐ
の高不純物濃度のｐ十形半導体領域２３９は、サイドウ
オールスペーサ２３１の側壁にサイドウオールスペーサ
２３３Ｃを積層した２層構造のもので形成されている。 このサイドウオールスペーサ２３１．２３３Ｃは、ｎチ
ャネルＭＩＳＦＥＴＱｎのサイドウオールスペーサ２３
１に比べて、サイドウオールスペーサ２３３Ｃに相当す
る分、ゲート長方向の寸法が長く構成されている。つま
り、サイドウオールスペーサ２３１．２３３Ｃは、その
ゲート長方向の寸法を長くし、前記ｐ＋形半導体領域２
３９のｐ形不純物のチャネル形成領域側への拡散量を低
減することができるので、実効チャネル長を確保し、ｐ
チャネルＭＩＳＦＥＴＱｐの短チヤネル効果を低減でき
るように構成されている。ｎ形不純物に比べてｐ形不純
物は拡散係数が大きいので、ｐチャネルＭＩＳＦＥＴＱ
ｐは前述の構造で構成されている。 このように、ＬＤＤ構造のｎチャネルＭ Ｉ Ｓ ＦＥ
ＴＱｎ、ＬＤＤ構造のｐチャネルＭＩＳＦＥＴＱｐのそ
れぞれを有するＤＲＡＭ２０１において、前記ｎチャネ
ルＭＩＳＦＥＴＱｐのゲート電極２２７の側壁にそれに
対して自己整合で形成されるサイドウオールスペーサ２
３１，２３３Ｃのゲート長方向の寸法を、前記ｎチャネ
ルＭＩＳＦＥＴＱｎのゲート電極２２７の側壁にそれに
対して自己整合で形成されるサイドウオールスペーサ２
３１のゲート長方向の寸法に比べて長く構成する。 この構成により、前記ｎチャネルＭＩＳＦＥＴＱｎのサ
イドウオールスペーサ２３１のゲート長方向の寸法を短
くし、ＬＤＤ構造を形成する低不純物濃度のｎ形半導体
領域２２９のゲート長方向の長さを短くすることができ
るので、ｎチャネルＭｌｓＦＥＴＱｎの伝達コンダクタ
ンスを向上し、動作速度の高速化を図ることができると
共に、前記ｎチャネルＭＩＳＦＥＴＱｐのサイドウオー
ルスペーサ２３１．２３３Ｃのゲート長方向の寸法を長
くし、高不純物濃度のｐ＋十形半導体領域２３９チャネ
ル形成領域側への回り込みを低減することができるので
、ｐチャネルＭＩＳＦＥＴＱｐの短チヤネル効果を低減
し、高集積化を図ることができる。 前記ｎチャネルＭＩＳＦＥＴＱｐのｐ”形半導体領域２
３９には前記接続孔２５１Ｃを通して配線２５２が接続
されている。 前記第２１図の右側に示すように、配線２５２は層間絶
縁膜２５３に形成された接続孔２５３Ｄ内に埋込まれた
遷移金属膜２５４を介在させて上層の配線２５５に接続
されている。前記層間絶縁膜２５３上に延在する配線２
５５は前記シャント用ワード線２５５と同一導電層であ
る２層配線構造の上層の配線層で形成されている。前記
接続孔２５３Ｄ内に埋込まれた遷移金属膜２５４は、例
えば選択ＣＶＤ法て前記接続孔２５３Ｄ内から露出する
配線２５２の表面上に選択的に堆積したＷ膜で形成され
ている。前記遷移金属膜２５４は配線２５５の接続孔２
５３Ｄで形成される段差形状においてステップカバレッ
ジを向上するために形成されている。 前記配線２５５ （シャント用ワード線２５５も含む）
は前述のように遷移金属窒化膜２５５Ａ。 アルミニウム合金膜２５５Ｂのそれぞれを順次積層した
複合膜て形成されている。配線２５５は主に上層のアル
ミニウム合金膜２５５Ｂにより信号伝達速度が律則され
ている。配線２５５の下層の遷移金属窒化膜（遷移金属
シリサイド膜）２５５Ａは、上層のアルミニウム合金膜
２５５Ｂに８１が添加されている場合、配線２５５と接
続孔２５３Ｄ内に埋込まれた遷移金属膜２５４との接続
部分を含む、上層のアルミニウム合金膜２５５Ｂと層間
絶縁膜２５３との間の全域に設けられている。 つまり、配線２５５は、上層のアルミニウム合金膜２５
５Ｂの下地の材質を前記接続孔２５３Ｄ部分、層間絶縁
膜２５３部分のそれぞれにおいて均一化している。また
、配線２５５の下層の遷移金属膜２５５Ａはマイグレー
ション耐圧が上層のアルミニウム合金膜２５５Ｂに比べ
て高い。つまり、上層のアルミニウム合金膜２５５Ｂが
マイグレーション現象で断線した場合においても、下層
の遷移金属膜２５５Ａで信号を伝達することができるの
で、配線２５５の断線不良を低減することができる。 このように、下地の層間絶縁膜２５３に形成された接続
孔２５３Ｄ内に選択ＣＶＤ法で埋込まれた遷移金属膜２
５４、前記層間絶縁膜２５３上に延在するＳｌが添加さ
れたアルミニウム合金膜２５５Ｂのそれぞれを接続する
ＤＲＡＭ２０１において、前記接続孔２５３内に埋込ま
れた遷移金属膜２５４とアルミニウム合金膜２５５Ｂと
の間を含む前記アルミニウム合金膜２５５Ｂと下地の層
間絶縁膜２５３との間に遷移金属窒化膜（または遷移金
属シリサイド膜）２５５Ａを設ける。この構成により、
前記アルミニウム合金膜２５５Ｂの下地を前記接続孔２
５３Ｄ内に埋込まれた遷移金属膜２５４上、層間絶縁膜
２５３上のそれぞれにおいて均一化し、前記アルミニウ
ム合金膜２５５Ｂに添加されたＳｉが前記接続孔２５３
Ｄ内に埋込まれた遷移金属膜２５４とアルミニウム合金
膜２５５Ｂとの界面に析出されることを低減することが
できるので、前記界面の抵抗値を低減することができる
。また、前記アルミニウム合金膜２５５Ｂの下層に設け
られた遷移金属窒化膜２５５Ａは、前記アルミニウム合
金膜２５５Ｂが、例えばマイグレーション現象により断
線されてもこの断線部を介在させてアルミニウム合金膜
２５５８Ｍを接続することができるので、配線２５５の
断線不良を低減することができる。 前記配線２５５ （シャント用ワード線２５５も含む）
は、上層のアルミニウム合金膜２５５ＢにＣｕが添加さ
れている場合、少なくともアルミニウム合金膜２５５Ｂ
と接続孔２５３Ｄ内に埋込まれた遷移金属膜２５４との
接続部分（界面部分）に遷移金属窒化膜２５５Ａが設け
られている。この遷移金属窒化膜２５５Ａは前述のよう
にバリア性を有している。つまり、配線２５５は上層の
アルミニウム合金膜２５５Ｂのアルミニウムと接続孔２
５３Ｄ内に埋込まれた遷移金属膜２５４のＷとの相互拡
散による合金化反応を防止するように構成されている。 このように、下地の層間絶縁膜２５３に形成された接続
孔２５３Ｄ内に選択ＣＶＤ法で埋込まれた遷移金属膜２
５４、前記層間絶縁膜２５３上に延在するＣｕが添加さ
れたアルミニウム合金膜２５５Ｂのそれぞれを接続する
ＤＲＡＭ２０１において、前記接続孔２５３Ｄ内に埋込
まれた遷移金属膜２５４とアルミニウム合金膜２５５Ｂ
との間にバリア性を有する遷移金属窒化膜２５５Ａを設
ける。この構成により、前記接続孔２５３Ｄ内に埋込ま
れた遷移金属膜２５４とアルミニウム合金膜２５５Ｂと
の界面において、遷移金属とアルミニウムとの相互拡散
による合金化反応を防止し、前記界面の抵抗値を低減す
ることができる。 前記配線２５５の下層の遷移金属窒化膜２５５Ａは前述
のように結晶の配向がミラー（ｍｉｌｌｅｒ）面表示で
（２００）のものを積極的に使用する。 第２５図にスパック時のターゲット電圧（ｋＷ）と比抵
抗値［μΩ−ｃ＋ｎ］との関係を示す。データ（Ａ＞、
（Ｂ）のそれぞれは半導体ウェハの表面にスパッタ法で
堆積されたＴｉＮ膜の半導体ウェハの中心からの距離を
示している。データ（Ａ＞は半導体ウェハの中心からの
距離が０〔μｍ〕、つまり半導体ウェハの中心のＴｉＮ
膜の特性を表している。データ（Ｂ）は半導体ウェハの
中心からの距離が５０〔μｍ〕の位置のＴｉＮ膜の特性
を表している。 同第２５図に示すように、データ（Ｂ〉、つまり半導体
ウェハの中心から距離が遠い程、ＴｉＮ膜は比抵抗値が
低くなっている。この第２５図に示す比抵抗値が高い領
域Ｃ以上、例えば約４６０〔μΩ−ａｍ）以上の領域に
おいて、ＴｉＮ膜にＸ線回折スペクトルを行った結果を
第２６図（Ｘ線の入射角度とＸ線回折強度との関係を示
す図）に示す。また、比抵抗値が低い領域り以下、例え
ば約４００〔μΩ−ｃｍ）以下の領域において、Ｔ１Ｎ
膜にＸ線回折スペクトルを行った結果を第２７図（Ｘ線
の入射角度とＸ線回折強度との関係を示す図）に示す。 前記第２６図に示すように、比低項値が高い領域におい
て、ＴｉＮ膜（１１１）の結晶の配向、（２００）の結
晶の配向のそれぞれが混じり合っている。これに対して
、第２７図に示すように、ＴｉＮ膜は（２００）の単独
の結晶の配向を有している。つまり、（２００＞の結晶
の配向を有するＴ ＩＮ膜は、（１１１）の単独や（２
００）の混在した結晶の配向を有するＴｉＮ膜に比べて
、第２５図に示すように比抵抗値が低いので膜密度が高
い物理的性質がある。従って、この（２００）の結晶の
配向を有するＴｉＮ膜は耐熱性（バリア性）に優れ、ま
たＳｉの析出を低減できる特徴がある。 このように、前記配線２５５の下層の遷移金属窒化膜２
５５Ａ、特に少なくとも前記接続孔２５３Ｄ内に埋込ま
れた遷移金属膜２５４と上層のアルミニウム合金膜２５
５Ｂとの間の遷移金属窒化膜２５５Ａを結晶の配向が（
２００）のＴｉＮ膜で構成する。この構成により、前記
（２００）の結晶の配向を有するＴｉＮ膜は、（１１１
）の結晶の配向を有するＴｉＮ膜や（１１１）と（２０
０）との混合の結晶の配向を有するＴｉＮ膜に比べてＳ
ｉの析出量を低減することができるので、前記界面（２
５４−２５５Ｂ界面）の抵抗値をより低減することがで
き、また前記他の結晶の配向を有するＴｉＮ膜に比べて
比抵抗値が小さいので、前記界面での抵抗値をより低減
することができ、また膜密度が高いので、バリア性をよ
り向上することができる。 第２１図および第３２図（前記第２１図に示す断面構造
と異なる位置の断面構造を示す要部断面図）に示すよう
に、ＤＲＡＭ２０１の周辺回路の領域において、２層配
線構造のうちの下層の配線２５２は、高集積化で配線幅
寸法が縮小され、アルミニウム膜やアルミニウム合金膜
ではマイグレーション耐圧を確保できないので、前述の
ように遷移金属膜を使用している。周辺回路として特に
直接周辺回路は、メモリセルアレイ２１１Ｅのメモリセ
ルＭの配列ピッチに対応させてｎチャネルＭＩＳＦＥＴ
ＱｎＳｐチャネルＭＩＳＦＥＴＱｐのそれぞれを配置し
ているので、配線２５２のレイアウトルールを厳しくし
ている。 また、周辺回路の領域において、ｎチャネルＭＩＳＦＥ
ＴＱｎのｎ゛形半導体領域２３２、ｐチャネルＭＩＳＦ
ＥＴＱｐのｐ゛形半導体領域２３９のそれぞれを接続す
る場合、遷移金属シリサイド膜またはその積層膜（例え
ば相補性データ線２５０と同一導電層）で配線を形成し
た場合には、不純物の相互拡散を生じる。従って、配線
２５２は、前記メモリセルアレイ２１１Ｅで使用される
相補性データ線２５０と同一導電層を使用せず、前記不
純物の相互拡散が生じない前述の遷移金属膜を使用して
いる。 このように、メモリセルアレイ２１１Ｅ上に相補性デー
タ線、シャント用ワード線、カラムセレクト信号線のそ
れぞれを有し、前記メモリセルアレイ２１１Ｅの周辺回
路の領域に２層の配線層を有するＤＲＡＭ２０１におい
て、前記メモリセルアレイ２１１Ｅ上の相補性データ線
２５０を、ＣＶＤ法で堆積した多結晶珪素膜２５ＯＡ、
遷移金属シリサイド膜２５０Ｂのそれぞれを順次積層し
た複合膜で構成し、前記カラムセレクト信号線２５２を
、前記相補性データ線２５０の上層に、スパッタ法で堆
積した遷移金属膜で構成し、前記シャント用ワー゛ド線
２５５を、前記カラムセレクト信号線２５２の上層に、
スパッタ法で堆積したアルミニウム合金膜２５５Ｂ（遷
移金属窒化膜２５５Ａも含む）で構成し、このシャント
用ワード線２５５と同一導電層２５５、その下層のカラ
ムセレクト信号線２５２と同一導電層２５２のそれぞれ
を、両者間の層間絶縁膜２５３に形成された接続孔２５
３Ｄ内に、選択ＣＶＤ法で埋込まれた遷移金属膜２５４
を介在させて接続し、前記周辺回路の領域の２層の配線
層のうち、下層の配線２５２は前記カラムセレクト信号
線２５２と同一導電層で構成され、前記２層の配線層の
うち、上層の配線２５５は前記シャント用ワード線２５
５と同一導電層で構成され、前記２層の配線層の下層の
配線２５２、上層の配線２５５のそれぞれは前記選択Ｃ
ＶＤ法で接続孔２５３Ｄ内に埋込まれた遷移金属膜２５
４を介在させて接続する。 前記第２１図に示すように、ＤＲＡＭ２０１のシャント
用ワード線２５５および配線２５５の上層にはパッシベ
ーション膜２５６が設けられている。パッシベーション
膜２５６は酸化珪素膜２５６Ａ、窒化珪素膜２５６Ｂの
それぞれを順次積層した複合膜で構成されている。 下層の酸化珪素膜２５６Ａはその表面つまり上層の窒化
珪素膜２５６Ｂの下地表面を平坦化するように構成され
ている。下層の酸化珪素膜２５６Ａは、その下層のシャ
ント用ワード線２５５、配線２５５のそれぞれの上層に
アルミニウム合金膜２５５Ｂを形成しているので、この
アルミニウム合金膜２５５Ｂを溶融させない低温度で堆
積する。 すなわち、下層の酸化珪素膜２５６Ａは、例えばテトラ
エトキシシランガスをソースガスとするＣＣＶＤ法で堆
積する。下層の酸化珪素膜２５６Ａは、下地表面の段差
部分のステップカバレッジが良好であるので、表面を平
坦化するには、シャント用ワード線２５５間または配線
２５５間とその膜厚との比であるアスペクト比が１以上
の領域において、前記シャント用ワード線２５５間また
は配線２５５間の２分の１以上の膜厚で形成する。 前記アスペクト比が１以上の領域は最小配線間隔または
それに近い寸法に相当し、アスペクト比が１以下の領域
においては前記上層の窒化珪素膜２５６のステップカバ
レッジが問題とならない。前記シャント用ワード線２５
５間は約０．７〔μｍ〕程度の配線間隔で形成されてい
るので、前記下層ノ酸化珪素膜２５６Ａｌｔ３５０〜５
００ （ｎｍ〕程度の膜厚で形成する。 前記パッシベーション膜２５６の上層の窒化珪素膜２５
６Ｂは耐湿性を向上するために形成されている。この上
層の窒化珪素膜２５６Ｂは、例えばプラズマＣＶＤ法で
堆積され、１０００〜１２００（ｎｍ〕程度の膜厚で形
成されている。この上層の窒化珪素膜２５６Ｂは、下層
の酸化珪素膜２５６Ａの表面が平坦化されているので、
下地の段差部分においてオーバーハング形状の成長によ
る巣等の発生を防止することができる。 このように、アルミニウム合金膜２５５Ｂを主体とした
配線２５５上にパッシベーション膜２５６が設けられた
ＤＲＡＭ２０１において、前記パッシベーション膜２５
６を、テトラエトキシシランガスをソースガスとするＣ
、ＣＶＤ法で堆積した酸化珪素膜２５６Ａ、プラズマＣ
ＶＤ法で堆積した窒化珪素膜２５６Ｂのそれぞれを順次
積層した複合膜で構成し、このパッシベーション膜２５
６の下層の酸化珪素膜２５６Ａを、前記配線２５５間隔
と前記配線２５５の膜厚とのアスペクト比が１以上の領
域の前記配線２５５の間隔の２分の１またはそれ以上の
膜厚で構成する。この構成により、前記パッシベーショ
ン膜２５６の下層の酸化珪素膜２５６Ａは、前記配線２
５５のアルミニウム合金膜２５５Ｂを溶融しない低温度
でしかも高ステップカバレッジで堆積することができ、
前記配！２５５で形成される段差形状を平坦化すること
ができるので、前記バンシベーション膜２５６の上層の
耐湿性に優れた窒化珪素膜２５６Ｂを前記段差形状に基
づ（巣を生じることなく形成することができる。この結
果、前記パッシベーション膜２５６の上層の窒化珪素膜
２５６Ｂに巣が発生しないので、前記窒化珪素膜２５６
の割れの発生や前記巣に水分が溜まることがなく、前記
パッシベーション膜２５６の耐湿性を向上することがで
きる。 前記ＤＲＡＭ２０１のメモリセルアレイ （ＭＡ）２１
１Ｅと周辺回路との境界領域は第２８図（概略平面図）
および第２９図（前記第２８図の要部拡大平面図）に示
すように構成されている。つまり、メモリセルアレイ２
１１Ｅの非活性領域に形成されるｐ形チャネルストッパ
領域２２５Ａ。 周辺回路の非活性領域に形成されるｐ形チャネルストッ
パ領域２２４のそれぞれは前記境界領域において重ね合
わせていない。メモリセルアレイ２１１Ｅのｐ形チセネ
ルストッパ領域２２５Ａ、周辺回路のｐ形チャネルスト
ッパ領域２２４のそれぞれは別々の製造工程で形成され
ているので、前記境界領域で前記重合させずに、前記境
界領域である非活性領域の不純物濃度は低くされている
。 これは、活性領域に形成されたｎ形半導体領域２２９、
ｎ＋形半導体領域２３２のそれぞれとｐ−形ウエル領域
２２２の前記境界領域の主面部とのｐｎ接合耐圧を高め
ることができる。ｐ−形ウエル領域２２２の前記境界領
域の主面の不純物濃度が低いので、寄生ＭＯ３のしきい
値電圧は低下し、ｎ形反転層が発生しやすい。このｎ形
反転層はメモリセルアレイ２１１Ｅを取り囲む大面積で
形成され、前記境界領域を横切るようにまたはその近傍
に活性領域が存在すると、活性領域の面積が前記ｎ形反
転層の面積に相当する分増加する。これは、見かけ上、
ｐｎ接合面積を増大し、ｐｎ接合部においてリーク電流
量を増加する。従って、第２９図に示すように、活性領
域Ａｃｔ、例えば周辺回路のｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎは、前記境界領域から離隔させる（前
記境界領域を横切らない）。この離隔は、少なくとも製
造工程におけるマスク合わせずれ量、およびｎ形半導体
領域２２９、ｎ＋形半導体領域２３２のそれぞれのｎ形
不純物の拡散量を考慮した寸法で行う。 また、前記メモリセルアレイ （ＭＡ）２１１Ｅと周辺
回路との境界領域は第３０図〈概略平面図）および第３
１図（前記第３０図の要部拡大平面図〉に示すように構
成してもよい。つまり、メモリセルアレイ２１１Ｅのｐ
形チャネルストッパ領域２２５Ａ、周辺回路のｐ形チャ
ネルストッパ領域２２４のそれぞれは前記境界領域で重
ね合わせる。この重ね合わせは少なくとも製造工程にお
けるマスク合わせ余裕寸法に相当する分重ね合わせる。 ｐ形ヂャネルストッパ領域２２４．２２５Ａのそれぞれ
を重ね合わせた場合は非活性領域の前記境界領域の不純
物濃度が高くなる。ｐ−形ウエル領域２２２の非活性領
域の主面部の不純物濃度が高くなると、寄生ＭＯ３のし
きい値電圧を高めて分離能力を向上することができるが
、逆に前記境界領域と活性領域に形成されたｎ形半導体
領域２２９、ｎ”形半導体領域２３２のそれぞれとのｐ
ｎ接合耐圧が劣化する。従って、第３１図に示すように
、活性領域Ａｃｔ、例えば周辺回路のｎチャネルＭＩＳ
ＦＥＴＱｎは前記境界領域から離隔させる。この離隔は
、少なくとも製造工程におけるマスク合わせずれ量、お
よびｐ形チャネルストッパ領域２２４．２２５Ａのそれ
ぞれのｐ形不純物やｎ形半導体領域２２９、ｎ” 形半
導体領域２３２のそれぞれのｎ形不純物の拡散量を考慮
した寸法で行う。 前記境界領域には通常基板電位発生回路（ＶＢ１１ジェ
ネレータ回路）から発生する少数キャリアがメモリセル
アレイ２１１Ｅに侵入することを防止する図示しないガ
ードリング領域が配置されている。このガードリング領
域は、メモリセルアレイ２１１Ｅの周辺に配置され、ｎ
形半導体領域２２９またはｎ＋形半導体領域２３２で構
成されている。このガードリング領域は、前記ｐ形チャ
ネルストッパ領域２２５Ａ、２２４のそれぞれの境界領
域の内側であるメモリセルアレイ２１１Ｅ内（前記境界
領域とは離隔させる）に設ける。このガードリング領域
の上部には、前記メモリセルＭのスタックド構造の情報
蓄積用容量素子Ｃの下層電極層２３５、上層電極層２３
７または両者の層と同一導電層で形成された段差緩和層
が設けられている。この段差緩和層は、メモリセルアレ
イ２１ＩＥと周辺回路との間に発生する段差形状を緩和
し、上層配線、例えばカラムセレクト信号線２５２やシ
ャント用ワード線２５５の加工精度の向上や断線不良の
低減を図るように構威されている。 このように、ｐ−形ウエル領域２２２の非活性領域の主
面部に形成されたｐ形チャネルストッパ領域で周囲を規
定された、前記ｐ−形ワウエル領域２２のそれぞれ異な
る活性領域内の主面にメモリセルＭ１周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎの夫々を配置するＤＲＡＭ２０１
において、前記メモリセルＭの周囲を囲むｐ形チャネル
ストッパ領域２２５Ａ、前記周辺回路のｎチャネルＭＩ
ＳＦＥＴＱｎの周囲を囲むｐ形チャネルストッパ領域２
２４のそれぞれを別々の製造工程で独立に構威し、前記
ｐ形チャネルストッパ領域２２５Ａ。 ｐ形チャネルストッパ領域２２４のそれぞれの境界領域
には前記メモリセルＭ１前記周辺回路のｎチャネルＭ
Ｉ Ｓ Ｆ ＥＴＱｎ等、活性領域Ａｃｔを配置しない
。この構成により、前記ｐ形チャネルストッパ領域２２
５ＡＳｐ形チャネルストッパ領域２２４のそれぞれが前
記境界領域で離隔する場合は前記境界領域にその面積に
対応した大きなｎ型反転層が発生し易くなり、前記境界
領域に活性領域Ａｃｔが存在するとこの活性領域Ａｃｔ
に形成されるｎ形半導体領域２２９やｎ゛形半導体領域
２３２の面積が見かけ上前記ｎ形反転層を加算した分増
加し、ｐ−形ウエル領域２２２とｎ形半導体領域２２９
やｎ゛形半導体領域２３２との接合部においてリーク電
流量が増大するが、前記境界領域ＡＣｔは配置していな
いので、前記接合部においてリーク電流量を低減するこ
とができる。 また、前記ｐ形チャネルストッパ領域２２５Ａ。 ｐ形チャネルストッパ領域２２４のそれぞれが前記境界
領域で重なる場合はその領域の不純物濃度が高くなるが
、前記境界領域には活性領域Ａｃｔは配置していないの
で、ｐ−形ウエル領域２２２とｎ形半導体領域２２９や
ｎ′″形半導体領域２３２とのｐｎ接合耐圧を向上する
ことができる。 次に、前述のＤＲＡＭ２０１の具体的な製造方法につい
て、第３３図乃至第６６図（各製造工程毎に示す要部断
面図〉を用いて簡単に説明する。 まず、単結晶珪素からなるｐ−形半導体基板２２０を用
意する。
イオン注入技術に適用して有効な技術に関するものであ
る。 〔従来の技術〕 近年、大電流、高エネルギーイオン注入装置を用いた半
導体集積回路装置、特にモノリシック半導体集積回路装
置へのイオン注入技術が注目されているが、その際の問
題点として被打込みウェハの温度上昇、コンタミネーシ
ョン、チャージアップによる素子破壊などが指摘されて
いる。これらの問題点について記載された文献の例とし
ては、雑誌「電子材料Ｊ１９８０年１１月号第６３頁〜
第６８頁および第１３０頁、特開昭６１３４０３号公報
、雑誌「日経マイクロデバイセズ」１９８６年６月号第
５０頁〜第５２頁、蒲生健次著「半導体イオン注入技術
」産業図書＠１１９８６年７月３１日発行第２０４頁〜
第２０７頁、特開昭６４−１７８６３号公報、特開平ｌ
−１６２７６７号公報、特開昭５９−２８３３３号公報
、特開昭６４−１０５６３号公報、特開昭５８−９３２
４７号公報、泉らの「ヌクリア・インストルメンツ・ア
ンド・メソッズ・フイブラス・リサーチ（ＮｕｃＩｅａ
ｒ Ｉｎｓｔｒｕｍｅｎｔｓ ａｎｄ Ｍｅｔｈｏｄｓ
ｉｎ Ｐｈｙｓｉｃｓ Ｒｅ５ｅａｒｃｈ、 Ｋ、１
００Ｍｌ ｅｔ、 ａｌ） Ｂ３７／３８ ノース・
ホラノド出版１９８９年第２９９頁〜第３０３頁などが
ある。 〔発明が解決しようとする課題〕 本発明は、上記した従来技術の問題点を改善すべくなさ
れたものである。 すなわち、本発明の一つの目的は、ウェハの温度を安定
に０℃以下に冷却しながらイオン打込みが行えるイオン
注入装置を提供することにある。 本発明の一つの目的は、ウェハのチャージアップを有効
に防止可能なイオン注入装置を提供することにある。 本発明の一つの目的は、ウェハ・ストッパなどからのコ
ンタミネーションが生じないイオン注入装置を提供する
ことにある。 本発明の一つの目的は、イオン経路全体にわたって高真
空を保持可能な真空排気系を有するイオン注入装置を提
供することにある。 本発明の一つの目的は、多価イオン打込みまたは分子イ
オン打込みに適したイオン注入装置を提供することにあ
る。 本発明の一つの目的は、外部へのウェハ取出し時の結露
を防止できる結露防止機構を有するイオン注入装置を提
供することにある。 本発明の一つの目的は、電子シャワーが故障してもウェ
ハに静電破壊が発生しないイオン注入装置を提供するこ
とにある。 本発明の一つの目的は、９００’Ｃ〜８００を以下の低
温アニールでも打込層を無欠陥とすることが可能なイオ
ン注入技術を提供することにある。 本発明の一つの目的は、深い打込層を無欠陥とすること
が可能なイオン注入技術を提供することにある。 本発明の一つの目的は、微細な拡散層くドープ層）の形
成に適した半導体集積回路装置の製造方法を提供するこ
とにある。 本発明の一つの目的は、高スループツトのイオン注入技
術を提供することにある。 本発明の一つの目的は、微細でかつ深い拡於層（ドープ
層）を形成できる不純物のドーピング技術を提供するこ
とにある。 本発明の一つの目的は、０．５〜０，３μｍおよびそれ
以下の設計カールに対応可能なイオン注入技術を提供す
ることにある。 本発明の一つの目的は、打込み中に後段加速管の真空度
を５Ｘ１０−６Ｔｏｒｒ程度以上に保持できる排気系を
有するイオン注入装置を提供することにある。 本発明の一つの目的は、ウェハ温度を０℃〜５０℃また
はそれ以下に保ちながらイオン打込み可能なイオン注入
装置を提供することにある。 本発明の一つの目的は、０．１μｍ程度以下の浅い無欠
陥拡散層（ドープ層）を有する半導体集積回路装置の製
造方法を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。 〔課題を解決するための手段〕 本願に開示した主要な発明およびその他の特徴を参考ま
でに項分けして示すと、以下のとおりである。 １、被処理ウェハに所望のイオンを注入する際、上記ウ
ェハを温室以下に冷却するイオン注入装置において、イ
オン注入後、上記ウェハを注入室から外気中に取り出す
前に、上記ウェハを加熱することにより、外気中に取り
出したときに結露が発生しないようにすることができる
加熱手段を有するイオン注入装置。 ２、上記加熱手段は、上記ウェハを１０℃以上の温度に
加熱可能である。 ３、上記加熱手段は、ランプからなる。 ４、上記加熱手段は、取り出し前のウェハにウェハより
も高温のガスを供給するためのガス供給手段よりなる。 ５、上記ガスは室温以上に加熱されている。 ６、上記ガスは乾燥ガスである。 ７、上記ガスは、主に窒素ガスからなる。 ８、被処理ウェハをスタンバイ状態において室温以下に
冷却した状態で上記ウェハに所望のイオンを注入するこ
とができるようにしたイオン注入装置において、上記ウ
ェハの近傍に、上記ウェハへの不所望なコンタミネーシ
ョン、外来イオンまたは分子の凝縮、吸着、付着を防止
するための上記スタンバイ状態のウェハ温度よりも低温
に設定可能な補助冷却面を有するイオン注入装置。 ９、上記補助冷却面は、上記ウェハを収容した注入室を
排気するためのクライオポンプの１つまたはそれ以上の
クライオ面とは別個に設けられ、上記補助冷却面の温度
は、上記１つまたはそれ以上のクライオ面のうち、最低
温度のクライオ面の温度よりも高くすることができる。 １０、上記補助冷却面の温度は、スタンバイ状態の上記
ウェハ温度よりも１０℃以上低温に設定可能である。 １１、被処理ウェハ上での注入イオンによるチャージア
ップを防止するために上記ウェハに注入イオンと反対の
電荷に帯電した粒子を供給するための中和用荷電粒子供
給手段を有するイオン注入装置において、上記中和荷電
粒子供給手段の中和粒子供給量が所定の値より低下した
ときは、注入イオンのイオン源からの放出を瞬時に停止
させることができるようにしたイオン注入装置。 １２、上記イオン放出の停止動作は、上記中和荷電粒子
供給手段を監視するモニタ手段からの信号により上記イ
オン源の引出電圧を制御することによって行われる。 １３、上記イオン注入装置は、最大で５ｍＡ以上のビー
ム強度を持つ。 １４、注入室内に設けられたイオン打込み用ウェハ・ス
テージ上における被処理ウェハをスタンバイ状態におい
て、−２００℃以下に冷却可能にウェハ冷却手段を有す
るイオン注入装置。 １５、上記イオン注入装置の最大ビーム電流は５ｍＡ以
上である。 １６、上記ウェハ冷却手段はヘリウムを冷媒として使用
する。 １７、上記ウェハ冷却手段は冷媒の断熱膨張を利用して
冷却を行う。 １８、複数の被処理ウェハをウェハ保持手段上に保持し
た状態で、前記ウェハ保持手段を高速回転させながら所
望のイオンを注入することができるようにしたイオン注
入装置において、イオン注入中のウェハを冷却するため
にスタンバイ時のウェハ温度を室温以下に冷却できるウ
ェハ冷却手段を有するイオン注入装置。 １９、上記冷却手段は、上記ウェハ保持手段が回転して
いる間にも冷媒流体を上記保持手段内に循環させること
ができる。 ２０、以下の構成よりなる被処理ウェハのイオン注入装
置： （ａ）、所望のイオンを放出するためのイオンソースイ
）、イオンソースの近傍に設けられたソースからイオン
を引き出すための引き出し電極：（ｃ）、上記放出イオ
ン中から所望のイオンを選別するための質量分析マグネ
ット手段； （ｄ）、上記マグネット手段により分解されたイオンの
うち、所望のイオンを選択的に通過させるアナライザス
リット （ｅ）、上記アナライザスリットを通過した所望のイオ
ンに所望の運動エネルギーを付与するために、上記アナ
ライザスリットの後方に設けられた後段加速電極群 （ｆ）、上記後段加速電極群を通過したイオンビームを
被処理ウェハに注入するために、注入時に１枚またはそ
れ以上の被処理ウェハを上記後段加速電極群の出口に近
接して保持できるようにしたウェハ保持手段； （粉、上記引き出し電極直後から上記後段加速電極群の
出口までのビームラインに沿って設けられた上記ビーム
ラインの前記区間の真空度をその全域にわたって、イオ
ン注入時において実質的に１、ＯＸ １０−５Ｔｏ ｒ
ｒ以上に設定できるようにした複数の真空排気手段。 ２１、上記真空度は、５Ｘ１０−６Ｔｏｒｒ以上である
。 ２２、上記真空度は、多価イオン注入時に他の価数を有
するイオン種の混入を防止できるように、注入時におい
て↓、Ｏｘ １０−６Ｔｏ ｒ ｒ以上に設定できる。 ２３、上記複数の真空排気手段は、全てオイルフリー排
気系よりなる。 ２４、上記複数の排気手段の少なくとも２つは、上記ア
ナライザスリットの両側に設けられ、１つは上記アナラ
イザスリットと後段加速電極群の人口間に、他方は上記
質量分析マグネットの近傍に設けられている。 ２５、被処理ウェハに打ち込むべきエネルギーまで加速
したイオンビームに実質的に偏向を加えることなく、直
接そのビームを用いて上記被処理ウェハを移動させなが
ら上記被処理ウェハにイオンを注入する最大ビーム強度
がｌＱｍＡ以上のイオン注入装置において、ビームライ
ンに２またはそれ以上の真空排気系を接続して、イオン
注入時におけるビームラインの真空度を向上できるよう
にしたイオン注入装置。 ２６、上記ビームラインのうち、質量分析器の質量分析
スリットから後段加速管出口まで後部ビームラインの真
空度はイオン注入動作時において、上記後ｌビームライ
ン内におけるイオンの平均自由工程が同後部ビームライ
ンに沿ったビームの走行距離の約１０倍より太き（設定
可能である。 ２７、上記後段加速管出口近傍には、当該部分を排気す
るための真空排気系が接続されている。 ２８、被処理ウェハを注入室内のウェハステージ上に載
置し、前記ウェハの周辺部に当接して前記ウェハを保接
するためのウェハストッパを有するイオン注入装置にお
いて、前記ストッパの形状はイオンビームが前記ストッ
パに照射された場合にも、その部分から発生して前記ウ
ェハに入射する２次粒子の量を実質的に最少になるよう
にしたイオン注入装置。 ２９、複数枚の被処理ウェハをウェハ保持手段上に保持
して、前記ウェハ保持手段を高速回転させながら前記ウ
ェハに所望のイオンを注入するイオン注入装置において
、ウェハのロードおよびアンロード時においても、上記
ウェハ保持手段のウェハ載置部の温度をイオン注入時と
ほぼ同一の低温に保持することができるようにしたイオ
ン注入装置。 ３０、質量電荷比は異なるが、質量分析器での速度の相
違似寄り打込みイオン種と同一の質量分析スリットを通
過して来る不所望イオンを阻止するため、ビーム経路上
にその開口部が来るように設けられ、所定の電位を付与
可能なビームフィルター電極を有するイオン注入装置。 ３１、被処理ウェハに所望のイオンを注入する際、上記
ウェハを室温以下に冷却するイオン注入方法において、
イオン注入後、上記ウェハを注入室から外気中に取り出
す前に、上記ウェハを加熱することにより、外気中に取
り出した時に結露が発生しないようにするイオン注入方
法 ３２、上記加熱；ま上記ウェハをｌ０℃以上の温度に加
熱することよりなる。 ３３、上記加熱は、ランプによる。 ３４、上記加熱は、ウェハよりも高温のガスを取り出し
前のウェハに供給することよりなる。 ３５、上記ガスは室温以上に加熱されている。 ３６、上記ガスは乾燥ガスである。 ３７、上記ガスは、主に窒素ガスからなる。 ３８、被処理ウェハをスタンバイ状態において、室温以
下に冷却した状態で上記ウェハに所望のイオンを注入す
るイオン注入方法において、上記ウェハの近傍に上記ウ
ェハへの不所望なコンタミネーション、外来イオンまた
は分子の凝縮、吸着、付着を防止するための上記スタン
バイ状態のウェハ温度よりも低温の補助冷却面を配する
イオン注入方法。 ３９、上記補助冷却面は、上記ウェハを収容した注入室
を排気するためのクライオポンプの１つまたはそれ以上
のクライオ面とは別個に設けられ、上記補助冷却面の温
度は、上記１つまたはそれ以上のクライオ面のうち、最
低温度のクライオ面の温度よりも高くすることができる
。 ４０、上記補助冷却面の温度は、スタンバイ状態の上記
ウェハ温度よりも少なくとも１０℃低い。 ４１、被処理ウェハ上での注入イオンによるチャージア
ップを防止するために上記ウェハ上に注入イオンと反対
の電荷に帯電した粒子を供給し、中和するようにしたイ
オン注入方法において、上記中和粒子供給量が所定の値
より低下したときは、注入イオンのイオン源からの放出
を瞬時に停止させるイオン注入方法。 ４２、上記イオン放出の停止動作は、上記中和用荷電粒
子供給を監視するモニタ主からの信号により上記イオン
源の引き出し電圧を制御することによって行われる。 ４３、上記イオン注入方法は、５ｍＡ以上のビーム強度
で行われる。 ４４、注入室内に設けられたイオン打込み用ウェハステ
ージ上における被処理ウェハをスタンバイ状態において
、−２００℃以下に冷却しながらイオン打込みを行うイ
オン注入方法。 ４５、上記イオン注入方法のビーム電流は５ｍＡ以上で
ある。 ４６、上記ウェハ冷却はヘリウムを冷媒として使用する
。 ４７、上記ウェハ冷却は冷媒の断熱膨張を利用して冷却
を行う。 ４８、複数の被処理ウェハをウェハ保持手段上に保持し
た状態で、前記ウェハ保持手段を高速回転させながら所
望のイオンを注入するようにしたイオン注入方法におい
て、イオン注入中のウェハを冷却し、ウェハ裏面温度を
室温以下に冷却するようにしたイオン注入方法。 ４９、上記ウェハの冷却は、上記ウェハ保持手段が回転
している間にも冷媒流体を上記保持手段内に循環させる
ことができる。 ５０、（ａ）、 イオンを放出するためのイオンソー
ス；（ｂ）、イオンソースの近傍に設けられたソースか
らイオンを引き出すための引き出し電極：（ｃ）、上記
放出イオン中から所望のイオンを選別するための質量分
析マグネット手段； （ｄ）、上記マグネット手段により分解されたイオンの
うち、所望のイオンを選択的に通過させるアナライザス
リット； （ｅ）９ 上記アナライザスリットを通過した所望のイ
オンに所望の運動エネルギーを付与するために、上記ア
ナライトスリットの後方に設けられた後段加速電極群 （ｆ）、上記後段加速電極群を通過したイオンビームを
被処理ウェハに注入するために１枚またはそれ以上の被
処理ウェハを上記後段加速電極群の出口に対向して保持
したウェハ保持手段：と、（印、上記引き出し電極直後
から上記後段加速電極群の出口までのビームラインに沿
って設けられた上記ビームラインの前記区間の真空度を
その全域にわたって、イオンの注入時において実質的に
所定の真空度以上に設定できるようにしナニ複数の真空
排気手段よりなるイオン注入装置を用いた上記被処理ウ
ェハへのイオン注入方法において、上記所定の真空度は
１．ＯＸ １０−’Ｔｏ ｒ ｒであるイオン注入方法
。 ５１、上記真空度は、５Ｘ１０−’Ｔｏｒｒ以上である
。 ５２、上記真空度は、多価イオン注入時に他の価数を有
するイオン種の混入を防止できるように、注入時におい
て１．０Ｘ１０−’Ｔｏｒｒ以上とする。 ５３、上記複数の真空排気手段は、全てオイルフリー排
気系よりなる。 ５４、上記複数の排気手段の少なくとも２つは、上記ア
ナライザスリットの両側に設けられ、１つは上記アナラ
イザスリットと後段加速電極群の人口間に、他方は上記
質量分析マグネットの近傍に設けられる。 ５５、被処理ウェハに打込むべきエネルギーまで加速し
たイオンビームに実質的に偏向を加えることなく直接そ
のビームを用いて上記被処理ウェハを移動させながら上
記被処理ウェハにイオンを注入するビーム強度が１０ｍ
Ａ以上のイオン注入方法において、ビームラインに２ま
たはそれ以上の真空排気系を接続して、イオン注入中に
おけるビ−ムイン真空度を向上したイオン注入方法。 ５６、上記ビームラインのうち、質量分析器の質量分析
スリットから後段加速管出口までの後部ビームラインの
真空度はイオン注入動作時において、上記後部ビームラ
イン内におけるイオンの平均自由行程は、同後部ビーム
ラインのビームラインに沿ったビームの走行距離の約１
０倍より大きい。 ５７、上記後段加速管出口近傍は、当該部分を排気する
ための真空排気系により排気されている。 ５８、被処理ウェハを注入室内のウェハステージ上に載
置し、前記ウェハの周辺部に当接して前記ウェハを保接
するためのウェハストッパによりウェハを保持するイオ
ン注入方法において、前記ストッパの形状はイオンビー
ムが前記ストッパに照射された場合にも、その部分から
発生して前記ウェハに入射する２次粒子の量を実質的に
最少になるようにして行うイオン注入方法。 ５９、複数枚の被処理ウェハをウェハ保持手段上に保持
して、前記ウェハ保持手段を高速回転させながら前記ウ
ェハに所望のイオンを注入するイオン注入方法において
、ウェハのロードおよびアンロード時においても、上記
ウェハ保持手段のウェハ載置部の温度をイオン注入時と
ほぼ同一の低温に保持するようにしたイオン注入方法。 ６０、質量電荷比は異なるが、質量分析器入口での速度
の相違により打込みイオン種と同一の質量分析スリット
を通過して来る不所望イオンを阻止するため、ビーム経
路上にその開口部が来るように設けられ、所定の電位を
付与したビームフィルタ電極により上記不所望イオンが
上記フィルタを通過せず、所望イオンを通過させるよう
にして、前記所望イオンを被処理ウェハに注入するよう
にしたイオン注入方法。 ６１、被処理ウェハへ不純物イオンを注入して前記ウェ
ハ上に半導体集積回路を形成する半導体集積回路装置の
製造方法において、以下の点を特徴とするニ スタンバイ時にウェハが室温にされているイオン打込み
装置によって所望の不純物イオンを所定の濃度注入した
のでは充分に打込み層がアモルファス化しない場合にお
いて、上記ウェハを打込層が充分にアモルファス化する
温度まで冷却して上記所定濃度で上記所定不純物イオン
を注入する。 ６２、上記所定の不純物イオンは、単体ボロンイオンで
ある。 ６３、被処理ウェハへ不純物イオンを注入して、前記ウ
ェハ上に半導体集積回路を形成する半導体集積回路装置
の製造方法において、以下の点を特徴とするニ スタンバイ時にウェハが室温にされているイオン打込み
装置によって所定の不純物イオンを所定の濃度注入した
のでは充分に打込み層がアモルファス化しない場合にお
いて、上記所定の不純物イオンが注入される前に、上記
不純物イオンが注入されるべき部分に充分にその部分が
アモルファス化されるような第４属元素からなる他のイ
オンを注入し、予めアモルファス化した後に所定の不純
物イオンを注入する。 ６４、上記性のイオンの打込み時には、上記ウェハの表
面温度を室温以下になるように冷却する。 ６５、上記所定の不純物イオン打込み時には、上記ウェ
ハの表面温度を室温以下に保持する。 ６６、上記性のイオン注入工程と上記所定の不純物イオ
ン注入工程は同一の装置内で連続的に行われる。 ６７、上記性の不純物イオンは、Ｇｅよりなるイオンで
ある。 ６８、上記所定の不純物イオンは、ボロン単体イオンで
ある。 ６９、以下の工程よりなる半導体集積回路装置の製進方
法 〔ａ）、その上に半導体装置を形成すべきウェハの第１
の主面にその温度が室温以下に保持されるように冷却し
た状態で所定の不純物イオンをイオン打込みにより注入
する工程と、その後、 Ｑ））、上記打込み層を活性化するために、少なくとも
上記ウェハの上記第１の主面に対して９００℃以下の熱
処理を施す工程。 ７０、以下の工程よりなる半導体集積装置の製造方法； その上に半導体装置を形成すべきウェハの第１の主面に
その温度が室温以下に保持されるように冷却した状態で
所定の分子イオンからなる不純物イオンをイオン打込み
により注入する工程；７１、上記分子イオンはボロンを
含む。 ７２、以下の工程よりなる半導体集積装置の製造方法； （ａ）、その上に半導体集積回路を形成すべきウェハの
第１の主面にその温度が室温以下に保持されるように冷
却した状態で所定の第１の不純物イオンをイオン打込み
により注入する工程：と、（ｂ）、上記工程の後、ウェ
ハの表面温度を上昇させることなく上記第１の主面に所
定の第２の不純物イオンをイオン打込みにより注入する
工程。 ７３、以下の工程よりなる半導体集積回路装置の製造方
法： （ａ）、その上に半導体集積回路を形成すべきウェハの
第１の主面にその温度が室温以下に保持されるように冷
却した状態で所定の第１の不純物イオンをイオン打込み
により注入する工程；と、（ｂ）、上記工程の後、上記
ウェハの温度が実質的に上昇する前に上記ウェハの上記
第１の主面をテンプアニールする工程。 ７４、上記アニールは、上記所定の不純物を注入したイ
オン注入室内で行われる。 ７５、上記イオン注入時のウェハ温度は１０℃以下であ
る。 以下、本発明を具体例によって詳細に説明する。 説明の都合上、複数の実施例に分けて説明するが、実施
例２および実施例３で説明するデバイスおよびプロセス
は、実施例１で述べる装置の対応する各態様により製造
される。なお、実施例を説明するための全図において、
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。 〔実施例１〕 まず、本発明の一実施例のアウトラインを第１図〜第３
図により説明する。 第１図は、本イオン注入装置の全体概略図を示したもの
である。この図は、バッチ処理型の高電流型イオン注入
装置であるが、枚葉型の装置も同様である。 （１）、ウェハ冷却機構は、ウェハ１３を載せた回転ス
テージ１８に冷凍器１５で冷却した冷媒１７を循環させ
、ウェハ１３を０℃〜−１００℃の範囲で冷却する。ま
た、この冷媒の代わりにヘリウムガスを用い、冷凍器１
５をヘリウム圧縮器として回転ステージ１８をヘリウム
の断熱膨張で冷却する。ウェハ１３と回転ステージ１８
との間の熱の抵抗を下げるため、冷却補助ガス１９をウ
ェハ■３と回転ステージ１８との間隙に封入する。 （２）、電子シャワー生成器１０の電子シャワーモニタ
１１とイオン・ソース電源１または引出し電極電源４と
を電気的に連動させ、電子シャワーが設定値以下になっ
た瞬間にイオン・ソース電源１または引出し電極電源４
を切ることにより、イオン・ビーム２１を停止させてウ
ェハ１３の静電破壊を防止する。 （３）、多価イオン、分子イオンの純度を向上させるた
め、質量分析部５の出口にビーム・フィルタ用スリット
電極６を設け、イオン・ソース２から質量分析部５の出
口までの間で生じたエネルギーコンタミを除去する。こ
のためには、ビーム・フィルタ用スリット電極６に引出
し電圧の５０％以上の電圧を印加するなどの方法を用い
る。また、質量分析部５の出口から後段加速管８の出口
までの間で生じるエネルギーコンタミイオンを防止する
ため、メカニカル・ドライ真空排気系７．９を設置して
この領域を真空排気する。 （４）、第２図にウェハ１３の保持部を示した。第２図
（Ａ）は正面図、同図（Ｂ）は側面図である。 第２図（Ｂ）から分かるように、イオン・ビーム２１が
ウェハ・ストッパ２０に当たるため、その材質であるア
ルミニウムやそれに含有されている不純物がスパッタリ
ングにより発生し、ウェハ１３に付着する。この対策を
第３図に示す。第３図（Ａ＞は、静電チャック機構によ
りウェハ保持を行い、ウェハ１３の周囲に金属を置かな
いようにした場合である。第３図（Ｂ）は、ウェハ・ス
トッパ２０の形状を逆テーパとし、イオン・ビーム２１
が当たってもそれによるスパッタ物質２２がウェハ１３
に飛来し難い形状としたものである。 第３図（ｃ）は、ウェハ・ストッパ２０の形状を針状に
し、イオン・ビーム２１の当たる面積を極力小さくする
ことによって、スパッタ物質２２の生成を防止した場合
である。 以上の各構成により、以下のような効果を得ることがで
きる。 すなわち、ウェハの冷却により、イオン打込み中に生じ
る欠陥の拡張、中途半端な回復を抑えられるので、低温
アニールにより結晶欠陥の無い打込層が得られ、ディー
プサブミクロンデバイスを実現することができる。さら
に電子シャワーとイオン・ソース系電源とを電気的に連
動することにより、電子シャワー生成器が故障した際に
もウェハの静電破壊を無くすことができる。さらにウェ
ハ保持部の純度向上、形状改良を行うことにより、ウェ
ハの金属汚染を防止でき、接合リーク電流の低減、結晶
欠陥の発生防止を達成できるため、ディープサブミクロ
ンデバイスの歩留り向上を図ることができる。さらにビ
ームフィルタおよび質量分析管から後段加速管出口まで
の真空度向上により、多価イオン打込みまたは分子イオ
ン打込みのエネルギーコンタミを防止でき、これにより
デバイス特性のバラツキを防止し、歩留りおよび性能向
上を図ることができる。 次に、本イオン注入装置の各部の詳細を第１図〜第３図
により説明する。１はイオン・ソース電源であり、イオ
ン・ソース２のフィラメントおよび電子シャワー生成器
１０等に電流を供給する。 ２はフリーマン（Ｆｒｅｅｍａｎ）・ソースなどのイオ
ン・ソース、３はイオン・ソース２などから排出される
ガス等を排気するためのドライ荒引ポンプとターボ・モ
レキスラ・ポンプ、例えば樫山工業株式会社製ＳＤシリ
ーズ・ドライポンプおよびＫＤＭシリーズ・モレキュラ
・ドラッグ・ポンプなどの直列接続からなるオイル・フ
リー真空排気系、４は引出し電極電源であり、電子シャ
ワー生成器１０が故障した際などには、電子シャワーモ
ニタ１１の作用によりこの電源４が０ 〔Ｖ〕とされ、
イオンの引出しが停止する。５は引出されたイオンの中
から所望のイオンを選び出すための分析マグネット５゛
よりなる質量分析部（質量分析管）、６は質量分析部５
の出口に設けられたビーム・フィルタ用スリット電極で
あり、他のスリット電極と同様グラファイト等の円板の
中央にイオン・ビーム２１が通過する開口を設け、先ま
たは後に説明する如く、その電極板に所定の電圧を印加
したものである。ビーム・フィルタ用スリット電極６は
引出し電圧［Ｖｏ］の５０％以上の電圧を印加すること
により、多価イオン打込みまたは分子イオン打込みの際
、所望のイオンのみを高純度で選択する。６゛ は分析
マグネット５′の作用により所定の位置に飛来したイオ
ンのみを通過させるための先と同様なスリット電極であ
る。７は３と同様の構成のオイルフリー真空排気系、８
は２〜１０個程度の先と同様のスリット電極よりなる後
段加速部（後段加速管）、９は７と同様のオイルフリー
真空排気系、ＩＤは先または後に説明するウェハ１３の
チャージ・アップによる破壊を防止するためにイオン・
ビーム２１に電子を付加する電子シャワー生成器、１１
は電子シャワー生成器１０の電流を監視し、設置値より
ある一定値低下したときは、イオン・ソース２からのイ
オン放出を停止してウェハ１３上のチャージ・アップを
防止するための電子シャワー・モニタ、１２は多数のウ
ェハ１３を収納してイオン打込みを実行するための注入
室、１３はイオン打込みされるウェハ例えば半導体集積
回路装置のウニハエ程中のＳｉウェハ、ＧａＡｓウェハ
等である。１４は先と同様の荒引きドライ・ポンプを初
期荒引きポンプとするオイルフリー真空排気系、７′は
質量分析管５を高真空に保持するための３と同様の構成
よりなるオイルフリー真空排気系、１４’ は１４と同
様の構成からなるロード・ロック室のオイルフリー真空
排気系、１５は冷凍器であり、冷媒１７を冷却（圧縮・
冷却・液化などを含む）してウェハ１３を室温、望まし
くは０℃〜−１００℃まで冷却する。１６はロード・ロ
ック室であり、ウェハ１３のロードまたはアンロードの
際、ここで−旦、所定の真空度または外気圧まで調整さ
れる。１７はエチレン・グリコール、液体Ｎ２ または
液体Ｈｅなどの冷媒である。１８は回転ステージであり
、１０〜３０枚のウェハ１３を収容して高速回転しなが
ら平行移動する。１９はウェハ１３とステージ１８とき
間の空隙に送り込まれる冷却補助ガス、２０はウェハ１
３の飛出し防止用ウェハ・ストッパ、２１はイオン・ビ
ーム、２２は二次イオン・ビームである。 以下、さらに各部の詳細を説明する。 第４図に回転ステージおよびその冷却機構の一例を示す
。同図において１３はウェハ １５は冷凍器、１７はエ
チレングリコール等の冷媒、１８はステージ、１９はス
テージ１８とウェハ１３との熱伝達を改善するための冷
却補助ガスおよびその導入路、２０はウェハ・ストッパ
、３０は冷却ガス導入空間、３１は○リングである。こ
のような冷却機構により、大電流打込中におけるウェハ
の打込面の温度を室温から０℃前後またはそれ以下の低
温に保持することができる。 第５図は、回転ステージおよびその冷却機構の他の例で
ある。この例では、クライオ・ポンプと同様にＨｅ（ヘ
リウム）の断熱膨張によってステージを極低温まで冷却
し、さらにステージとウェハとを密着させて冷却効率を
改善している。同図において１３はウェハ、１５はＨｅ
コンプレッサ、１７はＨｅおよびその流路、１８は冷却
ステージ、２０はウェハ・ストッパ、３２はＨｅの断熱
膨張室である。 第６図は、回転ステージのさらに他の例である。 この例はいわゆる静電チャックであり、ウェハは絶縁シ
ートを介してステージに吸着される。同図において、１
３はウェハ、１８はウェハ冷却ステージであり、先に示
したような一般の冷媒やＮ２またはＨｅ等を用いた冷却
機構を有する。２０はウェハ・ストッパ、３３はシリコ
ーン・ラバーである。 第７図は第１図に示す全体装置の内、後段加速管および
注入室の詳細を示す。同図において８は後段加速管、９
はドライ荒引ポンプとターボ・モレキュラ・ポンプより
なる真空排気系であり、打込み直前のイオン通路の真空
度を向上させる。１２はイオン注入室であり、系の接地
電位にある。 １３はウェハ １４はクライオ・ポンプ真空排気系であ
る。１４゛ はロード・ロック室のクライオ真空排気系
であり、ドライ荒引ポンプで一定の真空度まで排気し、
次いでクライオ・ポンプにより主注入室と同程度の真空
度まで排気した後、ウェハを注入室に導入する。１６は
ロードロック室であり、ウェハの導入時には荒引きおよ
びクライオ・ポンプの排気により、大気圧よりほぼ注入
降圧力まで真空度を上昇させる。 一方、ウェハの排出時には低温のウェハに乾燥加熱Ｎ２
ガスを吹き付けてウェハ全体を１０℃以上に加熱して
から大気中に排出することによって結露を防止する。１
８は回転ステージ、３４はウェハ面よりも２０℃〜５０
℃低温に保持されたメタル面よりなるウェハ面凝縮防止
用シュラウド（ｓｈｒｏｕｃｌ） ３５は先の加熱
Ｎ２ ガスとともに、または単独でウェハを加熱してウ
ェハ排出時の結露を防止するウェハ加熱用ハロゲン・ラ
ンプ、３６は注入室とロードロック室とを仕切る自動開
閉扉、３７はロードロック室と外部（大気）とを仕切る
自動開閉扉、４１８〜４１ｆは円板状のグラファイトの
中心に矩形の開口を有する加速電極群である。 第８図はイオン注入装置内の電位配置を示す。 同図において２はイオン・ソース、５は質量分析管、５
°は分析マグネット、６はビーム・フィルタ用スリット
電極、６°は質量分析スリット、１２は注入室であり、
接地電位に接続されている。 ２１ａ〜２１ｅはイオン・ビーム経路であり、２１ａは
アナライザ前部通路、２１ｂはアナライザ中央通路、２
１ｃはアナライザ後部通路、２１ｄはフィルタ間通路、
２１ｅは加速管通路、３８は高電圧室（この電位を高圧
ターミナルまたは高圧接地という）である。Ｖｌ は
後段加速電圧、Ｖ。 はイオン・ソースの引出し電圧（２０〜３０ＫＶ）、■
、は多価イオン注入の際、混入する１価イオン等を阻止
するためのフィルタ電圧であり、例えば２価イオン注入
のときはＶ。の半分より若干高い電圧を印加する。 第９図に後段加速電極群への電位配分を示す。 同図において、Ｅ１〜Ｅ６は各電極の電位、３９はＶ＋
電位、４０は接地電位、４１２〜４１ｆは加速電極群
、４２ａ〜４２ｅは分割抵抗である。 第１０図にウェハと電子シャワーとの関係を示す。同図
において１３はウェハであり、一般に接地電位に接続さ
れている。２１はイオン・ビーム、４３は電子シャワー
生成器のプレート（カソードと同電位）、４４は同グリ
ッド、４５は同カソードであり、グリッド電圧によって
カソード４５から引き出された高エネルギーの電子（２
００〜３００ｅＶ）は電子シャワー内部のＡｒガスと反
応して低エネルギーの電子（１０ｅＶ程度）を大量に放
出する。 第１１図は、電子シャワー生成器の模式回路図である。 同図においてＶｈ はフィラメント電圧、■、はグリッ
ド電圧、４４はグリッド、４５はフィラメントカッ−・
ドである。 第１２図は、カソードからのエミッション電流１、とグ
リッド電圧Ｖ、との関係であり、同図において、ＩＥＯ
はエミッション電流の初期設定値である。 第１３図は、回転ステージの全体図である。同図におい
て回転ステージ１８は、通常ウエノ＼単一ロット、すな
わち２０〜２５枚を一度に処理できるように、それと同
数または若干多めに設けられている。５０は支柱部、５
１は中央ロータ部である。 第１４図は、回転ステージの一つにウェハを載置した状
態をウェハ主面（上面）より見たものである。同図にお
いてつ二ハ１３の周辺端部は、回転ステージ１８の基底
部より外側にあり、ウェハ・ストッパ２０ａ〜２Ｃによ
り保持されている。 また、支柱部５０内には図示しない冷媒通路が設けられ
ている。 第１５図にウェハとファラデー・カップとの関係を示す
。ファラデー・カップ５２はイオン収集カップ（横磁場
付）と一方を接地した電流計とからなる。 第１６図は、イオン経路内で発生する不所望な反応の例
である。同図においてＡは、残留ガス分子である。ここ
に示した例はリン（Ｐ）の２価イオン打込みの際に生じ
るものである。 第１７図は、グラファイト製のスリット電極板の見取図
である。同図において５３は電極板、５４はフリーマン
（Ｆｒｅｅｍａｎ）・ソースの矩形イオン・ビームに対
応した矩形開口である。先に示したイオン・ソースの引
出し電極、質量分析スリット６°、ビーム・フィルタ用
スリット電極６、後段加速電極群４１８〜４ｆなどがほ
ぼこの形をしている。 第１８図にロードロック室１６の詳細構造を示す。同図
において１２は注入室、１４°はクライオ真空排気系、
３６はロード・ロック室と注入室間の自動開閉扉、３７
はロード・ロック室と外部の自動開閉扉であり、これら
を介してウニ／％のロードおよびアンロードが行われる
。５５はクライオ真空排気系１４°をロードロック室１
６から切り離すための開閉バルブ、５６はウェハを１０
℃前後に加熱するための加熱Ｎ２供給装置５７とロード
ロック室１６との連通をとるための開閉バルブ、５８は
加熱Ｎ２ガスをロードロツタ室１６から排気するための
開閉バルブである。 第１９図（ａ）〜（ｃ）は、ロードロック室内のウエノ
＼およびウェハ・カセットの動きを示す模式図である。 同図において６０ｂは第１のウェハ・カセット、６０ａ
は鉋２のウェハ・カセット、１３ｂは第１のウェハ群（
ｐソト）に属するウエノ１１３ａは第２のウェハ群に属
するウェハである。 第２０図はイオン・ソースおよびその近傍の詳細を示す
拡大模式断面図である。同図において２はイオン・ソー
スのハウジング、２ａは引出加速電極（ＶＥ −２〜３
０ＫＶ）、２ｂは減速電極（または接地電極）、２Ｃは
イオン・ソース本体（アークチャンバまたはイオン発生
室）、３は真空排気系、４ （ＶＥ ）は引出し電極電
源および加速電圧、５は質量分析管、７′は真空排気系
、■はイオン引出し電圧（アークチャンバに印加される
電圧）、Ｖｌ は後段加速電圧である。ここで、Ｖ０バ
一般に２０〜３０Ｋｖ１ＶＥ は−２〜３０ＫＶ、減速
電極２ｂは高圧容器の高圧接地電位すなわち後段加速電
位Ｖ１ である。なお、２ａおよび２ｂを総称して引出
し電極または引出し電極群という。 以上各部の構成について説明したが、続いて第１図〜第
２０図に従って、動作説明を行う。 第１図のイオン注入装置のイオン・ビーム２１およびイ
オン注入室１２は、補修の時以外、常に５ Ｘ １０−
’Ｔｏｒｒ程度（スタンバイ状態）に排気されている。 このような状態で被処理ウェハの交換が行われる。 第１８図、第１９図（ａ）〜（ｃ）に示すように、ウェ
ハ２５枚（これを１０ツトという〉をカセット単位で交
換する。第１９図（ａ）は、ウェハ１３ｂのロード完了
後に、新しいロフトに属するウェハ１３ａが自動開閉扉
３７よりロードロック室１６内に導入されたところを示
す。その後、第１９図（ｂ）に示すように、ウェハ群１
３ｂのイオン注入が完了するまでの間に（ロードおよび
アンロード時間＝各２分、注入処理時間−５分程度）自
動開閉扉３６．３７開閉バルブ５６．５８を閉じた状態
で開閉バルブ５５を開とし、ドライ荒引、クライオポン
プの順で真空排気系１４’ により５ Ｘ １０−５〜
５ Ｘ １０−’Ｔｏｒｒまで排気される。ウェハ群１
３ｂのイオン注入が完了するとウェハ群１３ｂは自動開
閉扉３６を通して第一〇カセッ）６０ｂ内に収容される
。一方、ウェハ群１３ａは注入室１２内の回転ステージ
１８上にセットされる。ウェハ群１３ａのセットが完了
すると、自動開閉扉３６が閉じられて開閉バルブ５６が
開となり、ドライＮソースより２０℃以上のＮ２ガス流
がロードロック室１６に供給され、常圧となった後、開
閉バルブ５８より排出されることによって、ロードロッ
ク室１６内にＮ２ ガス流が形成され、回転ステージ１
８上で冷却されたウェハ１３ｂが１０℃以上に昇温され
る。昇温されたウェハ１３ｂは第１９図（ｃ）に示すよ
うに、自動開閉扉３７を通して外部に排出される。 回転ステージ上にセットされたウェハ１３は、第１〜７
図、第１３〜１５図に示すような状態で０℃〜−１５０
℃以下に冷却される。このことによって、注入時にウェ
ハの打込面温度を数十度〜１２０℃程度に制御すること
ができる。第４図に示す如く一り０℃〜３０℃程度の冷
却の場合は、ウェハ１３の裏面にＮ２ 、ＨｅＸＡｒ等
のガスを導入して熱伝導の向上を計ると有効である。さ
らに低温の場合は、第４図で窒素（液体）の循環を用い
るか、第５図の如くクライオ・ポンプと同様にヘリウム
の断熱膨張を用いる。なお、第６図のような静電チャッ
クを用いる場合には、ウェハ１３と回転ステージ１８と
を絶縁するためにエラストマー３３を介在させる必要が
あるため、熱効率（冷却効率）は若干低下するが、第４
図および第５図に示す冷媒循環機構を利用することがで
きる。 運転時にはウェハ１３が所定の低温に保持されているス
テージ１８上で同所定の温度に冷却されると、回転ステ
ージ１８は第７図に示す如く、回転を開始し、１１００
０ｒｐ程度の回転数を維持しながら回転軸と直交する方
向に往復平行移動（周期約１０秒）することによって、
断面６０＋ｎｍｘ６０ｍｍのイオン・ビームが均一にウ
ェハ全面をなめるように５分程度注入操作を行う。イオ
ン注入量のモニタは、回転ステージ１８の隙間等から後
方に通過するビームを第１５図に示すようなファラデー
・カップ５２で受けることによって行われる。一方、冷
媒のウェハ１３近傍への供給は、冷凍器１５より中央ロ
ータ部５１ （第１３図）および支柱部５０を介して行
われる。これらの供給は、ステージ１８の回転中にも行
われ、そのことによって、大電流打込時にもウェハ１３
の表面温度が一定に保たれる。 次にビーム・ラインの動作について説明する。 まず第２０図および第８図に示すように、イオン・ソー
ス２の本体２Ｃには所望のイオンを発生するような所定
のガスまたは蒸気が微量ずつ供給されるが、真空排気系
３，７°等の作用により、弓出し加減速電極群２ａ、２
ｂから質量分析器５にかけてのビーム・ラインはほぼ５
Ｘ １０−’Ｔｏｒｒ以上（イオン注入中）の高真空
に保持される。イオン・ソース本体２Ｃ内で発生したイ
オンは加減速電極群２ａ、２ｂ等の作用により各種のエ
ネルギーにまで加速されて質量分析部５方向に飛行する
。 このようにしてアナライザ前部経路２１ａを通過した被
打込みイオン種、例えばＰ゛（隣の正２価イオン〉はア
ナライザ中央経路２１ｂを通過するうちに偏向され、ア
ナライザ後部経路２１ Ｃ終端部に設けられた質量分析
スリット電極６°の開口５４ （第１７図）を通過する
。同正常イオン種（Ｐ＋＋）はさらにフィルタ間経路（
長さ約２０ｃｍ）２１ｄおよび異常イオン種（たとえば
Ｐ” ）を阻止するためのビーム・フィルタ用スリット
電極６の開口５４（第１７図）を通過し、所望のイオン
・エネルギーによるように設定された後段加速管経路２
１ｅ（電位差Ｖｌ ）を通過し、第７図に示すように回
転中のウェハ１３に注入される。 次に、第８図、第１６図、第２０図に基づいてビーム・
フィルタ用スリット電極６の作用等を説明する。 例えば、Ｐ＝打込みの場合で考えると、イオン・ソース
２より放出されたＰ２ は、アナライザ前部経路２１
ａにおいて、第１６図（ａ）のように残留ガス・イオン
八と衝突反応して、Ｐ′″、Ｐ、 Ａを生成する。この
内、ＰＣ！：Ａとは質量分析部５で分析され、スリット
電極６゛の後方には出てこないが、Ｐｌ の方は、反応
前のＰ２ とＰ＝の速度の相異が相殺的に作用して、
質量電荷比（ｍ／ｅ）の差異にもかかわらず、スリット
電極６′を通過することになる。この異常Ｐ゛イオン後
段加速管８まで達すると、所望のエネルギーよりも相当
低いエネルギーまでしか加速されない状態でウェハ１３
に注入され、いわゆるエネルギー・コンタミネーション
となる。この異常イオン種を後段加速管８に達する前に
除去する目的で設けられたのが、ビーム・フィルタ用ス
リット電極６である。 ビーム・フィルタ用スリット電極６は、第１７図のよう
なグラファイト電極で正常ビームがちょうど中央開口５
４に一致するようにビーム経路内にその主面がビーム経
路とほぼ直交するように設けられている。その電位（電
圧接地電位を基準にして） Ｖｆ は、Ｐ＋＋が正常種
て、Ｐ” （Ｐ２” より先に示す反応により生成し
た）が異常種の場合はＶｏ の半分より若干高めの電圧
に設定する。このことによって、速いＰ＋＋の方は、こ
のポテンシャルの山を越えることができるが、Ｐ”
（Ｐ２＋起因の）の方は低速なので、このポテンシャル
の山を越えることができず、ビーム・フィルタ用スリッ
ト電極６の後方には侵出できない。このようにすること
によって、異常イオン種の発生の多い２価およびさらに
３価のイオン打込みを高純度で実現している。 このようなビーム・フィルタ用スリット電極６によって
も、質量分析部５の後で発生（フィルタ間経路２１ｄま
たは加速管経路２１ｅ）するエネルギー・コンタミネー
ションを完全に除去することは困難である。例えば、Ｐ
＋４打込に際して、第１６図（ｂ）のような衝突反応が
起こった場合には、これらの後段加速管８への侵入を有
効に阻止する適切な方法はない。従って、これらの反応
に起因するエネルギー・コンタミネーションを排除する
ためには、上記ビーム・フィルタ用スリット電極６問お
よび加速管経路２１ｄ、２１ｅにおける真空度を打込み
時においてＩ Ｘ １０”Ｔｏｒｒ、望ましくは５ Ｘ
１０−６Ｔｏｒｒ以上に保持できるように、その経路
の近傍に真空排気系の排気口を接続して、排気する（打
込み中においても）ようにすることが有効である。この
ために設けられた排気系が第１図の真空排気系７．９で
ある。 さらに上記ビーム・フィルタ用スリット電極と相俟って
、真空排気系７゛ はアナライザ前部経路２１ａ （第
８図）およびその近傍のビーム・ラインの真空度を打込
み時において、１ ×１０−５Ｔｏｒｒ。 望ましくは５ Ｘ １０−６Ｔｏｒｒ以上の高真空に保
持することによって、不所望な反応の発生自体を低減し
、エネルギー・コンタミネーションの発生を防止してい
る。 次に、第１図、第７図、第１０図〜１２図に基づいて、
チャージ・アップ防止用電子シャワー生成器１０（以下
「Ｅ−ジェネレイタ」と略称）およびそのモニタ機構の
動作を説明する。 第１０図に示すように、打込みイオン・ビーム２Ｘの発
生に連動してＥ−ジェネレイタ１０より生成した電子は
イオン・ビーム２１とともにウェハ１３に降り注ぐこと
により、ウェハ１３各部のチャージ・アップを防止する
ようになっている。 ところが、このＥ−ジェネレイタ１０の初期設定値Ｉゆ
。（エミッション）は一定に保持されている筈であるが
、何らかの原因により変動または停止することがある。 このような場合には、極めて短時間の間にイオン・ソー
ス２からのイオン引出しを停止しないとウェハ１３上の
素子または素子の素材となる酸化膜等の破壊を防止する
ことができない。従って、本発明では、電子シャワー・
モニタ１１がＥ−ジェネレイタ１０のエミッション電流
■、を監視し、工ゆが設定値工。。の９０％以下に低下
した時は、モニタ１１を構成するマイクロ・コンピュー
タの作用によってパワーダウン信号をイオン・ソース電
７ｍ、１に転送し、引出し電圧を瞬時に所定の電位〈す
なわち、高圧ターミナル電位）に落とし、イオン・ビー
ム２１そのものの生成を停止する。 次に、後述する実施例２および実施例３のイオン注入プ
ロセス１〜１０と本実施例１との関係を説明する。本実
施例１に示した各種バリエーションはすべて上記各注入
プロセスに適用可能であるが、以下に好適な組み合わせ
について具体例を示す。 ビーム・フィルタ用スリット電極は、多価イオン打込み
の際に特に有効であるが、その他の場合にも、不所望な
イオンを除去する方法として有効である。従って、特に
有効なプロセスは、後に詳述するイオン注入プロセス１
．２．４および１０等である。 打込み時のウェハの冷却は、すべての工程において効果
があるが、特にアモルファス化を促進して、アモルファ
ス層と正常層との間の遷移層の発生を阻止する効果があ
る。従って、そのような遷移層の厚さを極力薄くして、
アニールによる欠陥の回復を容易・完全にしたいときに
有効である。 従って、後に説明するイオン注入プロセス８．９および
それらの変形例に特に有効である。この場合、打込み中
のウェハ上面温度は室温から−１５０℃、望ましくは０
℃以下に保持される。特にアモルファス化が完全でない
濃度においては、−５０℃〜−１００℃以下にすること
が望ましい。また、プレ・アモルファス注入として、Ｇ
ｅ” などの重いイオンを注入し、続いてＢ＋等の比較
的アモルファス化し難い不純物を注入する場合は、プレ
アモルファス打込み時より一５０℃〜−１００℃にウェ
ハを保持したまま、次にＢ′″注入を実行すると、アニ
ール後の欠陥の残存をほぼ完全に抑えることができる。 なお各イオン注入プロセス１〜１０において、上記ウェ
ハの冷却を行った場合には、注入後のアニール温度を９
００℃〜８００℃の低温で行うことができる。 さらにランプ・アニールに関しては、第７図のウェハ加
熱用ランプ３５の部分にハロゲン・ランプを多数配置し
てＲＴ Ａ （Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅ
ａｌｉｎｇ ）を施してもよい。この時、ウェハ１３を
回転ステージ１８からアンロード用のウェハ保持具に移
送保持した状態で行ってもよいが、低温打込みの場合は
温度を上げないように、打込み温度の回転ステージ１８
にウェハ１３を保持したまま、ステージ１８を回転させ
て全ウェハ１３をそのままＲＴＡ処理すると欠陥の除去
が容易となる。 なお、本明細書で「ウェハ（Ｓｉ単結晶を例にとる）の
表面温度または上面温度」というときは、打込みによる
欠陥が発生ずるＳ１単結晶上面の酸化膜等の界面から数
μｍ程度の層状領域のマクロ的平均温度に対応するもの
とする。 〔実施例２〕 前記実施例１のイオン注入装置を用いた具体的な半導体
集積回路の製造方法を説明する。以下において、打込み
イオン濃度の表示は、電流系の積分値ではなく、実際に
注入されたイオンの個数で示す。また、同様に打込みエ
ネルギーは加速電圧に対応するものではな（、実際のイ
オンのエネルギーによって示す。（他の例でも同じ。）
以下の説明は、第２１図〜第６６図に従って行う。 まず、Ｄ ＲＡ Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
八ｃｃｅｓｓ Ｍｅｍｏｒｙ） ２０１のメモリセルＭ
および周辺回１７８ （センスアンプ回路やデコーダ回
路等）を構成する素子の具体的な構造について説明する
。メモリセルアレイ２１１Ｅの平面構造は第２２図（要
部平面図）で示す。メモリセルアレイ２１１Ｅの断面構
造および周辺回路の素子の断面構造は第２１図（要部断
面図〉で示す。なお、第２１図の左側に示すメモリセル
Ｍの断面構造は第２２図のＩ−Ｉ線で切った部分の断面
構造を示している。また、第２１図の右側は周辺回路を
構成する相補型ＭＩＳＦＥＴ （ｃＭＯ８）の断面構造
を示している。 第２１図および第２２図に示すように、ＤＲＡＭ２０１
は単結晶珪素からなるｐ−形半導体基板２２０で構成さ
れている。ｐ−形半導体基板２２０は、（１００）単結
晶面を素子形成面として使用し、例えば１０（０ｃｍ）
程度の抵抗値で形成されている。ｐ−形半導体基板２２
０の一部の主面はイオン注入法による約Ｉ Ｑ” ［ａ
ｔｏｍｓ ／ｃｒｄ：］以上のｎ型不純物の導入が行わ
れていない。一部の領域とは少なくともメモリセルアレ
イ２１１Ｅの領域である。前記ｎ形不純物の導入は結晶
欠陥を多量に発生させ、情報となる電荷をリークさせて
しまうので、不純物の導入の領域が部分的に制限されて
いる。従って１、Ｆｅ等の重金属による汚染を低減する
ために、本実施例のＤＲＡＭ２０１は半導体基板２２０
の深い領域にゲッタリング層を有したものが使用されて
いる。 前記ｐ−形半導体基板２２０のメモリセルＭ、ｎチャネ
ルＭＩＳＦＥＴＱｎのそれぞれの形成領域の主面部には
ｐ−形ウエル領域２２２が設けられている。また、ｐ−
形半導体基板２２０のｐチャネルＭＴＳＦＥＴＱｐの形
成領域の主面部にはｎ−形ウエル領域２２１が設けられ
ている。つまり、本実施例のＤＲＡＭ２０１はツインウ
ェル構造で構成されている。後述する製造方法において
説明するが、ｐ−形ウエル領域２２２はｎ−形ウエル領
域２２１に対して自己整合で形成されている。 前記ウェル領域２２１，２２２のそれぞれの半導体素子
形成領域間の主面（非活性領域）上には素子間分離用絶
縁膜（フィールド絶縁膜）２２３が設けられている。前
記ｐ−形ウエル領域２２２のメモリセルアレイ２１１Ｅ
の形成領域の主面部において、素子間分離用絶縁膜２２
３下（非活性領域〉にはｐ形チャネルストッパ領域２２
５Ａが設けられている。素子間分離用絶縁膜２２３をゲ
ート絶縁膜とする寄生ＭＯ３はｎ型反転し易いので、チ
ャネルストッパ領域は少なくともｐ−形ウエル領域２２
２の主面部に設けられている。ｐ形チャネルストッパ領
域２２５Ａはｐ−形半導体基板２２０、ｐ−形ウエル領
域２２２のそれぞれに比べて高い不純物濃度で構成され
ている。 メモリセルアレイ２１１ＥのメモリセルＭの形成領域に
おいて、ｐ−形ウエル領域２２２の主面部にはｐ形半導
体領域２２５Ｂが設けられている。 ｐ形半導体領域２２５Ｂは実質的にメモリセルアレイ２
１１Ｅの活性領域の全面に設けられている。 ｐ形半導体領域２２５Ｂは前記ｐ型チャネルストッパ領
域２２５Ａと同一！！造工程で形成されている。ｐ形半
導体領域２２５Ｂおよびｐ形チャネルストッパ領域２２
５Ａは、後に詳細するが、前記素子間分離用絶縁膜２２
３を形成した後に、ｐ形ウェル領域２２２のメモリセル
アレイ２１１Ｅの活性領域、非活性領域のそれぞれの主
面部に不純物を導入し、この不純物を活性化することに
より形成されている。不純物としてはたとえばＢを使用
し、この不純物は高いエネルギーのイオン打込法により
導入される。ｐ−形ウエル領域２２２の非活性領域の主
面部には前記素子間分離用絶縁膜２２３を通過させて不
純物を導入している。ｐ形ウェル領域２２２の活性領域
（メモリセルＭの形成領域）の主面部には、前記素子間
分離用絶縁膜２２３の膜厚に相当する分、前記主面から
深い位置に前記不純物を導入している。 このように構成される前記ｐ形チャネルストッパ領域２
２５Ａは素子間分離用絶縁膜２２３に対して自己整合で
形成され、かつ後述するが素子間分離用絶縁膜２２３を
形成する熱処理の後に形成しているので、前記ｐ形チャ
ネルストッパ領域２２５Ａを形成するｐ形不純物の活性
領域側への拡散量を低減することができる。このｐ形不
純物の拡散量の低減はメモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの挟チャネル効果を低減することができ
る。また、前記ｐ形半導体領域２２５Ｂは、メモリセル
Ｍ下に形成され、少数キャリアに対するポテンシャルバ
リア領域として作用するので、α線ソフトエラー耐圧を
高めることができる。また、前記ｐ形半導体領域２２５
Ｂは、ｐ−形ウエル領域２２２の主面の不純物濃度を若
干高め、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値
電圧を高くすることができるので、非選択状態のワード
線ＷＬ等にノイズが発生しても誤導通することがない。 また、ｐ形半導体領域２２５Ｂは、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓの情報Ｍ積用容量素子Ｃの電極と接続さ
れる側の半導体領域２２９に形成されるｐｎ接合容量を
増加することができるので、情報Ｍ積用容量素子Ｃの電
荷蓄積量を高めることができる。 前記メモリセルＭのメモリセル選択用ＭＩＳＦＥ Ｔ
Ｑ ｓ Ｉｔ第２１図、第２２図および第２３図（所定
の製造工程における要部平面図）に示すようにｐ−形ウ
エル領域２２２の主面部に構成されている。実際には、
メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ形半導体領域
２２５Ｂで周囲を覆われた、若干不純物濃度が高く形成
されたｐ−形ウエル領域２２２の主面部に構成されてい
る。メモリセル選択用ＭＩＳＦＥＴＱｓは素子間分離用
絶縁膜２２３およびｐ形チャネルストッパ領域２２５Ａ
で規定された領域内に構成されている。メモリセル選択
用ＭＩＳＦＥＴＱｓは主にｐ−形ウエル領域２２２、ゲ
ート絶縁膜２２６、ゲート電極２２７、ソース領域およ
びドレイン領域である一対のｎ形半導体領域２２９で構
成されている。 前記ｐ−形ウエル領域２２２はチャネル形成領域として
使用されている。ゲート絶縁膜２２６はｐ−形ウエル領
域２２２の主面を酸化して形成した酸化珪素膜で形成さ
れている。また、ゲート絶縁膜２２６の薄膜化に伴い絶
縁耐圧を確保する場合には、ゲート絶縁膜２２６は酸化
珪素膜、窒化珪素膜のそれぞれを順次積層した複合膜で
形成してもよい。 ゲート電極２２７はゲート絶縁膜２２６の上部に設けら
れている。ゲート電極２２７は、例えばＣＶＤ法で堆積
した多結晶珪素膜で形成し、２００〜３００（ｎｍ：］
程度の膜厚で形成されている。 この多結晶珪素膜は抵抗値を低減するｎ形不純物（Ｐま
たはＡｓ）を導入している。また、ゲート電極２２７は
、遷移金属（高融点金属Ｍｏ、Ｔｉ。 Ｔａ、Ｗ）膜や遷移金属シリサイド（高融点金属シリサ
イドＭＯ３＋２ 、Ｔｌ５１２ 、Ｔａ５ｔ□ＷＳ
ｉ□）膜の単層で構成してもよい。また、ゲート電極２
２７は、多結晶珪素膜上に前記遷移金属膜や遷移金属シ
リサイド膜を積層した複合膜で構成してもよい。 ゲート電極２２７は、第２２図および第２３図に示すよ
うに、列方向に延在するワード線（ＷＬ）２２７と一体
に構成されている。つまり、ゲート電極２２７、ワード
線２２７のそれぞれは同一導電層で形成されている。ワ
ード線２２７は列方向に配置された複数のメモリセルＭ
のメモリセル選択用ＭＩＳＦＥＴＱｓのそれぞれのゲー
ト電極２２７を接続するように構成されている。 第２３図に示すように、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのゲート電極２２７・のゲート長寸法はワード線２
２７の幅寸法に比べて長く構成されている。例えば、ゲ
ート電極２２７のゲート長寸法は０．７〔μｍ〕に対し
てワード線２２７の幅寸法は０．５〔μｍ〕で構成され
ている。つまり、メモリセル選択用ＭＩＳＦＥＴＱｓは
、実効ゲート長（実効チャネル長）寸法を確保し、短チ
ヤネル効果を低減できるように構成されている。一方、
ワード線２２７は、ワード線２２７間隔を最小限に小さ
くし、メモリセルＭの面積を縮小して集積度を向上する
ように構成されている。このワード線２２７は、後述す
るが、シャント用ワード線（ＷＬ）２５５で抵抗値を低
減しているので、幅寸法を縮小しても情報書込動作、情
報読出動作のそれぞれの動作速度を低下することがない
。なお、本実施例２においてＤＲＡＭ２０１は最小加工
寸法を０．５〔μｍ〕とする所謂０．５〔μｍ〕製造プ
ロセスを採用している。 ｎ形半導体領域２２９は、周辺回路を構成するＭＩＳＦ
ＥＴＱｎのｎ＋形半導体領域２３２に比べて、低不純物
濃度で形成されている。具体的には、ｎ形半導体領域２
２９はｌ ｘ ｌ Ｑ” ｌ：ａｔｏｍｓ／ ｃｒｌ
、］未渦の低不純物濃度のイオン注入法で構成されてい
る。つまり、ｎ形半導体領域２２９は、不純物の導入に
起因する結晶欠陥の発生を低減し、しかも不純物の導入
後の熱処理によって結晶欠陥を充分に回復できるように
形成されている。従って、ｎ形半導体領域２２９は、ｐ
−形ウエル領域２２２のｐｎ接合部においてリーク電流
量が少ないので、情報蓄積用容量素子Ｃに蓄積された情
報となる電荷を安定に保持することができる。 前記ｎ形半導体領域２２９は、ゲート電極２２７に対し
て自己整合で形成され、チャネル形成領域側が低不純物
濃度で構成されているので、ＬＤＤ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓを構成する。 また、前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方（
相補性データ線２５０の接続側）のｎ形半導体領域２２
９は、後述する接続孔２４０Δで規定された領域内にお
いて、相補性データ線２５０の下層の多結晶珪素膜２５
０Ａに導入されたｎ形不純物が拡散され、若干不純物濃
度が高く構成されている。このｎ形半導体領域２２９に
導入されるｎ形不純物は、ｎ形半導体領域２２９、相補
性データ線２５０のそれぞれをオーミック接続すること
ができるので、接続部分の抵抗値を低減することができ
る。また、前記ｎ形不純物は、ｎ形半導体領域２２９と
前記接続孔２４０Ａとの間に製造工程におけるマスク合
わせずれが生じ、前記接続孔２４０Ａが素子間分離用絶
縁膜２２３に重合し、接続孔２４０Ａ内にｐ−形ウエル
領域２２２の主面が露出した場合においても、相補性デ
ータ線２５０とｐ−形ウエル領域２２２とが短絡しない
ように、ｎ形半導体領域を形成するようになっている。 また、メモリセル選択用ＭＩＳＦＥＴＱｓの他方（情報
蓄積用容量素子Ｃの接続側）のｎ形半導体領域２２９は
、接続孔２３４で規定される領域内において、後述する
情報蓄積用容量素子Ｃの下層電極層２３５に導入された
「形不純物が拡散され、若干不純物濃度が高く形成され
ている。このｎ形半導体領域２２９に導入されるｎ形不
純物は、ｎ形半導体領域２２９、下層電極層２３５のそ
れぞれをオーミック接続することができるので、接続部
分の抵抗値を低減することができる。また、前記ｎ形不
純物は、ｎ形半導体領域２２９の不純物濃度を高め、ｎ
形半導体領域２２９とｐ−形ウエル領域２２２とで形成
されるｐｎ接合容量を増加することができるので、情報
蓄積用容量素子Ｃの電荷蓄積量を増加することができる
。 前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極２
２７の上層には絶縁膜２２８が設けられ、ゲート電極２
２７、絶縁膜２２８のそれぞれの側壁にはサイドウオー
ルスペーサ２３１が設けられている。絶縁膜２２８は主
にゲート電極２２７、その上に形成される情報蓄積用容
量素子Ｃの各電極（特に２３５）のそれぞれを電気的に
分離するようにｍ威されている。サイドウオールスペー
サ２３１は、メモリセルＭの形成領域において、メモリ
セル選択用ＭＩＳＦＥＴＱｓのゲート電極２２７に対し
て自己整合で、他方のｎ形半導体領域２２９、情報蓄積
用容量素子Ｃの下層電極層２３５のそれぞれを接続する
ために形成されている。 また、サイドウオールスペーサ２３１は、周辺回路の形
成領域において、ＣＭＯ３をＬＤＤ構造にするために構
成されている。前記絶縁膜２２８、サイドウオールスペ
ーサ２３１のそれぞれは、その製造方法については後述
するが、無機シランガスおよび酸化窒素ガスをソースガ
スとするＣＶＤ法で堆積された酸化珪素膜で形成されて
いる。この酸化珪素膜は、有機シランガスをソースガス
とするＣＶＤ法で堆積した酸化珪素膜に比べて、下地の
段差部分でのステップカバレッジが高く、また膜の縮み
が小さい。つまり、この方法で形成される前記絶縁膜２
２８、サイドウオールスペーサ２３１のそれぞれは膜の
縮みによる両者間の剥離を低減することができるので、
前記ゲート電極２２７とそれ以外の導電層たとえば下層
電極層２３５との間の短絡を防止することができる。 前記メモリセルＭの情報蓄積用容量素子Ｃは、第２１図
、第２２図および第２４図（所定の製造工程における要
部平面図）に示すように、主に、下層電極層２３５、誘
電体膜２３６、上層電極層２３７のそれぞれを順次積層
して構成されている。 情報蓄積用容量素子Ｃは所謂スタックド構造（積層型：
５ＴＣ）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの下層電極
層２３５の一部（中央部分）はメモリセル選択用ＭＩＳ
ＦＥＴＱｓの他方のｎ形半導体領域２２９に接続されて
いる。この接続は層間絶縁膜２３３に形成された接続孔
２：３３Ａ、サイドウオールスペーサ２３１，２３３Ｂ
で規定された接続孔２３４のそれぞれを通して行われて
いる。接続孔２３４の行方向の開口サイズはメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極２２７、それに隣
接するワード線２２７のそれぞれの離隔寸法およびサイ
ドウオールスペーサ２３１．２３３Ｂのそれぞれの膜厚
で規定されている。接続孔２３３Ａの開口サイズと接続
孔２３４の開口サイズとの差は少なくとも製造工程にお
けるマスク合わせ余裕寸法に相当する分より大きくなっ
ている。下層電極層２３５の他部〈周辺部分）はゲート
電極２２７、ワード線２２７のそれぞれの上部まで弓き
伸ばされている。 前記層間絶縁膜２３３はその下層の絶縁膜２２８、サイ
ドウオールスペーサ２３１のそれぞれと同様の＃！Ａ縁
膜で形成されている。つまり、無機シランガスおよび酸
化窒素ガスをソースガスとするＣＶＤ法で堆積した酸化
珪素膜で形成されている。 前記下層電極層２３５は、例えばＣＶＤ法で堆積した多
結晶珪素膜で形成し、この多結晶珪素膜には抵抗値を低
減するｎ形不純物（ＡｓまたはＰ）が高濃度に導入され
ている。下層電極層２３５はその表面のうち側壁の面積
を増加してスタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を増加するように構成されている。下層電極層
２３５は、その表面が平坦化されるように、前記接続孔
２３４の開口サイズのゲート長方向の２分の１のサイズ
と同等かまたはそれ以上の膜厚で形成されている。例え
ば、下層電極層２３５は４００〜６００〔μｍ〕程度の
比較的厚い膜厚で形成されている。下層電極層２３５の
平面形状は、第２２図および第２４図に示すように、相
補性データ線２５０が延在する行方向に長い長方形状で
構成されている。 誘電体膜２３６は、基本的には下層電極層（多結晶珪素
膜）２３５の上層（表面上）にＣＶＤ法で堆積させた窒
化珪素膜２３６Ａ、この窒化珪素膜２３６Ａを高圧で酸
化した酸化珪素膜２３６Ｂを積層した２層構造で構成さ
れている。実際には、誘電体膜２３６は、下層電極層２
３５である多結晶珪素膜の表面に自然酸化珪素膜（５Ｃ
ｎｍ３未満の非常に薄い膜厚なので図示しない）が形成
されるので、自然酸化珪素膜、窒化珪素膜２３６Ａ。 酸化珪素膜２３６Ｂのそれぞれを順次積層した３層構造
で構成されている。前記誘電体膜２３６の窒化珪素膜２
３６Ａは、ＣＶＤ法で堆積されるので、下地の多結晶珪
素膜（下層電極層２３５）の結晶状態や段差形状に影響
されず、下地に対して独立なプロセス条件で形成するこ
とができる。つまり、窒化珪素膜２３６Ａは、多結晶珪
素膜の表面を酸化して形成した酸化珪素膜に比べて１．
絶縁耐圧が高く、単位面積当たりの欠陥数が少ないので
、リーク電流が非常に少ない。しかも、窒化珪素膜２３
６Ａは酸化珪素膜に比べて誘電率が高い特徴がある。酸
化珪素膜２３６Ｂは、非常に良質な膜で形成することが
できるので、前記窒化珪素膜２３６Ａの前記特性をさら
に向上させることができる。また、後に詳述するが、酸
化珪素膜２３６Ｂは、高圧酸化（１，５〜１０ （Ｔｏ
ｒｒ〕） テ形成されるので、常圧酸化に比べて短い酸
化時間つまり熱処理時間で形成することができる。 誘電体膜２３６は、下層電極層２３５の上面および側壁
に沿って設けられており、下層電極層２３５の側壁部分
を利用して高さ方向に面積を稼いでいる。誘電体膜２３
６の面積の増加はスタックド構造の情報蓄積用容量素子
Ｃの電荷蓄積量を向上することができる。この誘電体膜
２３６の平面形状は上層電極層２３７の平面形状で規定
され、実質的に上層電極層２３７と同一形状で構成され
ている。 前記上層電極層２３７は誘電体膜２３６を介在させて下
層電極層２３５を覆うようにその上部に設けられている
。上層電極層２３７は隣接する他のメモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの上層電極層２３７
と一体に構成されている。上層電極層２３７には低電源
電圧１／２ＶＣＣが印加されている。上層電極層２３７
は、例えばＣＶＤ法で堆積した多結晶珪素膜で形成され
、この多結晶珪素膜には抵抗値を低減するｎ形不純物が
導入されている。上層電極層２３７は、例えば前記下層
電極層２３５に比べて薄い膜厚で形成されている。前記
上層電極層２３７の表面には絶縁膜２３８が設けられて
いる。絶縁膜２３８は後述するが上層電極層２３７を加
工した際に下地表面の段差部分に残存するエツチング残
りを除去する際に形成される。 前記スタックド構造の情報Ｍ積用容量素子Ｃの誘電体膜
２３６は・、下層電極層２３５以外の領域において、層
間絶縁膜２３３上に形成されている。 層間絶縁膜２３３は前述のように無機シランガスおよび
酸化窒素ガスをソースガスとするＣＶＤ法で堆積した酸
化珪素膜で形成されている。つまり、誘電体膜２３６の
特に下層の窒化珪素膜２３６Ａはそれに対して膜の縮み
が少ない層間絶縁膜２３３に接触しているので、このス
タックド構造の情報蓄積用容量素子Ｃは誘電体膜２３６
のストレスに基づく破壊を防止することができるように
構成されている。 前記メモリセルＭは第２１図、第２２図、第２３図およ
び第２４図に示すように行方向に隣接する他の１個のメ
モリセルＭと接続されている。つまり、行方向に隣接す
る２個のメモリセルＭは、それぞれのメモリセル選択用
ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域２２９を一体
に構威し、その部分を中心に反転パターンで構成されて
いる。 この２個のメモリセルＭは列方向に複数配置され、この
２個のメモリセルＭと列方向に隣接する他の２個のメモ
リセルＭとは行方向に２分の１ピツチずれて配置されて
いる。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一
方のｎ型半導体領域２２９には第２１図および第２２図
に示すように相補性データ線（ＤＬ）２５０が接続され
ている。相補性データ線２５０は層間絶縁膜２３３．２
４０のそれぞれに形成された接続孔２４０Ａを通してｎ
形半導体領域２２９に接続されている。 前記層間絶縁膜２４０は、例えば無機シランガスおよび
酸化窒素ガスをソースガスとするＣＶＤ法で堆積した酸
化珪素膜で形成されている。前記スタックド構造の情報
蓄積用容量素子Ｃは下層電極層２３５、誘電体膜２３６
、上層電極層２３７のそれぞれを順次重ね合わせ、しか
も下層電極層２３５の膜厚を厚く形成しているので段差
形状が大きくなる。そこで、層間絶縁膜２４０はその表
面を平坦化している。つまり、層間絶縁膜２４０は前記
下層電極層２３５の膜厚に相当する公表面の段差形状が
大き（成長するので、前記下層電極層２３５と隣接する
他の下層電極層２３５との間を層間絶縁膜２４０で埋込
むことにより、層間絶縁膜２４０の表面は平坦化される
。隣接するメモリセルＭのスタックド構造の情報蓄積用
容量素子Ｃの下層電極層２３５間のうち、最小間隔の領
域はアスペクト比が１以上の大きな段差形状を形成する
。本実施例２において、下層電極層２３５間の最小間隔
は約０．５〔μｍ〕である。この下層電極層２３５間に
は誘電体膜２３６および上層電極層２３７を介在する。 従って、層間絶縁膜２４０は前記誘電体膜２３６および
上層電極層２３７を介在させた下層電極層２３５間の最
小間隔の２分の１以上の膜厚で形成する。しかも、層間
絶縁膜２４０は絶縁耐圧を確保し、かつ寄生容量を低減
できる膜厚で形成する。層間絶縁膜２４０は、例えば２
５０〜３５０（ｎｍ〕程度の膜厚で形成されている。 前記相補性データ線２５０は多結晶珪素膜２５ＤＡ、遷
移金属シリサイド膜２５０Ｂのそれぞれを順次積層した
２層構造の複合膜で構成されている。下層の多結晶珪素
膜２５０Ａは、ＣＶＤ法で堆積し、例えば１００〜１５
０（ｎｒｎ）程度の膜厚で形成されている。この多結晶
珪素膜２５０Ａには抵抗値を低減するｎ形不純物、例え
ばＰが導入されている。下層の多結晶珪素膜２５０Ａは
、下地段差部分においてステップカバレッジが良好であ
るので、相補性データ線２５０の断線不良を低減するこ
とができる。上層の遷移金属シリサイド膜２５０Ｂは、
ＣＶＤ法（またはスパッタ法）で堆積され、例えば１０
０〜２００［：ｎｍ〕程度の膜厚で形成されている。上
層の遷移金属シリサイド膜２５０Ｂは相補性データ線２
５０の抵抗値を低減し、情報書込動作、情報読出動作の
それぞれの動作速度を速くすることができる。また、上
層の遷移金属シリサイド膜２５０Ｂは下地段差部分にお
いてステップカバレッジが良好であるので、相補性デー
タ線２５０の断線不良を低減することができる。この相
補性データ線２５０の下層の多結晶珪素膜２５ＯＡ、上
層の遷移金属シリサイド膜２５０Ｂのそれぞれは耐熱性
および耐酸化性を有している。相補性データ線２５０は
、例えば０゜６〔μｍ〕程度の配線幅で形成されている
。 このように、一方のｎ型半導体領域２９に相補性データ
線２５０が接続されるメモリセル選択用ＭＩＳＦＥＴＱ
ｓと、その上層に形成される下層電極層２３５、誘電体
膜２３６、上層電極層２３７のそれぞれを順次積層した
スタックド構造の情報蓄積用容量素子Ｃとの直列回路で
メモリセルＭを構成するＤＲＡＭ２０１において、前記
スタックド構造の情報蓄積用容量素子Ｃの上層電極層２
３７の上層に、層間絶縁膜２４０を介在させ、ＣＶＤ法
で堆積した多結晶珪素膜２５ＯＡ、遷移金属シリサイド
膜２５０Ｂのそれぞれを順次積層した複合膜で形成され
た前記相補性データ線２５０を構成し、前記上層電極層
２３７と相補性データ線２５０との間の層間絶縁膜２４
０の膜厚を、前記メモリセルＭのスタックド構造の情報
蓄積用容量素子Ｃの下層電極層２３５と最小間隔で隣接
する他のメモリセルＭのスタックド構造の情報蓄積用容
量素子Ｃの下層電極層２３５との間の前記上層電極層２
３７を介在させた間隔の２分の１よりも厚く構成する。 この構成により、前記相補性データ線５０の上層の遷移
金属シリサイド膜２５０Ｂは不純物の相互拡散を生じる
ので、層間絶縁膜２４０としてＢＰＳＧ膜やＰＳＧ膜を
使用してフローを施し、前記相補性データ線２５０の下
地表面の平坦化を促進することはできないが、前記最小
間隔で隣接する下層電極層２３５間の間隔の寸法に基づ
き前記層間絶縁膜２４０の膜厚を制御し、前記下層電極
層２３５間の間隔を前記層間絶縁膜２４０で埋込み、こ
の層間絶縁膜２４０の表面の平坦化を図ることができる
ので、前記相補性データ線２５０の加工時に前記下層電
極層２３５間において層間絶縁膜２４０の段差部分に残
存するエツチング残りに起因する相補性データ線２５０
間の短絡を防止し、電気的信頼性を向上することができ
る。 前記相補性データ線２５０の上層には層間絶縁膜２５１
を介在させてカラムセレクト信号線（ＹＳＬ）２５２が
構成されている。 前記層間絶縁膜２５１は、例えばＣＶＤ法で堆積した酸
化珪素膜２５１Ａ、ＣＶＤ法で堆積したＢＰＳＧ膜２５
１Ｂのそれぞれを順次積層した２層構造の複合膜で構成
されている。下層の酸化珪素膜２５１Ａは上層のＢＰＳ
Ｇ膜２５１Ｂに添加されたＢやＰが下層に漏れることを
防止するために設けられている。下層の酸化珪素膜２５
１Ａは、例えば無機シランガスおよび酸化窒素ガスをソ
ースガスとするＣＶＤ法で堆積した酸化珪素膜で形成さ
れている。下層の酸化珪素膜２５１Ａは、例えば１００
〜２００［ｎｍ：］程度の膜厚で形成されている。上層
のＢＰＳＧ膜２５１Ｂはその表面を平坦化するようにフ
ローが施されている。ＢＰＳＧ膜２５１Ｂは、例えば２
５０〜３５０Ｃｎｍ］程度の膜厚で形成されている。 前記カラムセレクト信号線２５２は、下地の層間絶縁膜
２５１の表面上に堆積させるので、例えばスパッタ法で
堆積した遷移金属膜で形成されている。この遷移金属膜
は、例えばＷ膜で形成する。 カラムセレクト信号線２５２は、例えば３５０〜４５Ｍ
ｎｍ〕程度の膜厚で形成されている。このカラムセレク
ト信号線２５２は、前記相補性データ線２５０と異なる
上層で形成しているので、相補性データ線２５０の配線
ピッチに規定されず、また相補性データ線２５０とメモ
リセルＭとの接続部分を回避する必要がない。つまり、
カラムセレクト信号線２５２は、相補性データ線２５０
の配線幅寸法に比べて広く、また実質的に直線的に延在
させることができるので、抵抗値を低減することができ
る。カラムセレクト信号線２５２は、例えば２．０〔μ
ｍ〕程度の配線幅寸法で形成されている。 前記カラムセレクト信号線２５２の上層には層間絶縁膜
２５３を介在させてシャント用ワード線（ＷＬ）２５５
が構成されている。シャント用ワード線２５５は、図示
しないが、数十〜数百個のメモリセルＭ毎に相当する所
定領域において、前記ワード線（ＷＬ）２２７に接続さ
れている。ワード線２２７はメモリセルアレイ２１１Ｅ
において延在方向に複数個に分割されており、シャント
用ワード線２５５は前記分割された複数個のそれぞれの
ワード線２２７に接続されている。シャント用ワード線
２５５は、ワード線２２７の抵抗値を低減し、情報書込
動作、情報読出動作のそれぞれにおいてメモリセルＭの
選択速度を速くできるように構成されている。 前記層間絶縁膜２５３は、第２１図に示すように、酸化
珪素膜〈堆積型絶縁膜）２５３Ａ、酸化珪素膜（塗布型
絶縁膜）２５３Ｂ、酸化珪素膜（堆積型絶縁膜＞２５３
Ｃのそれぞれを順次積層した複合膜で形成される３層構
造で構成されている。 層間絶縁膜２５３の下層の酸化珪素膜２５３Ａ。 上層の酸化珪素膜２５３Ｃのそれぞれはテトラエトキシ
シラン（ＴＥ０１ ： Ｓ ｉ（○Ｃ２Ｈ３）４）ガス
をソースガスとするコンフォーマルプラズマＣＶＤ法（
以下、Ｃ−ＣＶＤ）法で堆積されている。 Ｃ−ＣＶＤ法で堆積された下層の酸化珪素膜２５３Ａ、
上層の酸化珪素膜２５３Ｃのそれぞれは低温度（約４０
０（’Ｃ）以下）で堆積することができ、高いステップ
カバレッジを有している。下層の酸化珪素膜２５３Ａ、
上層の酸化珪素膜２５３Ｃのそれぞれは、例えば２５０
〜３５０ （ｎｍ：］程度の膜厚で形成されている。層
間絶縁膜２５３の中層の酸化珪素膜２５３ＢはＳ ＯＧ
（Ｓｐｉｎ ０ｎＧｌａｓｓ ）法で塗布した後ベー
タ処理を施した酸化珪素膜で形成されている。この中層
の酸化珪素膜２５３Ｂは層間絶縁膜２５３の表面を平坦
化する目的で形成されている。中層の酸化珪素膜２５３
Ｂは、塗布した後ベーク処理を施し、さらに全表面にエ
ツチング処理を施して段差部の凹部のみに埋込むように
形成されている。特に、中層の酸化珪素膜２５３Ｂは後
述するが層間絶縁膜２５３に形成される接続孔２５３Ｄ
の内壁の表面において残存しないようにエツチング処理
により除去されている。つまり、中層の酸化珪素膜２５
３Ｂはそれに含まれる水分により前記シャント用ワード
線２５５のアルミニウム膜またはその合金膜が腐食され
ることを低減できるように構成されている。 中層の酸化珪素膜２５３Ｂは、例えば１００［ｎｍ〕程
度の膜厚で塗布される。 前記シャント用ワード線２５５は、遷移金属窒化膜（ま
たは遷移金属シリサイド膜）２５５Ａ。 アルミニウム合金膜（またはアルミニウム膜）２５５Ｂ
のそれぞれを順次積層して形成された複合膜で構成され
ている。 下層の遷移金属窒化膜２５５Ａは、上層のアルミニラム
合金膜２５５ＢにＣｕが添加されている場合、バリア性
を有する、例えばＴｉＮ膜で形成する。また、遷移金属
窒化膜２５５Ａは、上層のアルミニウム合金膜２５５Ｂ
に３１が添加されている場合、例えばＴｉＮ膜で形成す
る。また、この場合、遷移金属シリサイド膜、例えばＭ
ｏＳｉ２等で形成する。この下層の遷移金属窒化膜２５
５Ａは、例えばスパック法で堆積され、１１００（ｎ〕
程度の膜厚で形成されている。下層の遷移金属窒化膜２
５５ＡとしてＴｉＮ膜を使用する場合、後に詳細するが
、（２００）の結晶の配向性を有するＴｉＮ膜を使用す
る。 上層のアルミニウム合金膜２５５ＢはアルミニウムにＣ
ｕおよびＳｉを添加している。Ｃｕは、マイグレーショ
ン現象を低減するために添加され、例えば０．５〔重量
％〕程度添加されている。Ｓｌは、アロイスパイク現象
を低減するために添加され、例えば１．５〔重量％〕程
度添加されている。 アルミニウム合金膜２５０Ｂは、例えばスパッタ法で堆
積され、６００〜８００ 〔ｎｍ）程度の膜厚で形成さ
れている。 前記シャント用ワード線２５５は、例えば０．７〔μｍ
〕程度の配線幅寸法で構成されている。 このように、本実施例２のＤＲＡＭ２０１のメモリセル
アレイ２１１Ｅは、４層ゲート配線構造上に２層配線構
造を設けた合計６層の多層配線構造で構成されている。 前記４層ゲート配線構造はメモリセル選択用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｓのゲート電極２２７ （またはワ
ード線２２７）、スタックド構造の情報Ｍ積用容量素子
Ｃの下層電極層２３５、上層電極層２３７および相補性
データ線２５０で構成されている。前記２層の配線構造
はカラムセレクト信号線２５２およびシャント用ワード
線２５５で構成されている。 前記ＤＲＡＭ２０１の周辺回路を構成するＣＭＯ８は前
記第２１図の右側に示すように構成されている。ＣＭＯ
３のｎチャネルＭＩＳＦＥＴＱｎは、素子間分離用絶縁
膜２２３およびｐ形チャネルストッパ領域２２４で周囲
を囲まれた領域内において、ｐ″形タウエル領域２２２
主面部に構成されている。ｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎは、主にｐ−形ウエル領域２２２、ゲー
ト絶縁膜２２６、ゲート電極２２７、ソース領域およド
レイン領域である一対のｎ型半導体領域２２９および一
対のｎ゛形半導体領域２３２で構成されている。 前記ｎチャネルＭＩＳＦＥＴＱｎの周囲を囲むｐ形チャ
ネルストッパ領域２２４は、前記メモリセルＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓの周囲を囲むｐ形チャネル
ストッパ領域２２５Ａと別の製造工程で形成されている
。ｐ形チャネルストッパ領域２２４は、前記素子間分離
用絶縁膜２２３を形成するマスクと同一マスクを使用し
てｐ形不純物を導入し、このｐ形不純物を素子間分離用
絶縁膜２２３を形成する熱処理で活性化することにより
形成されている。このｐ形チャネルストッパ領域２２４
は、素子間分離用絶縁膜２２３と同一製造工程で形成さ
れるので、ｐ形不純物の活性領域側への拡散量が若干大
きいが、ｎチャネルＭＩＳＦＥＴＱｎはメモリセル選択
用ＭＩＳＦＥＴＱｓに比べて大きいサイズで形成されて
いるので、前記ｐ形不純物の拡散量は相対的に小さい。 従って、ｎチャネルＭＩＳＦＥＴＱｎは狭チャネル効果
の影響が小さい。逆に、ｐ形チャネルストッパ領域２２
４を形成するｐ形不純物は、ｐ−形ウエル領域２２２の
非活性領域の主面部にしか導入しないので、ｐ−形ウエ
ル領域２２２の活性領域の主面の不純物濃度を低くする
ことができる。つまり、ｎチャネルＭＩＳＦＥＴＱｎは
しきい値電圧を低くすることができるので、基板効果を
低減し、駆動能力を高めることができる。特に、ｎチャ
ネルＭＩＳＦＥＴＱｎを出力段回路として使用する場合
、出力信号レベルを充分に確保することができる。 前記ｐ−形ワウエル領域２２、ゲート絶縁膜２２６、ゲ
ート電極２２７およびｎ形半導体領域２２９のそれぞれ
は、前記メモリセル選択用ＭＩＳＦＥＴＱｓと同一製造
工程で構成され、実質的に同様の機能を有している。つ
まり、ｎチャネルＭＩＳＦＥＴＱｎはＬＤＤ構造で構成
されている。 高不純物濃度のｎ”形半導体領域２３２はソ−ス領域、
ドレイン領域のそれぞれの比抵抗値を低減するように構
成されている。ｎ“形半導体領域２３２１ｉ、ゲート電
極２２６の側壁に自己整合で形成されたサイドウオール
スペーサ２３１に規定されて形成され、ゲート電極２２
７に対して自己整合で形成される。前記サイドウオール
スペーサ２３１は前記ＬＤＤ構造を形成するｎ形半導体
領域２２９のゲート長方向の長さを規定するようになっ
ている。サイドウオールスペーサ２３１は、ｎチャネル
ＭＩＳＦＥＴＱｎの形成領域において単層で形成されて
いるので、前記ｎ形半導体領域２２９のゲート長方向の
寸法を短くすることができる。ｎ形半導体領域２２９は
不純物濃度が低いので、高い抵抗値を有しているが、ｎ
形半導体領域２２９の長さが短いので、ｎチャネルＭＩ
ＳＦＥＴＱｎは伝達コンダクタンスを向上できるように
なっている。 ｎチャネルＭＩＳＦＥＴＱｎのうち、入出力段回路で使
用されるｎチャネルＭＩＳＦＥＴＱｎは、単一電源電圧
Ｖｃｃ （５［Ｖ：］ ）で外部装置とインターフェ
イスが行われるので、電源電圧Ｖｃｃで駆動される。こ
のｎチャネルＭＩＳＦＥＴＱｎは、例えばゲート長を８
〔ｎｍ〕程度で構成し、ドレイン領域近傍での電界強度
を緩和している。 一方、内部回路、例えば直接周辺回路や間接周辺回路で
使用されるｎチャネルＭＩＳＦＥＴＱｎは低消費電力化
を図るために低電源電圧Ｖｃｃ （約３．３（Ｖ））で
駆動されている。このｎチャネルＭＩＳＦＥＴＱｎは高
集積化を図るためにゲート長をたとえば０．８〜１．４
〔μｍ〕程度の範囲で構成し、ドレイン領域近傍の電界
強度は低電源電圧Ｖｃｃの導入で緩和されている。この
入出力段回路、内部回路のそれぞれのｎチャネルＭＩＳ
ＦＥＴＱｎは、ゲート長の寸法を変化させ、かつ使用電
源を変えるだけで、実質的に同一構造で構成されている
。つまり、入出力段回路、内部回路のそれぞれのｎチャ
ネルＭＩＳＦＥＴＱｎは、ゲート絶縁膜２２６、ゲート
電極２２７、ｎ形半導体領域２２９およびｎ°形半導体
領域２３２で構成することができる。さらに、それぞれ
のｎチャネルＭＴＳＦＥＴＱｎはサイドウオールスペー
サ２３１のゲート長方向のサイズを実質的に同一寸法で
構成することができる。 このように、入出力段回路として使用されるＬＤＤ構造
のｎチャネルＭＩｓＦＥＴＱｎ、内部回路として使用さ
れるＬＤＤ構造のｎチャネルＭＩＳＦＥＴＱｎのそれぞ
れを有するＤＲＡＭ２０１において、前記入出力段回路
のｎチャネルＭＩＳＦＥＴＱｓの使用電圧を前記内部回
路のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの使用
電圧に比べて高く構成し、前記入出力段回路のｎチャネ
ルＭＩＳＦＥＴＱｎのゲート長寸法を前記内部回路のｎ
チャネルＭＩＳＦＥＴＱｎのゲート長寸法に比べて長く
構成し、前記入出力段回路、内部回路のそれぞれのｎチ
ャネルＭＩＳＦＥＴのＬＤＤ構造を形成する低不純物濃
度のｎ型半導体領域２２９のゲート長方向の寸法を実質
的に同一寸法で構成する。この構成により、前記入出力
段回路のｎチャネルＭＩＳＦＥＴＱｎは、ゲート長寸法
を長（してホットキャリア耐圧を向上したので、経時的
なしきい値電圧劣化を低減し、電気的特性を向上するこ
とができると共に、前記内部回路のｎチャネルＭＩＳＦ
ＥＴＱｎは、低電源電圧Ｖｃｃを使用してホットキャリ
ア耐圧を確保しながら低電源電圧ｖＣＣの使用により低
消費電力化を図ることができ、しかも、前記入出力段回
路のｎチャネルＭＩＳＦＥＴＱｎはゲート長寸法を長く
し、内部回路のｎチャネルＭＩＳＦＥＴＱｎは低電源電
圧Ｖｃｃの使用によりそれぞれホットキャリア耐圧を向
上しているので、前記ＬＤＤ構造を形成する低不純物濃
度のｎ形半導体領域２２９のゲート長方向の長さを独立
に制御することができ、前記入出力段回路、内部回路の
それぞれのｎチャネルＭＴＳＦＥＴＱｎのそれぞれの低
不純物濃度のｎ形半導体領域２２９のゲート長方向の長
さ（またはサイドウオールスペーサ２３１のゲート長方
向の長さ）を実質的に同一にすることができる。つまり
、ＤＲＡＭ２０１は、低消費電力化を図ると共に、ホッ
トキャリア耐圧を向上することがてき、しかも後述する
がｎチャネルＭＩＳＦＥＴＱｎを形成するための製造工
程数を低減することができる。 前記ｎチャネルＭＩＳＦＥＴＱｎのｎ′″形半導体領域
２３２には層間絶縁膜２４０および層間絶縁膜２５１に
形成された接続孔２５１Ｃを通して配線２５２が接続さ
れている。配線２５２は前記カラムセレクト信号線２５
２と同一導電層である２層配線構造の下層の配線層で形
成されている。 ＣＭＯ３のｐチャネルＭＩＳＦＥＴＱｐは、素子間分離
用絶縁膜２２３で周囲を囲まれた領域内において、ｎ−
形ウエル領域２２１の主面部に構成されている。ｐチャ
ネルＭＩＳＦＥＴＱｐは、主に、ｎ−形ウエル領域２２
１、ゲート絶縁膜２２６、ゲート電極２２７、ソース領
域およびドレイン領域である一対のｎ形半導体領域２３
０および一対のｐ′″形半導体領域２３９で構成されて
いる。ｎ−形ウエル領域２２１、ゲート絶縁膜２２６お
よびゲート電極２２７のそれぞれは、前記メモリセル選
択用ＭＩＳＦＥＴＱｓＳｎチャネルＭＩＳＦＥＴＱｎの
それぞれと実質的に同様の機能を有している。 低不純物濃度のｎ形半導体領域２３０はＬＤＤ構造のｐ
チャネルＭＩＳＦＥＴＱｐを構成する。 高不純物濃度のｐ＋十形半導体領域２３９ゲート電極２
２７の側壁にそれに対して自己整合で形成されたサイド
ウオールスペーサ２３１．２３３Ｃに対して自己整合で
形成されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐ
の高不純物濃度のｐ十形半導体領域２３９は、サイドウ
オールスペーサ２３１の側壁にサイドウオールスペーサ
２３３Ｃを積層した２層構造のもので形成されている。 このサイドウオールスペーサ２３１．２３３Ｃは、ｎチ
ャネルＭＩＳＦＥＴＱｎのサイドウオールスペーサ２３
１に比べて、サイドウオールスペーサ２３３Ｃに相当す
る分、ゲート長方向の寸法が長く構成されている。つま
り、サイドウオールスペーサ２３１．２３３Ｃは、その
ゲート長方向の寸法を長くし、前記ｐ＋形半導体領域２
３９のｐ形不純物のチャネル形成領域側への拡散量を低
減することができるので、実効チャネル長を確保し、ｐ
チャネルＭＩＳＦＥＴＱｐの短チヤネル効果を低減でき
るように構成されている。ｎ形不純物に比べてｐ形不純
物は拡散係数が大きいので、ｐチャネルＭＩＳＦＥＴＱ
ｐは前述の構造で構成されている。 このように、ＬＤＤ構造のｎチャネルＭ Ｉ Ｓ ＦＥ
ＴＱｎ、ＬＤＤ構造のｐチャネルＭＩＳＦＥＴＱｐのそ
れぞれを有するＤＲＡＭ２０１において、前記ｎチャネ
ルＭＩＳＦＥＴＱｐのゲート電極２２７の側壁にそれに
対して自己整合で形成されるサイドウオールスペーサ２
３１，２３３Ｃのゲート長方向の寸法を、前記ｎチャネ
ルＭＩＳＦＥＴＱｎのゲート電極２２７の側壁にそれに
対して自己整合で形成されるサイドウオールスペーサ２
３１のゲート長方向の寸法に比べて長く構成する。 この構成により、前記ｎチャネルＭＩＳＦＥＴＱｎのサ
イドウオールスペーサ２３１のゲート長方向の寸法を短
くし、ＬＤＤ構造を形成する低不純物濃度のｎ形半導体
領域２２９のゲート長方向の長さを短くすることができ
るので、ｎチャネルＭｌｓＦＥＴＱｎの伝達コンダクタ
ンスを向上し、動作速度の高速化を図ることができると
共に、前記ｎチャネルＭＩＳＦＥＴＱｐのサイドウオー
ルスペーサ２３１．２３３Ｃのゲート長方向の寸法を長
くし、高不純物濃度のｐ＋十形半導体領域２３９チャネ
ル形成領域側への回り込みを低減することができるので
、ｐチャネルＭＩＳＦＥＴＱｐの短チヤネル効果を低減
し、高集積化を図ることができる。 前記ｎチャネルＭＩＳＦＥＴＱｐのｐ”形半導体領域２
３９には前記接続孔２５１Ｃを通して配線２５２が接続
されている。 前記第２１図の右側に示すように、配線２５２は層間絶
縁膜２５３に形成された接続孔２５３Ｄ内に埋込まれた
遷移金属膜２５４を介在させて上層の配線２５５に接続
されている。前記層間絶縁膜２５３上に延在する配線２
５５は前記シャント用ワード線２５５と同一導電層であ
る２層配線構造の上層の配線層で形成されている。前記
接続孔２５３Ｄ内に埋込まれた遷移金属膜２５４は、例
えば選択ＣＶＤ法て前記接続孔２５３Ｄ内から露出する
配線２５２の表面上に選択的に堆積したＷ膜で形成され
ている。前記遷移金属膜２５４は配線２５５の接続孔２
５３Ｄで形成される段差形状においてステップカバレッ
ジを向上するために形成されている。 前記配線２５５ （シャント用ワード線２５５も含む）
は前述のように遷移金属窒化膜２５５Ａ。 アルミニウム合金膜２５５Ｂのそれぞれを順次積層した
複合膜て形成されている。配線２５５は主に上層のアル
ミニウム合金膜２５５Ｂにより信号伝達速度が律則され
ている。配線２５５の下層の遷移金属窒化膜（遷移金属
シリサイド膜）２５５Ａは、上層のアルミニウム合金膜
２５５Ｂに８１が添加されている場合、配線２５５と接
続孔２５３Ｄ内に埋込まれた遷移金属膜２５４との接続
部分を含む、上層のアルミニウム合金膜２５５Ｂと層間
絶縁膜２５３との間の全域に設けられている。 つまり、配線２５５は、上層のアルミニウム合金膜２５
５Ｂの下地の材質を前記接続孔２５３Ｄ部分、層間絶縁
膜２５３部分のそれぞれにおいて均一化している。また
、配線２５５の下層の遷移金属膜２５５Ａはマイグレー
ション耐圧が上層のアルミニウム合金膜２５５Ｂに比べ
て高い。つまり、上層のアルミニウム合金膜２５５Ｂが
マイグレーション現象で断線した場合においても、下層
の遷移金属膜２５５Ａで信号を伝達することができるの
で、配線２５５の断線不良を低減することができる。 このように、下地の層間絶縁膜２５３に形成された接続
孔２５３Ｄ内に選択ＣＶＤ法で埋込まれた遷移金属膜２
５４、前記層間絶縁膜２５３上に延在するＳｌが添加さ
れたアルミニウム合金膜２５５Ｂのそれぞれを接続する
ＤＲＡＭ２０１において、前記接続孔２５３内に埋込ま
れた遷移金属膜２５４とアルミニウム合金膜２５５Ｂと
の間を含む前記アルミニウム合金膜２５５Ｂと下地の層
間絶縁膜２５３との間に遷移金属窒化膜（または遷移金
属シリサイド膜）２５５Ａを設ける。この構成により、
前記アルミニウム合金膜２５５Ｂの下地を前記接続孔２
５３Ｄ内に埋込まれた遷移金属膜２５４上、層間絶縁膜
２５３上のそれぞれにおいて均一化し、前記アルミニウ
ム合金膜２５５Ｂに添加されたＳｉが前記接続孔２５３
Ｄ内に埋込まれた遷移金属膜２５４とアルミニウム合金
膜２５５Ｂとの界面に析出されることを低減することが
できるので、前記界面の抵抗値を低減することができる
。また、前記アルミニウム合金膜２５５Ｂの下層に設け
られた遷移金属窒化膜２５５Ａは、前記アルミニウム合
金膜２５５Ｂが、例えばマイグレーション現象により断
線されてもこの断線部を介在させてアルミニウム合金膜
２５５８Ｍを接続することができるので、配線２５５の
断線不良を低減することができる。 前記配線２５５ （シャント用ワード線２５５も含む）
は、上層のアルミニウム合金膜２５５ＢにＣｕが添加さ
れている場合、少なくともアルミニウム合金膜２５５Ｂ
と接続孔２５３Ｄ内に埋込まれた遷移金属膜２５４との
接続部分（界面部分）に遷移金属窒化膜２５５Ａが設け
られている。この遷移金属窒化膜２５５Ａは前述のよう
にバリア性を有している。つまり、配線２５５は上層の
アルミニウム合金膜２５５Ｂのアルミニウムと接続孔２
５３Ｄ内に埋込まれた遷移金属膜２５４のＷとの相互拡
散による合金化反応を防止するように構成されている。 このように、下地の層間絶縁膜２５３に形成された接続
孔２５３Ｄ内に選択ＣＶＤ法で埋込まれた遷移金属膜２
５４、前記層間絶縁膜２５３上に延在するＣｕが添加さ
れたアルミニウム合金膜２５５Ｂのそれぞれを接続する
ＤＲＡＭ２０１において、前記接続孔２５３Ｄ内に埋込
まれた遷移金属膜２５４とアルミニウム合金膜２５５Ｂ
との間にバリア性を有する遷移金属窒化膜２５５Ａを設
ける。この構成により、前記接続孔２５３Ｄ内に埋込ま
れた遷移金属膜２５４とアルミニウム合金膜２５５Ｂと
の界面において、遷移金属とアルミニウムとの相互拡散
による合金化反応を防止し、前記界面の抵抗値を低減す
ることができる。 前記配線２５５の下層の遷移金属窒化膜２５５Ａは前述
のように結晶の配向がミラー（ｍｉｌｌｅｒ）面表示で
（２００）のものを積極的に使用する。 第２５図にスパック時のターゲット電圧（ｋＷ）と比抵
抗値［μΩ−ｃ＋ｎ］との関係を示す。データ（Ａ＞、
（Ｂ）のそれぞれは半導体ウェハの表面にスパッタ法で
堆積されたＴｉＮ膜の半導体ウェハの中心からの距離を
示している。データ（Ａ＞は半導体ウェハの中心からの
距離が０〔μｍ〕、つまり半導体ウェハの中心のＴｉＮ
膜の特性を表している。データ（Ｂ）は半導体ウェハの
中心からの距離が５０〔μｍ〕の位置のＴｉＮ膜の特性
を表している。 同第２５図に示すように、データ（Ｂ〉、つまり半導体
ウェハの中心から距離が遠い程、ＴｉＮ膜は比抵抗値が
低くなっている。この第２５図に示す比抵抗値が高い領
域Ｃ以上、例えば約４６０〔μΩ−ａｍ）以上の領域に
おいて、ＴｉＮ膜にＸ線回折スペクトルを行った結果を
第２６図（Ｘ線の入射角度とＸ線回折強度との関係を示
す図）に示す。また、比抵抗値が低い領域り以下、例え
ば約４００〔μΩ−ｃｍ）以下の領域において、Ｔ１Ｎ
膜にＸ線回折スペクトルを行った結果を第２７図（Ｘ線
の入射角度とＸ線回折強度との関係を示す図）に示す。 前記第２６図に示すように、比低項値が高い領域におい
て、ＴｉＮ膜（１１１）の結晶の配向、（２００）の結
晶の配向のそれぞれが混じり合っている。これに対して
、第２７図に示すように、ＴｉＮ膜は（２００）の単独
の結晶の配向を有している。つまり、（２００＞の結晶
の配向を有するＴ ＩＮ膜は、（１１１）の単独や（２
００）の混在した結晶の配向を有するＴｉＮ膜に比べて
、第２５図に示すように比抵抗値が低いので膜密度が高
い物理的性質がある。従って、この（２００）の結晶の
配向を有するＴｉＮ膜は耐熱性（バリア性）に優れ、ま
たＳｉの析出を低減できる特徴がある。 このように、前記配線２５５の下層の遷移金属窒化膜２
５５Ａ、特に少なくとも前記接続孔２５３Ｄ内に埋込ま
れた遷移金属膜２５４と上層のアルミニウム合金膜２５
５Ｂとの間の遷移金属窒化膜２５５Ａを結晶の配向が（
２００）のＴｉＮ膜で構成する。この構成により、前記
（２００）の結晶の配向を有するＴｉＮ膜は、（１１１
）の結晶の配向を有するＴｉＮ膜や（１１１）と（２０
０）との混合の結晶の配向を有するＴｉＮ膜に比べてＳ
ｉの析出量を低減することができるので、前記界面（２
５４−２５５Ｂ界面）の抵抗値をより低減することがで
き、また前記他の結晶の配向を有するＴｉＮ膜に比べて
比抵抗値が小さいので、前記界面での抵抗値をより低減
することができ、また膜密度が高いので、バリア性をよ
り向上することができる。 第２１図および第３２図（前記第２１図に示す断面構造
と異なる位置の断面構造を示す要部断面図）に示すよう
に、ＤＲＡＭ２０１の周辺回路の領域において、２層配
線構造のうちの下層の配線２５２は、高集積化で配線幅
寸法が縮小され、アルミニウム膜やアルミニウム合金膜
ではマイグレーション耐圧を確保できないので、前述の
ように遷移金属膜を使用している。周辺回路として特に
直接周辺回路は、メモリセルアレイ２１１Ｅのメモリセ
ルＭの配列ピッチに対応させてｎチャネルＭＩＳＦＥＴ
ＱｎＳｐチャネルＭＩＳＦＥＴＱｐのそれぞれを配置し
ているので、配線２５２のレイアウトルールを厳しくし
ている。 また、周辺回路の領域において、ｎチャネルＭＩＳＦＥ
ＴＱｎのｎ゛形半導体領域２３２、ｐチャネルＭＩＳＦ
ＥＴＱｐのｐ゛形半導体領域２３９のそれぞれを接続す
る場合、遷移金属シリサイド膜またはその積層膜（例え
ば相補性データ線２５０と同一導電層）で配線を形成し
た場合には、不純物の相互拡散を生じる。従って、配線
２５２は、前記メモリセルアレイ２１１Ｅで使用される
相補性データ線２５０と同一導電層を使用せず、前記不
純物の相互拡散が生じない前述の遷移金属膜を使用して
いる。 このように、メモリセルアレイ２１１Ｅ上に相補性デー
タ線、シャント用ワード線、カラムセレクト信号線のそ
れぞれを有し、前記メモリセルアレイ２１１Ｅの周辺回
路の領域に２層の配線層を有するＤＲＡＭ２０１におい
て、前記メモリセルアレイ２１１Ｅ上の相補性データ線
２５０を、ＣＶＤ法で堆積した多結晶珪素膜２５ＯＡ、
遷移金属シリサイド膜２５０Ｂのそれぞれを順次積層し
た複合膜で構成し、前記カラムセレクト信号線２５２を
、前記相補性データ線２５０の上層に、スパッタ法で堆
積した遷移金属膜で構成し、前記シャント用ワー゛ド線
２５５を、前記カラムセレクト信号線２５２の上層に、
スパッタ法で堆積したアルミニウム合金膜２５５Ｂ（遷
移金属窒化膜２５５Ａも含む）で構成し、このシャント
用ワード線２５５と同一導電層２５５、その下層のカラ
ムセレクト信号線２５２と同一導電層２５２のそれぞれ
を、両者間の層間絶縁膜２５３に形成された接続孔２５
３Ｄ内に、選択ＣＶＤ法で埋込まれた遷移金属膜２５４
を介在させて接続し、前記周辺回路の領域の２層の配線
層のうち、下層の配線２５２は前記カラムセレクト信号
線２５２と同一導電層で構成され、前記２層の配線層の
うち、上層の配線２５５は前記シャント用ワード線２５
５と同一導電層で構成され、前記２層の配線層の下層の
配線２５２、上層の配線２５５のそれぞれは前記選択Ｃ
ＶＤ法で接続孔２５３Ｄ内に埋込まれた遷移金属膜２５
４を介在させて接続する。 前記第２１図に示すように、ＤＲＡＭ２０１のシャント
用ワード線２５５および配線２５５の上層にはパッシベ
ーション膜２５６が設けられている。パッシベーション
膜２５６は酸化珪素膜２５６Ａ、窒化珪素膜２５６Ｂの
それぞれを順次積層した複合膜で構成されている。 下層の酸化珪素膜２５６Ａはその表面つまり上層の窒化
珪素膜２５６Ｂの下地表面を平坦化するように構成され
ている。下層の酸化珪素膜２５６Ａは、その下層のシャ
ント用ワード線２５５、配線２５５のそれぞれの上層に
アルミニウム合金膜２５５Ｂを形成しているので、この
アルミニウム合金膜２５５Ｂを溶融させない低温度で堆
積する。 すなわち、下層の酸化珪素膜２５６Ａは、例えばテトラ
エトキシシランガスをソースガスとするＣＣＶＤ法で堆
積する。下層の酸化珪素膜２５６Ａは、下地表面の段差
部分のステップカバレッジが良好であるので、表面を平
坦化するには、シャント用ワード線２５５間または配線
２５５間とその膜厚との比であるアスペクト比が１以上
の領域において、前記シャント用ワード線２５５間また
は配線２５５間の２分の１以上の膜厚で形成する。 前記アスペクト比が１以上の領域は最小配線間隔または
それに近い寸法に相当し、アスペクト比が１以下の領域
においては前記上層の窒化珪素膜２５６のステップカバ
レッジが問題とならない。前記シャント用ワード線２５
５間は約０．７〔μｍ〕程度の配線間隔で形成されてい
るので、前記下層ノ酸化珪素膜２５６Ａｌｔ３５０〜５
００ （ｎｍ〕程度の膜厚で形成する。 前記パッシベーション膜２５６の上層の窒化珪素膜２５
６Ｂは耐湿性を向上するために形成されている。この上
層の窒化珪素膜２５６Ｂは、例えばプラズマＣＶＤ法で
堆積され、１０００〜１２００（ｎｍ〕程度の膜厚で形
成されている。この上層の窒化珪素膜２５６Ｂは、下層
の酸化珪素膜２５６Ａの表面が平坦化されているので、
下地の段差部分においてオーバーハング形状の成長によ
る巣等の発生を防止することができる。 このように、アルミニウム合金膜２５５Ｂを主体とした
配線２５５上にパッシベーション膜２５６が設けられた
ＤＲＡＭ２０１において、前記パッシベーション膜２５
６を、テトラエトキシシランガスをソースガスとするＣ
、ＣＶＤ法で堆積した酸化珪素膜２５６Ａ、プラズマＣ
ＶＤ法で堆積した窒化珪素膜２５６Ｂのそれぞれを順次
積層した複合膜で構成し、このパッシベーション膜２５
６の下層の酸化珪素膜２５６Ａを、前記配線２５５間隔
と前記配線２５５の膜厚とのアスペクト比が１以上の領
域の前記配線２５５の間隔の２分の１またはそれ以上の
膜厚で構成する。この構成により、前記パッシベーショ
ン膜２５６の下層の酸化珪素膜２５６Ａは、前記配線２
５５のアルミニウム合金膜２５５Ｂを溶融しない低温度
でしかも高ステップカバレッジで堆積することができ、
前記配！２５５で形成される段差形状を平坦化すること
ができるので、前記バンシベーション膜２５６の上層の
耐湿性に優れた窒化珪素膜２５６Ｂを前記段差形状に基
づ（巣を生じることなく形成することができる。この結
果、前記パッシベーション膜２５６の上層の窒化珪素膜
２５６Ｂに巣が発生しないので、前記窒化珪素膜２５６
の割れの発生や前記巣に水分が溜まることがなく、前記
パッシベーション膜２５６の耐湿性を向上することがで
きる。 前記ＤＲＡＭ２０１のメモリセルアレイ （ＭＡ）２１
１Ｅと周辺回路との境界領域は第２８図（概略平面図）
および第２９図（前記第２８図の要部拡大平面図）に示
すように構成されている。つまり、メモリセルアレイ２
１１Ｅの非活性領域に形成されるｐ形チャネルストッパ
領域２２５Ａ。 周辺回路の非活性領域に形成されるｐ形チャネルストッ
パ領域２２４のそれぞれは前記境界領域において重ね合
わせていない。メモリセルアレイ２１１Ｅのｐ形チセネ
ルストッパ領域２２５Ａ、周辺回路のｐ形チャネルスト
ッパ領域２２４のそれぞれは別々の製造工程で形成され
ているので、前記境界領域で前記重合させずに、前記境
界領域である非活性領域の不純物濃度は低くされている
。 これは、活性領域に形成されたｎ形半導体領域２２９、
ｎ＋形半導体領域２３２のそれぞれとｐ−形ウエル領域
２２２の前記境界領域の主面部とのｐｎ接合耐圧を高め
ることができる。ｐ−形ウエル領域２２２の前記境界領
域の主面の不純物濃度が低いので、寄生ＭＯ３のしきい
値電圧は低下し、ｎ形反転層が発生しやすい。このｎ形
反転層はメモリセルアレイ２１１Ｅを取り囲む大面積で
形成され、前記境界領域を横切るようにまたはその近傍
に活性領域が存在すると、活性領域の面積が前記ｎ形反
転層の面積に相当する分増加する。これは、見かけ上、
ｐｎ接合面積を増大し、ｐｎ接合部においてリーク電流
量を増加する。従って、第２９図に示すように、活性領
域Ａｃｔ、例えば周辺回路のｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎは、前記境界領域から離隔させる（前
記境界領域を横切らない）。この離隔は、少なくとも製
造工程におけるマスク合わせずれ量、およびｎ形半導体
領域２２９、ｎ＋形半導体領域２３２のそれぞれのｎ形
不純物の拡散量を考慮した寸法で行う。 また、前記メモリセルアレイ （ＭＡ）２１１Ｅと周辺
回路との境界領域は第３０図〈概略平面図）および第３
１図（前記第３０図の要部拡大平面図〉に示すように構
成してもよい。つまり、メモリセルアレイ２１１Ｅのｐ
形チャネルストッパ領域２２５Ａ、周辺回路のｐ形チャ
ネルストッパ領域２２４のそれぞれは前記境界領域で重
ね合わせる。この重ね合わせは少なくとも製造工程にお
けるマスク合わせ余裕寸法に相当する分重ね合わせる。 ｐ形ヂャネルストッパ領域２２４．２２５Ａのそれぞれ
を重ね合わせた場合は非活性領域の前記境界領域の不純
物濃度が高くなる。ｐ−形ウエル領域２２２の非活性領
域の主面部の不純物濃度が高くなると、寄生ＭＯ３のし
きい値電圧を高めて分離能力を向上することができるが
、逆に前記境界領域と活性領域に形成されたｎ形半導体
領域２２９、ｎ”形半導体領域２３２のそれぞれとのｐ
ｎ接合耐圧が劣化する。従って、第３１図に示すように
、活性領域Ａｃｔ、例えば周辺回路のｎチャネルＭＩＳ
ＦＥＴＱｎは前記境界領域から離隔させる。この離隔は
、少なくとも製造工程におけるマスク合わせずれ量、お
よびｐ形チャネルストッパ領域２２４．２２５Ａのそれ
ぞれのｐ形不純物やｎ形半導体領域２２９、ｎ” 形半
導体領域２３２のそれぞれのｎ形不純物の拡散量を考慮
した寸法で行う。 前記境界領域には通常基板電位発生回路（ＶＢ１１ジェ
ネレータ回路）から発生する少数キャリアがメモリセル
アレイ２１１Ｅに侵入することを防止する図示しないガ
ードリング領域が配置されている。このガードリング領
域は、メモリセルアレイ２１１Ｅの周辺に配置され、ｎ
形半導体領域２２９またはｎ＋形半導体領域２３２で構
成されている。このガードリング領域は、前記ｐ形チャ
ネルストッパ領域２２５Ａ、２２４のそれぞれの境界領
域の内側であるメモリセルアレイ２１１Ｅ内（前記境界
領域とは離隔させる）に設ける。このガードリング領域
の上部には、前記メモリセルＭのスタックド構造の情報
蓄積用容量素子Ｃの下層電極層２３５、上層電極層２３
７または両者の層と同一導電層で形成された段差緩和層
が設けられている。この段差緩和層は、メモリセルアレ
イ２１ＩＥと周辺回路との間に発生する段差形状を緩和
し、上層配線、例えばカラムセレクト信号線２５２やシ
ャント用ワード線２５５の加工精度の向上や断線不良の
低減を図るように構威されている。 このように、ｐ−形ウエル領域２２２の非活性領域の主
面部に形成されたｐ形チャネルストッパ領域で周囲を規
定された、前記ｐ−形ワウエル領域２２のそれぞれ異な
る活性領域内の主面にメモリセルＭ１周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎの夫々を配置するＤＲＡＭ２０１
において、前記メモリセルＭの周囲を囲むｐ形チャネル
ストッパ領域２２５Ａ、前記周辺回路のｎチャネルＭＩ
ＳＦＥＴＱｎの周囲を囲むｐ形チャネルストッパ領域２
２４のそれぞれを別々の製造工程で独立に構威し、前記
ｐ形チャネルストッパ領域２２５Ａ。 ｐ形チャネルストッパ領域２２４のそれぞれの境界領域
には前記メモリセルＭ１前記周辺回路のｎチャネルＭ
Ｉ Ｓ Ｆ ＥＴＱｎ等、活性領域Ａｃｔを配置しない
。この構成により、前記ｐ形チャネルストッパ領域２２
５ＡＳｐ形チャネルストッパ領域２２４のそれぞれが前
記境界領域で離隔する場合は前記境界領域にその面積に
対応した大きなｎ型反転層が発生し易くなり、前記境界
領域に活性領域Ａｃｔが存在するとこの活性領域Ａｃｔ
に形成されるｎ形半導体領域２２９やｎ゛形半導体領域
２３２の面積が見かけ上前記ｎ形反転層を加算した分増
加し、ｐ−形ウエル領域２２２とｎ形半導体領域２２９
やｎ゛形半導体領域２３２との接合部においてリーク電
流量が増大するが、前記境界領域ＡＣｔは配置していな
いので、前記接合部においてリーク電流量を低減するこ
とができる。 また、前記ｐ形チャネルストッパ領域２２５Ａ。 ｐ形チャネルストッパ領域２２４のそれぞれが前記境界
領域で重なる場合はその領域の不純物濃度が高くなるが
、前記境界領域には活性領域Ａｃｔは配置していないの
で、ｐ−形ウエル領域２２２とｎ形半導体領域２２９や
ｎ′″形半導体領域２３２とのｐｎ接合耐圧を向上する
ことができる。 次に、前述のＤＲＡＭ２０１の具体的な製造方法につい
て、第３３図乃至第６６図（各製造工程毎に示す要部断
面図〉を用いて簡単に説明する。 まず、単結晶珪素からなるｐ−形半導体基板２２０を用
意する。
【ウェル形成工程］
次に、前記ｐ−形半導体基板２２０の主面上に酸化珪素
膜２６０、窒化珪素膜２６１のそれぞれを順次積層する
。酸化珪素膜２６０は、約９００〜１０００〔℃〕程度
の高温度のスチーム酸化法により形成し、例えば４０〜
５０（ｎｍ〕程度の膜厚で形成する。この酸化珪素膜２
６０はバッファ層として使用される。前記窒化珪素膜２
６１は不純物導入マスク、耐酸化マスクのそれぞれに使
用する。窒化珪素膜２６１は、例えばＣＶＤ法で堆積さ
せ、４０〜６０［：ｎｍ）程度の膜厚で形成する。 次に、ｎ−形ウエル領域２２１形成領域の窒化珪素膜２
６１を除去し、マスクを形成する。マスク２６１の形成
はフォトリングラフィ技術（フォトレジストマスクの形
成技術）およびエツチング技術を用いて行う。 次に、第３３図に示すように、前記マスク２６１を用い
、酸化珪素膜２６０を通してｐ−形半導体基板２２０の
主面部にｎ形不純物２２１ｎを導入する。（イオン注入
プロセス１）ｎ形不純物２２１ｎは、例えば２×１０１
３〔ａｔＯｍＳ／ＣＴｄ〕程度の不純物濃度のＰ（ＩＪ
ン〉の２または３価イオンを用い、４００〜９００〔Ｋ
ｅｖ〕程度のエネルギーのイオン注入法で導入する（打
込み電流＝３０μＡ程度）。 次に、前記マスク２６１を用い、第３４図に示すように
、マスクから露出する酸化珪素膜２６０を成長させ、そ
れに比べて厚い酸化珪素膜２６０Ａを形成する。酸化珪
素膜２６０Ａは、ｎ−形ウエル領域２２１形戊領域だけ
に形成され。前記マスク２６１を除去するマスクおよび
不純物導入マスクとして使用される。酸化珪素膜２６０
Ａは、約９００〜１０００〔℃〕程度の高温度のスチー
ム酸化法により形成し、例えば最終的に１１０〜１３Ｍ
ｎｒｒ＋〕程度の膜厚になるように形成する。 この酸化珪素膜２６０Ａを形成する熱処理工程によって
、前記導入されたｎ形不純物２２１ｎは若干拡散される
。 次に、前記マスク２６１を、例えば熱リン酸で選択的に
除去する。 次に、第３５図に示すように、前記酸化珪素膜２６０Ａ
を不純物導入マスクとして用い、酸化珪素膜２６０を通
してｐ−形半導体基板２２０の主面部にｐ形不純物２２
２ｐを導入する（イオン注入プロセス２）。このｐ型不
純物２２２ｐは、例えば５ Ｘ １０１２［ａｔｏｍｓ
／ｃ＋＋ｔ〕程度ノ不純物濃度のＢの２または３価イ
オンを用い、３００〜８００ 〔ＫｅＶ）程度のエネル
ギーのイオン注入法で導入する（注入電流３０μＡ）。 このｐ形不純物２２２ｐは、酸化珪素膜２６ＯＡの膜厚
を厚く形成しているので、ｎ−形ウエル領域２２１の形
成領域には導入されない。 次に、前記ｎ形不純物２２１ｎＳ１１）形不純物２２２
ｐのそれぞれに引き伸ばし拡散を施し、第３６図に示す
ように、ｎ−形ウエル領域２２１およびｐ−形ウエル領
域２２２を形成する。ｎ−形ウエル領域２２１およびｐ
−形ウエル領域２２２は１１００〜１３００〔℃〕程度
の高温度の雰囲気中で熱処理を施すことによって形成す
る。結果的に、ｐ−形ウエル領域２２２はｎ−形ウエル
領域２２１に対して自己整合で形成される。 【分離領域形成工程】 次に、前記酸化珪素膜２６０．２６０Ａのそれぞれを除
去し、ｎ−形ウエル領域２２１、ｐ−形ウエル領域２２
２のそれぞれの主面を露出する。 次に、第３７図に示すように、前記ｎ−形ウエル領域２
２１、ｐ−形ウエル領域２２２のそれぞれの主面上に、
酸化珪素膜２６２、窒化珪素膜２６３、多結晶珪素膜２
６４のそれぞれを順次積層する。前記下層の酸化珪素膜
２６２はバッファ層として使用される。この酸化珪素膜
２６２は、例えば約９００〜１００ｆｔ〕程度の高温度
でスチーム酸化法により形成し、１５〜２５Ｃｎ＋ｎ）
程度の膜厚で形成される。中層の窒化珪素膜２６３は主
に耐酸化マスクとして使用される。この窒化珪素膜２６
３は、例えばＣＶＤ法で堆積し、１５０〜２５Ｍｎｍ〕
程度の膜厚で形成される。 上層の多結晶珪素膜２６４は、主に、その下層の窒化珪
素膜２６３のエツチングマスク、溝堀深さ判定用マスク
、サイドウオールスペーサの長さ制御用マスクのそれぞ
れとして使用される。前記多結晶珪素膜２６４は、例え
ばＣＶＤ法で堆積し、８０〜１２０（ｎｍ〕程度の膜厚
で形成される。 次に、第３８図に示すように、ｎ−形ウエル領域２２１
、ｐ−形ウエル領域２２２のそれぞれの非活性領域の主
面上の上層の多結晶珪素膜２６４を除去し、活性領域に
残存する多結晶珪素膜２６４でマスクを形成する。この
マスク２６４はフォトリングラフィ技術およびエツチン
グ技術を用いて形成される。マスク２６４を形成した後
は前記フォトリングラフィ技術で形成されたエツチング
マスク （フォトレジスト膜）は除去される。 次に、第３９図に示すように、前記マスク２６４をエツ
チングマスクとして用い、非活性領域に露出された窒化
珪素膜２６３を除去し、前記マスク２６４下にマスク２
６３を形成する。このマスク２６３のパターンニングは
、フォトレジスト膜からの汚染物質がｎ−形ウエル領域
２２１、ｐ形ウェル領域２２２のそれぞれの主面や酸化
珪素膜２６２中に捕獲されることを防止するため、前記
マスク２６４をパターンニンクスるフォトレジスト膜を
使用せずにマスク２６４を用いて行っている。 次に、第４０図に示すように、前記マスク２６４上を含
む基板全面に窒化珪素膜２６５、酸化珪素膜２６６のそ
れぞれを順次積層する。下層の窒化珪素膜２６５は、主
に耐酸化マスクとして使用され、前記マスク２６３に比
べて薄い膜厚で形成されている。この窒化珪素膜２６５
は、例えばＣＶＤ法で堆積し、１５〜２５Ｃｎｍ）程度
の膜厚て形成される。上層の酸化珪素膜２６６は主にエ
ツチングマスクとして使用される。この酸化珪素膜２６
６は、例えば無機シランガス（Ｓ＋Ｈａｔ：たは５ｊＨ
２Ｃｊ２２）および酸化窒素ガス（Ｎ２０）をソースガ
スとするＣＶＤ法で堆積し、１５０〜２５０（ｎｍ）程
度の膜厚で形成される。 次に、第４１図に示すように、前記酸化珪素膜２６６、
窒化珪素膜２６５のそれぞれに堆積された膜厚に相当す
る分、異方性エツチングを施し、前記マスク２６３およ
び２６４のそれぞれの側壁にそれに対して自己整合でマ
スク２６５．２６６のそれぞれを形成する。このマスク
２６５．２６６のそれぞれは所謂サイドウオールスペー
サとして形成されている。 次に、第４２図に示すように、前記マスク２６４．２６
６のそれぞれをエツチングマスクとして用い、ｎ−形ウ
エル領域２２１、ｐ−形ウエル領域２２２のそれぞれの
非活性領域の主面に浅溝２６７を形成する。浅溝２６７
は、後の工程で形成される素子間分離用絶縁膜２２３の
下面の深さをたとえばｎ形半導体領域２２９，２３２の
接合深さに比べて深く形威し、素子間の分離能力を高め
るために形成されている。この浅溝２６７の深さは、前
記マスク２６４の膜厚で制御されている。 つまり、浅溝２６７を形成すると共にマスク２６４が除
去され、このマスク２６４の反応ガス成分を検出し、こ
のマスク２６４の反応ガス成分がなくなった時点または
その近傍で浅溝２６７を形成するためのエツチングを停
止する。浅溝２６７は、例えばＲＩＥ等の異方性エツチ
ングで形成し、約８０〜１２０（ｎｍ〕程度の深さで形
成される。 このように、前記ｎ”形ウェル領域２２１、ｐ形ウェル
領域２２２のそれぞれと実質的に同等のエツチング速度
を有する材料で形成されたマスク２６４を用い、前記ｎ
−形ツウエル領域２１、ｐ−形ウエル領域２２２のそれ
ぞれの非活性領域の主面を前記マスク２６４の膜厚に相
当する分エツチングして浅溝２６７を形成する。この構
成により、前記マスク２６４の膜厚で浅溝２６７の深さ
を制御することができるので、前記浅溝２６７の深さの
制御性を向上することができる。 次に、前記浅溝２６７を形成したことにより露出された
ｎ−形ウエル領域２２１、ｐ−形ウエル領域２２２のそ
れぞれの非活性領域の主面上に酸化珪素膜２６２Ａを形
成する。この酸化珪素膜２６２Δは不純物を導入する際
のバッファ層として使用される。酸化珪素膜２６２Ａは
、例えば熱酸化法で形成し、８〜１２（ｎｍ〕程度の膜
厚で形成する。 次に、第４３図に示すように、周辺回路の形成領域にお
いて、ｐ−例えばル領域２２２の非活性領域の主面部に
、前記酸化珪素膜２６２Ａを通してｐ例えば物２２４ｐ
を導入する（イオン注入プロセス３）。ｐ形不純物２２
４ｐの導入には前記マスク２６３．２６６、図示しない
フォトレジストマスクのそれぞれを不純物導入マスクと
して使用する。ｐ形不純物２２４ｐは、例えば３×１０
” ｌ：ａｔｏｍｓ ／ ｃｒｌ Ｅ程度の不純物濃度
のＢＦ２ を用い、５０〜７０（ＫｅＶ）程度のエネル
ギーのイオン注入法で導入する（注入電流３０μΔ〉。 このｐ形不純物２２４ｐは、周辺回路の形成領域におい
て、活性領域に対して自己整合で導入される。 次に、前記マスク２６３．２６５のそれぞれを主に耐酸
化マスクとして用い、ｎ−形ウエル領域２２１、ｐ−形
ウエル領域２２２のそれぞれの非活性領域の主面の酸化
珪素膜２６２Ａ部分に素子間分離用絶縁膜（フィールド
絶縁膜）２２３を形成する。このとき、酸化珪素膜２６
６は素子間分離用絶縁膜２２３の形成前にフッ酸系エツ
チング液により除去する。素子間分離用絶縁膜２２３は
、例えば１０５０〜１１５０（’Ｃ）程度のかなり高温
度で酸素を微量（約１％以下）含む窒素ガス雰囲気中に
おいて約３０〜４０分の熱処理を行った後、スチーム酸
化法により約３０〜４０分程度酸化することで形成する
ことができる。素子間分離用絶縁膜２２３は、例えば４
００〜６００Ｃｎｍ〕程度の膜厚で形成する。 前記素子間分離用絶縁膜２２３の活性領域側の端部は、
薄い膜厚のマスク２６５を基板に直接接触させているの
で、酸化初期の横力向く活性領域側）への成長が低減さ
れ、かつ厚い膜厚のマスク２６３は酸化が進行しても、
横方向への成長を低滅することができるので、バーズビ
ークを少なくすることができる。一方、薄い膜厚のマス
ク２６５は、酸化が進むにつれ、バーズビーク上に持ち
上がり、ストレスを緩和し、欠陥の発生を低減すること
ができる。つまり、素子間分離用絶縁膜２２３は、バー
ズビークが少なく、厚い膜厚で形成することができる。 従って、素子間分離用絶縁膜２２３は、それを形成する
マスク２６３のサイズにある程度等しいサイズで形成す
ることができるので、素子間の分離面積を縮小すると共
に活性領域の有効面積を増加することができる。 前記素子間分離用絶縁膜２２３を形成する熱処理により
、実質的に同一製造工程によって、前記ｐ−形ツウエル
領域２２の主面部に導入されたｐ形不純物２２４ｐが引
き伸ばし拡散され、ｐ形チャネルストッパ領域２２４が
形成される。前記熱処理は、ｐ形不純物２２４ｐを横力
向く活性領域側）へも拡散させるが、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎは、メモリセルＭのメモリセル選
択用ＭＩＳＦＥＴＱｓのサイズに比べて大きいので、前
記ｐ形不純物２２４ｐの横方向の拡散量は相対的に小さ
い。つまり、ｎチャネルＭＴＳＦＥＴＱｎは狭チャネル
効果の影響が小さい。 次に、前記マスク２６３．２６５、酸化珪素膜２６２の
それぞれを除去し、ｎ−形ウエル領域２２１、ｐ−形ウ
エル領域２２２のそれぞれの非活性領域の主面を露出さ
せる。この後、第４４図に示すように、前記露出させた
ｎ−形ウエル領域２２１、ｐ−形ウエル領域２２２のそ
れぞれの主面上に酸化珪素膜２６８を形成する。酸化珪
素膜２６８は、主に素子間分離用絶縁膜２２３の形成の
際に使用される窒化珪素膜（マスク）２６３．２６５の
それぞれによって素子間分離用絶縁膜２２３の端部に形
成される珪素の窒化物、所謂ホワイトリボンを酸化する
ために行う。酸化珪素膜２６８は、例えば９００〜１０
００〔℃〕程度の高温度のスチーム酸化法で形成し、４
０〜１００［：ｎｍ〕程度の膜厚で形成する。 次に、第４５に示すように、メモリセルアレイ２１１Ｅ
の形成領域において、ｐ−形ウエル領域２２２の主面部
にｐ形チャネルストッパ領域２２５Ａ、ｐ形半導体領域
２２５Ｂのそれぞれを形成する。ｐ形チャネルストッパ
領域２２５Ａは素子間分離用絶縁膜２２３下の非活性領
域に形成される（イオン注入プロセス４）。ｐ形半導体
領域２２５ＢはメモリセルＭの形成領域である活性領域
に形成される。前記ｐ形チャネルストッパ領域２２５Ａ
、ｐ型半導体領域２２５Ｂのそれぞれは、例えばｌ ｘ
ｌ Ｑ１３〔ａｔｏｍｓ ／ｃｉ〕程度の不純物濃度
のＢ″“を、２００〜３００〔Ｋｅｖ〕程度の高エネル
ギーのイオン注入法で導入することにより形成されろく
注入電流２０μＡ）。ｐ−形ウエル領域２２２の非活性
領域の主面部においては、前記ｐ形不純物は素子間分離
用絶縁膜２２３を通して導入される。活性領域の主面部
においては、前記素子間分離用絶縁膜２２３の膜厚に相
当する分、前記ｐ形不純物はｐ−形ウエル領域２２２の
主面部の深い位置に導入される。この方法で形成される
ｐ形チャネルストッパ領域２２５ＡＳｐ形半導体領域２
２５Ｂのそれぞれ１は素子間分離用絶縁膜２２３に対し
て自己整合で形成されている。 このように、ｐ−形ウエル領域２２２の非活性領域で周
囲を囲まれた活性領域内の主面にメモリセル選択用ＭＩ
ＳＦＥＴＱｓを形成するＤＲΔＭ２Ｏ１において、前記
ｐ−形ツウエル領域２２の活性領域の主面上にマスク２
６３．２６４のそれぞれを順次積層した第１マスクを形
成する工程と、この第１マスクの側壁にそれに対して自
己整合で形成された、前記第１マスクの２６３に比べて
薄イＩｆｆ［のマスク２６５．２６６のそれぞれを順次
積層した第２マスクを形成する工程と、前記第１マスク
および第２マスクを用いて前記ｐ−形ツウエル領域２２
の非活性領域の主面にエツチング処理を施し、このｐ−
形ウエル領域２２２の非活性領域に浅溝２６７を形成す
る工程と、前記第１マスクおよび第２マスクを用いて熱
酸化処理を施し、前記ｐ−形ツウエル領域２２の非活性
領域の主面上に素子間分離用絶縁膜（フィールド絶縁膜
）２２３を形成する工程と、前記第１マスクおよび第２
マスクを除去した後に、前記ｐ−形ウエル領域２２２の
活性領域および非活性領域を含むすべての主面部にｐ形
不純物を導入し、前記ｐ−形タウエル領域２２の素子間
分離用絶縁膜２２３下の主面部に前記ｐ形チャネルスト
ッパ領域２２５Ａを形成する工程とを備える。この構成
により、前記素子間分離用絶縁膜２２３の横方向の酸化
量を低減することができるので、素子間分離用絶縁膜２
２３のサイズを縮小し、かつその膜厚を軍くすることが
でき、前記浅溝２６７を利用して素子間分離用絶縁膜２
２３の下面の位置をｐ−形ウェル領域２２２の活性領域
の主面に比べて深くし、メモリセル選択用ＭＩ ５ＦＥ
ＴＱｓ間の離隔寸法をｐ形ウェル領域２２２の深さ方向
で稼ぐことができるので、メモリセル選択用ＭＩＳＦＥ
ＴＱｓ間の分離能力を高めることができ、前記素子間分
離用絶縁膜２２３の膜厚を厚く形成し、前記ｐ形チャネ
ルストッパ領域２２５Ａを形成するｐ形不純物を導入す
る際にｐ−形ウエル領域２２２の活性領域の主面部に導
入されるｐ形不純物をｐ−形ウエル領域２２２の深い位
置に導入することができるので、前記ｐ形不純物の導入
に基づくメモリセル選択用ＭＴＳＦＥＴＱｓのしきい値
電圧の変動を低減することができる。 また、前記素子間分離用絶縁膜２２３を形成する工程は
約１０５０〜１１５０Ｃｔ〕の範囲の高温酸化法で行う
。この構成により、前記素子間分離用絶縁膜２２３を形
成する際に高温酸化法に基づく酸化珪素膜の流動性を促
進し、素子間分離用絶縁膜２２３とｎ−形ウエル領域２
２１、ｐ−形ウエル領域２２２のそれぞれの非活性領域
の主面との間に発生するストレスを低減することができ
るので、特にｎ−形ウエル領域２２１、ｐ−形ウエル領
域２２２のそれぞれの非活性領域の主面に形成された浅
ａ２６７の角部分における結晶火焔の発生を低減するこ
とができる。 また、前記ｎ−形ワウエル領域２１、ｐ−形ウエル領域
２２２のそれぞれの非活性領域の主面に形成される浅溝
２６７は、結晶欠陥が回復できない場合や特に必要のな
い場合には形成しなくてもよい。この場合は、マスク２
６４を？、：＜Ｌ、マスク２６５の膜厚を２００〜３０
０［：ｎｍ〕としてもよい。 また、メモリセルＭを形成するメモリセル選択用ＭＩ
５ＦＥＴＱｓ、周辺回路を形成するｎチャネルＭＩＳＦ
ＥＴＱｎのそれぞれが、ｐ−形ウエル領域２２２の素子
間分離用絶縁膜２２３およびｐ形チャネルストッパ領域
で形成された非活性領域で周囲を囲まれた領域内の活性
領域の主面に構成されたＤＲＡＭ２０１において、前記
ｐ−形タウエル領域２２のメモリセル選択用ＭＩＳＦＥ
ＴＱｓを形成する活性領域およびその周囲を囲む非活性
領域の主面部に、前記非活性領域は素子間分離用絶縁膜
２２３を通過させてｐ形不純物を導入して形成されるｐ
形チャネルストッパ領域２２５Ａを設け、前記ｐ−形タ
ウエル領域２２のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎを形成する活性領域の周囲を囲む非活性領域の主
面部に、ｐ形不純物２２４ｐを導入してｐ形チャネルス
トッパ領域２２４を設ける。このＩ或により、前記ｐ形
チャネルストッパ領域２２５Ａで寄生ＭＯ３のしきい値
電圧を高め、メモリセルＭおよびそれを形成するメモリ
セル選択用ＭＩＳＦＥＴＱｓとその周囲のメモリセルＭ
との間の分離能力を確保し、かつ前記ｐ形チャネルスト
ッパ領域２２５Ａは前記素子間分離用絶縁膜２２３に対
して自己整合で形成され、ｐ型チマネルストッパ領域２
２５Ａを形成するｐ形不純物は活性領域側への拡散量を
小さくすることができるので、前記メモリセル選択用Ｍ
ＴＳＦＥＴＱｓの狭チャネル効果を低減することができ
ると共に、前記ｐ形チャネルストッパ領域２２４を形成
するｐ形不純物２２４ｐは非活性領域だけに導入され、
前記ｎチャネルＭＩＳＦＥＴＱｎを形成する活性領域に
は導入されないので、基板効果の影響を低減し、ｎチャ
ネルＭＩＳＦＥＴＱｎのしきい値電圧の変動を低減する
ことができる。なお、前述のように、前記ｎチャネルＭ
ＩＳＦＥＴＱｎはメモリセルＭのメモリセル選択用ＭＩ
ＳＦＥ”Ｑｓに比べてサイズが大きく構成されているの
で、ｎチャネルＭＩＳＦＥＴＱｎはｐ形チャネルストッ
パ領域２２４ｐを形成するｐ形不純物２２４ｐの活性領
域側への拡散量が相対的に小さく、狭チャネル効果をほ
とんど生じない。また、前記ｎチャネル１ｖＩＩｓＦＥ
ＴＱｎは、活性領域にｐ形チャネルストッパ領域２２４
を形成するｐ形不純物２２４ｐが導入されず、前記活性
領域の表面の不純物濃度を低減することができるので、
しきい値電圧を低減し、駆動能力を増大することができ
る。特に、前記ｎチャネルＭＩＳＦＥＴＱｎは出力段回
路として使用する場合に出力信号レベルを充分に確保す
ることができる。 また、前記メモリセルＭのメモリセル選択用ＭＩＳＦＥ
ＴＱｓＳｎチャネルＭＩｓＦＥＴＱｎのそれぞれはｐ−
形半導体基板２２０に比べて高い不純物濃度を有するｐ
−形ウエル領域２２２の主面部に設ける。この構成によ
り、前記ｐ−形タウエル領域２２のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎのそれぞ
れのチャネル形成領域の不純物濃度を高くできるので、
短チヤネル効果を低減することができると共に、前記ｐ
−形タウエル領域２２、前記ｐ−形半導体基板２２０の
それぞれの不純物濃度の差でポテンシャルバリア領域を
形成することができるので、特にメモリセルＭのα線ソ
フトエラー耐圧を向上することができる。また、前記ｎ
チャネルＭＩＳＦＥＴＱｎは、カラムアドレスデコーダ
回路（ＹＤＥＣ）やセンスアンプ回路（Ｓ Ａ）等の直
接周辺回路を構成する場合、同様にα線ソフトエラー耐
圧を向上することができる。
膜２６０、窒化珪素膜２６１のそれぞれを順次積層する
。酸化珪素膜２６０は、約９００〜１０００〔℃〕程度
の高温度のスチーム酸化法により形成し、例えば４０〜
５０（ｎｍ〕程度の膜厚で形成する。この酸化珪素膜２
６０はバッファ層として使用される。前記窒化珪素膜２
６１は不純物導入マスク、耐酸化マスクのそれぞれに使
用する。窒化珪素膜２６１は、例えばＣＶＤ法で堆積さ
せ、４０〜６０［：ｎｍ）程度の膜厚で形成する。 次に、ｎ−形ウエル領域２２１形成領域の窒化珪素膜２
６１を除去し、マスクを形成する。マスク２６１の形成
はフォトリングラフィ技術（フォトレジストマスクの形
成技術）およびエツチング技術を用いて行う。 次に、第３３図に示すように、前記マスク２６１を用い
、酸化珪素膜２６０を通してｐ−形半導体基板２２０の
主面部にｎ形不純物２２１ｎを導入する。（イオン注入
プロセス１）ｎ形不純物２２１ｎは、例えば２×１０１
３〔ａｔＯｍＳ／ＣＴｄ〕程度の不純物濃度のＰ（ＩＪ
ン〉の２または３価イオンを用い、４００〜９００〔Ｋ
ｅｖ〕程度のエネルギーのイオン注入法で導入する（打
込み電流＝３０μＡ程度）。 次に、前記マスク２６１を用い、第３４図に示すように
、マスクから露出する酸化珪素膜２６０を成長させ、そ
れに比べて厚い酸化珪素膜２６０Ａを形成する。酸化珪
素膜２６０Ａは、ｎ−形ウエル領域２２１形戊領域だけ
に形成され。前記マスク２６１を除去するマスクおよび
不純物導入マスクとして使用される。酸化珪素膜２６０
Ａは、約９００〜１０００〔℃〕程度の高温度のスチー
ム酸化法により形成し、例えば最終的に１１０〜１３Ｍ
ｎｒｒ＋〕程度の膜厚になるように形成する。 この酸化珪素膜２６０Ａを形成する熱処理工程によって
、前記導入されたｎ形不純物２２１ｎは若干拡散される
。 次に、前記マスク２６１を、例えば熱リン酸で選択的に
除去する。 次に、第３５図に示すように、前記酸化珪素膜２６０Ａ
を不純物導入マスクとして用い、酸化珪素膜２６０を通
してｐ−形半導体基板２２０の主面部にｐ形不純物２２
２ｐを導入する（イオン注入プロセス２）。このｐ型不
純物２２２ｐは、例えば５ Ｘ １０１２［ａｔｏｍｓ
／ｃ＋＋ｔ〕程度ノ不純物濃度のＢの２または３価イ
オンを用い、３００〜８００ 〔ＫｅＶ）程度のエネル
ギーのイオン注入法で導入する（注入電流３０μＡ）。 このｐ形不純物２２２ｐは、酸化珪素膜２６ＯＡの膜厚
を厚く形成しているので、ｎ−形ウエル領域２２１の形
成領域には導入されない。 次に、前記ｎ形不純物２２１ｎＳ１１）形不純物２２２
ｐのそれぞれに引き伸ばし拡散を施し、第３６図に示す
ように、ｎ−形ウエル領域２２１およびｐ−形ウエル領
域２２２を形成する。ｎ−形ウエル領域２２１およびｐ
−形ウエル領域２２２は１１００〜１３００〔℃〕程度
の高温度の雰囲気中で熱処理を施すことによって形成す
る。結果的に、ｐ−形ウエル領域２２２はｎ−形ウエル
領域２２１に対して自己整合で形成される。 【分離領域形成工程】 次に、前記酸化珪素膜２６０．２６０Ａのそれぞれを除
去し、ｎ−形ウエル領域２２１、ｐ−形ウエル領域２２
２のそれぞれの主面を露出する。 次に、第３７図に示すように、前記ｎ−形ウエル領域２
２１、ｐ−形ウエル領域２２２のそれぞれの主面上に、
酸化珪素膜２６２、窒化珪素膜２６３、多結晶珪素膜２
６４のそれぞれを順次積層する。前記下層の酸化珪素膜
２６２はバッファ層として使用される。この酸化珪素膜
２６２は、例えば約９００〜１００ｆｔ〕程度の高温度
でスチーム酸化法により形成し、１５〜２５Ｃｎ＋ｎ）
程度の膜厚で形成される。中層の窒化珪素膜２６３は主
に耐酸化マスクとして使用される。この窒化珪素膜２６
３は、例えばＣＶＤ法で堆積し、１５０〜２５Ｍｎｍ〕
程度の膜厚で形成される。 上層の多結晶珪素膜２６４は、主に、その下層の窒化珪
素膜２６３のエツチングマスク、溝堀深さ判定用マスク
、サイドウオールスペーサの長さ制御用マスクのそれぞ
れとして使用される。前記多結晶珪素膜２６４は、例え
ばＣＶＤ法で堆積し、８０〜１２０（ｎｍ〕程度の膜厚
で形成される。 次に、第３８図に示すように、ｎ−形ウエル領域２２１
、ｐ−形ウエル領域２２２のそれぞれの非活性領域の主
面上の上層の多結晶珪素膜２６４を除去し、活性領域に
残存する多結晶珪素膜２６４でマスクを形成する。この
マスク２６４はフォトリングラフィ技術およびエツチン
グ技術を用いて形成される。マスク２６４を形成した後
は前記フォトリングラフィ技術で形成されたエツチング
マスク （フォトレジスト膜）は除去される。 次に、第３９図に示すように、前記マスク２６４をエツ
チングマスクとして用い、非活性領域に露出された窒化
珪素膜２６３を除去し、前記マスク２６４下にマスク２
６３を形成する。このマスク２６３のパターンニングは
、フォトレジスト膜からの汚染物質がｎ−形ウエル領域
２２１、ｐ形ウェル領域２２２のそれぞれの主面や酸化
珪素膜２６２中に捕獲されることを防止するため、前記
マスク２６４をパターンニンクスるフォトレジスト膜を
使用せずにマスク２６４を用いて行っている。 次に、第４０図に示すように、前記マスク２６４上を含
む基板全面に窒化珪素膜２６５、酸化珪素膜２６６のそ
れぞれを順次積層する。下層の窒化珪素膜２６５は、主
に耐酸化マスクとして使用され、前記マスク２６３に比
べて薄い膜厚で形成されている。この窒化珪素膜２６５
は、例えばＣＶＤ法で堆積し、１５〜２５Ｃｎｍ）程度
の膜厚て形成される。上層の酸化珪素膜２６６は主にエ
ツチングマスクとして使用される。この酸化珪素膜２６
６は、例えば無機シランガス（Ｓ＋Ｈａｔ：たは５ｊＨ
２Ｃｊ２２）および酸化窒素ガス（Ｎ２０）をソースガ
スとするＣＶＤ法で堆積し、１５０〜２５０（ｎｍ）程
度の膜厚で形成される。 次に、第４１図に示すように、前記酸化珪素膜２６６、
窒化珪素膜２６５のそれぞれに堆積された膜厚に相当す
る分、異方性エツチングを施し、前記マスク２６３およ
び２６４のそれぞれの側壁にそれに対して自己整合でマ
スク２６５．２６６のそれぞれを形成する。このマスク
２６５．２６６のそれぞれは所謂サイドウオールスペー
サとして形成されている。 次に、第４２図に示すように、前記マスク２６４．２６
６のそれぞれをエツチングマスクとして用い、ｎ−形ウ
エル領域２２１、ｐ−形ウエル領域２２２のそれぞれの
非活性領域の主面に浅溝２６７を形成する。浅溝２６７
は、後の工程で形成される素子間分離用絶縁膜２２３の
下面の深さをたとえばｎ形半導体領域２２９，２３２の
接合深さに比べて深く形威し、素子間の分離能力を高め
るために形成されている。この浅溝２６７の深さは、前
記マスク２６４の膜厚で制御されている。 つまり、浅溝２６７を形成すると共にマスク２６４が除
去され、このマスク２６４の反応ガス成分を検出し、こ
のマスク２６４の反応ガス成分がなくなった時点または
その近傍で浅溝２６７を形成するためのエツチングを停
止する。浅溝２６７は、例えばＲＩＥ等の異方性エツチ
ングで形成し、約８０〜１２０（ｎｍ〕程度の深さで形
成される。 このように、前記ｎ”形ウェル領域２２１、ｐ形ウェル
領域２２２のそれぞれと実質的に同等のエツチング速度
を有する材料で形成されたマスク２６４を用い、前記ｎ
−形ツウエル領域２１、ｐ−形ウエル領域２２２のそれ
ぞれの非活性領域の主面を前記マスク２６４の膜厚に相
当する分エツチングして浅溝２６７を形成する。この構
成により、前記マスク２６４の膜厚で浅溝２６７の深さ
を制御することができるので、前記浅溝２６７の深さの
制御性を向上することができる。 次に、前記浅溝２６７を形成したことにより露出された
ｎ−形ウエル領域２２１、ｐ−形ウエル領域２２２のそ
れぞれの非活性領域の主面上に酸化珪素膜２６２Ａを形
成する。この酸化珪素膜２６２Δは不純物を導入する際
のバッファ層として使用される。酸化珪素膜２６２Ａは
、例えば熱酸化法で形成し、８〜１２（ｎｍ〕程度の膜
厚で形成する。 次に、第４３図に示すように、周辺回路の形成領域にお
いて、ｐ−例えばル領域２２２の非活性領域の主面部に
、前記酸化珪素膜２６２Ａを通してｐ例えば物２２４ｐ
を導入する（イオン注入プロセス３）。ｐ形不純物２２
４ｐの導入には前記マスク２６３．２６６、図示しない
フォトレジストマスクのそれぞれを不純物導入マスクと
して使用する。ｐ形不純物２２４ｐは、例えば３×１０
” ｌ：ａｔｏｍｓ ／ ｃｒｌ Ｅ程度の不純物濃度
のＢＦ２ を用い、５０〜７０（ＫｅＶ）程度のエネル
ギーのイオン注入法で導入する（注入電流３０μΔ〉。 このｐ形不純物２２４ｐは、周辺回路の形成領域におい
て、活性領域に対して自己整合で導入される。 次に、前記マスク２６３．２６５のそれぞれを主に耐酸
化マスクとして用い、ｎ−形ウエル領域２２１、ｐ−形
ウエル領域２２２のそれぞれの非活性領域の主面の酸化
珪素膜２６２Ａ部分に素子間分離用絶縁膜（フィールド
絶縁膜）２２３を形成する。このとき、酸化珪素膜２６
６は素子間分離用絶縁膜２２３の形成前にフッ酸系エツ
チング液により除去する。素子間分離用絶縁膜２２３は
、例えば１０５０〜１１５０（’Ｃ）程度のかなり高温
度で酸素を微量（約１％以下）含む窒素ガス雰囲気中に
おいて約３０〜４０分の熱処理を行った後、スチーム酸
化法により約３０〜４０分程度酸化することで形成する
ことができる。素子間分離用絶縁膜２２３は、例えば４
００〜６００Ｃｎｍ〕程度の膜厚で形成する。 前記素子間分離用絶縁膜２２３の活性領域側の端部は、
薄い膜厚のマスク２６５を基板に直接接触させているの
で、酸化初期の横力向く活性領域側）への成長が低減さ
れ、かつ厚い膜厚のマスク２６３は酸化が進行しても、
横方向への成長を低滅することができるので、バーズビ
ークを少なくすることができる。一方、薄い膜厚のマス
ク２６５は、酸化が進むにつれ、バーズビーク上に持ち
上がり、ストレスを緩和し、欠陥の発生を低減すること
ができる。つまり、素子間分離用絶縁膜２２３は、バー
ズビークが少なく、厚い膜厚で形成することができる。 従って、素子間分離用絶縁膜２２３は、それを形成する
マスク２６３のサイズにある程度等しいサイズで形成す
ることができるので、素子間の分離面積を縮小すると共
に活性領域の有効面積を増加することができる。 前記素子間分離用絶縁膜２２３を形成する熱処理により
、実質的に同一製造工程によって、前記ｐ−形ツウエル
領域２２の主面部に導入されたｐ形不純物２２４ｐが引
き伸ばし拡散され、ｐ形チャネルストッパ領域２２４が
形成される。前記熱処理は、ｐ形不純物２２４ｐを横力
向く活性領域側）へも拡散させるが、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎは、メモリセルＭのメモリセル選
択用ＭＩＳＦＥＴＱｓのサイズに比べて大きいので、前
記ｐ形不純物２２４ｐの横方向の拡散量は相対的に小さ
い。つまり、ｎチャネルＭＴＳＦＥＴＱｎは狭チャネル
効果の影響が小さい。 次に、前記マスク２６３．２６５、酸化珪素膜２６２の
それぞれを除去し、ｎ−形ウエル領域２２１、ｐ−形ウ
エル領域２２２のそれぞれの非活性領域の主面を露出さ
せる。この後、第４４図に示すように、前記露出させた
ｎ−形ウエル領域２２１、ｐ−形ウエル領域２２２のそ
れぞれの主面上に酸化珪素膜２６８を形成する。酸化珪
素膜２６８は、主に素子間分離用絶縁膜２２３の形成の
際に使用される窒化珪素膜（マスク）２６３．２６５の
それぞれによって素子間分離用絶縁膜２２３の端部に形
成される珪素の窒化物、所謂ホワイトリボンを酸化する
ために行う。酸化珪素膜２６８は、例えば９００〜１０
００〔℃〕程度の高温度のスチーム酸化法で形成し、４
０〜１００［：ｎｍ〕程度の膜厚で形成する。 次に、第４５に示すように、メモリセルアレイ２１１Ｅ
の形成領域において、ｐ−形ウエル領域２２２の主面部
にｐ形チャネルストッパ領域２２５Ａ、ｐ形半導体領域
２２５Ｂのそれぞれを形成する。ｐ形チャネルストッパ
領域２２５Ａは素子間分離用絶縁膜２２３下の非活性領
域に形成される（イオン注入プロセス４）。ｐ形半導体
領域２２５ＢはメモリセルＭの形成領域である活性領域
に形成される。前記ｐ形チャネルストッパ領域２２５Ａ
、ｐ型半導体領域２２５Ｂのそれぞれは、例えばｌ ｘ
ｌ Ｑ１３〔ａｔｏｍｓ ／ｃｉ〕程度の不純物濃度
のＢ″“を、２００〜３００〔Ｋｅｖ〕程度の高エネル
ギーのイオン注入法で導入することにより形成されろく
注入電流２０μＡ）。ｐ−形ウエル領域２２２の非活性
領域の主面部においては、前記ｐ形不純物は素子間分離
用絶縁膜２２３を通して導入される。活性領域の主面部
においては、前記素子間分離用絶縁膜２２３の膜厚に相
当する分、前記ｐ形不純物はｐ−形ウエル領域２２２の
主面部の深い位置に導入される。この方法で形成される
ｐ形チャネルストッパ領域２２５ＡＳｐ形半導体領域２
２５Ｂのそれぞれ１は素子間分離用絶縁膜２２３に対し
て自己整合で形成されている。 このように、ｐ−形ウエル領域２２２の非活性領域で周
囲を囲まれた活性領域内の主面にメモリセル選択用ＭＩ
ＳＦＥＴＱｓを形成するＤＲΔＭ２Ｏ１において、前記
ｐ−形ツウエル領域２２の活性領域の主面上にマスク２
６３．２６４のそれぞれを順次積層した第１マスクを形
成する工程と、この第１マスクの側壁にそれに対して自
己整合で形成された、前記第１マスクの２６３に比べて
薄イＩｆｆ［のマスク２６５．２６６のそれぞれを順次
積層した第２マスクを形成する工程と、前記第１マスク
および第２マスクを用いて前記ｐ−形ツウエル領域２２
の非活性領域の主面にエツチング処理を施し、このｐ−
形ウエル領域２２２の非活性領域に浅溝２６７を形成す
る工程と、前記第１マスクおよび第２マスクを用いて熱
酸化処理を施し、前記ｐ−形ツウエル領域２２の非活性
領域の主面上に素子間分離用絶縁膜（フィールド絶縁膜
）２２３を形成する工程と、前記第１マスクおよび第２
マスクを除去した後に、前記ｐ−形ウエル領域２２２の
活性領域および非活性領域を含むすべての主面部にｐ形
不純物を導入し、前記ｐ−形タウエル領域２２の素子間
分離用絶縁膜２２３下の主面部に前記ｐ形チャネルスト
ッパ領域２２５Ａを形成する工程とを備える。この構成
により、前記素子間分離用絶縁膜２２３の横方向の酸化
量を低減することができるので、素子間分離用絶縁膜２
２３のサイズを縮小し、かつその膜厚を軍くすることが
でき、前記浅溝２６７を利用して素子間分離用絶縁膜２
２３の下面の位置をｐ−形ウェル領域２２２の活性領域
の主面に比べて深くし、メモリセル選択用ＭＩ ５ＦＥ
ＴＱｓ間の離隔寸法をｐ形ウェル領域２２２の深さ方向
で稼ぐことができるので、メモリセル選択用ＭＩＳＦＥ
ＴＱｓ間の分離能力を高めることができ、前記素子間分
離用絶縁膜２２３の膜厚を厚く形成し、前記ｐ形チャネ
ルストッパ領域２２５Ａを形成するｐ形不純物を導入す
る際にｐ−形ウエル領域２２２の活性領域の主面部に導
入されるｐ形不純物をｐ−形ウエル領域２２２の深い位
置に導入することができるので、前記ｐ形不純物の導入
に基づくメモリセル選択用ＭＴＳＦＥＴＱｓのしきい値
電圧の変動を低減することができる。 また、前記素子間分離用絶縁膜２２３を形成する工程は
約１０５０〜１１５０Ｃｔ〕の範囲の高温酸化法で行う
。この構成により、前記素子間分離用絶縁膜２２３を形
成する際に高温酸化法に基づく酸化珪素膜の流動性を促
進し、素子間分離用絶縁膜２２３とｎ−形ウエル領域２
２１、ｐ−形ウエル領域２２２のそれぞれの非活性領域
の主面との間に発生するストレスを低減することができ
るので、特にｎ−形ウエル領域２２１、ｐ−形ウエル領
域２２２のそれぞれの非活性領域の主面に形成された浅
ａ２６７の角部分における結晶火焔の発生を低減するこ
とができる。 また、前記ｎ−形ワウエル領域２１、ｐ−形ウエル領域
２２２のそれぞれの非活性領域の主面に形成される浅溝
２６７は、結晶欠陥が回復できない場合や特に必要のな
い場合には形成しなくてもよい。この場合は、マスク２
６４を？、：＜Ｌ、マスク２６５の膜厚を２００〜３０
０［：ｎｍ〕としてもよい。 また、メモリセルＭを形成するメモリセル選択用ＭＩ
５ＦＥＴＱｓ、周辺回路を形成するｎチャネルＭＩＳＦ
ＥＴＱｎのそれぞれが、ｐ−形ウエル領域２２２の素子
間分離用絶縁膜２２３およびｐ形チャネルストッパ領域
で形成された非活性領域で周囲を囲まれた領域内の活性
領域の主面に構成されたＤＲＡＭ２０１において、前記
ｐ−形タウエル領域２２のメモリセル選択用ＭＩＳＦＥ
ＴＱｓを形成する活性領域およびその周囲を囲む非活性
領域の主面部に、前記非活性領域は素子間分離用絶縁膜
２２３を通過させてｐ形不純物を導入して形成されるｐ
形チャネルストッパ領域２２５Ａを設け、前記ｐ−形タ
ウエル領域２２のｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎを形成する活性領域の周囲を囲む非活性領域の主
面部に、ｐ形不純物２２４ｐを導入してｐ形チャネルス
トッパ領域２２４を設ける。このＩ或により、前記ｐ形
チャネルストッパ領域２２５Ａで寄生ＭＯ３のしきい値
電圧を高め、メモリセルＭおよびそれを形成するメモリ
セル選択用ＭＩＳＦＥＴＱｓとその周囲のメモリセルＭ
との間の分離能力を確保し、かつ前記ｐ形チャネルスト
ッパ領域２２５Ａは前記素子間分離用絶縁膜２２３に対
して自己整合で形成され、ｐ型チマネルストッパ領域２
２５Ａを形成するｐ形不純物は活性領域側への拡散量を
小さくすることができるので、前記メモリセル選択用Ｍ
ＴＳＦＥＴＱｓの狭チャネル効果を低減することができ
ると共に、前記ｐ形チャネルストッパ領域２２４を形成
するｐ形不純物２２４ｐは非活性領域だけに導入され、
前記ｎチャネルＭＩＳＦＥＴＱｎを形成する活性領域に
は導入されないので、基板効果の影響を低減し、ｎチャ
ネルＭＩＳＦＥＴＱｎのしきい値電圧の変動を低減する
ことができる。なお、前述のように、前記ｎチャネルＭ
ＩＳＦＥＴＱｎはメモリセルＭのメモリセル選択用ＭＩ
ＳＦＥ”Ｑｓに比べてサイズが大きく構成されているの
で、ｎチャネルＭＩＳＦＥＴＱｎはｐ形チャネルストッ
パ領域２２４ｐを形成するｐ形不純物２２４ｐの活性領
域側への拡散量が相対的に小さく、狭チャネル効果をほ
とんど生じない。また、前記ｎチャネル１ｖＩＩｓＦＥ
ＴＱｎは、活性領域にｐ形チャネルストッパ領域２２４
を形成するｐ形不純物２２４ｐが導入されず、前記活性
領域の表面の不純物濃度を低減することができるので、
しきい値電圧を低減し、駆動能力を増大することができ
る。特に、前記ｎチャネルＭＩＳＦＥＴＱｎは出力段回
路として使用する場合に出力信号レベルを充分に確保す
ることができる。 また、前記メモリセルＭのメモリセル選択用ＭＩＳＦＥ
ＴＱｓＳｎチャネルＭＩｓＦＥＴＱｎのそれぞれはｐ−
形半導体基板２２０に比べて高い不純物濃度を有するｐ
−形ウエル領域２２２の主面部に設ける。この構成によ
り、前記ｐ−形タウエル領域２２のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎのそれぞ
れのチャネル形成領域の不純物濃度を高くできるので、
短チヤネル効果を低減することができると共に、前記ｐ
−形タウエル領域２２、前記ｐ−形半導体基板２２０の
それぞれの不純物濃度の差でポテンシャルバリア領域を
形成することができるので、特にメモリセルＭのα線ソ
フトエラー耐圧を向上することができる。また、前記ｎ
チャネルＭＩＳＦＥＴＱｎは、カラムアドレスデコーダ
回路（ＹＤＥＣ）やセンスアンプ回路（Ｓ Ａ）等の直
接周辺回路を構成する場合、同様にα線ソフトエラー耐
圧を向上することができる。
次に、前記ｎ−形ワウエル領域２１、ｐ−形ウエル領域
２２２のそれぞれの活性領域の主面上に酸化珪素膜２６
８Ａを形成する。酸化珪素膜２６８Ａは前記酸化珪素膜
２６８を除去した後改めて形成する。この酸化珪素膜２
６８Ａは１５〜２５（ｎｍ”１程度の膜厚でよい。 次に、第４６図に示すように、周辺回路の形成領域にお
いて、ｎ−形ウエル領域２２１、ｐ−形ウエル領域２２
２のそれぞれの素子間分離用絶縁膜２２３で規定される
活性領域の主面部にしきい値電圧を調整するｐ形不純物
２６９ｐを導入する〈イオン注入プロセス５）。ｐ形不
純物２６９ｐは、例えば２×１０１２〔ａｔｏｍｓ／ｃ
Ｉ＋？〕程度の不純物濃度のＢを用い、２０〜３０ＣＫ
ｅＶ〕程度のエネルギーのイオン注入法で導入する（注
入電流１０μＡ）。このｐ形不純物２６９ｐは主にｎチ
ャネルＭＩＳＦＥＴＱｎＳＱｐのそれぞれのしきい値電
圧を調整するために導入されている。また、ｐ形不純物
２６９ｐはｎ−形ウエル領域２２１、ｐ−形ウエル領域
２２２のそれぞれの主面部に別々の工程により導入して
もよい。 次に、前記酸化珪素膜２６８Ａを選択的に除去し、ｐ″
形ウェル領域２２２、ｎ−形ウエル領域２２１のそれ
ぞれの主面を露出させる。 次に、露出させたｐ−形ウエル領域２２２、ｎ形ウェル
領域２２１のそれぞれの主面上にゲート絶縁膜２２６を
形成する。ゲート絶縁膜２２６は、８００〜１０００〔
℃〕程度の高温度のスチーム酸化法で形成し、１２〜１
８〔７１Ｔｎ〕程度の膜厚で形成する。
２２２のそれぞれの活性領域の主面上に酸化珪素膜２６
８Ａを形成する。酸化珪素膜２６８Ａは前記酸化珪素膜
２６８を除去した後改めて形成する。この酸化珪素膜２
６８Ａは１５〜２５（ｎｍ”１程度の膜厚でよい。 次に、第４６図に示すように、周辺回路の形成領域にお
いて、ｎ−形ウエル領域２２１、ｐ−形ウエル領域２２
２のそれぞれの素子間分離用絶縁膜２２３で規定される
活性領域の主面部にしきい値電圧を調整するｐ形不純物
２６９ｐを導入する〈イオン注入プロセス５）。ｐ形不
純物２６９ｐは、例えば２×１０１２〔ａｔｏｍｓ／ｃ
Ｉ＋？〕程度の不純物濃度のＢを用い、２０〜３０ＣＫ
ｅＶ〕程度のエネルギーのイオン注入法で導入する（注
入電流１０μＡ）。このｐ形不純物２６９ｐは主にｎチ
ャネルＭＩＳＦＥＴＱｎＳＱｐのそれぞれのしきい値電
圧を調整するために導入されている。また、ｐ形不純物
２６９ｐはｎ−形ウエル領域２２１、ｐ−形ウエル領域
２２２のそれぞれの主面部に別々の工程により導入して
もよい。 次に、前記酸化珪素膜２６８Ａを選択的に除去し、ｐ″
形ウェル領域２２２、ｎ−形ウエル領域２２１のそれ
ぞれの主面を露出させる。 次に、露出させたｐ−形ウエル領域２２２、ｎ形ウェル
領域２２１のそれぞれの主面上にゲート絶縁膜２２６を
形成する。ゲート絶縁膜２２６は、８００〜１０００〔
℃〕程度の高温度のスチーム酸化法で形成し、１２〜１
８〔７１Ｔｎ〕程度の膜厚で形成する。
【ゲート配線形成工程１】
次に、ゲート絶縁膜２２６上および素子間分離用絶縁膜
２２３上を含む基板全面に多結晶珪素膜を形成する。多
結晶珪素膜は、ＣＶＤ法で堆積させ、２００〜３００（
ｎｉｌ程度の膜厚で形成する。多結晶珪素膜には、熱拡
散法により、抵抗値を低減するｎ形不純物、例えばＰが
導入されている。この後、多結晶珪素膜の表面上に図示
しない酸化珪素膜を熱酸化法により形成する。この多結
晶珪素膜は製造工程に第１層目のゲート配線形成工程に
よって形成される。 次に、前記多結晶珪素膜上の全面に層間絶縁膜２２８を
形成する。この層間絶縁膜２２８は無機シランガス及び
酸化窒素ガスをソースガスとするＣＶＤ法で形成する。 層間絶縁膜２２８は、例えば２５０〜３５０（ｎｍ”１
程度の膜厚で形成する。 次に、第４７図に示すように、図示しないエツチングマ
スクを用い、前記層間絶縁膜２２８、多結晶珪素膜のそ
れぞれを順次エツチングし、ゲート電極２２７およびワ
ード線（ＷＬ＞２２７を形成する。また、ゲート電極２
２７、ワード線２２７のそれぞれの上部には層間絶縁膜
２２８を残存させておく。前記エツチングは異方性エツ
チングで行う。
２２３上を含む基板全面に多結晶珪素膜を形成する。多
結晶珪素膜は、ＣＶＤ法で堆積させ、２００〜３００（
ｎｉｌ程度の膜厚で形成する。多結晶珪素膜には、熱拡
散法により、抵抗値を低減するｎ形不純物、例えばＰが
導入されている。この後、多結晶珪素膜の表面上に図示
しない酸化珪素膜を熱酸化法により形成する。この多結
晶珪素膜は製造工程に第１層目のゲート配線形成工程に
よって形成される。 次に、前記多結晶珪素膜上の全面に層間絶縁膜２２８を
形成する。この層間絶縁膜２２８は無機シランガス及び
酸化窒素ガスをソースガスとするＣＶＤ法で形成する。 層間絶縁膜２２８は、例えば２５０〜３５０（ｎｍ”１
程度の膜厚で形成する。 次に、第４７図に示すように、図示しないエツチングマ
スクを用い、前記層間絶縁膜２２８、多結晶珪素膜のそ
れぞれを順次エツチングし、ゲート電極２２７およびワ
ード線（ＷＬ＞２２７を形成する。また、ゲート電極２
２７、ワード線２２７のそれぞれの上部には層間絶縁膜
２２８を残存させておく。前記エツチングは異方性エツ
チングで行う。
次に、不純物導入に起因する汚染を低減するために、基
板全面に酸化珪素膜（符号を付けない）を形成する。こ
の酸化珪素膜は前記エツチングで露出されたｐ−形ウエ
ル領域２２２、ｎ−形ウエル領域２２１のそれぞれの主
面上やゲート電極２２７、ワード線２２７のそれぞれの
側壁に形成される。酸化珪素膜は、例えば８５０〜９５
０Ｃｔ：〕程度の高温度の酸素ガス雰囲気中で形成され
、１０〜２０［ｎｍ）程度の膜厚で形成される。 次に、素子間分離用絶縁膜２２３および層間絶縁膜２２
８ （およびゲート電極２２７）を不純物導入マスクと
して用い、メモリセルアレイ２１１ＥＳｎチヤネルＭＩ
ＳＦＥＴＱｎのそれぞれの形成領域において、ｐ−形ウ
エル領域２２２の主面部にｎ形不純物２２９ｎを導入す
る（イオン注入プロセス６）。このｎ形不純物２２９ｎ
はゲート電極２２７に対して自己整合で導入される。ｎ
形不純物２２９ｎは、例えばＩ Ｘ １０１３ｉ：ａｔ
ｏｍｓ ／ｃｄ〕程度の不純物濃度のＰ（またはＡｓ）
を用い、３０〜５０［：ＫｅＶ〕程度のエネルギーのイ
オン注入法で導入する（注入電流２０〜３０μＡ）。 図示しないが、このｎ形不純物２２９ｎの導入の際には
ｐチャネルＭＩＳＦＥＴＱｐの形成領域は不純物導入マ
スク（例えばフォトレジスト膜）で覆われている。 次に、第４８図に示すように、素子間分離用絶縁膜２２
３および層間絶縁膜２２８ （およびゲート電極２２７
）を不純物導入マスクとして用い、ｐチャネルＭ）ＳＦ
ＥＴＱｐの形成領域においてｎ−形ウエル領域２２１の
主面部にｐ形不純物２３０ｐを導入する（イオン注入プ
ロセス７）。このｐ形不純物２３０ｐはゲート電極２２
７に対して自己整合で導入される。ｐ形不純物２３０ｐ
は、例えばｌ ｘ ｌ Ｑ” ［ａｔｏｍｓ ／ｃｒｌ
］程度の不純物濃度のＢＦ２を用い、８０ＣＫｅＶ）程
度のエネルギーのイオン注入法で導入する（注入電流ｌ
ＯμＡ）。図示しないが、ｐ形不純物２３０ｐの導入の
際にはメモリセルアレイ２１１Ｅ、ｎチャネルＭＩＳＦ
ＥＴＱｎのそれぞれの形成領域は不純物導入マスク（フ
ォトレジスト膜）で覆われている。
板全面に酸化珪素膜（符号を付けない）を形成する。こ
の酸化珪素膜は前記エツチングで露出されたｐ−形ウエ
ル領域２２２、ｎ−形ウエル領域２２１のそれぞれの主
面上やゲート電極２２７、ワード線２２７のそれぞれの
側壁に形成される。酸化珪素膜は、例えば８５０〜９５
０Ｃｔ：〕程度の高温度の酸素ガス雰囲気中で形成され
、１０〜２０［ｎｍ）程度の膜厚で形成される。 次に、素子間分離用絶縁膜２２３および層間絶縁膜２２
８ （およびゲート電極２２７）を不純物導入マスクと
して用い、メモリセルアレイ２１１ＥＳｎチヤネルＭＩ
ＳＦＥＴＱｎのそれぞれの形成領域において、ｐ−形ウ
エル領域２２２の主面部にｎ形不純物２２９ｎを導入す
る（イオン注入プロセス６）。このｎ形不純物２２９ｎ
はゲート電極２２７に対して自己整合で導入される。ｎ
形不純物２２９ｎは、例えばＩ Ｘ １０１３ｉ：ａｔ
ｏｍｓ ／ｃｄ〕程度の不純物濃度のＰ（またはＡｓ）
を用い、３０〜５０［：ＫｅＶ〕程度のエネルギーのイ
オン注入法で導入する（注入電流２０〜３０μＡ）。 図示しないが、このｎ形不純物２２９ｎの導入の際には
ｐチャネルＭＩＳＦＥＴＱｐの形成領域は不純物導入マ
スク（例えばフォトレジスト膜）で覆われている。 次に、第４８図に示すように、素子間分離用絶縁膜２２
３および層間絶縁膜２２８ （およびゲート電極２２７
）を不純物導入マスクとして用い、ｐチャネルＭ）ＳＦ
ＥＴＱｐの形成領域においてｎ−形ウエル領域２２１の
主面部にｐ形不純物２３０ｐを導入する（イオン注入プ
ロセス７）。このｐ形不純物２３０ｐはゲート電極２２
７に対して自己整合で導入される。ｐ形不純物２３０ｐ
は、例えばｌ ｘ ｌ Ｑ” ［ａｔｏｍｓ ／ｃｒｌ
］程度の不純物濃度のＢＦ２を用い、８０ＣＫｅＶ）程
度のエネルギーのイオン注入法で導入する（注入電流ｌ
ＯμＡ）。図示しないが、ｐ形不純物２３０ｐの導入の
際にはメモリセルアレイ２１１Ｅ、ｎチャネルＭＩＳＦ
ＥＴＱｎのそれぞれの形成領域は不純物導入マスク（フ
ォトレジスト膜）で覆われている。
【高濃度の半導体領域形成工程１】
次に、前記ゲート電極２２７、ワード線２２７、それら
の上層の層間絶縁膜２２８のそれぞれの側壁にサイドウ
オールスペーサ２３１を形成する。 サイドウオールスペーサ２３１は、酸化珪素膜を堆積し
、この酸化珪素膜を堆積した膜厚を相当する分、ＲＩＥ
等の異方性エツチングを施すことにより形成することが
できる。サイドウオールスペーサ２３１の酸化珪素膜は
前記層間絶縁膜２２８と同一膜質を有する無機シランガ
スおよび酸化窒素ガスをソースガスとするＣＶＤ法で形
成する。 この酸化珪素膜は、例えば１３０〜１８０（ｎｍ〕程度
の膜厚で形成する。サイドウオールスペーサ２３１のゲ
ート長方向くチャネル長方向）の長さは約１５０ 〔ｎ
ｍ）程度で形成される。 次に、周辺回路のｎチャネルＭＩＳＦＥＴＱｎの形成領
域において、第４９図に示すように、ｎ形不純物２３２
ｎを導入する（イオン注入プロセス８）。このｎ形不純
物２３２ｎの導入に際しては主にサイドウオールスペー
サ２３１を不純物導入マスクとして用いて行う。また、
ｎチャネルＭＴＳＦＥＴＱｎの形成領域以外の領域、つ
まり、メモリセルアレイ２１１ＥＳｐチヤネルＭＩＳＦ
ＥＴＱｐのそれぞれの形成領域は、前記ｎ形不純物２３
２ｎの導入に際しては図示しない不純物導入マスク （
フォトレジスト膜）で覆われる。前記ｎ形不純物２３２
ｎは、例えば５ Ｘ １０１５（ａｔｏｍＳ／ｃＩ１１
）程度の不純物濃度のＡｓ（またはＰ）を用い、７０〜
９０ＣＫｅＶ）程度のエネルギーのイオン注入法で導入
する（注入電流２０μＡ、 １０分程度）。 次に、第５０図に示すように、熱処理を施し、前記ｎ形
不純物２２９ｎ、２３２ｎ、ｐ形不純物２３０ｐのそれ
ぞれに引き伸ばし拡散を施し、ｎ形半導体領域２２９、
ｎ゛形半導体領域２３２、ｎ形半導体領域２３０のそれ
ぞれを形成する。前記熱処理は、例えば９００〜１００
０１：’ｔｌ程度の高温度で２０〜４０〔分〕程度行う
。前記ｎ形半導体領域２２９を形成することにより、メ
モリセルＭのＬＤＤ構造のメモリセル選択用ＭＩＳＦＥ
ＴＱｓが完成する。また、ｎ形半導体領域２２９および
ｎ＋形半導体領域２３２を形成することにより、ＬＤＤ
構造のｎチャネルＭＴｓＦＥＴＱ９が完成する。このｎ
チャネルＭＩＳＦＥＴＱｎは、ＤＲＡＭ２０１の周辺回
路（低電圧用〉および入出力段回路（高電圧用）で使用
される。また、ｐチャネルＭＩＳＦＥＴＱｐのＬＤＤ構
造を構成するｎ形半導体領域２３０は完成するが、ｐ＋
形半導体領域２３９はメモリセルＭの完成後に形成され
るので、ｐチャネルＭＩＳＦＥＴＱｐは後工程で完成さ
れる。 このように、入出力段回路として使用される高電圧用の
ＬＤＤ構造のｎチャネルＭＩＳＦＥＴＱｎ１周辺回路と
して使用される低電圧用のＬＤＤ構造のｎチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのそれぞれを有するＤＲＡ
Ｍ２０１において、ｐ−形ウエル領域２２２のそれぞれ
異なる活性領域の主面に前記高電圧用ｎチャネルＭＩＳ
ＦＥＴＱｎ、低電圧用ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｎのそれぞれのゲート絶縁膜２２６およびゲー
ト電極２２７を同一製造工程で形成する工程と、前記ｐ
−形タウエル領域２２のそれぞれの活性領域の主面部に
前記高電圧用ｎチャネルＭＩＳＦＥＴＱｎ、低電圧用ｎ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのそれぞれの
ゲート電極２２７に対して自己整合でＬＤＤ構造を形成
する低不純物濃度のｎ形半導体領域２２９を同一製造工
程で形成する工程と、前記高電圧用ｎチャネルＭＩＳＦ
ＥＴＱｎ、低電圧用ｎチャネルＭＩＳＦＥＴＱｎのそれ
ぞれのゲート電極２２７の側壁にサイドウオールスペー
サ２３１を同一製造工程で形成する工程と、前記ｐ−形
タウエル領域２２の活性領域の前記高電圧用ｎチャネル
ＭＩＳＦＥＴＱｎ１低電圧用ｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎのそれぞれの主面部にサイドウオール
スペーサ２３１に対して自己整合で高不純物濃度のｎ゛
形半導体領域２３２を形成する工程とを備える。この構
成により、前記高電圧用ｎチャネルＭＩＳＦＥＴＱｎ。 低電圧用ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの
それぞれの形成工程をすべて兼用し、特にそれぞれのサ
イドウオールスペーサ２３１を同一製造工程で形成する
ことができるので、ＤＲＡＭ２０１の製造工程数を低減
することができる。
の上層の層間絶縁膜２２８のそれぞれの側壁にサイドウ
オールスペーサ２３１を形成する。 サイドウオールスペーサ２３１は、酸化珪素膜を堆積し
、この酸化珪素膜を堆積した膜厚を相当する分、ＲＩＥ
等の異方性エツチングを施すことにより形成することが
できる。サイドウオールスペーサ２３１の酸化珪素膜は
前記層間絶縁膜２２８と同一膜質を有する無機シランガ
スおよび酸化窒素ガスをソースガスとするＣＶＤ法で形
成する。 この酸化珪素膜は、例えば１３０〜１８０（ｎｍ〕程度
の膜厚で形成する。サイドウオールスペーサ２３１のゲ
ート長方向くチャネル長方向）の長さは約１５０ 〔ｎ
ｍ）程度で形成される。 次に、周辺回路のｎチャネルＭＩＳＦＥＴＱｎの形成領
域において、第４９図に示すように、ｎ形不純物２３２
ｎを導入する（イオン注入プロセス８）。このｎ形不純
物２３２ｎの導入に際しては主にサイドウオールスペー
サ２３１を不純物導入マスクとして用いて行う。また、
ｎチャネルＭＴＳＦＥＴＱｎの形成領域以外の領域、つ
まり、メモリセルアレイ２１１ＥＳｐチヤネルＭＩＳＦ
ＥＴＱｐのそれぞれの形成領域は、前記ｎ形不純物２３
２ｎの導入に際しては図示しない不純物導入マスク （
フォトレジスト膜）で覆われる。前記ｎ形不純物２３２
ｎは、例えば５ Ｘ １０１５（ａｔｏｍＳ／ｃＩ１１
）程度の不純物濃度のＡｓ（またはＰ）を用い、７０〜
９０ＣＫｅＶ）程度のエネルギーのイオン注入法で導入
する（注入電流２０μＡ、 １０分程度）。 次に、第５０図に示すように、熱処理を施し、前記ｎ形
不純物２２９ｎ、２３２ｎ、ｐ形不純物２３０ｐのそれ
ぞれに引き伸ばし拡散を施し、ｎ形半導体領域２２９、
ｎ゛形半導体領域２３２、ｎ形半導体領域２３０のそれ
ぞれを形成する。前記熱処理は、例えば９００〜１００
０１：’ｔｌ程度の高温度で２０〜４０〔分〕程度行う
。前記ｎ形半導体領域２２９を形成することにより、メ
モリセルＭのＬＤＤ構造のメモリセル選択用ＭＩＳＦＥ
ＴＱｓが完成する。また、ｎ形半導体領域２２９および
ｎ＋形半導体領域２３２を形成することにより、ＬＤＤ
構造のｎチャネルＭＴｓＦＥＴＱ９が完成する。このｎ
チャネルＭＩＳＦＥＴＱｎは、ＤＲＡＭ２０１の周辺回
路（低電圧用〉および入出力段回路（高電圧用）で使用
される。また、ｐチャネルＭＩＳＦＥＴＱｐのＬＤＤ構
造を構成するｎ形半導体領域２３０は完成するが、ｐ＋
形半導体領域２３９はメモリセルＭの完成後に形成され
るので、ｐチャネルＭＩＳＦＥＴＱｐは後工程で完成さ
れる。 このように、入出力段回路として使用される高電圧用の
ＬＤＤ構造のｎチャネルＭＩＳＦＥＴＱｎ１周辺回路と
して使用される低電圧用のＬＤＤ構造のｎチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのそれぞれを有するＤＲＡ
Ｍ２０１において、ｐ−形ウエル領域２２２のそれぞれ
異なる活性領域の主面に前記高電圧用ｎチャネルＭＩＳ
ＦＥＴＱｎ、低電圧用ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｎのそれぞれのゲート絶縁膜２２６およびゲー
ト電極２２７を同一製造工程で形成する工程と、前記ｐ
−形タウエル領域２２のそれぞれの活性領域の主面部に
前記高電圧用ｎチャネルＭＩＳＦＥＴＱｎ、低電圧用ｎ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのそれぞれの
ゲート電極２２７に対して自己整合でＬＤＤ構造を形成
する低不純物濃度のｎ形半導体領域２２９を同一製造工
程で形成する工程と、前記高電圧用ｎチャネルＭＩＳＦ
ＥＴＱｎ、低電圧用ｎチャネルＭＩＳＦＥＴＱｎのそれ
ぞれのゲート電極２２７の側壁にサイドウオールスペー
サ２３１を同一製造工程で形成する工程と、前記ｐ−形
タウエル領域２２の活性領域の前記高電圧用ｎチャネル
ＭＩＳＦＥＴＱｎ１低電圧用ｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎのそれぞれの主面部にサイドウオール
スペーサ２３１に対して自己整合で高不純物濃度のｎ゛
形半導体領域２３２を形成する工程とを備える。この構
成により、前記高電圧用ｎチャネルＭＩＳＦＥＴＱｎ。 低電圧用ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの
それぞれの形成工程をすべて兼用し、特にそれぞれのサ
イドウオールスペーサ２３１を同一製造工程で形成する
ことができるので、ＤＲＡＭ２０１の製造工程数を低減
することができる。
【層間絶縁膜形成工程１】
次に、前記層間絶縁膜２２８上、サイドウオールスペー
サ２３１上等を含む基板全面に層間絶縁膜２３３を形成
する。この層間絶縁膜２３３はスタックド構造の情報蓄
積用容量素子Ｃのそれぞれの電極層を加工する際のエツ
チングストッパ層として使用されている。また、層間絶
縁膜２３３はスタックド構造の情報蓄積用容量素子Ｃの
下層電極層２３５とメモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極２２７、ワード線２２７のそれぞれとを電
気的に分離するために形成されている。また、層間絶縁
膜２３３はｐチャネルＭＩＳＦＥＴＱｐのサイドウオー
ルスペーサ２３１の膜厚を厚くするように構成されてい
る。層間絶縁膜２３３は主に上層導電層の加工時のオー
バーエツチングによる削れ量、洗浄工程での削れ量等を
見込んだ膜厚で形成されている。層間絶縁膜２３３は無
機シランガスおよび酸化窒素ガスをソースガスとするＣ
ＶＤ法で堆積した酸化珪素膜で形成されている。つまり
、この層間絶縁膜２３３は、スタックド構造の情報蓄積
用容量素子Ｃの誘電体膜２３６や下地の層間絶縁膜２２
８との間に線膨張係数差に基づき発生するストレスを低
減することができる。層間絶縁膜２３３は、例えば１３
０〜１８０Ｃｎｍ：ｌ程度の膜厚で形成する。 次に、第５１図に示すように、メモリセルＭ形成領域の
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ形半導体
領域（情報蓄積用容量素子Ｃの下層電極層２３５が接続
される側）２２９上の前記層間絶縁膜２３３を除去し、
接続孔２３３Ａ、２３４のそれぞれを形成する。この接
続孔２３４は、前記サイドウオールスペーサ２３１、層
間絶縁膜２３３をエツチングした時にサイドウオールス
ペーサ２３１の側壁に堆積されるサイドウオールスペー
サ２３３Ｂのそれぞれで規定された領域内において形成
されている。
サ２３１上等を含む基板全面に層間絶縁膜２３３を形成
する。この層間絶縁膜２３３はスタックド構造の情報蓄
積用容量素子Ｃのそれぞれの電極層を加工する際のエツ
チングストッパ層として使用されている。また、層間絶
縁膜２３３はスタックド構造の情報蓄積用容量素子Ｃの
下層電極層２３５とメモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極２２７、ワード線２２７のそれぞれとを電
気的に分離するために形成されている。また、層間絶縁
膜２３３はｐチャネルＭＩＳＦＥＴＱｐのサイドウオー
ルスペーサ２３１の膜厚を厚くするように構成されてい
る。層間絶縁膜２３３は主に上層導電層の加工時のオー
バーエツチングによる削れ量、洗浄工程での削れ量等を
見込んだ膜厚で形成されている。層間絶縁膜２３３は無
機シランガスおよび酸化窒素ガスをソースガスとするＣ
ＶＤ法で堆積した酸化珪素膜で形成されている。つまり
、この層間絶縁膜２３３は、スタックド構造の情報蓄積
用容量素子Ｃの誘電体膜２３６や下地の層間絶縁膜２２
８との間に線膨張係数差に基づき発生するストレスを低
減することができる。層間絶縁膜２３３は、例えば１３
０〜１８０Ｃｎｍ：ｌ程度の膜厚で形成する。 次に、第５１図に示すように、メモリセルＭ形成領域の
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ形半導体
領域（情報蓄積用容量素子Ｃの下層電極層２３５が接続
される側）２２９上の前記層間絶縁膜２３３を除去し、
接続孔２３３Ａ、２３４のそれぞれを形成する。この接
続孔２３４は、前記サイドウオールスペーサ２３１、層
間絶縁膜２３３をエツチングした時にサイドウオールス
ペーサ２３１の側壁に堆積されるサイドウオールスペー
サ２３３Ｂのそれぞれで規定された領域内において形成
されている。
【ゲート配線形成工程２】
次に、第５２図に示すように、層間絶縁膜２３３上を含
む基板全面に、メモリセルＭのスタックド構造の情報蓄
積用容量素子Ｃの下層電極層２３５を形成する多結晶珪
素膜を堆積する。この多結晶珪素膜は前記接続孔２３３
Ａ、２３４のそれぞれを通して一部をｎ形半導体領域２
２９に接続させている。この多結晶珪素膜は、ＣＶＤ法
で堆積させた多結晶珪素膜で形成し、１５０〜２５０〔
ｎｍ〕程度の膜厚で形成する。この多結晶珪素膜は製造
工程における第２層目のゲート配線形成工程により形成
されている。多結晶珪素膜には堆積後に抵抗値を低減す
るｎ形不純物、例えばＰを熱拡散法により導入する。こ
のｎ形不純物は前記接続孔２３４を通してｎ形半導体領
域２２９に多量に拡散され、メモリセル選択用ＭＩ ５
ＦＥＴＱｓのチャネル形成領域側に拡散しないように、
低不純物濃度で導入される。 次に、第５３図に示すように、前記多結晶珪素膜上にさ
らに多結晶珪素膜を堆積する。この上層の多結晶珪素膜
は、ＣＶＤ法で堆積させ、２５０〜３５０（ｎｍ：］程
度の膜厚で形成する。上層の多結晶珪素膜には堆積後に
抵抗値を低減するｎ型不純物たとえばＰを熱拡散法によ
り導入する。このｎ型不純物はスタックド構造の情報蓄
積用容量素子Ｃの電荷蓄積量を向上するために高不純物
濃度で導入される。 次に、第５４図に示すように、フォトリングラフィ技術
および異方性エツチング技術を用いて前記２層構造の多
結晶珪素膜を所定の形状に加工し、下層電極層２３５を
形成する。前記フォトリングラフィ技術はエツチングマ
スク （フォトレジスト膜）の形成工程およびエツチン
グマスクの除去工程を含む。前記エツチングマスクの除
去工程は、例えばフッ化炭素系ガス（ｃＨＦ３ ）と酸
素ガス（０２）との混合ガスによるダウンストリームの
プラズマ処理で行われている。この処理はＤＲＡＭ２０
１の各素子のダメージを低減する効果がある。 このように、メモリセル選択用ＭＩＳＦＥＴＱＳとスタ
ックド構造の情報蓄積用容量素子Ｃとの直列回路でメモ
リセルＭを構成するＤＲＡＭ２０１において、前記スタ
ックド構造の情報蓄積用容量素子Ｃの前記メモリセル選
択用ＭＩＳＦＥＴＱＳの一方のｎ形半導体領域２２９に
接続される側の下層電極層２３５を、低濃度に抵抗値を
低減するｎ形不純物を導入した多結晶珪素膜、高濃度に
前記ｎ形不純物を導入した多結晶珪素膜のそれぞれを順
次積層した複合膜で構成する。この構成により、前記メ
モリセルＭのスタックド構造の情報蓄積用容量素子Ｃの
下層電極層２３５の膜厚を厚くし、この膜厚を厚くした
分、下層電極層２３５の側壁の面積を高さ方向に稼ぐこ
とができるので、電荷蓄積量を増加し、メモリセルＭの
面積を縮小して集積度を向上することができ、前記下層
電極層２３５の上層の多結晶珪素膜の表面の不純物濃度
が高いので、電荷蓄積量を増加し、同様に集積度をより
向上することができ、しかも、前記下層電極層２３５の
多結晶珪素膜の不純物濃度を低くし、メモリセル選択用
ＭＩＳＦＥＴＱｓの一方のｎ形半導体領域２２９側への
ｎ形不純物の拡散量を低減することができるので、メモ
リセル選択用ＭＩＳＦＥＴＱｓの短チヤネル効果を低減
し、メモリセルＭの面積を縮小してさらに集積度を向上
することができる。なお、本発明は、３層またはそれ以
上の層数で多結晶珪素膜を堆積し、それぞれの多結晶珪
素膜にｎ形不純物を導入し、前記下層電極層２３５を形
成してもよい。 また、メモリセル選択用ＭＩＳＦＥＴＱｓとスタックド
構造の情報蓄積用容量素子Ｃとの直列回路でメモリセル
Ｍを構成するＤＲＡＭ２０１において、ｐ−形ウエル領
域２２２の前記メモリセル選択用ＭＩＳＦＥＴＱｓ上を
含む層間絶縁膜２３３の全面に第１層目の多結晶珪素膜
を堆積した後、この第１Ｎ目の多結晶珪素膜に抵抗値を
低減するｎ形不純物を導入する工程と、この第１層目の
多結晶珪素膜上の全面に第２層目の多結晶珪素膜を堆積
後、この第２層目の多結晶珪素膜に抵抗値を低減するｎ
形不純物を導入する工程と、この第２層目の多結晶珪素
膜、前記第１層目の多結晶珪素膜のそれぞれに異方性エ
ツチングにより所定のパターンニングを順次施し、前記
スタックド構造の情報蓄積用容量素子Ｃの下層電極層２
３５を形成する工程とを備える。この構成により、前記
スタックド構造の情報蓄積用容量素子Ｃの下層電極層２
３５の膜厚を厚くしても、それに導入された不純物量が
ある程度確保され、かつ均一化されているので、異方性
エツチングの異方性を高め、かつエツチング速度を速く
することができる。異方性エツチングの異方性の向上は
、下層電極層２３５のサイズを縮小することができるの
で、メモリセルＭの面積を縮小し、ＤＲＡＭ２０１の集
積度を向上することができる。
む基板全面に、メモリセルＭのスタックド構造の情報蓄
積用容量素子Ｃの下層電極層２３５を形成する多結晶珪
素膜を堆積する。この多結晶珪素膜は前記接続孔２３３
Ａ、２３４のそれぞれを通して一部をｎ形半導体領域２
２９に接続させている。この多結晶珪素膜は、ＣＶＤ法
で堆積させた多結晶珪素膜で形成し、１５０〜２５０〔
ｎｍ〕程度の膜厚で形成する。この多結晶珪素膜は製造
工程における第２層目のゲート配線形成工程により形成
されている。多結晶珪素膜には堆積後に抵抗値を低減す
るｎ形不純物、例えばＰを熱拡散法により導入する。こ
のｎ形不純物は前記接続孔２３４を通してｎ形半導体領
域２２９に多量に拡散され、メモリセル選択用ＭＩ ５
ＦＥＴＱｓのチャネル形成領域側に拡散しないように、
低不純物濃度で導入される。 次に、第５３図に示すように、前記多結晶珪素膜上にさ
らに多結晶珪素膜を堆積する。この上層の多結晶珪素膜
は、ＣＶＤ法で堆積させ、２５０〜３５０（ｎｍ：］程
度の膜厚で形成する。上層の多結晶珪素膜には堆積後に
抵抗値を低減するｎ型不純物たとえばＰを熱拡散法によ
り導入する。このｎ型不純物はスタックド構造の情報蓄
積用容量素子Ｃの電荷蓄積量を向上するために高不純物
濃度で導入される。 次に、第５４図に示すように、フォトリングラフィ技術
および異方性エツチング技術を用いて前記２層構造の多
結晶珪素膜を所定の形状に加工し、下層電極層２３５を
形成する。前記フォトリングラフィ技術はエツチングマ
スク （フォトレジスト膜）の形成工程およびエツチン
グマスクの除去工程を含む。前記エツチングマスクの除
去工程は、例えばフッ化炭素系ガス（ｃＨＦ３ ）と酸
素ガス（０２）との混合ガスによるダウンストリームの
プラズマ処理で行われている。この処理はＤＲＡＭ２０
１の各素子のダメージを低減する効果がある。 このように、メモリセル選択用ＭＩＳＦＥＴＱＳとスタ
ックド構造の情報蓄積用容量素子Ｃとの直列回路でメモ
リセルＭを構成するＤＲＡＭ２０１において、前記スタ
ックド構造の情報蓄積用容量素子Ｃの前記メモリセル選
択用ＭＩＳＦＥＴＱＳの一方のｎ形半導体領域２２９に
接続される側の下層電極層２３５を、低濃度に抵抗値を
低減するｎ形不純物を導入した多結晶珪素膜、高濃度に
前記ｎ形不純物を導入した多結晶珪素膜のそれぞれを順
次積層した複合膜で構成する。この構成により、前記メ
モリセルＭのスタックド構造の情報蓄積用容量素子Ｃの
下層電極層２３５の膜厚を厚くし、この膜厚を厚くした
分、下層電極層２３５の側壁の面積を高さ方向に稼ぐこ
とができるので、電荷蓄積量を増加し、メモリセルＭの
面積を縮小して集積度を向上することができ、前記下層
電極層２３５の上層の多結晶珪素膜の表面の不純物濃度
が高いので、電荷蓄積量を増加し、同様に集積度をより
向上することができ、しかも、前記下層電極層２３５の
多結晶珪素膜の不純物濃度を低くし、メモリセル選択用
ＭＩＳＦＥＴＱｓの一方のｎ形半導体領域２２９側への
ｎ形不純物の拡散量を低減することができるので、メモ
リセル選択用ＭＩＳＦＥＴＱｓの短チヤネル効果を低減
し、メモリセルＭの面積を縮小してさらに集積度を向上
することができる。なお、本発明は、３層またはそれ以
上の層数で多結晶珪素膜を堆積し、それぞれの多結晶珪
素膜にｎ形不純物を導入し、前記下層電極層２３５を形
成してもよい。 また、メモリセル選択用ＭＩＳＦＥＴＱｓとスタックド
構造の情報蓄積用容量素子Ｃとの直列回路でメモリセル
Ｍを構成するＤＲＡＭ２０１において、ｐ−形ウエル領
域２２２の前記メモリセル選択用ＭＩＳＦＥＴＱｓ上を
含む層間絶縁膜２３３の全面に第１層目の多結晶珪素膜
を堆積した後、この第１Ｎ目の多結晶珪素膜に抵抗値を
低減するｎ形不純物を導入する工程と、この第１層目の
多結晶珪素膜上の全面に第２層目の多結晶珪素膜を堆積
後、この第２層目の多結晶珪素膜に抵抗値を低減するｎ
形不純物を導入する工程と、この第２層目の多結晶珪素
膜、前記第１層目の多結晶珪素膜のそれぞれに異方性エ
ツチングにより所定のパターンニングを順次施し、前記
スタックド構造の情報蓄積用容量素子Ｃの下層電極層２
３５を形成する工程とを備える。この構成により、前記
スタックド構造の情報蓄積用容量素子Ｃの下層電極層２
３５の膜厚を厚くしても、それに導入された不純物量が
ある程度確保され、かつ均一化されているので、異方性
エツチングの異方性を高め、かつエツチング速度を速く
することができる。異方性エツチングの異方性の向上は
、下層電極層２３５のサイズを縮小することができるの
で、メモリセルＭの面積を縮小し、ＤＲＡＭ２０１の集
積度を向上することができる。
次に、第５５図に示すように、前記メモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層２３５
上を含む基板全面に誘電体膜２３６を形成する。誘電体
膜２３６は、前述したように基本的には窒化珪素膜２３
６Ａ、酸化珪素膜２３６Ｂのそれぞれを順次積層した２
層構造で形成されている。下層の窒化珪素膜２３６Ａは
、例えばＣＶＤ法で堆積し、５〜７ （ｎｍ〕程度の膜
厚で形成する。この窒化珪素膜２３６Ａを形成する際に
は酸素の巻き込みをできる限り抑える。通常の生産レベ
ルで下層電極層２３５ （多結晶珪素膜）上に窒化珪素
膜２３６Ａを形成した場合には、極ｔｉ！！！量の酸素
の巻き込みが生じるので、下層電極層２３５と窒化珪素
膜２３６Ａとの間に自然酸化珪素膜が形成される。 前記誘電体膜２３６の上層の酸化珪素膜２３６Ｂは、下
層の窒化珪素膜２３６Ａに高圧酸化法を施して形成し、
１〜３ （ｎｍ〕程度の膜厚で形成する。酸化珪素膜２
３６Ｂを形成すると下層の窒化珪素膜２３６Ａは若干膜
厚が減少する。酸化珪素膜２３６Ｂは基本的には１．５
〜１０ ［Ｔｏｒｒ：］の高圧および８００〜１０００
〔℃〕程度の高温度の酸素ガス雰囲気中において形成す
る。本実施例２においては、酸化珪素膜２３６Ｂは、３
〜３．８［Ｔｏｒｒ：ｌの高圧および酸化の際の酸素流
量（ソースガス〉を２ （ｊ！／ｍｉｎ ］、水素流量
（ソースガス）を３〜８〔β／ｍ１ｎ）として形成して
いる。 高圧酸化法で形成される酸化珪素膜２３６Ｂは常圧（１
（Ｔｏｒｒ〕）で形成される酸化珪素膜に比べて短時間
で所望の膜厚に形成することができる。 つまり、高圧酸化法は、高温度の熱処理時間を短縮する
ことができるので、メモリセル選択用ＭＩＳＦＥＴＱｓ
等のソース領域およびドレイン領域のｐｎ接合深さを浅
くすることができる。前記自然酸化珪素膜は酸素の巻き
込みを低減すれば薄くすることができる。また、製造工
程数は増加するが、自然酸化珪素膜を窒化し、誘電体膜
２３６を２層構造で形成することもできる。
ックド構造の情報蓄積用容量素子Ｃの下層電極層２３５
上を含む基板全面に誘電体膜２３６を形成する。誘電体
膜２３６は、前述したように基本的には窒化珪素膜２３
６Ａ、酸化珪素膜２３６Ｂのそれぞれを順次積層した２
層構造で形成されている。下層の窒化珪素膜２３６Ａは
、例えばＣＶＤ法で堆積し、５〜７ （ｎｍ〕程度の膜
厚で形成する。この窒化珪素膜２３６Ａを形成する際に
は酸素の巻き込みをできる限り抑える。通常の生産レベ
ルで下層電極層２３５ （多結晶珪素膜）上に窒化珪素
膜２３６Ａを形成した場合には、極ｔｉ！！！量の酸素
の巻き込みが生じるので、下層電極層２３５と窒化珪素
膜２３６Ａとの間に自然酸化珪素膜が形成される。 前記誘電体膜２３６の上層の酸化珪素膜２３６Ｂは、下
層の窒化珪素膜２３６Ａに高圧酸化法を施して形成し、
１〜３ （ｎｍ〕程度の膜厚で形成する。酸化珪素膜２
３６Ｂを形成すると下層の窒化珪素膜２３６Ａは若干膜
厚が減少する。酸化珪素膜２３６Ｂは基本的には１．５
〜１０ ［Ｔｏｒｒ：］の高圧および８００〜１０００
〔℃〕程度の高温度の酸素ガス雰囲気中において形成す
る。本実施例２においては、酸化珪素膜２３６Ｂは、３
〜３．８［Ｔｏｒｒ：ｌの高圧および酸化の際の酸素流
量（ソースガス〉を２ （ｊ！／ｍｉｎ ］、水素流量
（ソースガス）を３〜８〔β／ｍ１ｎ）として形成して
いる。 高圧酸化法で形成される酸化珪素膜２３６Ｂは常圧（１
（Ｔｏｒｒ〕）で形成される酸化珪素膜に比べて短時間
で所望の膜厚に形成することができる。 つまり、高圧酸化法は、高温度の熱処理時間を短縮する
ことができるので、メモリセル選択用ＭＩＳＦＥＴＱｓ
等のソース領域およびドレイン領域のｐｎ接合深さを浅
くすることができる。前記自然酸化珪素膜は酸素の巻き
込みを低減すれば薄くすることができる。また、製造工
程数は増加するが、自然酸化珪素膜を窒化し、誘電体膜
２３６を２層構造で形成することもできる。
【ゲート配線形成工程３】
次に、前記誘電体膜２３６上を含む基板全面に多結晶珪
素膜を堆積する。多結晶珪素膜は、ＣＶＤ法で堆積させ
、８０〜１２０ 〔ｎｍ〕程度の膜厚で形成する。この
多結晶珪素膜は製造工程における第３層目のゲート配線
形成工程により形成される。この後、前記多結晶珪素膜
に抵抗値を低減するｎ形不純物、例えばＰを熱拡散法に
より導入する。 次に、メモリセル選択用Ｍ Ｉ Ｓ ＦＥＴＱｓの一方
のｎ形半導体領域２２９と相補性データ線２５０との接
続領域を除くメモリセルアレイ２１１Ｅの全面において
、前記多結晶珪素膜上にエツチングマスクを形成する。 エツチングマスクは、例えばフォトリングラフィ技術を
使用したフォトレジスト膜で形成する。この後、第５６
図に示すように、前記エツチングマスクを用い、前記多
結晶珪素膜、誘電体膜２３６のそれぞれに順次異方性エ
ツチングを施し、上層電極層２３７を形成する。 この上層電極層２３７を形成することにより、スタック
ド構造の情報Ｍ積用容量素子Ｃが略完成し、この結果、
ＤＲＡＭ２０１のメモリセルＭが完成する。このメモリ
セルＭの完成後、前記エツチングマスクは除去する。 次に、第５７図に示すように、熱酸化処理を施し、前記
上層電極層２３７の表面上に絶縁膜（酸化珪素膜）２３
８を形成する。絶縁膜２３８を形成する工程は、前記上
層電極層２３７をパターンニングした際に、下地表面（
層間絶縁膜２３３の表面）に残存するエツチング残り（
多結晶珪素膜）を酸化する工程である。スタックド構造
の情報蓄積用容量素子Ｃは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓの上層に２層の下層電極層２３５および上層電
極層２３７を堆積するので、段差形状が大きく、特に相
補性データ線２５０とメモリセルＭとの接続部分の段差
形状が大き（、エツチング残りを生じ易い。このエツチ
ング残りは相補性データ線２５０と上層電極層２３７と
を短絡させる。 このように、一方のｎ形半導体領域２２９が相補性デー
タ線２５０に接続されたメモリセル選択用ＭＩＳＦＥＴ
Ｑｓと、その上層に形成される下層電極層２３５、誘電
体膜２３６、上層電極層２３７のそれぞれを順次積層し
たスタックド構造の情報蓄積用容量素子Ｃとの直列回路
でメモリセルＭを構成するＤＲＡＭ２０１において、前
記メモリセルＭの誘電体膜２３６上にＣＶＤ法で多結晶
珪素膜を堆積し、この多結晶珪素膜に異方性エツチング
により所定のパターンニングを施して前記上層電極層２
３７を形成する工程と、この上層電極層２３７の表面上
に熱酸化法による絶縁膜２３８（酸化珪素膜）を形成す
る工程とを備える。この構成により、前記多結晶珪素膜
のパターンニング後に下地表面の段差部分に残存する多
結晶珪素膜のエツチング残りを、この後に行われる熱酸
化工程により酸化することができるので、前記上層電極
層２３７と相補性データ線２５０との短絡を防止し、製
造上の歩留りを向上することができる。
素膜を堆積する。多結晶珪素膜は、ＣＶＤ法で堆積させ
、８０〜１２０ 〔ｎｍ〕程度の膜厚で形成する。この
多結晶珪素膜は製造工程における第３層目のゲート配線
形成工程により形成される。この後、前記多結晶珪素膜
に抵抗値を低減するｎ形不純物、例えばＰを熱拡散法に
より導入する。 次に、メモリセル選択用Ｍ Ｉ Ｓ ＦＥＴＱｓの一方
のｎ形半導体領域２２９と相補性データ線２５０との接
続領域を除くメモリセルアレイ２１１Ｅの全面において
、前記多結晶珪素膜上にエツチングマスクを形成する。 エツチングマスクは、例えばフォトリングラフィ技術を
使用したフォトレジスト膜で形成する。この後、第５６
図に示すように、前記エツチングマスクを用い、前記多
結晶珪素膜、誘電体膜２３６のそれぞれに順次異方性エ
ツチングを施し、上層電極層２３７を形成する。 この上層電極層２３７を形成することにより、スタック
ド構造の情報Ｍ積用容量素子Ｃが略完成し、この結果、
ＤＲＡＭ２０１のメモリセルＭが完成する。このメモリ
セルＭの完成後、前記エツチングマスクは除去する。 次に、第５７図に示すように、熱酸化処理を施し、前記
上層電極層２３７の表面上に絶縁膜（酸化珪素膜）２３
８を形成する。絶縁膜２３８を形成する工程は、前記上
層電極層２３７をパターンニングした際に、下地表面（
層間絶縁膜２３３の表面）に残存するエツチング残り（
多結晶珪素膜）を酸化する工程である。スタックド構造
の情報蓄積用容量素子Ｃは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓの上層に２層の下層電極層２３５および上層電
極層２３７を堆積するので、段差形状が大きく、特に相
補性データ線２５０とメモリセルＭとの接続部分の段差
形状が大き（、エツチング残りを生じ易い。このエツチ
ング残りは相補性データ線２５０と上層電極層２３７と
を短絡させる。 このように、一方のｎ形半導体領域２２９が相補性デー
タ線２５０に接続されたメモリセル選択用ＭＩＳＦＥＴ
Ｑｓと、その上層に形成される下層電極層２３５、誘電
体膜２３６、上層電極層２３７のそれぞれを順次積層し
たスタックド構造の情報蓄積用容量素子Ｃとの直列回路
でメモリセルＭを構成するＤＲＡＭ２０１において、前
記メモリセルＭの誘電体膜２３６上にＣＶＤ法で多結晶
珪素膜を堆積し、この多結晶珪素膜に異方性エツチング
により所定のパターンニングを施して前記上層電極層２
３７を形成する工程と、この上層電極層２３７の表面上
に熱酸化法による絶縁膜２３８（酸化珪素膜）を形成す
る工程とを備える。この構成により、前記多結晶珪素膜
のパターンニング後に下地表面の段差部分に残存する多
結晶珪素膜のエツチング残りを、この後に行われる熱酸
化工程により酸化することができるので、前記上層電極
層２３７と相補性データ線２５０との短絡を防止し、製
造上の歩留りを向上することができる。
【高濃度の半導体領域形成工程２】
次に、前記周辺回路のｐチャネルＭＩＳＦＥＴＱｐの形
成領域において、前述の工程で形成された層間絶縁膜２
３３に異方性エツチングを施し、第５８図に示すように
、サイドウオールスペーサ２３３Ｃを形成する。サイド
ウオールスペーサ２３３Ｃは、前記サイドウオールスペ
ーサ２３１の側壁に形成され、前記ゲート電極２２７に
対して自己整合で形成される。サイドウオールスペーサ
２３３Ｃは、ｐチセネルＭＩＳＦＥＴＱｐのサイドウオ
ールスペーサ２３１のゲート長方向の寸法を長くするよ
うに形成されている。サイドウオールスペーサ２３１，
２３３Ｃの合計のゲート長方向の寸法は前述のように約
２０Ｍｎｍ〕程度で形成される。 次に、前記スタックド構造の情報蓄積用容量素子Ｃの上
層電極層２３７上、ｎチャネルＭＩＳＦＥＴＱｎ上、ｐ
チャネルＭ１ｓＦＥＴＱｐの形成領域上のそれぞれを含
む基板全面に図示しない絶縁膜を形成する。この絶縁膜
は主に不純物導入の際の汚染防止膜として使用される。 この絶縁膜は、例えば無機シランガスおよび酸化窒素ガ
スをソースガスとするＣＶＤ法で堆積させた酸化珪素膜
で形成し、約１０（ｎｍ）程度の薄い膜厚で形成する。 次に、周辺回路のｐチャネルＭＩＳＦＥＴＱｐの形成領
域において、第５９図に示すように、ｐ形不純物２３９
ｐを導入する（イオン注入プロセス９）。このｐ形不純
物２３９ｐの導入に際しては主にサイドウオールスペー
サ２３１および２３３Ｃを不純物導入マスクとして用い
る。また、ｐチャネルＭＩＳＦＥＴＱｐの形成領域以外
の領域つまりメモリセルアレイ２１１Ｅ、ｎチャネルＭ
ＩＳＦＥＴＱｎのそれぞれの形成領域は、ｐ形不純物２
３９ｐの導入に際しては図示しない不純物導入マスク（
フォトレジスト膜）で覆われる。前記ｐ形不純物２３９
ｐは、例えば３ Ｘ １０′５（ａｔＯｍＳ／ｃＩＩＩ
〕程度の不純物濃度のＢＦ２ （またはＢ）を用い、
８０〔ＫｅＶ〕程度のエネルギーのイオン注入法で導入
する（注入電流２０ｍＡ、１０分程度）。 この後、熱処理を施し、ｐ′″形半導体領域２３９を形
成する。前記熱処理は、例えば９００〜１０００〔℃〕
程度の高温度で２０〜４０〔分〕程度行う。前記ｐ”例
えば体領域２３９を形成することにより、ＬＤＤ構造の
ｐチャネルＭＩ ５ＦＥＴＱｐが完成する。このｐチャ
ネルＭＩＳＦＥＴＱｐは、サイドウオールスペーサ２３
３Ｃでサイドウオールスペーサ２３１のゲート長方向の
寸法を増加し、かつメモリセルＭのスタックド構造の情
報蓄積用容量素子Ｃを形成する熱処理（例えば誘電体膜
２３６〉を施した後に形成されている。 つまり、ｐチャネルＭＩｓＦＥＴＱＩ）Ｉｔ、ｐ″例え
ば体領域２３９のチャネル形成領域側への拡散を低減し
、短チヤネル効果を低減することができる。 なお、上記イオン注入プロセス９は次のように行っても
よい。この場合には、上記アニールよりも低い９００℃
〜８００ｔの熱処理でも欠陥等も完全に回復することが
できる。すなわち、まずＧｅ′″（ケルマニウム）を５
Ｘ １０ ” ［ａｔｏｍｓ ／ｃＩ！］の濃度、１
０〜２０ＫｅＶのエネルギーにて上記Ｂ Ｆ ２ と
同様に注入し、打込み部を充分にアモルファス化した後
、Ｂ１ （ボロンの１価イオン）を２ Ｘ １０ ”
（ａｔｏｍｓ ／ｃｎｔ〕の不純物濃度、２〜５ＫｅＶ
のエネルギーで打込み、先と同様に後処理を行う。この
ような事前のＧｅ” 等の打込みをブリ・アモルファス
化イオン注入と呼ぶことにする。さらにこのようなブリ
・アモルファス化処理をせずに、直接Ｂ” （ボロン
の１価イオン）を注入する場合は、注入電流２０ｍＡ、
不純物濃度２ｘ ｌ ０１５１：ａｔｏｍｓ ／ｃＪ）
、エネルギー２〜５ＫｅＶ１打込み時のウェハ打込面
温度を一１ｏｏ℃前後に冷却して、アモルファス化を容
易にして先のＢ Ｆ ２ と同様に行えばよい。 このように、メモリセル選択用ＭＩＳＦＥＴＱＳとスタ
ックド構造の情報蓄積用容量素子Ｃとの直列回路で構成
されるメモリセルＭ１周辺回路を構成するＬＤＤ構造の
相補型ＭＩＳＦＥＴのそれぞれを有するＤＲＡＭ２０１
において、前記メモリセルＭのメモリセル選択用ＭＩＳ
ＦＥＴ、前記周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、
ｐチャネルＭＩＳＦＥＴＱｐのそれぞれのゲート絶縁膜
２２６、ゲート電極２２７のそれぞれを順次形成する工
程と、このゲート電極２２７に対して自己整合で、前記
メモリセル選択用ＭＩ ５ＦＥＴＱｓ。 ｎチャネルＭＩｓＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴ
ＱｐのそれぞれのＬＤＤ構造を形成する低不純物濃度の
ｎ形半導体領域２２９、ｎ形半導体領域２３０のそれぞ
れを形成する工程と、このメモリセル選択用ＭＩＳＦＥ
ＴＱｓＳｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩ
ＳＦＥＴＱｐのそれぞれのゲート電極２２７の側壁にサ
イドウオールスペーサ２３１を形成する工程と、このサ
イドウオールスペーサ２３１に対して自己整合で前記ｎ
チャネルＭＩＳＦＥＴＱｎの高不純物濃度のｎ４型半導
体領域２３２を形成する工程と、前記メモリセルＭのス
タックド構造の情報蓄積用容量素子Ｃを形成する工程と
、前記ｎチャネルＭＩＳＦＥＴＱｐのゲート電極２２７
の側壁に前記サイドウオールスペーサ２３１を介在させ
て前記ゲート電極２２７に対して自己整合でサイドウオ
ールスペーサ２３３Ｃを形成する工程と、このサイドウ
オールスペーサ２３３Ｃに対して自己整合で前記ｎチャ
ネルＭＩＳＦＥＴＱｐの高不純物濃度のｐ＋形半導体領
域２３９を形成する工程とを備える。この構成により、
前記ｎチャネルＱｎは、単層のサイドウオールスペーサ
２３１でＬＤＤ構造を形成する低不純物濃度のｎ形半導
体領域２２９のゲート長方向の寸法を規定しているので
、前記ｎ形半導体領域２２９のゲート長方向の寸法を短
くすることができ、前記ｎチャネルＭＩＳＦＥＴＱｐは
、複数層のサイドウオールスペーサ２３１゜２３３Ｃで
高不純物濃度のｐ“形半導体領域２３９のチャネル形成
領域側への回り込み量を規定し、かつ前記メモリセルＭ
のスタックド構造の情報蓄積用容量素子Ｃを形成する熱
処理を施した後に高不純物濃度のｐ＋形半導体領域２３
９を形成しているので、前記ｐ′″形半導体領域２３９
のチャネル形成領域側への回り込み量をより低減するこ
とができる。 また、前記ｎチャネルＭＩＳＦＥＴＱｎの高不純物濃度
ｎ＋形半導体領域２３２を形成する工程後、前記メモリ
セルＭのスタックド構造の情報蓄積用容量素子Ｃを形成
する工程の前には層間絶縁膜２３３を形成する工程を備
え、この層間絶縁膜２３３を形成した後、前記サイドウ
オールスペーサ２３３Ｃを前記層間絶縁膜２３３を利用
して形成する。この構成により、前記サイドウォールス
ペーサ２３３Ｃ；＋形成する工程の−Ｂ（膜堆積工程）
を前記層間絶縁膜２３３を形成する工程で兼用すること
ができるので、この工程を兼用した分、ＤＲＡＭ２０１
の製造工程数を低減することができる。
成領域において、前述の工程で形成された層間絶縁膜２
３３に異方性エツチングを施し、第５８図に示すように
、サイドウオールスペーサ２３３Ｃを形成する。サイド
ウオールスペーサ２３３Ｃは、前記サイドウオールスペ
ーサ２３１の側壁に形成され、前記ゲート電極２２７に
対して自己整合で形成される。サイドウオールスペーサ
２３３Ｃは、ｐチセネルＭＩＳＦＥＴＱｐのサイドウオ
ールスペーサ２３１のゲート長方向の寸法を長くするよ
うに形成されている。サイドウオールスペーサ２３１，
２３３Ｃの合計のゲート長方向の寸法は前述のように約
２０Ｍｎｍ〕程度で形成される。 次に、前記スタックド構造の情報蓄積用容量素子Ｃの上
層電極層２３７上、ｎチャネルＭＩＳＦＥＴＱｎ上、ｐ
チャネルＭ１ｓＦＥＴＱｐの形成領域上のそれぞれを含
む基板全面に図示しない絶縁膜を形成する。この絶縁膜
は主に不純物導入の際の汚染防止膜として使用される。 この絶縁膜は、例えば無機シランガスおよび酸化窒素ガ
スをソースガスとするＣＶＤ法で堆積させた酸化珪素膜
で形成し、約１０（ｎｍ）程度の薄い膜厚で形成する。 次に、周辺回路のｐチャネルＭＩＳＦＥＴＱｐの形成領
域において、第５９図に示すように、ｐ形不純物２３９
ｐを導入する（イオン注入プロセス９）。このｐ形不純
物２３９ｐの導入に際しては主にサイドウオールスペー
サ２３１および２３３Ｃを不純物導入マスクとして用い
る。また、ｐチャネルＭＩＳＦＥＴＱｐの形成領域以外
の領域つまりメモリセルアレイ２１１Ｅ、ｎチャネルＭ
ＩＳＦＥＴＱｎのそれぞれの形成領域は、ｐ形不純物２
３９ｐの導入に際しては図示しない不純物導入マスク（
フォトレジスト膜）で覆われる。前記ｐ形不純物２３９
ｐは、例えば３ Ｘ １０′５（ａｔＯｍＳ／ｃＩＩＩ
〕程度の不純物濃度のＢＦ２ （またはＢ）を用い、
８０〔ＫｅＶ〕程度のエネルギーのイオン注入法で導入
する（注入電流２０ｍＡ、１０分程度）。 この後、熱処理を施し、ｐ′″形半導体領域２３９を形
成する。前記熱処理は、例えば９００〜１０００〔℃〕
程度の高温度で２０〜４０〔分〕程度行う。前記ｐ”例
えば体領域２３９を形成することにより、ＬＤＤ構造の
ｐチャネルＭＩ ５ＦＥＴＱｐが完成する。このｐチャ
ネルＭＩＳＦＥＴＱｐは、サイドウオールスペーサ２３
３Ｃでサイドウオールスペーサ２３１のゲート長方向の
寸法を増加し、かつメモリセルＭのスタックド構造の情
報蓄積用容量素子Ｃを形成する熱処理（例えば誘電体膜
２３６〉を施した後に形成されている。 つまり、ｐチャネルＭＩｓＦＥＴＱＩ）Ｉｔ、ｐ″例え
ば体領域２３９のチャネル形成領域側への拡散を低減し
、短チヤネル効果を低減することができる。 なお、上記イオン注入プロセス９は次のように行っても
よい。この場合には、上記アニールよりも低い９００℃
〜８００ｔの熱処理でも欠陥等も完全に回復することが
できる。すなわち、まずＧｅ′″（ケルマニウム）を５
Ｘ １０ ” ［ａｔｏｍｓ ／ｃＩ！］の濃度、１
０〜２０ＫｅＶのエネルギーにて上記Ｂ Ｆ ２ と
同様に注入し、打込み部を充分にアモルファス化した後
、Ｂ１ （ボロンの１価イオン）を２ Ｘ １０ ”
（ａｔｏｍｓ ／ｃｎｔ〕の不純物濃度、２〜５ＫｅＶ
のエネルギーで打込み、先と同様に後処理を行う。この
ような事前のＧｅ” 等の打込みをブリ・アモルファス
化イオン注入と呼ぶことにする。さらにこのようなブリ
・アモルファス化処理をせずに、直接Ｂ” （ボロン
の１価イオン）を注入する場合は、注入電流２０ｍＡ、
不純物濃度２ｘ ｌ ０１５１：ａｔｏｍｓ ／ｃＪ）
、エネルギー２〜５ＫｅＶ１打込み時のウェハ打込面
温度を一１ｏｏ℃前後に冷却して、アモルファス化を容
易にして先のＢ Ｆ ２ と同様に行えばよい。 このように、メモリセル選択用ＭＩＳＦＥＴＱＳとスタ
ックド構造の情報蓄積用容量素子Ｃとの直列回路で構成
されるメモリセルＭ１周辺回路を構成するＬＤＤ構造の
相補型ＭＩＳＦＥＴのそれぞれを有するＤＲＡＭ２０１
において、前記メモリセルＭのメモリセル選択用ＭＩＳ
ＦＥＴ、前記周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、
ｐチャネルＭＩＳＦＥＴＱｐのそれぞれのゲート絶縁膜
２２６、ゲート電極２２７のそれぞれを順次形成する工
程と、このゲート電極２２７に対して自己整合で、前記
メモリセル選択用ＭＩ ５ＦＥＴＱｓ。 ｎチャネルＭＩｓＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴ
ＱｐのそれぞれのＬＤＤ構造を形成する低不純物濃度の
ｎ形半導体領域２２９、ｎ形半導体領域２３０のそれぞ
れを形成する工程と、このメモリセル選択用ＭＩＳＦＥ
ＴＱｓＳｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩ
ＳＦＥＴＱｐのそれぞれのゲート電極２２７の側壁にサ
イドウオールスペーサ２３１を形成する工程と、このサ
イドウオールスペーサ２３１に対して自己整合で前記ｎ
チャネルＭＩＳＦＥＴＱｎの高不純物濃度のｎ４型半導
体領域２３２を形成する工程と、前記メモリセルＭのス
タックド構造の情報蓄積用容量素子Ｃを形成する工程と
、前記ｎチャネルＭＩＳＦＥＴＱｐのゲート電極２２７
の側壁に前記サイドウオールスペーサ２３１を介在させ
て前記ゲート電極２２７に対して自己整合でサイドウオ
ールスペーサ２３３Ｃを形成する工程と、このサイドウ
オールスペーサ２３３Ｃに対して自己整合で前記ｎチャ
ネルＭＩＳＦＥＴＱｐの高不純物濃度のｐ＋形半導体領
域２３９を形成する工程とを備える。この構成により、
前記ｎチャネルＱｎは、単層のサイドウオールスペーサ
２３１でＬＤＤ構造を形成する低不純物濃度のｎ形半導
体領域２２９のゲート長方向の寸法を規定しているので
、前記ｎ形半導体領域２２９のゲート長方向の寸法を短
くすることができ、前記ｎチャネルＭＩＳＦＥＴＱｐは
、複数層のサイドウオールスペーサ２３１゜２３３Ｃで
高不純物濃度のｐ“形半導体領域２３９のチャネル形成
領域側への回り込み量を規定し、かつ前記メモリセルＭ
のスタックド構造の情報蓄積用容量素子Ｃを形成する熱
処理を施した後に高不純物濃度のｐ＋形半導体領域２３
９を形成しているので、前記ｐ′″形半導体領域２３９
のチャネル形成領域側への回り込み量をより低減するこ
とができる。 また、前記ｎチャネルＭＩＳＦＥＴＱｎの高不純物濃度
ｎ＋形半導体領域２３２を形成する工程後、前記メモリ
セルＭのスタックド構造の情報蓄積用容量素子Ｃを形成
する工程の前には層間絶縁膜２３３を形成する工程を備
え、この層間絶縁膜２３３を形成した後、前記サイドウ
オールスペーサ２３３Ｃを前記層間絶縁膜２３３を利用
して形成する。この構成により、前記サイドウォールス
ペーサ２３３Ｃ；＋形成する工程の−Ｂ（膜堆積工程）
を前記層間絶縁膜２３３を形成する工程で兼用すること
ができるので、この工程を兼用した分、ＤＲＡＭ２０１
の製造工程数を低減することができる。
【層間絶縁膜形成工程２】
次に、前記ＤＲＡＭ２０１の各素子上を含む基板全面に
層間絶縁膜２４０を積層する。この層間絶縁膜２４０は
、例えば無機シランガスおよび酸化窒素ガスをソースガ
スとするＣＶＤ法で堆積させた酸化珪素膜で形成する。 この層間絶縁膜２４０は、例えば２５０〜３５０（ｎｍ
〕程度の膜厚で形成する。 次に、第６０図に示すように、メモリセルＭと相補性デ
ータ線２５０との接続部分において、前記層間絶縁膜２
４０に接続孔２４０Ａを形成する。 この接続孔２４０Ａは、例えば異方性エツチングで形成
する。
層間絶縁膜２４０を積層する。この層間絶縁膜２４０は
、例えば無機シランガスおよび酸化窒素ガスをソースガ
スとするＣＶＤ法で堆積させた酸化珪素膜で形成する。 この層間絶縁膜２４０は、例えば２５０〜３５０（ｎｍ
〕程度の膜厚で形成する。 次に、第６０図に示すように、メモリセルＭと相補性デ
ータ線２５０との接続部分において、前記層間絶縁膜２
４０に接続孔２４０Ａを形成する。 この接続孔２４０Ａは、例えば異方性エツチングで形成
する。
【ゲート配線形成工程４】
次に、第６１図に示すように、前記接続孔２４０Ａを通
してメモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ形半
導体領域２２９と接続し、層間絶縁膜２４０上を延在す
る相補性データ線（ＤＬ）２５０を形成する。相補性デ
ータ線２５０は製造工程における第４層目のゲート配線
形成工程で形成する。相補性データ線２５０は多結晶珪
素膜２５０Ａ、遷移金属シリサイド膜２５０Ｂのそれぞ
れを順次積層した２層構造で構成されている。下層の多
結晶珪素膜２５０ＡはＣＶＤ法で堆積し、例えば８０〜
１２０（ｎｍ〕程度の膜厚で形成され、この多結晶珪素
膜２５０Ａには堆積後にｎ形不純物、例えばリンを熱酸
化法により導入している。ＣＶＤ法で堆積される多結晶
珪素膜２５０Ａは、接続孔２４０Ａの段差形状部分での
ステップカバレッジが高いので、相補性データ線２５０
の断線不良を低減することができる。また、前記メモリ
セルＭと相補性データ線２５０との接続部分において、
前記接続孔２４０Ａと素子間分離用絶縁膜２２３との製
造工程におけるマスク合わせずれにより、素子間分離用
絶縁膜２２３上に接続孔２４０Ａの一部がかかった場合
、多結晶珪素膜２５０Ａからｐ−形ウエル領域２２２の
主面部にｎ型不純物を拡散し、ｎ型半導体領域２２９と
相補性データ線２５０とを接続できるので、相補性デー
タ線２５０とｐ−形ウエル領域２２２との短絡を防止す
ることができる。前記上層の遷移金属シリサイド膜２５
０Ｂは、例えばＣＶＤ法で堆積した＼■Ｓ１２膜で形成
し、１００〜２００ Ｃｎｍ：］程度の膜厚で形成する
。この上層の遷移金属シリサイド膜２５０Ｂは、主に相
補性データ線２５０Ｂの抵抗値を低減し、情報書込み動
作、情報読出し動作のそれぞれの速度を速くするために
形成されている。また、上層の遷移金属シリサイド膜２
５０Ｂは、ＣＶＤ法で堆積されるので、相補性データ線
２５０の断線不良をより低減することができる。 前記相補性データ線２５０は、下層の多結晶珪素膜２５
ＯＡ、上層の遷移金属シリサイド膜２５０Ｂのそれぞれ
を堆積後、例えば異方性エツチングで所定の形状にパタ
ーンニングすることにより形成されている。
してメモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ形半
導体領域２２９と接続し、層間絶縁膜２４０上を延在す
る相補性データ線（ＤＬ）２５０を形成する。相補性デ
ータ線２５０は製造工程における第４層目のゲート配線
形成工程で形成する。相補性データ線２５０は多結晶珪
素膜２５０Ａ、遷移金属シリサイド膜２５０Ｂのそれぞ
れを順次積層した２層構造で構成されている。下層の多
結晶珪素膜２５０ＡはＣＶＤ法で堆積し、例えば８０〜
１２０（ｎｍ〕程度の膜厚で形成され、この多結晶珪素
膜２５０Ａには堆積後にｎ形不純物、例えばリンを熱酸
化法により導入している。ＣＶＤ法で堆積される多結晶
珪素膜２５０Ａは、接続孔２４０Ａの段差形状部分での
ステップカバレッジが高いので、相補性データ線２５０
の断線不良を低減することができる。また、前記メモリ
セルＭと相補性データ線２５０との接続部分において、
前記接続孔２４０Ａと素子間分離用絶縁膜２２３との製
造工程におけるマスク合わせずれにより、素子間分離用
絶縁膜２２３上に接続孔２４０Ａの一部がかかった場合
、多結晶珪素膜２５０Ａからｐ−形ウエル領域２２２の
主面部にｎ型不純物を拡散し、ｎ型半導体領域２２９と
相補性データ線２５０とを接続できるので、相補性デー
タ線２５０とｐ−形ウエル領域２２２との短絡を防止す
ることができる。前記上層の遷移金属シリサイド膜２５
０Ｂは、例えばＣＶＤ法で堆積した＼■Ｓ１２膜で形成
し、１００〜２００ Ｃｎｍ：］程度の膜厚で形成する
。この上層の遷移金属シリサイド膜２５０Ｂは、主に相
補性データ線２５０Ｂの抵抗値を低減し、情報書込み動
作、情報読出し動作のそれぞれの速度を速くするために
形成されている。また、上層の遷移金属シリサイド膜２
５０Ｂは、ＣＶＤ法で堆積されるので、相補性データ線
２５０の断線不良をより低減することができる。 前記相補性データ線２５０は、下層の多結晶珪素膜２５
ＯＡ、上層の遷移金属シリサイド膜２５０Ｂのそれぞれ
を堆積後、例えば異方性エツチングで所定の形状にパタ
ーンニングすることにより形成されている。
【層間絶縁膜形成工程３】
次に、前記相補性データ線２５０上を含む基板全面に層
間鉱縁膜２５１を形成する。層間絶に、忌服２５１は酸
化珪素膜２５１Ａ、ＢＰＳＧ膜２５１Ｂのそれぞれを順
次積層した２層構造て構成されている。下層の酸化珪素
膜２５１Ｂは、例えば無機シランガスおよび酸化窒素ガ
スをソースガスとするＣＶＤ法で堆積され、１００〜２
００ Ｃｎｍ〕程度の膜厚で形成される。下層の酸化珪
素膜２５１Ａは上層のＢＰＳＧ膜２５１Ｂの不純物（Ｐ
。 Ｂのそれぞれ）の漏れを防止するために形成されている
。上層のＢＰＳＧ膜２５１Ｂは、例えばＣＶＤ法で堆積
され、２５０〜３５０ Ｃｎｍ）程度の膜厚で形成され
ている。このＢＰＳＧ膜２５１には、窒素ガス雰囲気中
において、約８００〔０３以上の温度でフローが施され
、その表面が平坦化されている。 次に、第６２図に示すように、前記層間絶縁膜２５１に
接続孔２５１Ｃを形成する。接続孔２５１Ｃは、ＤＲＡ
Ｍ２０１の各素子のｎ゛形半導体領域２３２上、ｐ゛形
半導体領域２３９上、図示しない配線２５０上、上層電
極層２３７上等の上部の層間絶縁膜２５１を除去して形
成する。接続孔２５１Ｃは、例えば異方性エツチングで
形成する。 また、前記ｐチャネルＭＩＳＦＥＴＱｐの形成領域にお
いて、ｐ゛形半導体領域２３９は、ｐ形不純物の拡散係
数が大きいので、表面の不純物濃度がｎ１形半導体領域
２３２に比べて薄くなる。 また、ｐ゛形半導体領域２３９は、前記接続孔２５１Ｃ
を形成する際のオーバーエツチングにより表面の不純物
濃度の高い領域がエツチングされ、表面の不純物濃度が
さらに低くなる。また、ｐ”形半導体領域２３９は、そ
れに接続される配線２５２を遷移金属膜（Ｗ膜）で形成
しているので、ｎ”形半導体領域２３２に比べて仕事関
数差が大きくなる。そこで、ｐチャネルＭＩＳＦＥＴＱ
ｐは、前記接続孔２５１Ｃで規定された領域内において
、ｐ＋形半導体領域２３９の表面にｐ形不純物を導入し
、ｐ＋形半導体領域２３９の表面の不純物濃度を高くし
てもよい。この構成により、ｐチャネルＭＩＳＦＥＴＱ
ｐのｐ′″形半導体領域２３９と配線２５２との接続抵
抗値を低減することができる。
間鉱縁膜２５１を形成する。層間絶に、忌服２５１は酸
化珪素膜２５１Ａ、ＢＰＳＧ膜２５１Ｂのそれぞれを順
次積層した２層構造て構成されている。下層の酸化珪素
膜２５１Ｂは、例えば無機シランガスおよび酸化窒素ガ
スをソースガスとするＣＶＤ法で堆積され、１００〜２
００ Ｃｎｍ〕程度の膜厚で形成される。下層の酸化珪
素膜２５１Ａは上層のＢＰＳＧ膜２５１Ｂの不純物（Ｐ
。 Ｂのそれぞれ）の漏れを防止するために形成されている
。上層のＢＰＳＧ膜２５１Ｂは、例えばＣＶＤ法で堆積
され、２５０〜３５０ Ｃｎｍ）程度の膜厚で形成され
ている。このＢＰＳＧ膜２５１には、窒素ガス雰囲気中
において、約８００〔０３以上の温度でフローが施され
、その表面が平坦化されている。 次に、第６２図に示すように、前記層間絶縁膜２５１に
接続孔２５１Ｃを形成する。接続孔２５１Ｃは、ＤＲＡ
Ｍ２０１の各素子のｎ゛形半導体領域２３２上、ｐ゛形
半導体領域２３９上、図示しない配線２５０上、上層電
極層２３７上等の上部の層間絶縁膜２５１を除去して形
成する。接続孔２５１Ｃは、例えば異方性エツチングで
形成する。 また、前記ｐチャネルＭＩＳＦＥＴＱｐの形成領域にお
いて、ｐ゛形半導体領域２３９は、ｐ形不純物の拡散係
数が大きいので、表面の不純物濃度がｎ１形半導体領域
２３２に比べて薄くなる。 また、ｐ゛形半導体領域２３９は、前記接続孔２５１Ｃ
を形成する際のオーバーエツチングにより表面の不純物
濃度の高い領域がエツチングされ、表面の不純物濃度が
さらに低くなる。また、ｐ”形半導体領域２３９は、そ
れに接続される配線２５２を遷移金属膜（Ｗ膜）で形成
しているので、ｎ”形半導体領域２３２に比べて仕事関
数差が大きくなる。そこで、ｐチャネルＭＩＳＦＥＴＱ
ｐは、前記接続孔２５１Ｃで規定された領域内において
、ｐ＋形半導体領域２３９の表面にｐ形不純物を導入し
、ｐ＋形半導体領域２３９の表面の不純物濃度を高くし
てもよい。この構成により、ｐチャネルＭＩＳＦＥＴＱ
ｐのｐ′″形半導体領域２３９と配線２５２との接続抵
抗値を低減することができる。
次に、第６３図に示すように、前記接続孔２５１Ｃを通
してｎ゛形半導体領域２３２、ｐ゛形半導体領域２３９
等と接続するように、層間絶縁膜２５１上に配線（カラ
ムセレクト信号線も含む）２５２を形成する。配線２５
２は、スパッタ法で堆積した遷移金属膜、例えばＷ膜で
形成し、例えば３５０〜４５Ｍｎｍ）程度の膜厚で形成
する。 配線２５２は、層間絶縁膜２５１の全表面に堆積後、例
えば異方性エツチングで所定の形状にバクーニングする
ことにより形成することができる。
してｎ゛形半導体領域２３２、ｐ゛形半導体領域２３９
等と接続するように、層間絶縁膜２５１上に配線（カラ
ムセレクト信号線も含む）２５２を形成する。配線２５
２は、スパッタ法で堆積した遷移金属膜、例えばＷ膜で
形成し、例えば３５０〜４５Ｍｎｍ）程度の膜厚で形成
する。 配線２５２は、層間絶縁膜２５１の全表面に堆積後、例
えば異方性エツチングで所定の形状にバクーニングする
ことにより形成することができる。
【層間絶縁膜形成工程４】
次に、第６４図に示すように、前記配線２５２上を含む
基板全面に層間絶縁膜２５３を形成する。 層間絶縁膜２５３は酸化珪素膜（堆積型絶縁膜）２５３
Ａ、酸化珪素膜（塗布型絶縁膜）２５３Ｂ。 酸化珪素膜（堆積型絶縁膜＞２５３Ｃのそれぞれを順次
積層した３層構造で構成されている。下層の酸化珪素膜
２５３Ａは、テトラエトキシシランガスをソースガスと
するＣ−ＣＶＤ法で堆積し、２５０〜３５０［：ｎｍ：
］程度の膜厚で形成する。 中層の酸化珪素膜２５３Ｂは層間絶縁膜２５３の表面を
平坦化するために形成されている。酸化珪素膜２５３Ｂ
は、ＳＯＧ法で数回（２〜５回）程度塗布しく合計１０
０〜１５０〔ｎｍ〕程度の膜厚に塗布）、この後ベータ
処理（約４５０（ｔ：１）を施し、表面をエツチングで
後退させることにより形成されている。前記エツチング
による後退により、酸化珪素膜２５３Ｂは下層の酸化珪
素膜２５３Ａの表面の段差形状のうち凹部のみに形成さ
れる。また、層間絶縁膜２５３の中層は前記酸化珪素膜
２５３Ｂに変えて有機物、例えばポリイミド系樹脂膜で
形成してもよい。上層の酸化珪素膜２５３Ｃは、層間絶
縁膜２５３全体としての膜の強度を高めるために、例え
ばテトラエトキシシランガスをソースガスとするＣ−Ｃ
ＶＤ法で堆積し、２５０〜３５０（ｎｍ〕程度の膜厚で
形成する。 次に、前記層間絶縁膜の所定の配線２５３上を除去し、
接続孔２５３Ｄを形成する。接続孔２５３Ｄは、例えば
異方性エツチングで形成する。 次に、前記接続孔２５３Ｄ内に露出する配線２５２の表
面上に遷移金属膜２５４を積層する（埋込む）。遷移金
属膜２５４は、選択ＣＶＤ法で堆積した、例えばＷ膜で
形成し、６００〜８００［ｎｍ］程度の膜厚で形成する
。このＷ膜の反応生成式は以下の通りである。
基板全面に層間絶縁膜２５３を形成する。 層間絶縁膜２５３は酸化珪素膜（堆積型絶縁膜）２５３
Ａ、酸化珪素膜（塗布型絶縁膜）２５３Ｂ。 酸化珪素膜（堆積型絶縁膜＞２５３Ｃのそれぞれを順次
積層した３層構造で構成されている。下層の酸化珪素膜
２５３Ａは、テトラエトキシシランガスをソースガスと
するＣ−ＣＶＤ法で堆積し、２５０〜３５０［：ｎｍ：
］程度の膜厚で形成する。 中層の酸化珪素膜２５３Ｂは層間絶縁膜２５３の表面を
平坦化するために形成されている。酸化珪素膜２５３Ｂ
は、ＳＯＧ法で数回（２〜５回）程度塗布しく合計１０
０〜１５０〔ｎｍ〕程度の膜厚に塗布）、この後ベータ
処理（約４５０（ｔ：１）を施し、表面をエツチングで
後退させることにより形成されている。前記エツチング
による後退により、酸化珪素膜２５３Ｂは下層の酸化珪
素膜２５３Ａの表面の段差形状のうち凹部のみに形成さ
れる。また、層間絶縁膜２５３の中層は前記酸化珪素膜
２５３Ｂに変えて有機物、例えばポリイミド系樹脂膜で
形成してもよい。上層の酸化珪素膜２５３Ｃは、層間絶
縁膜２５３全体としての膜の強度を高めるために、例え
ばテトラエトキシシランガスをソースガスとするＣ−Ｃ
ＶＤ法で堆積し、２５０〜３５０（ｎｍ〕程度の膜厚で
形成する。 次に、前記層間絶縁膜の所定の配線２５３上を除去し、
接続孔２５３Ｄを形成する。接続孔２５３Ｄは、例えば
異方性エツチングで形成する。 次に、前記接続孔２５３Ｄ内に露出する配線２５２の表
面上に遷移金属膜２５４を積層する（埋込む）。遷移金
属膜２５４は、選択ＣＶＤ法で堆積した、例えばＷ膜で
形成し、６００〜８００［ｎｍ］程度の膜厚で形成する
。このＷ膜の反応生成式は以下の通りである。
【配線形成工程２】
次に、第６６図に示すように、前記接続孔２５３Ｄ内に
埋込まれた遷移金属膜２５４と接続するように層間絶縁
膜２５３上に配線（シャント用ワード線も含む）２５５
を形成する。配線２５５は遷移金属窒化膜（または遷移
金属シリサイド膜）２５５Ａ、アルミニウム膜（または
アルミニウム合金膜）２５５Ｂのそれぞれを順次積層し
た２層構造で構成されている。下層の遷移金属窒化膜２
５５Ａは、例えばスパッタ法で堆積したＴｉＮ膜で形成
し、１３０〜１８０（ｎｍ〕程度の膜厚で形成される。 この遷移金属窒化膜２５５Ａは、前述のように前記接続
孔２５３Ｄ部分において、Ｓｉの析出現象やＷとアルミ
ニウムとの合金化反応を防止するように構成されている
。上層のアルミニウム合金膜２５５Ｂは、例えばスパッ
タ法で堆積し、６００〜８００（ｎｍ：］程度の膜厚で
形成する。配線２５５は、下層の遷移金属シリサイド膜
２５５Ａ、上層のアルミニウム合金膜２５５Ｂのそれぞ
れを順次積層した後、例えば異方性エツチングで所定の
形状にパターンニングすることにより形成することがで
きる。
埋込まれた遷移金属膜２５４と接続するように層間絶縁
膜２５３上に配線（シャント用ワード線も含む）２５５
を形成する。配線２５５は遷移金属窒化膜（または遷移
金属シリサイド膜）２５５Ａ、アルミニウム膜（または
アルミニウム合金膜）２５５Ｂのそれぞれを順次積層し
た２層構造で構成されている。下層の遷移金属窒化膜２
５５Ａは、例えばスパッタ法で堆積したＴｉＮ膜で形成
し、１３０〜１８０（ｎｍ〕程度の膜厚で形成される。 この遷移金属窒化膜２５５Ａは、前述のように前記接続
孔２５３Ｄ部分において、Ｓｉの析出現象やＷとアルミ
ニウムとの合金化反応を防止するように構成されている
。上層のアルミニウム合金膜２５５Ｂは、例えばスパッ
タ法で堆積し、６００〜８００（ｎｍ：］程度の膜厚で
形成する。配線２５５は、下層の遷移金属シリサイド膜
２５５Ａ、上層のアルミニウム合金膜２５５Ｂのそれぞ
れを順次積層した後、例えば異方性エツチングで所定の
形状にパターンニングすることにより形成することがで
きる。
本実施例３は、実施例１のイオン注入技術をバイポーラ
ＩＣの製造に適用したものである。イオン注入後のアニ
ール条件等は先の実施例２において詳述したものがその
まま適用できるので、ここでは繰り返さない。後述する
イオン注入プロセス１０における打込中のウェハの上面
温度は常識的な限りいかなるものでもよいが、低温にす
るに従って欠陥の回復が容易となる。 バイポーラトランジスタ形メモリを有する半導体集積回
路装置のメモリセルとして、ｐｎｐ負荷負荷上メモリセ
ルられている。このメモリセルは、２個の情報書込み読
出し用ｎｐｎ形バイポーラトランジスタと負荷用ｐｎｐ
形バイポーラトランジスタとからなるフリップフロップ
回路で構成されている。 情報書込み読出し用バイポーラトランジスタは、コレク
タ領域、ベース領域およびエミッタ領域で構成されてい
る。コレクタ領域は、主にｐ−形半導体基板の上部に積
層されたｎ−形エピタキシャル層およびｎ゛形埋込コレ
クタ領域で構成されている。ベース領域は、エピタキシ
ャル層の主面部に形成されたｐ形半導体領域で構成され
ている。 エミッタ領域は、ベース領域の主面部に形成されたｎ゛
形半導体領域で構成されている。 前記負荷用バイポーラトランジスタは、前記情報書込み
読出し用バイポーラトランジスタのベース領域をコレク
タ領域とし、コレクタ領域をベース領域としている。負
荷用バイポーラトランジスタのエミッタ領域は、情報書
込み読出し用バイポーラトランジスタのベース領域と同
一工程で形成されるｐ形半導体領域で構成されている。 このように構成されるメモリセルは、情報書込み読出し
用バイポーラトランジスタおよび負荷用バイポーラトラ
ンジスタの周囲を素子間分離領域で囲み、他の領域と電
気的に分離されている。なお、バイポーラトランジスタ
形メモリを有する半導体集積回路装置については、例え
ば日経マグロウヒル社発行、「日経エレクトロニクス、
１９８６年３月１０日号ＪＰ１９９〜Ｐ２１７に記載さ
れている。 前記メモリセルは、負荷用バイポーラトランジスタのエ
ミッタ領域（ｐ形半導体領域）からベース領域（ｎ−形
エピタキシャル層）に流入する正孔が蓄積キャリアとし
て保持される。この蓄積キャリアは、メモリセルのフリ
ップフロップ回路の情報反転動作を妨げ、情報書込み特
性を劣化させる（情報書込み動作速度を低下させる）。 前記蓄積キャリアの低減は、エピタキシャル層（負荷用
バイポーラトランジスタベース領域）の体積を低減する
ことで行うことができる。具体的には、負荷用バイポー
ラトランジスタのコレクタ領域、エミッタ領域（ｐ形半
導体領域）のそれぞれをｎ′″形埋込コレクタ領域に接
触する程度の深さに引き伸ばすことで行われている。 しかしながら、前記負荷用バイポーラトランジスタのコ
レクタ領域、エミッタ領域のそれぞれの引き伸ばしは、
メモリセルの平面的な面積を増加させるので、集積度を
低下させるという問題を生じる。 また、前記コレクタ領域、エミッタ領域のそれぞれの引
き伸ばしは、周辺回路、例えばデコーダ回路や入出力回
路を構成するｎｐｎ形バイポーラトランジスタのベース
領域も引き伸ばしてしまう。 このベース領域の引き伸ばしは、ベース領域と埋込コレ
クタ領域との間隔を縮小するか、あるいは両者を接触さ
せてしまう。このため、周辺回路用バイポーラトランジ
スタは、コレクターベース間容量が増加するので、動作
速度が低下するという問題を生じる。 そこで本実施例３では、バイポーラトランジスタ形メモ
リを有する半導体集積回路装置において、ｐｎｐまたは
ｎｐｎ負荷型メモリセルの情報書込み読出し用バイポー
ラトランジスタの埋込コレクタ領域上端のｎ形不純物濃
度を、周辺回路用バイポーラトランジスタの埋込コレク
タ領域に比べて大きく構成する。 この構成により、前記埋込コレクタ領域上端に注入され
たｎ影領域によってエピタキシャル層の体積を縮小でき
るので、蓄積キャリアを低減してメモリセルの情報書込
特性を向上すると共に、負ｔ［バイポーラトランジスタ
のコレクタ領域、エミッタ領域のそれぞれを縮小してメ
モリセル面積を縮小できるので、集積度を向上すること
ができる。 さらに前記周辺回路用バイポーラトランジスタの埋込コ
レクタ領域のわき上り量を小さくし、コレクターベース
間容量を低減することができるので、周辺回路の動作速
度の高速化を図ることができる。 以下、本実施例３の構成について、より詳細に説明する
。なお、企図において、同一の機能を有するものは同一
の符号を付け、その繰り返しの説明は省略する。 本実施例３の半導体集積回路装置、に搭載されたバイポ
ーラトランジスタ形メモリのメモリセルを第６７図（等
価回路図〉に示す。 第６７図に示すように、ｐｎｐ負荷型メモリセルは、行
方向に延在する相補デジット線ＤＬと、列方向に延在す
るワード線ＷＬおよびデータ保持線ＨＬとの交差部に設
けられている。ｐｎｐ負荷負荷上メモリセル２個の負荷
用ｐｎｐｎ月形ポーラトランジスタＴｒｐと、４個の情
報書込み読出し用ｎｐｎ形バイポーラトランジスタＴｒ
ｎとからなるフリップフロップ回路で構成されている。 第６８図はメモリセルおよび周辺回路素子の要部を示す
断面図である。 第６８図に示すように、ｐ” 形半導体基板３０１の上
部には、ｎ−形エピタキシャル層３０２が積層されてい
る。 メモリセル、周辺回路素子のそれぞれを懲戒するバイポ
ーラトランジスタ形成領域間のエピタキシャル層３０２
の主面部には、素子間分離領域３０４が設けられている
。素子間分離領域３０４は、溝３０４Ａ、絶縁膜３０４
Ｂ、埋込み部材３０４Ｃで構成されている。 溝３０４Ａは、情報書込み読出し用バイポーラトランジ
スタＴｒｎおよび負荷用バイポーラトランジスタＴｒｐ
からなるメモリセルの周囲を取り囲み、その領域を規定
している。また、溝３０４Ａは、周辺回路の周辺回路用
ｎｐｎ形バイポーラトランジスタＴｒの周囲を取り囲み
、その領域を規定している。溝３０４Ａは、Ｕ字形状で
構成されており、その底部は、半導体基板３０１まで達
するように構成されている。 絶縁膜３０４Ｂは、溝３０４Ａ内に露出する半導体基板
３０１等のシリコン表面に沿って構成されている。この
絶縁膜３０４Ｂは、例えば酸化シリコン膜、窒化シリコ
ン膜またはそれらの複合膜で形成する。 埋込み部材３０４Ｃは、絶縁膜３０４Ｂを介して溝３０
４Ａ内に埋込まれている。埋込み部材３０４Ｃは、例え
ば半導体基板３０１やエピタキシャル層３０２に対して
熱膨張係数が等しい多結晶シリコンで構成する。また、
埋込み部材３０４Ｃは、絶縁膜で形成してもよい。 ｐｎｐ負荷負荷セメモリセル報書込み読出し用（ｎｐｎ
形）バイポーラトランジスタＴｒｎは、第６８図右側に
示すように、コレクタ領域Ｃｎ。 ベース領域Ｂｎおよびエミッタ領域Ｅｎで構成されてい
る。 コレクタ領域Ｃｎは、ｎ゛形半導体領域３０３Ａおよび
ｎ形半導体領域３０３Ｂ（ペデスタル・コレクタ〉から
なる埋込みコレクタ領域３０３、埋込みコレクタ領域３
０３に接続されその電位を引き上げる引上げ用ｎ゛形半
導体領域３０５およびエピタキシャル層３０２で構成さ
れている。埋込みコレクタ領域３０３のｎ＋形半導体領
域３０３Ａは、第７０図（メモリセルの不純物濃度分布
図）で示すように、アンチモン（ｓｂ）等のｎ形不純物
で形成されている。 ｎ形半導体領域３０３Ｂは、前記ｎ形不純物に比べて拡
散速度が速いヒ素（Ａｓ）、ＩＪン（Ｐ）等またはこれ
らとアンチモン（ｓｂ）とを組み合わせたｎ形不純物で
形成されている（イオン注入プロセス１０）。このよう
に構成される埋込みコレクタ領域３０３は、ｎ“形半導
体領域３０３Ａを形成するｎ形不純物を半導体基板３０
１の表面に予め導入しておき、エピタキシャル層３０２
を積層することで形成されている。特に、ｎ形半導体領
域３０３Ｂは、エピタキシャル層３０２内でのｎ形不純
物の拡散速度が速いので、ベース領域Ｂｎ（またはＣｐ
ＳＥｐＳｐ形半導体領域３０６）との間隔を著しく縮小
し、またはそれに接触することができる。 ベース領域Ｂｎは、エピタキシャル層３０２の主面部に
設けられたｐ形半導体領域３０６で構成されている。エ
ミッタ領域Ｅｎは、ベース領域Ｂｎの主面部に設けられ
たｎ１形半導体領域３０７で構成されている。 負荷用（ｐｎｐ形）バイポーラトランジスタＴｒｐは、
コレクタ領域Ｃｐ、ベース領域Ｂｐおよびエミッタ領域
Ｅｐで構成されている。コレクタ領域Ｃｐは、情報書込
み読出し用バイポーラトランジスタＴｒｎのベース領域
Ｂｎで構成されている。ベース領域Ｂｐは、コレクタ領
域（埋込みコレクタ領域３０３およびエピタキシャル層
３０２）で構成されている。エミッタ領域Ｅｐは、ベー
ス領域Ｂｎと同一工程で形成され、かつそれに対向して
設けられたｐ形半導体領域３０６で構成されている。 前記半導体領域３０５．３０６．３０７のそれぞれには
電極３１０が接続されている。電極３１０は、例えばア
ルミニウム膜で形成され、層間絶縁膜３０８に形成され
た接続孔３０９を通してそれぞれの半導体領域３０５．
３０６．３０７に接続されている。 前記情報書込み読出し用（ｎｐｎ形）バイポーラトラン
ジスタＴｒｎの半導体領域３０５．３０６．３０７のそ
れぞれの不純物の種類、濃度および条件は以下の通りで
ある。エミッタ領域Ｅｎ（３０７〉はＡｓが１３２００
ｍ−３程度、ベース領域Ｂｎ（３０６）はＢ（ボロン）
がＢ１８ｃｍ−３程度、埋込みコレクタ領域３０３はＳ
ｂ（アンチモン）が１０１９ｃｍ −３程度である。ペ
デスタル・コレクタ３０３ＢはＰ〈リン〉の２価（また
は３価〉イオンが５×１０口ｃｌ’、打込エネルギーが
５００ＫｅＶ程度である。ペデスタル・コレクタ３０３
Ｂの体積濃度は１０１７ ｃｍ−３程度、また注入電流
は２０ｍＡ程度である。 このように、ｐｎｐ負荷負荷上メモリセル報書込み読出
し用バイポーラトランジスタＴｒｎの埋込みコレクタ領
域３０３を、半導体領域３０３Ａとそれよりも拡散速度
が速いｎ形不純物で形成される半導体領域３０３Ｂとで
構成することにより、前記半導体領域３０３Ｂにより埋
込みコレクタ領域３０３になだらかなテール領域を持た
せることができるので、エピタキシャル層３０２の体積
を縮小することができる。エピタキシャル層３０２の体
積の縮小は、負荷用バイポーラトランジスタＴｒｐのエ
ミッタ領域Ｅｐからベース領域Ｂｐに流入する正孔の量
を低減し、蓄積キャリアを低減することができるので、
フリップフロップ回路の情報反転動作を容易にし、情報
書込み特性（情報書込み動作速度〉を向上することがで
きる。しかも、埋込みコレクタ領域３０３は、素子間分
離領域３０４に規定される領域内においてｎ形不純物が
わき上がるので、コレクタ領域Ｃｐ（ベース領域Ｂｎ）
、エミッタ領域Ｅｐを平面的に縮小することができる。 この縮小は、ｐｎｐ負荷負荷上メモリセル積を縮小し、
集積度を向上することができる。 一方、周辺回路、例えばデコーダ回路や入出力回路とし
て使用される周辺回路用バイポーラトランジスタＴｒは
、第６８図左側に示すように、コレクタ領域０１ベース
領域Ｂおよびエミッタ領域Ｅで構成されている。コレク
タ領域Ｃは、ｎ＋形半導体領域３０３Ａで形成される埋
込みコレクタ領域３０３で構成されている。ベース領域
Ｂは、ｐ形半導体領域３０６で構成されている。エミッ
タ領域Ｅは、ｎ＋形半導体領域３０７で構成されている
。 前記埋込みコレクタ領域３０３は、第６９図（周辺回路
素子の不純物濃度分布図）で示すように、ｓｂ等のｎ形
不純物で形成される半導体領域３０３Ａだけで構成され
ている。 このように、周辺回路用バイポーラトランジスタＴｒの
埋込みコレクタ領域３０３を拡散速度の遅いｎ形不純物
で形成される半導体領域３０３Ａで構成することにより
、埋込コレクタ領域３０３のわき上がり量を小さくし、
コレクタ領域Ｃ（埋込みコレクタ領域３０３）とベース
領域Ｂとの間隔を充分に離隔することができるので、コ
レクターベース間容量を低減することができる。このコ
レクターベース間容量の低減は、周辺回路用バイポーラ
トランジスタＴｒの動作速度を速くすることができる。 つまり、本実施例３によれば、情報書込み読出シ用バイ
ポーラトランジスタＴｒｎの埋込みコレクタ領域３０３
（３０３Ａおよび３０３Ｂ）のベース側濃度を周辺回
路用バイポーラトランジスタＴｒの埋込コレクタ領域３
０３（３０３Ａ）のそれに比べて大きくしたことにより
、情報書込み特性を向上すると共に、集積度を向上し、
さらに動作速度の高速化を図ることができる。 なお、前記バイポーラトランジスタ形メモリセルは、情
報書込み読出し用ｐｎｐｎ月形ポーラトランジスタおよ
び負荷用ｎｐｎ形バイポーラトランジスタでｎｐｎ負荷
負荷セメモリセル成してもよい。 また、本実施例３は、単にバイポーラトランジスタだけ
を搭載する半導体集積回路装置の他に、バイポーラトラ
ンジスタと相補形ＭＴＳＦＥＴ（ｃＭＯ３）とを搭載す
る半導体集積回路装置に適用することもできる。 〔発明の効果〕 本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 （１）、イオン注入装置において、■ウェハ裏面接触部
に冷凍器で冷却した冷媒を通し、接触部を冷却する。さ
らに、ウェハと冷却部との熱伝導を良（するためにウェ
ハと冷却面との間に気体を導入する。■ウェハ裏面接触
部の冷却方法として、クライオポンプの原理を応用し冷
却部をコールドヘッドとして使用する。この場合も、ウ
ェハと冷却面との間に気体を導入し、熱伝導率向上を図
る。これにより、イオン打込み時のウェハ温度を、０℃
〜−１００℃に冷却することができるので、打込み中に
発生する欠陥を低減し、結晶欠陥を防止することができ
る。 （２）、イオン注入装置において、■真空中での打込み
終了後、赤外線ランプを用いて結露しない程度の温度ま
でウェハを加熱する。■打込み終了後、ウェハを打込み
室から予備真空室へ移送し、乾燥した加熱窒素で徐々に
大気圧に戻す。これにより、打込み終了後のウェハをイ
オン注入装置から大気中に取り出す際の結露を防止する
ことができる。 〔３）、イオン注入装置において、電子シャワー（電子
放出電流）モニタと、イオン・ソースまたは弓出し電極
電源とを電気的に連動し、打込み中に電子シャワー生成
器に故障が生じた場合でも、故障と同時にイオン・ビー
ムを遮断する。これにより、ウェハ表面のデバイスの静
電破壊を防止することができる。 （４）、イオン注入装置において、■機械的なウェハ・
ストッパーを無くシ、静電チャックでウェハを固定する
ことにより、ウェハ以外にイオン・ビームが当たらない
ようにする。■機械的なストッパーの純度を向上（３Ｎ
以上）し、かつビームが当たる面の形状を改良し、スパ
ッタされて出てきた物質がウェハに飛来しないようにす
る。これにより、ウェハを保持するウェハ・ストッパー
などにビームが当たり、その材質であるアルミニウムや
それに含有されている不純物がスパッタされることがな
いので、二次イオン・ビームによるウェハの汚染を防止
することができる。 （５）、イオン注入装置において、■質量分析管の出口
にビームフィルタを設置し、イオン・ソースから質量分
析管出口までの間で生じたコンタミイオンを除去できる
ようにする。■質量分析管と後段加速管との間に高真空
ポンプを設置し、質量分析管出口から後段加速管内部の
真空度を、〔（イオンの平均自由工程）≧ｌＯ×（質量
分析管出口から後段加速管出口までの距離）〕となるよ
うな真空にする。■質量分析管出口〜後段加速管の間お
よび後段加速管の出口側の計２＠所に高真空ポンプを設
置し、上記■と同様の真空度を得るようにする。これに
より、多価イオンまたは分子イオン打込みのエネルギー
コンタミネーションを防止することができる。
ＩＣの製造に適用したものである。イオン注入後のアニ
ール条件等は先の実施例２において詳述したものがその
まま適用できるので、ここでは繰り返さない。後述する
イオン注入プロセス１０における打込中のウェハの上面
温度は常識的な限りいかなるものでもよいが、低温にす
るに従って欠陥の回復が容易となる。 バイポーラトランジスタ形メモリを有する半導体集積回
路装置のメモリセルとして、ｐｎｐ負荷負荷上メモリセ
ルられている。このメモリセルは、２個の情報書込み読
出し用ｎｐｎ形バイポーラトランジスタと負荷用ｐｎｐ
形バイポーラトランジスタとからなるフリップフロップ
回路で構成されている。 情報書込み読出し用バイポーラトランジスタは、コレク
タ領域、ベース領域およびエミッタ領域で構成されてい
る。コレクタ領域は、主にｐ−形半導体基板の上部に積
層されたｎ−形エピタキシャル層およびｎ゛形埋込コレ
クタ領域で構成されている。ベース領域は、エピタキシ
ャル層の主面部に形成されたｐ形半導体領域で構成され
ている。 エミッタ領域は、ベース領域の主面部に形成されたｎ゛
形半導体領域で構成されている。 前記負荷用バイポーラトランジスタは、前記情報書込み
読出し用バイポーラトランジスタのベース領域をコレク
タ領域とし、コレクタ領域をベース領域としている。負
荷用バイポーラトランジスタのエミッタ領域は、情報書
込み読出し用バイポーラトランジスタのベース領域と同
一工程で形成されるｐ形半導体領域で構成されている。 このように構成されるメモリセルは、情報書込み読出し
用バイポーラトランジスタおよび負荷用バイポーラトラ
ンジスタの周囲を素子間分離領域で囲み、他の領域と電
気的に分離されている。なお、バイポーラトランジスタ
形メモリを有する半導体集積回路装置については、例え
ば日経マグロウヒル社発行、「日経エレクトロニクス、
１９８６年３月１０日号ＪＰ１９９〜Ｐ２１７に記載さ
れている。 前記メモリセルは、負荷用バイポーラトランジスタのエ
ミッタ領域（ｐ形半導体領域）からベース領域（ｎ−形
エピタキシャル層）に流入する正孔が蓄積キャリアとし
て保持される。この蓄積キャリアは、メモリセルのフリ
ップフロップ回路の情報反転動作を妨げ、情報書込み特
性を劣化させる（情報書込み動作速度を低下させる）。 前記蓄積キャリアの低減は、エピタキシャル層（負荷用
バイポーラトランジスタベース領域）の体積を低減する
ことで行うことができる。具体的には、負荷用バイポー
ラトランジスタのコレクタ領域、エミッタ領域（ｐ形半
導体領域）のそれぞれをｎ′″形埋込コレクタ領域に接
触する程度の深さに引き伸ばすことで行われている。 しかしながら、前記負荷用バイポーラトランジスタのコ
レクタ領域、エミッタ領域のそれぞれの引き伸ばしは、
メモリセルの平面的な面積を増加させるので、集積度を
低下させるという問題を生じる。 また、前記コレクタ領域、エミッタ領域のそれぞれの引
き伸ばしは、周辺回路、例えばデコーダ回路や入出力回
路を構成するｎｐｎ形バイポーラトランジスタのベース
領域も引き伸ばしてしまう。 このベース領域の引き伸ばしは、ベース領域と埋込コレ
クタ領域との間隔を縮小するか、あるいは両者を接触さ
せてしまう。このため、周辺回路用バイポーラトランジ
スタは、コレクターベース間容量が増加するので、動作
速度が低下するという問題を生じる。 そこで本実施例３では、バイポーラトランジスタ形メモ
リを有する半導体集積回路装置において、ｐｎｐまたは
ｎｐｎ負荷型メモリセルの情報書込み読出し用バイポー
ラトランジスタの埋込コレクタ領域上端のｎ形不純物濃
度を、周辺回路用バイポーラトランジスタの埋込コレク
タ領域に比べて大きく構成する。 この構成により、前記埋込コレクタ領域上端に注入され
たｎ影領域によってエピタキシャル層の体積を縮小でき
るので、蓄積キャリアを低減してメモリセルの情報書込
特性を向上すると共に、負ｔ［バイポーラトランジスタ
のコレクタ領域、エミッタ領域のそれぞれを縮小してメ
モリセル面積を縮小できるので、集積度を向上すること
ができる。 さらに前記周辺回路用バイポーラトランジスタの埋込コ
レクタ領域のわき上り量を小さくし、コレクターベース
間容量を低減することができるので、周辺回路の動作速
度の高速化を図ることができる。 以下、本実施例３の構成について、より詳細に説明する
。なお、企図において、同一の機能を有するものは同一
の符号を付け、その繰り返しの説明は省略する。 本実施例３の半導体集積回路装置、に搭載されたバイポ
ーラトランジスタ形メモリのメモリセルを第６７図（等
価回路図〉に示す。 第６７図に示すように、ｐｎｐ負荷型メモリセルは、行
方向に延在する相補デジット線ＤＬと、列方向に延在す
るワード線ＷＬおよびデータ保持線ＨＬとの交差部に設
けられている。ｐｎｐ負荷負荷上メモリセル２個の負荷
用ｐｎｐｎ月形ポーラトランジスタＴｒｐと、４個の情
報書込み読出し用ｎｐｎ形バイポーラトランジスタＴｒ
ｎとからなるフリップフロップ回路で構成されている。 第６８図はメモリセルおよび周辺回路素子の要部を示す
断面図である。 第６８図に示すように、ｐ” 形半導体基板３０１の上
部には、ｎ−形エピタキシャル層３０２が積層されてい
る。 メモリセル、周辺回路素子のそれぞれを懲戒するバイポ
ーラトランジスタ形成領域間のエピタキシャル層３０２
の主面部には、素子間分離領域３０４が設けられている
。素子間分離領域３０４は、溝３０４Ａ、絶縁膜３０４
Ｂ、埋込み部材３０４Ｃで構成されている。 溝３０４Ａは、情報書込み読出し用バイポーラトランジ
スタＴｒｎおよび負荷用バイポーラトランジスタＴｒｐ
からなるメモリセルの周囲を取り囲み、その領域を規定
している。また、溝３０４Ａは、周辺回路の周辺回路用
ｎｐｎ形バイポーラトランジスタＴｒの周囲を取り囲み
、その領域を規定している。溝３０４Ａは、Ｕ字形状で
構成されており、その底部は、半導体基板３０１まで達
するように構成されている。 絶縁膜３０４Ｂは、溝３０４Ａ内に露出する半導体基板
３０１等のシリコン表面に沿って構成されている。この
絶縁膜３０４Ｂは、例えば酸化シリコン膜、窒化シリコ
ン膜またはそれらの複合膜で形成する。 埋込み部材３０４Ｃは、絶縁膜３０４Ｂを介して溝３０
４Ａ内に埋込まれている。埋込み部材３０４Ｃは、例え
ば半導体基板３０１やエピタキシャル層３０２に対して
熱膨張係数が等しい多結晶シリコンで構成する。また、
埋込み部材３０４Ｃは、絶縁膜で形成してもよい。 ｐｎｐ負荷負荷セメモリセル報書込み読出し用（ｎｐｎ
形）バイポーラトランジスタＴｒｎは、第６８図右側に
示すように、コレクタ領域Ｃｎ。 ベース領域Ｂｎおよびエミッタ領域Ｅｎで構成されてい
る。 コレクタ領域Ｃｎは、ｎ゛形半導体領域３０３Ａおよび
ｎ形半導体領域３０３Ｂ（ペデスタル・コレクタ〉から
なる埋込みコレクタ領域３０３、埋込みコレクタ領域３
０３に接続されその電位を引き上げる引上げ用ｎ゛形半
導体領域３０５およびエピタキシャル層３０２で構成さ
れている。埋込みコレクタ領域３０３のｎ＋形半導体領
域３０３Ａは、第７０図（メモリセルの不純物濃度分布
図）で示すように、アンチモン（ｓｂ）等のｎ形不純物
で形成されている。 ｎ形半導体領域３０３Ｂは、前記ｎ形不純物に比べて拡
散速度が速いヒ素（Ａｓ）、ＩＪン（Ｐ）等またはこれ
らとアンチモン（ｓｂ）とを組み合わせたｎ形不純物で
形成されている（イオン注入プロセス１０）。このよう
に構成される埋込みコレクタ領域３０３は、ｎ“形半導
体領域３０３Ａを形成するｎ形不純物を半導体基板３０
１の表面に予め導入しておき、エピタキシャル層３０２
を積層することで形成されている。特に、ｎ形半導体領
域３０３Ｂは、エピタキシャル層３０２内でのｎ形不純
物の拡散速度が速いので、ベース領域Ｂｎ（またはＣｐ
ＳＥｐＳｐ形半導体領域３０６）との間隔を著しく縮小
し、またはそれに接触することができる。 ベース領域Ｂｎは、エピタキシャル層３０２の主面部に
設けられたｐ形半導体領域３０６で構成されている。エ
ミッタ領域Ｅｎは、ベース領域Ｂｎの主面部に設けられ
たｎ１形半導体領域３０７で構成されている。 負荷用（ｐｎｐ形）バイポーラトランジスタＴｒｐは、
コレクタ領域Ｃｐ、ベース領域Ｂｐおよびエミッタ領域
Ｅｐで構成されている。コレクタ領域Ｃｐは、情報書込
み読出し用バイポーラトランジスタＴｒｎのベース領域
Ｂｎで構成されている。ベース領域Ｂｐは、コレクタ領
域（埋込みコレクタ領域３０３およびエピタキシャル層
３０２）で構成されている。エミッタ領域Ｅｐは、ベー
ス領域Ｂｎと同一工程で形成され、かつそれに対向して
設けられたｐ形半導体領域３０６で構成されている。 前記半導体領域３０５．３０６．３０７のそれぞれには
電極３１０が接続されている。電極３１０は、例えばア
ルミニウム膜で形成され、層間絶縁膜３０８に形成され
た接続孔３０９を通してそれぞれの半導体領域３０５．
３０６．３０７に接続されている。 前記情報書込み読出し用（ｎｐｎ形）バイポーラトラン
ジスタＴｒｎの半導体領域３０５．３０６．３０７のそ
れぞれの不純物の種類、濃度および条件は以下の通りで
ある。エミッタ領域Ｅｎ（３０７〉はＡｓが１３２００
ｍ−３程度、ベース領域Ｂｎ（３０６）はＢ（ボロン）
がＢ１８ｃｍ−３程度、埋込みコレクタ領域３０３はＳ
ｂ（アンチモン）が１０１９ｃｍ −３程度である。ペ
デスタル・コレクタ３０３ＢはＰ〈リン〉の２価（また
は３価〉イオンが５×１０口ｃｌ’、打込エネルギーが
５００ＫｅＶ程度である。ペデスタル・コレクタ３０３
Ｂの体積濃度は１０１７ ｃｍ−３程度、また注入電流
は２０ｍＡ程度である。 このように、ｐｎｐ負荷負荷上メモリセル報書込み読出
し用バイポーラトランジスタＴｒｎの埋込みコレクタ領
域３０３を、半導体領域３０３Ａとそれよりも拡散速度
が速いｎ形不純物で形成される半導体領域３０３Ｂとで
構成することにより、前記半導体領域３０３Ｂにより埋
込みコレクタ領域３０３になだらかなテール領域を持た
せることができるので、エピタキシャル層３０２の体積
を縮小することができる。エピタキシャル層３０２の体
積の縮小は、負荷用バイポーラトランジスタＴｒｐのエ
ミッタ領域Ｅｐからベース領域Ｂｐに流入する正孔の量
を低減し、蓄積キャリアを低減することができるので、
フリップフロップ回路の情報反転動作を容易にし、情報
書込み特性（情報書込み動作速度〉を向上することがで
きる。しかも、埋込みコレクタ領域３０３は、素子間分
離領域３０４に規定される領域内においてｎ形不純物が
わき上がるので、コレクタ領域Ｃｐ（ベース領域Ｂｎ）
、エミッタ領域Ｅｐを平面的に縮小することができる。 この縮小は、ｐｎｐ負荷負荷上メモリセル積を縮小し、
集積度を向上することができる。 一方、周辺回路、例えばデコーダ回路や入出力回路とし
て使用される周辺回路用バイポーラトランジスタＴｒは
、第６８図左側に示すように、コレクタ領域０１ベース
領域Ｂおよびエミッタ領域Ｅで構成されている。コレク
タ領域Ｃは、ｎ＋形半導体領域３０３Ａで形成される埋
込みコレクタ領域３０３で構成されている。ベース領域
Ｂは、ｐ形半導体領域３０６で構成されている。エミッ
タ領域Ｅは、ｎ＋形半導体領域３０７で構成されている
。 前記埋込みコレクタ領域３０３は、第６９図（周辺回路
素子の不純物濃度分布図）で示すように、ｓｂ等のｎ形
不純物で形成される半導体領域３０３Ａだけで構成され
ている。 このように、周辺回路用バイポーラトランジスタＴｒの
埋込みコレクタ領域３０３を拡散速度の遅いｎ形不純物
で形成される半導体領域３０３Ａで構成することにより
、埋込コレクタ領域３０３のわき上がり量を小さくし、
コレクタ領域Ｃ（埋込みコレクタ領域３０３）とベース
領域Ｂとの間隔を充分に離隔することができるので、コ
レクターベース間容量を低減することができる。このコ
レクターベース間容量の低減は、周辺回路用バイポーラ
トランジスタＴｒの動作速度を速くすることができる。 つまり、本実施例３によれば、情報書込み読出シ用バイ
ポーラトランジスタＴｒｎの埋込みコレクタ領域３０３
（３０３Ａおよび３０３Ｂ）のベース側濃度を周辺回
路用バイポーラトランジスタＴｒの埋込コレクタ領域３
０３（３０３Ａ）のそれに比べて大きくしたことにより
、情報書込み特性を向上すると共に、集積度を向上し、
さらに動作速度の高速化を図ることができる。 なお、前記バイポーラトランジスタ形メモリセルは、情
報書込み読出し用ｐｎｐｎ月形ポーラトランジスタおよ
び負荷用ｎｐｎ形バイポーラトランジスタでｎｐｎ負荷
負荷セメモリセル成してもよい。 また、本実施例３は、単にバイポーラトランジスタだけ
を搭載する半導体集積回路装置の他に、バイポーラトラ
ンジスタと相補形ＭＴＳＦＥＴ（ｃＭＯ３）とを搭載す
る半導体集積回路装置に適用することもできる。 〔発明の効果〕 本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 （１）、イオン注入装置において、■ウェハ裏面接触部
に冷凍器で冷却した冷媒を通し、接触部を冷却する。さ
らに、ウェハと冷却部との熱伝導を良（するためにウェ
ハと冷却面との間に気体を導入する。■ウェハ裏面接触
部の冷却方法として、クライオポンプの原理を応用し冷
却部をコールドヘッドとして使用する。この場合も、ウ
ェハと冷却面との間に気体を導入し、熱伝導率向上を図
る。これにより、イオン打込み時のウェハ温度を、０℃
〜−１００℃に冷却することができるので、打込み中に
発生する欠陥を低減し、結晶欠陥を防止することができ
る。 （２）、イオン注入装置において、■真空中での打込み
終了後、赤外線ランプを用いて結露しない程度の温度ま
でウェハを加熱する。■打込み終了後、ウェハを打込み
室から予備真空室へ移送し、乾燥した加熱窒素で徐々に
大気圧に戻す。これにより、打込み終了後のウェハをイ
オン注入装置から大気中に取り出す際の結露を防止する
ことができる。 〔３）、イオン注入装置において、電子シャワー（電子
放出電流）モニタと、イオン・ソースまたは弓出し電極
電源とを電気的に連動し、打込み中に電子シャワー生成
器に故障が生じた場合でも、故障と同時にイオン・ビー
ムを遮断する。これにより、ウェハ表面のデバイスの静
電破壊を防止することができる。 （４）、イオン注入装置において、■機械的なウェハ・
ストッパーを無くシ、静電チャックでウェハを固定する
ことにより、ウェハ以外にイオン・ビームが当たらない
ようにする。■機械的なストッパーの純度を向上（３Ｎ
以上）し、かつビームが当たる面の形状を改良し、スパ
ッタされて出てきた物質がウェハに飛来しないようにす
る。これにより、ウェハを保持するウェハ・ストッパー
などにビームが当たり、その材質であるアルミニウムや
それに含有されている不純物がスパッタされることがな
いので、二次イオン・ビームによるウェハの汚染を防止
することができる。 （５）、イオン注入装置において、■質量分析管の出口
にビームフィルタを設置し、イオン・ソースから質量分
析管出口までの間で生じたコンタミイオンを除去できる
ようにする。■質量分析管と後段加速管との間に高真空
ポンプを設置し、質量分析管出口から後段加速管内部の
真空度を、〔（イオンの平均自由工程）≧ｌＯ×（質量
分析管出口から後段加速管出口までの距離）〕となるよ
うな真空にする。■質量分析管出口〜後段加速管の間お
よび後段加速管の出口側の計２＠所に高真空ポンプを設
置し、上記■と同様の真空度を得るようにする。これに
より、多価イオンまたは分子イオン打込みのエネルギー
コンタミネーションを防止することができる。
第１図は、本発明の一実施例であるイオン注入装置の全
体図、 第２図は、このイオン注入装置のウェハ保持部であり、
（Ａ）は正面図、（Ｂ）は側面図、第３図は、このイオ
ン注入装置のウェハ保持部の別例であり、（Ａ）は静電
チャック方式によりストッパー無しでウェハを保持した
状態を示す図、（Ｂ）は形状を改良したウェハストッパ
ーの図、（ｃ）はストッパーのさらに別例を示す図、第
４図は、このイオン注入装置の回転ステージのチャック
部を模式的に示す断面図、 第５図は、このイオン注入装置の回転ステージの別例を
模式的に示す断面図、 第６図は、このイオン注入装置の回転ステージのさらに
別の例を模式的に示す断面図、第７図は、このイオン注
入装置の注入室およびその近傍の詳細構造を模式的に示
す断面図、第８図は、このイオン注入装置の各部の電位
関係を模式的に示す断面図、 第９図は、このイオン注入装置の後段加速電極群の回路
図、 第１０図は、このイオン注入装置の電子シャワ一部を模
式的に示す断面図、 第１１図は、第１０図に示す電子シャワ一部の回路図、 第１２図は、第１０図に示す電子シャワーのエミッショ
ン電流とゲート電圧との関係を示すグラフ図、 第１３図は、このイオン注入装置の注入室内の被処理ウ
ェハ載置・回転ステージの全体正面図、第１４図は、第
１３図に示す回転ステージ先端部におけるウェハ載置部
の正面拡大図、第１５図は、第１３図に示す回転ステー
ジ先端部を模式的に示す断面図、 第１６図は、イオン・ビーム経路内における不所望なイ
オン間およびイオン−分子間の相互作用または反応を示
す図、 第１７図は、このイオン注入装置のイオン・ビーム経路
に沿って設けられた引出し電極、減速電極、アナライザ
・スリット、ビーム・フィルタ、後段加速電極群等の各
要部の見取図、 第１８図は、このイオン注入装置のロードロック室およ
び結露防止装置の詳細を模式的に示す断面図、 第１９図（ａ）〜（ｃ）は、第１８図に示すロードロッ
ク室内でのウェハの処理状況を模式的に示す図、第２０
図は、このイオン注入装置のイオン・ソースおよびその
近傍の詳細構造、ならびに各部の電位関係を示す断面図
、 第２１図は、本発明の他の実施例である半導体集積回路
装置の製造方法を示すＤＲＡＭの要部断面図、 第２２図は、このＤＲＡＭのメモリセルアレイの要部平
面図、 第２３図および第２４図は、このＤＲＡＭのメモリセル
アレイの所定の製造工程における要部平面図、 第２５図は、このＤＲＡＭに使用される膜のスパッタ時
のターゲット電圧と比抵抗値との関係を示す図、 第２６図および第２７図は、第２５に示す膜のＸ線入射
角度とＸ線回折スペクトルとの関係を示す図、 第２８図および第３０図は、このＤＲＡＭのメモリセル
アレイと周辺回路との境界領域を示す概略平面図、 第２９図および第３１図は、第２８図および第３０図に
示す境界領域の要部拡大平面図、第３２図は、このＤＲ
ＡＭの他の位置における要部断面図、 第３３図乃至第６６図は、このＤＲＡＭの各製造工程毎
に示す要部断面図、 第６７図は、本発明のさらに他の実施例である半導体集
積回路装置の製造方法を示すバイポーラトランジスタ形
メモリのメモリセルの等倍回路図、第６８図は、この半
導体集積回路装置のメモリセルおよび周辺回路素子の具
体的構成を示す要部断面図、 第６９図は、この半導体集積回路装置の周辺回路素子の
不純物濃度分布図、 第７０図は、この半導体集積回路装置のメモリセルの不
純物濃度分布図である。 １・・・イオン・ソース電源、２・・・イオン・ソース
、２ａ・・・引出し加速電極、２ｂ・・・減速電極（接
地電極〉、２ｃ・・・イオン・ソース本体、３，７．７
”、９．ＩＬ １４“・・・真空排気系、４・・・引
出し電極電源、５・・・質量分析部、５°・・・分析マ
グネット、６・・・ビーム・フィルタ用スリット電極、
６゛・・・スリット電極（質量分析スリット）、８・・
・後段加速部（後段加速管）、１０・・・電子シャワー
生成器、１１・・・電子シャワー・モニタ、１２・・・
イオン注入室、１３・・・半導体ウェハ １５・・・冷
凍器、１６・・・ロードロツタ室、１７・・・冷媒、１
８・・・ステージ、１９・・・冷却補助ガス、２０．２
０ａ〜２０ｃ・・・ウェハ・ストッパ、２１・・・イオ
ン・ビーム、２１ａ〜２１ｅ・・・イオン・ビーム経路
、２２・・・スパッタ物質、３０・・・冷却ガス導入空
間、３１・・・０リング、３２・・・Ｈｅ断熱膨張室、
３３・・・エラストマー ３４・・・ウニへ面凝縮防止
用シュラウド、３５・・・ウェハ加熱用ハロゲン・ラン
プ、３６．３７・・・自動開閉扉、３８・・・高電圧室
、３９・・・ｖｌ 電位、４０・・・接地電位、４１ａ
〜４１ｆ・・・加速電極群、４２ａ〜４２ｅ・・・分割
抵抗、４３・・・プレート、４４・・・グリッド、４５
・・・カソード、５０・・・支柱部、５１・・・中央ロ
ータ部、５２・・・ファラデー・カップ、５３・・・電
極板、５４・・・開口、５５，５６．．５８・・・開閉
バルブ、５７・・・加熱窒素供給装置、６Ｑａ、６０ｂ
・・・ウェハ・カセット、２０１・・・ＤＲＡＭ、２１
１ Ｅ・・・メモリセルアレイ、２２０・・・半導体基
板（ウェハ）、２２１・・ｎ−形ウエル領域、２２１ｎ
・・・ｎ形不純物、２２２・・・ｐ＋形ウェル領域、２
２２ｐ・・・ｐ形不純物、２２３・・・素子間分離用絶
縁膜、２２４・・・ｐ形チャネルストッパ領域、２２４
ｐ・・・ｐ形不純物、２２５Ａ・・・ｐ形チャネルスト
ッパ領域、２２５Ｂ・・・ｐ形半導体領域、２２６・・
・ゲート絶縁膜、２２７・・・ゲート電極（ワード線Ｗ
Ｌ）、２２８・・・層間絶縁膜、２２９・・・ｎ形半導
体領域、２２９ｎ・・・ｎ形不純物、２３０・・・ｐ形
半導体領域、２３０ｐ・・・ｐ形不純物、２３１・・・
サイドウオールスペーサ、２３２・・・ｎ゛形半導体領
域、２３２ｎ・・・ｎ形不純物、２３３・・・層間絶縁
膜、２３３Ａ・・・接続孔、２３３Ｂ、２３３Ｃ・・・
サイドウオールスペーサ、２３４・・・接続孔、２３５
・・・下層電極層、２３６・・・誘電体膜、２３６Ａ・
・・窒化珪素膜、２３６Ｂ・・・酸化珪素膜、２３７・
・・上層電極層、２３８・・・絶縁膜、２３９・・・ｐ
＋形半導体領域、２３９ｎ・・・ｐ形不純物、２４０・
・・層間絶縁膜、２４０Ａ・・・接続孔、２５０・・・
相補性データ線（ＤＬ） 、２５ ＯＡ・・・多結晶珪
素膜、２５０Ｂ・・・遷移金属シリサイド膜、２５１・
・・層間絶縁膜、２５１Ａ・・・酸化珪素膜、２５１Ｂ
・・・ＢＰＳＧ膜、２５１Ｃ・・・接続孔、２５２・・
・カラムセレクト信号線（Ｙ Ｓ Ｌ）、２５３・・・
層間絶縁膜、２５３Ａ、２５３Ｂ、２５３Ｃ・・・酸化
珪素膜、２５３Ｄ・・・接続孔、２５４・・・遷移金属
膜、２５５・・・シャント用ワード線（ＷＬ） 、２５
５Ａ・・・遷移金属窒化膜（遷移金属シリサイド膜）、
２５５Ｂ・・・アルミニウム膜（アルミニウム合金膜）
、２５６・・・パッシベーション膜、２５６Ａ、２６０
．２６０Ａ、２６２．２６２Ａ、２６６．２６８．２６
８Ａ・・・酸化珪素膜、２５６Ｂ、２６１．２６３．２
６５・・・窒化珪素膜、２６４・・・多結晶珪素膜、２
６７・・・浅溝、２６９ｐ・・・ｐ形不純物、３０１・
・・半導体基板（ウェハ＞、３０２・・・エピタキシャ
ル層、３０３・・・埋込みコレクタ領域、３０３Ａ・・
・ｎ“形半導体領域、３０３Ｂ・・・ｎ形半導体領域、
３０４・・・素子間分離領域、３０４Ａ・・・溝、３０
４Ｂ・・・絶縁膜、３０４Ｃ・・・埋込み部材、３０５
・・・引上げ用ｎ＋形半導体領域、３０６・・・ｐ形半
導体領域、３（１７・・・ｎ″形半導体領域、３０８・
・・層間絶縁膜、３０９・・・接続孔、３１０・・・電
極。
体図、 第２図は、このイオン注入装置のウェハ保持部であり、
（Ａ）は正面図、（Ｂ）は側面図、第３図は、このイオ
ン注入装置のウェハ保持部の別例であり、（Ａ）は静電
チャック方式によりストッパー無しでウェハを保持した
状態を示す図、（Ｂ）は形状を改良したウェハストッパ
ーの図、（ｃ）はストッパーのさらに別例を示す図、第
４図は、このイオン注入装置の回転ステージのチャック
部を模式的に示す断面図、 第５図は、このイオン注入装置の回転ステージの別例を
模式的に示す断面図、 第６図は、このイオン注入装置の回転ステージのさらに
別の例を模式的に示す断面図、第７図は、このイオン注
入装置の注入室およびその近傍の詳細構造を模式的に示
す断面図、第８図は、このイオン注入装置の各部の電位
関係を模式的に示す断面図、 第９図は、このイオン注入装置の後段加速電極群の回路
図、 第１０図は、このイオン注入装置の電子シャワ一部を模
式的に示す断面図、 第１１図は、第１０図に示す電子シャワ一部の回路図、 第１２図は、第１０図に示す電子シャワーのエミッショ
ン電流とゲート電圧との関係を示すグラフ図、 第１３図は、このイオン注入装置の注入室内の被処理ウ
ェハ載置・回転ステージの全体正面図、第１４図は、第
１３図に示す回転ステージ先端部におけるウェハ載置部
の正面拡大図、第１５図は、第１３図に示す回転ステー
ジ先端部を模式的に示す断面図、 第１６図は、イオン・ビーム経路内における不所望なイ
オン間およびイオン−分子間の相互作用または反応を示
す図、 第１７図は、このイオン注入装置のイオン・ビーム経路
に沿って設けられた引出し電極、減速電極、アナライザ
・スリット、ビーム・フィルタ、後段加速電極群等の各
要部の見取図、 第１８図は、このイオン注入装置のロードロック室およ
び結露防止装置の詳細を模式的に示す断面図、 第１９図（ａ）〜（ｃ）は、第１８図に示すロードロッ
ク室内でのウェハの処理状況を模式的に示す図、第２０
図は、このイオン注入装置のイオン・ソースおよびその
近傍の詳細構造、ならびに各部の電位関係を示す断面図
、 第２１図は、本発明の他の実施例である半導体集積回路
装置の製造方法を示すＤＲＡＭの要部断面図、 第２２図は、このＤＲＡＭのメモリセルアレイの要部平
面図、 第２３図および第２４図は、このＤＲＡＭのメモリセル
アレイの所定の製造工程における要部平面図、 第２５図は、このＤＲＡＭに使用される膜のスパッタ時
のターゲット電圧と比抵抗値との関係を示す図、 第２６図および第２７図は、第２５に示す膜のＸ線入射
角度とＸ線回折スペクトルとの関係を示す図、 第２８図および第３０図は、このＤＲＡＭのメモリセル
アレイと周辺回路との境界領域を示す概略平面図、 第２９図および第３１図は、第２８図および第３０図に
示す境界領域の要部拡大平面図、第３２図は、このＤＲ
ＡＭの他の位置における要部断面図、 第３３図乃至第６６図は、このＤＲＡＭの各製造工程毎
に示す要部断面図、 第６７図は、本発明のさらに他の実施例である半導体集
積回路装置の製造方法を示すバイポーラトランジスタ形
メモリのメモリセルの等倍回路図、第６８図は、この半
導体集積回路装置のメモリセルおよび周辺回路素子の具
体的構成を示す要部断面図、 第６９図は、この半導体集積回路装置の周辺回路素子の
不純物濃度分布図、 第７０図は、この半導体集積回路装置のメモリセルの不
純物濃度分布図である。 １・・・イオン・ソース電源、２・・・イオン・ソース
、２ａ・・・引出し加速電極、２ｂ・・・減速電極（接
地電極〉、２ｃ・・・イオン・ソース本体、３，７．７
”、９．ＩＬ １４“・・・真空排気系、４・・・引
出し電極電源、５・・・質量分析部、５°・・・分析マ
グネット、６・・・ビーム・フィルタ用スリット電極、
６゛・・・スリット電極（質量分析スリット）、８・・
・後段加速部（後段加速管）、１０・・・電子シャワー
生成器、１１・・・電子シャワー・モニタ、１２・・・
イオン注入室、１３・・・半導体ウェハ １５・・・冷
凍器、１６・・・ロードロツタ室、１７・・・冷媒、１
８・・・ステージ、１９・・・冷却補助ガス、２０．２
０ａ〜２０ｃ・・・ウェハ・ストッパ、２１・・・イオ
ン・ビーム、２１ａ〜２１ｅ・・・イオン・ビーム経路
、２２・・・スパッタ物質、３０・・・冷却ガス導入空
間、３１・・・０リング、３２・・・Ｈｅ断熱膨張室、
３３・・・エラストマー ３４・・・ウニへ面凝縮防止
用シュラウド、３５・・・ウェハ加熱用ハロゲン・ラン
プ、３６．３７・・・自動開閉扉、３８・・・高電圧室
、３９・・・ｖｌ 電位、４０・・・接地電位、４１ａ
〜４１ｆ・・・加速電極群、４２ａ〜４２ｅ・・・分割
抵抗、４３・・・プレート、４４・・・グリッド、４５
・・・カソード、５０・・・支柱部、５１・・・中央ロ
ータ部、５２・・・ファラデー・カップ、５３・・・電
極板、５４・・・開口、５５，５６．．５８・・・開閉
バルブ、５７・・・加熱窒素供給装置、６Ｑａ、６０ｂ
・・・ウェハ・カセット、２０１・・・ＤＲＡＭ、２１
１ Ｅ・・・メモリセルアレイ、２２０・・・半導体基
板（ウェハ）、２２１・・ｎ−形ウエル領域、２２１ｎ
・・・ｎ形不純物、２２２・・・ｐ＋形ウェル領域、２
２２ｐ・・・ｐ形不純物、２２３・・・素子間分離用絶
縁膜、２２４・・・ｐ形チャネルストッパ領域、２２４
ｐ・・・ｐ形不純物、２２５Ａ・・・ｐ形チャネルスト
ッパ領域、２２５Ｂ・・・ｐ形半導体領域、２２６・・
・ゲート絶縁膜、２２７・・・ゲート電極（ワード線Ｗ
Ｌ）、２２８・・・層間絶縁膜、２２９・・・ｎ形半導
体領域、２２９ｎ・・・ｎ形不純物、２３０・・・ｐ形
半導体領域、２３０ｐ・・・ｐ形不純物、２３１・・・
サイドウオールスペーサ、２３２・・・ｎ゛形半導体領
域、２３２ｎ・・・ｎ形不純物、２３３・・・層間絶縁
膜、２３３Ａ・・・接続孔、２３３Ｂ、２３３Ｃ・・・
サイドウオールスペーサ、２３４・・・接続孔、２３５
・・・下層電極層、２３６・・・誘電体膜、２３６Ａ・
・・窒化珪素膜、２３６Ｂ・・・酸化珪素膜、２３７・
・・上層電極層、２３８・・・絶縁膜、２３９・・・ｐ
＋形半導体領域、２３９ｎ・・・ｐ形不純物、２４０・
・・層間絶縁膜、２４０Ａ・・・接続孔、２５０・・・
相補性データ線（ＤＬ） 、２５ ＯＡ・・・多結晶珪
素膜、２５０Ｂ・・・遷移金属シリサイド膜、２５１・
・・層間絶縁膜、２５１Ａ・・・酸化珪素膜、２５１Ｂ
・・・ＢＰＳＧ膜、２５１Ｃ・・・接続孔、２５２・・
・カラムセレクト信号線（Ｙ Ｓ Ｌ）、２５３・・・
層間絶縁膜、２５３Ａ、２５３Ｂ、２５３Ｃ・・・酸化
珪素膜、２５３Ｄ・・・接続孔、２５４・・・遷移金属
膜、２５５・・・シャント用ワード線（ＷＬ） 、２５
５Ａ・・・遷移金属窒化膜（遷移金属シリサイド膜）、
２５５Ｂ・・・アルミニウム膜（アルミニウム合金膜）
、２５６・・・パッシベーション膜、２５６Ａ、２６０
．２６０Ａ、２６２．２６２Ａ、２６６．２６８．２６
８Ａ・・・酸化珪素膜、２５６Ｂ、２６１．２６３．２
６５・・・窒化珪素膜、２６４・・・多結晶珪素膜、２
６７・・・浅溝、２６９ｐ・・・ｐ形不純物、３０１・
・・半導体基板（ウェハ＞、３０２・・・エピタキシャ
ル層、３０３・・・埋込みコレクタ領域、３０３Ａ・・
・ｎ“形半導体領域、３０３Ｂ・・・ｎ形半導体領域、
３０４・・・素子間分離領域、３０４Ａ・・・溝、３０
４Ｂ・・・絶縁膜、３０４Ｃ・・・埋込み部材、３０５
・・・引上げ用ｎ＋形半導体領域、３０６・・・ｐ形半
導体領域、３（１７・・・ｎ″形半導体領域、３０８・
・・層間絶縁膜、３０９・・・接続孔、３１０・・・電
極。
Claims (1)
- 【特許請求の範囲】 １、被処理ウェハに所望のイオンを注入する際に前記ウ
ェハを室温以下に冷却するイオン注入装置であって、イ
オン注入後、前記ウェハを注入室から取り出す前に前記
ウェハを加熱することにより、外気中に取り出した際に
前記ウェハに結露が発生しないようにすることができる
加熱手段を有するイオン注入装置。 ２、被処理ウェハをスタンバイ状態において冷却した状
態で前記ウェハに所望のイオンを注入することができる
ようにしたイオン注入装置であって、前記ウェハの近傍
に前記ウェハへの不所望なコンタミネーション、外来イ
オンまたは分子の凝縮、吸着または付着を防止するため
の、前記スタンバイ状態のウェハの温度と同じかそれよ
りも低温に設定可能な補助冷却面を有するイオン注入装
置。 ３、被処理ウェハ上での注入イオンによるチャージアッ
プを防止するために、前記ウェハ上に注入するイオンと
は反対の電荷に帯電した粒子を供給するための中和用荷
電粒子供給手段を有するイオン注入装置において、前記
中和用荷電粒子供給手段の粒子供給量が所定の値より低
下したときは注入イオンのイオン源からの放出を瞬時に
停止させることができるようにしたイオン注入装置。 ４、複数枚の被処理ウェハをウェハ保持手段上に保持し
た状態で、前記ウェハ保持手段を高速回転させながら所
望のイオンを注入することができるようにしたイオン注
入装置であって、イオン注入中のウェハを冷却するため
にスタンバイ時のウェハ温度を室温以下に冷却できるウ
ェハ冷却手段を有するイオン注入装置。 ５、被処理ウェハに打ち込むべきエネルギーまで加速し
たイオンビームに実質的に偏向を加えることなく直接そ
のビームを用いて前記ウェハを移動させながら前記ウェ
ハにイオンを注入する最大ビーム強度が５ｍＡ以上のイ
オン注入装置であって、ビームラインに二またはそれ以
上の真空排気系を接続し、イオン注入中におけるビーム
ラインの真空度を向上できるようにしたイオン注入装置
。 ６、被処理ウェハを注入室内のウェハステージ上に載置
し、前記ウェハの周辺部に当接して前記ウェハを保持す
るためのウェハストッパを有するイオン注入装置であっ
て、前記ウェハストッパの形状は、イオンビームが前記
ウェハストッパに照射された場合にも、その部分から発
生して前記ウェハに入射する二次粒子の量を実質的に最
小になるようにしたイオン注入装置。 ７、質量電荷比は異なるが質量分析器の入口での速度の
相違により、打込みイオン種と同一の質量分析スリット
を通過する不所望のイオンを阻止するため、ビーム経路
上にその開口部がくるように設けられ、所定の電位を付
与可能なビームフィルター電極を有するイオン注入装置
。 ８、被処理ウェハ上での注入イオンによるチャージアッ
プを防止するために、前記ウェハ上に注入するイオンと
は反対の電荷に帯電した粒子を供給するようにしたイオ
ン注入方法であって、前記粒子の供給量が所定の値より
低下したときは注入イオンのイオン源からの放出を瞬時
に停止させるイオン注入方法。 ９、（ａ）イオンを放出するイオン源と、（ｂ）前記イ
オン源の近傍に設けられた、前記イオン源からイオンを
引き出すための引出し電極と、（ｃ）前記放出イオンの
中から所望のイオンを選別するための質量分析マグネッ
ト手段と、（ｄ）前記質量分析マグネット手段により分
解されたイオンのうち所望のイオンを選択的に通過させ
るアナライザスリットと、（ｅ）前記アナライザスリッ
トを通過した所望のイオンに所望の運動エネルギーを付
与するために前記アナライザスリットの後方に設けられ
た後段加速電極群と、（ｆ）前記後段加速電極群を通過
したイオンビームを被処理ウェハに注入するために一枚
またはそれ以上の被処理ウェハを前記後段加速電極群の
出口に対向して保持するウェハ保持手段と、（ｇ）前記
引出し電極の直後から前記後段加速電極群の出口までの
ビームラインに沿って設けられた、イオン注入時におけ
る前記ビームラインの前記区間の真空度をその全域にわ
たって実質的に所定の真空度以上に設定できるようにし
た複数の真空排気手段とを有するイオン注入装置を用い
た前記被処理ウェハへのイオン注入方法であって、前記
所望の真空度は１．０×１０＾−＾５Ｔｏｒｒであるイ
オン注入方法。 １０、複数枚の被処理ウェハをウェハ保持手段上に保持
し、前記ウェハ保持手段を高速回転させながら前記ウェ
ハに所望のイオンを注入するイオン注入方法であって、
ウェハのロードおよびアンロード時においても前記ウェ
ハ保持手段のウェハ載置部の温度をイオン注入時と略同
一の低温に保持するようにしたイオン注入方法。 １１、スタンバイ時にウェハが室温にされているイオン
注入装置によって所定の不純物イオンを所定の濃度注入
したのでは打込層が充分にアモルファス化しない場合に
おいて、前記ウェハを打込層が充分にアモルファス化す
る温度まで冷却し、前記所定濃度で前記所定不純物イオ
ンを注入する工程を含むことを特徴とする半導体集積回
路装置の製造方法。 １２、（ａ）その上に集積回路を形成すべきウェハの第
一の主面に、その温度が室温以下に保持されるように冷
却した状態で所定の第一の不純物イオンをイオン打込み
により注入する工程と、（ｂ）前記注入の後、ウェハの
表面温度を上昇させることなく前記第一の主面に所定の
第二のイオンをイオン打込みにより注入する工程とを含
むことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2059100A JPH03261060A (ja) | 1990-03-09 | 1990-03-09 | イオン注入装置、イオン注入方法およびそれを用いた半導体集積回路装置の製造方法 |
| KR1019910003250A KR910017614A (ko) | 1990-03-09 | 1991-02-28 | 반도체 집적회로 장치와 그 제조방법 및 그 방법에 사용되는 이온주입장치 |
| US07/921,988 US5244820A (en) | 1990-03-09 | 1992-08-03 | Semiconductor integrated circuit device, method for producing the same, and ion implanter for use in the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2059100A JPH03261060A (ja) | 1990-03-09 | 1990-03-09 | イオン注入装置、イオン注入方法およびそれを用いた半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03261060A true JPH03261060A (ja) | 1991-11-20 |
Family
ID=13103577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2059100A Pending JPH03261060A (ja) | 1990-03-09 | 1990-03-09 | イオン注入装置、イオン注入方法およびそれを用いた半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03261060A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737542A (ja) * | 1993-06-28 | 1995-02-07 | Nec Corp | イオン注入装置 |
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| WO2016104080A1 (ja) * | 2014-12-25 | 2016-06-30 | 株式会社Sumco | 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法 |
-
1990
- 1990-03-09 JP JP2059100A patent/JPH03261060A/ja active Pending
Cited By (7)
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| JPH0737542A (ja) * | 1993-06-28 | 1995-02-07 | Nec Corp | イオン注入装置 |
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| WO2016104080A1 (ja) * | 2014-12-25 | 2016-06-30 | 株式会社Sumco | 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法 |
| JP2016122762A (ja) * | 2014-12-25 | 2016-07-07 | 株式会社Sumco | 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法 |
| CN107431018A (zh) * | 2014-12-25 | 2017-12-01 | 胜高股份有限公司 | 半导体外延晶片的制造方法及固体摄像元件的制造方法 |
| CN107431018B (zh) * | 2014-12-25 | 2019-03-05 | 胜高股份有限公司 | 半导体外延晶片的制造方法及固体摄像元件的制造方法 |
| US10224203B2 (en) | 2014-12-25 | 2019-03-05 | Sumco Corporation | Method of producing semiconductor epitaxial wafer and method of producing solid-state image sensor |
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