CN115497945A - 一种基于双抗辐照机制的sram及其制备方法 - Google Patents
一种基于双抗辐照机制的sram及其制备方法 Download PDFInfo
- Publication number
- CN115497945A CN115497945A CN202211197520.7A CN202211197520A CN115497945A CN 115497945 A CN115497945 A CN 115497945A CN 202211197520 A CN202211197520 A CN 202211197520A CN 115497945 A CN115497945 A CN 115497945A
- Authority
- CN
- China
- Prior art keywords
- layer
- electrode
- sio
- metal
- sbd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007246 mechanism Effects 0.000 title claims abstract description 34
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 230000003068 static effect Effects 0.000 title description 3
- 238000000034 method Methods 0.000 claims abstract description 76
- 230000008569 process Effects 0.000 claims abstract description 62
- 239000002184 metal Substances 0.000 claims abstract description 61
- 230000005855 radiation Effects 0.000 claims abstract description 24
- 230000003471 anti-radiation Effects 0.000 claims abstract description 16
- 238000003860 storage Methods 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 111
- 238000000151 deposition Methods 0.000 claims description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 43
- 229910052710 silicon Inorganic materials 0.000 claims description 43
- 239000010703 silicon Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 35
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 29
- 238000005229 chemical vapour deposition Methods 0.000 claims description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 238000005516 engineering process Methods 0.000 claims description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 14
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 11
- 230000009977 dual effect Effects 0.000 claims description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 5
- -1 oxygen ions Chemical class 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000011241 protective layer Substances 0.000 claims description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000005566 electron beam evaporation Methods 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 229910017604 nitric acid Inorganic materials 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 15
- 239000002245 particle Substances 0.000 description 11
- 230000005684 electric field Effects 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 5
- 230000002787 reinforcement Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000000191 radiation effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005865 ionizing radiation Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种基于双抗辐照机制的SRAM及其制备方法，在SOI工艺的MOS器件上嵌入SBD结构形成新型MOS器件，新型MOS器件的两种抗辐照机制分别为SBD嵌入结构和SOI工艺中的绝缘SiO2埋层，把NMOS器件T1、T2、T3、T4、T5、T6通过金属互联线进行连接，构成一个SRAM储存单元，将T3、T4的漏极与高电位VDD连接，栅极与栅电位VGG相连；T1的源极接地，漏极与T3的源极和T2的栅极连接与a点；T2的源极接地，漏极与T4的源极和T1的栅极连接与b点，此时T1、T2、T3、T4共同构成了一个RS锁存器，再将T5NMOS管的漏极与a点相连，源极与位线相连；将T6NMOS管的漏极与b点相连，源极与位线相连，同时将嵌入的SBD的金属Al的金属端接地。本发明能够达到显著提高SRAM抗辐照性能的目的。
Description
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种基于双抗辐照机制的SRAM及其制备方法。
背景技术
宇航级芯片中的SRAM存储了航天中的科学数据，然而它直接暴露在存在着大量高能粒子和宇宙射线的太空环境中，当这些高能粒子和宇宙射线穿透航天由器的保护层，与集成电路器件发生作用，产生辐射效应，就会导致SRAM功能异常、丢失数据甚至永久损毁。因此，为了保证宇航级芯片中的SRAM在太空环境中长期工作的稳定性与可靠性，对其进行抗辐射设计是必不可少的。
现有的加固技术主要从以下三个方面突破：
第一种是从电路层面出发，设计出具有抗辐照性能的电路结构，双模冗余，双互锁存存储结构等，使得电路具有一定的纠错能力；
第二种是从版图层出发，在进行版图设计时，采用环形栅结构、保护漏等特殊的结构来减弱电离辐射效应的影响；
第三种是从工艺封装角度出发，可以使用特殊陶瓷封装来加强对电路的保护，减弱高能粒子对内部器件的辐照影响。
这些方法在一定程度上能够削弱单粒子效应，但其有不少缺点，如会产生额外的抗辐照电路结构、需要专门制定版图且会增加版图面积、使用陶瓷封装使得芯片安全高度依赖于封装等不足，不利于抗辐照集成电路芯片的生产与应用。上述方法都是针对器件外围抗辐照所提出的，没有涉及器件的抗辐照。
发明内容
为了克服上述现有技术存在的不足，本发明的目的在于提供一种基于双抗辐照机制的SRAM及其制备方法，具有结构简单，易于集成，与现有工艺兼容性良好，制造成本低的特点，能够达到显著提高SRAM抗辐照性能的目的。
为了实现上述目的，本发明采用的技术方案是：
一种基于双抗辐照机制的SRAM，采用具有双抗辐照机制的MOS器件。
所述MOS器件上包括两种抗辐照机制，分别为SBD嵌入结构和SOI工艺中的绝缘SiO2埋层；
所述SBD嵌入结构包括作为正极的金属Al和作为负极的n型Si；其中金属Al高度为12nm；n型Si高度为10～20nm，掺杂浓度为3.8×1017cm-3，金属Al与轻掺杂的n型Si形成整流接触，用于降低肖特基势垒；
SOI工艺中的绝缘层为SiO2埋层，长度与沟道长度相同；
NMOS器件中的T1、T2、T3、T4、T5、T6通过金属互联线进行连接，构成一个SRAM储存单元，将T3、T4的漏极与高电位VDD连接，栅极与栅电位VGG相连；T1的源极接地，漏极与T3的源极和T2的栅极连接与a点；T2的源极接地，漏极与T4的源极和T1的栅极连接与b点，此时T1、T2、T3、T4共同构成了一个RS锁存器，再将T5 NMOS管的漏极与a点相连，源极与位线相连；将T6 NMOS管的漏极与b点相连，源极与位线相连，此时由T1、T2、T3、T4、T5、T6构成了SRAM的储存单元，同时将嵌入的SBD嵌入结构的金属Al015的金属端接地。
所述具有双抗辐照机制的MOS器件，包括Si衬底，Si衬底中有绝缘SiO2埋层；
在源漏区上分别设置有SBD嵌入结构，所述SBD嵌入结构由金属Al和n型Si组成，金属Al位于n型Si的上方。
所述Si衬底表面为P型Si层，P型Si层上表面依次为栅氧化层和多晶硅，P型Si层侧面形成的直壁的沟槽中填充SiO2材料。
在光刻胶上刻蚀出进行NMOS晶体管源区和漏区掺杂的窗口，窗口位于沟槽中栅电极两侧到SiO2之间，NMOS有源区为轻掺杂源区(LDS)和轻掺杂漏区(LDD)；
所述栅氧化层和多晶硅外侧覆盖Si3N4生成侧墙，Si3N4生成侧墙中位于栅氧化层设置高纯硅Si侧墙，高纯硅Si侧墙顶部为金属层。
所述轻掺杂源区(LDS)和轻掺杂漏区(LDD)和SiO2之间为重掺杂源漏区，MOS器件表面为金属导线层，形成金属电极。
一种基于双抗辐照机制的SRAM的制备方法，包括以下步骤；
S101、选取单晶Si衬底；
S102、RCA方法清洁Si衬底，然后用10％的氢氟酸清洗，去除Si表面氧化层；
S103、向衬底Si中掺杂P型杂质，掺杂浓度约为1.5×1016cm-3，形成P型Si衬底；
S104、通过SIMOX技术(注氧隔离技术)形成埋氧化层，使氧离子注入到单晶硅衬底下一定深度，离子注入后经过高温长时退火，在硅片中形成埋置的SiO2层，制成SOI(绝缘层上硅)；
S105、在一定温度下，利用分子束外延工艺在SOI的顶部硅层表面淀积厚度为300nm的P型Si层，掺杂浓度为3×1018cm-3；
S106、淀积SiO2保护层，利用化学气相淀积方法，即CVD工艺在上述P型Si层上淀积大约10nm SiO2层；
S107、用CVD工艺在SiO2材料表面淀积厚度约为100nm的Si3N4，在氮化硅与硅之间生长薄氧化层SiO2层起缓冲作用；
S108，在Si3N4层和SiO2层两端需要形成沟槽区的位置进行刻蚀，形成沟槽窗口，即形成基本为直壁的沟槽；
S109，通过沟槽区窗口，利用干法刻蚀，在硅衬底中刻蚀出约为300nm深度的沟槽；
S110，利用CVD向沟槽填充SiO2材料；
S111，利用CMP方法去除表面多余的SiO2，由于氮化硅具有较强的抗抛光能力，对CMP工艺起到抛光终止层的作用，是Si3N4上方的SiO2全部被抛光去除，得到平整的表面；
S112，分别用H3PO4和HF刻蚀表面的Si3N4和SiO2，得到深度约为130～150nm的浅沟槽，即浅槽隔离技术；
S113，淀积一层高质量的栅氧化层，厚度约为5nm；
S114，在栅氧化层上淀积一层厚度为10nm的多晶硅，作为栅电极材料；
S115，对栅氧化层和多晶硅两端进行刻蚀，只保留宽度为6nm的栅氧化层和多晶硅，用作栅电极及起互连作用；
S116，在光刻胶上刻蚀出进行NMOS晶体管源区和漏区掺杂的窗口，窗口位于沟槽中栅电极两侧到SiO2之间，采用离子注入工艺，对NMOS有源区进行离子注入，形成深度约为30nm～40nm的轻掺杂源区(LDS)和轻掺杂漏区(LDD)；
S117，去除之前的光刻胶，重新利用光刻胶覆盖NMOS晶体管，只在栅极以及栅极两侧的基础上额外刻蚀宽16nm的区域，淀积Si3N4生成侧墙；
S118，去除之前的光刻胶，重新利用光刻胶覆盖NMOS晶体管，只在栅极以及侧墙两侧的基础上额外刻蚀宽度5nm的区域，淀积厚度为10nm的高纯硅Si侧墙，并对侧墙进行n型掺杂，此n型硅将作为SBD(肖特基二极管)的n型区；
S119，去除之前的光刻胶，重新利用光刻胶覆盖NMOS晶体管，刻蚀出比栅极、两边侧墙各宽5nm的窗口，淀积Si3N4生成侧墙，用来隔离源漏区与SBD；
S120，以侧墙为掩膜，采用自对准工艺曾称重掺杂的源漏区，掺杂浓度约为4.02×1020cm-3,形成源漏区以及LDD、LDS区域；
S121，利用CMP工艺，将多余的Si3N4去除；
S122，利用CVD工艺在整个硅片表面淀积厚度为25nm的BPSG，形成介质层；
S123，在BPSG表面涂光刻胶，并生成用来淀积SBD金属层的窗口，余下高度为10～20nm的n型Si011，作为SBD的半导体部分；
S124采用溅射技术淀积SBD中的金属层，然后去除光刻胶；
S125，利用CVD工艺在硅片表面淀积一层BPSG，来保护嵌入的SBD；
S126，采用硝酸和氢氟酸刻蚀BPSG，形成通往重掺杂源漏区和SBD金属端的直壁沟槽，宽度约10nm，称为金属接触孔；
S127，利用电子束蒸发工艺在整个衬底表面淀积厚度为20nm金属导线层，形成金属电极；
S128，利用选择性刻蚀工艺刻蚀制定区域的金属，并利用CMP工艺进行平坦化处理；
S129，利用CVD工艺在整个衬底表面淀积厚度为20～30nm的SiN材料，用于钝化电介质，最终形成具有双抗辐照机制的NMOS器件；
S130，通过金属互联线，把六个NMOS器件T1、T2、T3、T4、T5、T6连接，构成一个SRAM储存单元，将T3、T4的漏极与高电位VDD连接，栅极与栅电位VGG相连；T1的源极接地，漏极与T3的源极和T2的栅极连接与a点；T2的源极接地，漏极与T4的源极和T1的栅极连接与b点，此时T1、T2、T3、T4共同构成了一个RS锁存器，再将T5 NMOS管的漏极与a点相连，源极与位线相连；将T6 NMOS管的漏极与b点相连，源极与位线相连，最后，将上述六个NMOS中嵌入的SBD的金属端全部接地，此时T1、T2、T3、T4、T5、T6就构成了一个具有双抗辐照机制的SRAM储存单元。
所述衬底、埋置的SiO2层、P型Si层、SiO2层，Si3N4、SiO2材料、栅氧化层、多晶硅作为栅电极材料；
轻掺杂的源漏区、淀积Si3N4生成侧墙；高纯硅Si侧墙对侧墙进行n型掺杂，掺杂浓度为3.8×1017cm-3，此n型硅将作为SBD(肖特基二极管)的n型区；
淀积Si3N4生成侧墙，用来隔离源漏区与SBD；重掺杂的源漏区形成源漏区以及LDD、LDS区域。
所述S104中，采用200keV的能量使剂量为1.8×1018cm-2的氧离子注入到单晶硅衬底下一定深度，离子注入后经过高温(≥1200℃)长时间(约5小时)退火。
所述S105中，一定温度为500-600℃温度。
所述S112中，浅沟槽得宽长比通常在2:1～5:1之间。
所述S116中，离子注入，注入剂量为6×1012cm-2～1×1014cm-2。
所述S118中，掺杂浓度为3.8×1017cm-3。
本发明的有益效果：
本发明在现有的SOI工艺MOS器件上加入SBD嵌入结构，消除了由单粒子效应等辐射效应引起的MOS器件的逻辑状态翻转、错误等问题，增强了以该MOS器件为核心的SRAM在太空等高辐射环境中工作时的抗辐照性能，实现了SRAM存取数据时的稳定性和可靠性。SOI工艺与SBD嵌入结构结合，在增强抗辐照性能的同时，与现有的硅工艺具有良好的兼容性。相比于其他通过添加电路结构、改变版图设计、改变封装外壳等抗辐照技术，具有结构简单，制造成本低，稳定性与可靠性明显提升等优点，同时可以与其他的加固技术完全兼容，可同时使用多种加固技术来使得宇航级芯片中SRAM的抗辐照性能得到进一步提升。
附图说明
图1为单晶硅衬底示意图。
图2为埋置SiO2氧化层(002)的示意图。
图3为淀积P型硅层(003)的示意图。
图4为淀积SiO2保护层(004)的示意图。
图5为用CVD工艺在SiO2材料表面淀积Si3N4(005)示意图。
图6为刻蚀Si3N4和SiO2形成沟槽窗口示意图。
图7为通过沟槽窗口在硅衬底中刻蚀出深度约为300nm的沟槽示意图。
图8为用CVD向沟槽填充SiO2材料(006)示意图。
图9为用CMP方法去除表面多余的SiO2示意图。
图10为浅槽隔离示意图。
图11为淀积一层厚度约为5nm的高质量栅氧化层(007)示意图。
图12为在栅氧化层上淀积一层厚度为10nm的多晶硅(008)示意图。
图13为刻蚀多晶硅形成栅电极的示意图。
图14为采用离子注入工艺形成轻掺杂的源漏区(009)示意图。
图15为淀积Si3N4生成侧墙(010)示意图。
图16为淀积高纯硅侧墙并进行n型掺杂的示意图。
图17为淀积Si3N4生成侧墙(012)示意图。
图18为采用自对准工艺曾称重掺杂的源漏区(013)示意图。
图19为用CMP工艺，去除多余Si3N4示意图。
图20为用CVD工艺淀积BPSG介质层(014)示意图。
图21为生成用来淀积SBD金属层的窗口示意图。
图22为用溅射技术淀积SBD中的金属层(015)示意图。
图23为用CVD工艺在硅片表面淀积一层BPSG(016)示意图。
图24为用硝酸和氢氟酸刻蚀BPSG形成金属接触孔示意图。
图25为用电子束蒸发工艺淀积厚度为20nm金属导线层(017)示意图。
图26为用选择性刻蚀工艺刻蚀制定区域的金属并用CMP工艺进行平坦化处理示意图。
图27为用CVD工艺在整个衬底表面淀积厚度为20～30nm的SiN材料(018)示意图，即本发明核心NMOS器件的结构示意图。
图28为本发明的NMOS器件连接成为SRAM的示意图。
图29为两种抗辐照机制示意图。
具体实施方式
下面结合附图对本发明作进一步详细说明。
一种基于双抗辐照机制的SRAM，首先，通过在传统SOI工艺的MOS器件上嵌入SBD结构形成新型MOS器件，结构示意如图27所示。新型MOS器件的两种抗辐照机制分别为SBD嵌入结构和SOI工艺中的绝缘SiO2埋层。SBD嵌入结构由作为正极的金属Al(如图27(015)所示)和作为负极的n型Si(如图27(011)所示)组成。其中金属Al高度为12nm；n型Si高度为1020nm，掺杂浓度为3.8×1017cm-3。选择具有较低功函数的金属Al与轻掺杂的n型Si形成整流接触，可以降低肖特基势垒。SOI工艺中的绝缘层为SiO2埋层(如图27(002)所示)，长度与沟道长度相同。
其次，把所设计的如图27所示的NMOS器件T1、T2、T3、T4、T5、T6按照如图28所示的方式，通过金属互联线进行连接，构成一个SRAM储存单元。具体地，将T3、T4的漏极与高电位VDD连接，栅极与栅电位VGG相连；T1的源极接地，漏极与T3的源极和T2的栅极连接与a点；T2的源极接地，漏极与T4的源极和T1的栅极连接与b点。此时T1、T2、T3、T4共同构成了一个RS锁存器。再将T5 NMOS管的漏极与a点相连，源极与位线相连；将T6 NMOS管的漏极与b点相连，源极与位线相连，此时由T1、T2、T3、T4、T5、T6构成了SRAM的储存单元。同时将嵌入的SBD的金属端(如图27(015))接地。
本发明提供了一种基于双抗辐照机制的SRAM的制备方法。
S101、如图1，选取单晶Si衬底001；
S102、RCA方法清洁Si衬底，然后用10％的氢氟酸清洗，去除Si表面氧化层；
S103、向衬底Si中掺杂P型杂质，掺杂浓度约为1.5×1016cm-3，形成P型Si衬底；
S104、通过SIMOX技术(注氧隔离技术)形成埋氧化层。采用200keV的能量使剂量为1.8×1018cm-2的氧离子注入到硅片表面下一定深度。离子注入后经过高温退火，在硅片中形成埋置的SiO2层002，如图2所示；
S105、如图3，在500-600℃温度下，利用分子束外延工艺在SOI的顶部硅层表面淀积厚度为300nm的P型Si层003，掺杂浓度为3×1018cm-3；
S106、如图4，淀积SiO2保护层。利用化学气相淀积方法，即CVD工艺在Si衬底上淀积大约10nm SiO2层004；
S107、如图5，里用CVD工艺在SiO2材料表面淀积厚度约为100nm的Si3N4005，由于氮化硅与硅之间热膨胀系数差别较大，为了防止硅表面受热应力的影响，在氮化硅与硅之间生长的薄氧化层起缓冲作用；
S108，如图6，在Si3N4和SiO2层上刻蚀掉需要形成沟槽区位置的Si3N4和SiO2形成沟槽窗口；
S109，如图7，通过沟槽区窗口，利用干法刻蚀，在硅衬底中刻蚀出约为300nm深度的沟槽；
S110，如图8，利用CVD向沟槽填充SiO2材料006；
S111，如图9，利用CMP方法去除表面多余的SiO2。由于氮化硅具有较强的抗抛光能力，对CMP工艺起到抛光终止层的作用，是Si3N4上方的SiO2全部被抛光去除，得到平整的表面；
S112，如图10，分别用H3PO4和HF刻蚀表面的Si3N4和SiO2，得到浅槽隔离的平整表面；
S113，如图11，淀积一层高质量的栅氧化层007，厚度约为5nm；
S114，如图12，在栅氧化层上淀积一层厚度为10nm的多晶硅008，作为栅电极材料；
S115，如图13，进行刻蚀，只保留宽度为6nm的多晶硅，用作栅电极及起互连作用；
S116，如图14，在光刻胶上刻蚀出进行NMOS晶体管源漏掺杂的窗口，采用离子注入工艺，对NMOS有源区进行离子注入，形成轻掺杂的源漏区009；
S117，如图15，去除之前的光刻胶，重新利用光刻胶覆盖NMOS晶体管，只在栅极以及栅极两侧的基础上额外刻蚀宽16nm的区域，淀积Si3N4生成侧墙010；
S118，如图16，去除之前的光刻胶，重新利用光刻胶覆盖NMOS晶体管，只在栅极以及侧墙两侧的基础上额外刻蚀宽度5nm的区域，淀积厚度为10nm的高纯硅Si侧墙011，并对侧墙进行n型掺杂，掺杂浓度为3.8×1017cm-3，此n型硅将作为SBD(肖特基二极管)的n型区；
S119，如图17，去除之前的光刻胶，重新利用光刻胶覆盖NMOS晶体管，刻蚀出比栅极、两边侧墙各宽5nm的窗口，淀积Si3N4生成侧墙012，用来隔离源漏区与SBD；
S120，如图18，以侧墙为掩膜，采用自对准工艺曾称重掺杂的源漏区013，掺杂浓度约为4.02×1020cm-3,形成源漏区以及LDD、LDS区域；
S121，如图19，利用CMP工艺，将多余的Si3N4去除；
S122，如图20，利用CVD工艺在整个硅片表面淀积厚度为25nm的BPSG，形成介质层014；
S123，如图21，在BPSG表面涂光刻胶，并生成用来淀积SBD金属层的窗口，余下高度为10～20nm的n型Si011，作为SBD的半导体部分；
S124，如图22，采用溅射技术淀积SBD中的金属层015，然后去除光刻胶；
S125，如图23，利用CVD工艺在硅片表面淀积一层BPSG016，来保护嵌入的SBD；
S126，如图24，采用硝酸和氢氟酸刻蚀BPSG，形成金属接触孔；
S127，如图25，利用电子束蒸发工艺在整个衬底表面淀积厚度为20nm金属导线层017，形成金属电极；
S128，如图26，利用选择性刻蚀工艺刻蚀制定区域的金属，并利用CMP工艺进行平坦化处理；
S129，如图27，利用CVD工艺在整个衬底表面淀积厚度为20～30nm的SiN材料018，用于钝化电介质，最终形成构成所述抗辐照SRAM电路的基本NMOS器件；
S130，如图28，通过金属互联线，把所设计的如图27所示的六个NMOS器件T1、T2、T3、T4、T5、T6按照如图28所示的方式连接，构成一个SRAM储存单元。具体地，将T3、T4的漏极与高电位VDD连接，栅极与栅电位VGG相连；T1的源极接地，漏极与T3的源极和T2的栅极连接与a点；T2的源极接地，漏极与T4的源极和T1的栅极连接与b点。此时T1、T2、T3、T4共同构成了一个RS锁存器。再将T5 NMOS管的漏极与a点相连，源极与位线相连；将T6 NMOS管的漏极与b点相连，源极与位线相连。最后，将上述六个NMOS中嵌入的SBD的金属端(图27(015)所示)全部接地。此时T1、T2、T3、T4、T5、T6就构成了一个具有双抗辐照机制的SRAM储存单元。
连接形成如图所示的SRAM电路，虚线框中为六管存储单元，其中T1～T4 MOS管构成了一个RS锁存器，其作用是存储1位二值数据，T5、T6为本单元控制门，由行选择线Xi控制，当Xi＝1时，T5、T6导通，锁存器与位线接通；当Xi＝1时，T5、T6截止，锁存器与位线隔离，T7、T8为一列存储单元公用的控制门，用于控制位线与数据线的连接状态，由列选择线Yj控制。
本申请结构示意如图29所示。SBD嵌入结构由金属Al015和n型Si011组成。其中金属Al高度为12nm；n型Si高度为10～20nm，n型Si的掺杂浓度为3.8×1017cm-3。选择具有较低功函数的金属Al与轻掺杂的n型Si形成整流接触，可以降低肖特基势垒。SOI工艺中的绝缘层002，为SiO2埋层，长度与沟道长度相同。
在引入SBD嵌入结构和SOI工艺后，其两种抗辐照机制示意如图29所示。一方面，SBD嵌入结构对于MOS器件抗辐照可以起到两个作用：第一，接地的SBD可以减弱漏端电场，缓和由漏端PN结反偏所形成的横向电场，使电极收集电荷的能力降低，从而因单粒子射入而产生的大量电子-空穴对在被电极收集之前复合消失，并且随着电场强度的减小而产生的电子-空穴对发生雪崩击穿的几率也大幅降低；第二，当MOS器件处于关断状态时，如果高能粒子轰击敏感区形成电子-空穴对，SBD可以对产生的电荷进行引流，避免全部的正、负电荷流分别流向源、漏两极形成电流，导致MOS器件的逻辑功能发生反转、错误。当MOS器件处于导通状态时，由于SBD的漏电很小，因此不会对MOS的正常工作产生影响。另一方面，SOI工艺中的绝缘层把沟道与面积很大的衬底分隔开，这时，高能粒子轰击衬底产生的大量电荷将不会被源漏区收集，降低了单粒子效应对MOS器件的逻辑状态的影响，从而大幅增强了MOS器件的抗辐照性能。上述两种抗辐照机制，显著地提升了宇航级芯片中SRAM的抗辐照性能。
本发明的工作原理：
在引入SBD嵌入结构(图27(011)、(015))和SOI工艺后，本发明具有两种抗辐照机制，其主要工作原理如下述：
一方面，SBD嵌入结构对于MOS器件抗辐照可以起到两个作用：第一，接地的SBD可以减弱漏端电场，缓和由漏端PN结反偏所形成的横向电场，使电极收集电荷的能力降低，从而因单粒子射入而产生的大量电子-空穴对在被电极收集之前复合消失，并且随着电场强度的减小而产生的电子-空穴对发生雪崩击穿的几率也大幅降低；第二，当MOS器件处于关断状态时，如果高能粒子轰击敏感区形成电子-空穴对，SBD可以对产生的电荷进行引流，避免全部的正、负电荷流分别流向源、漏两极形成电流，导致MOS器件的逻辑功能发生反转、错误。当MOS器件处于导通状态时，由于SBD的漏电很小，因此不会对MOS的正常工作产生影响，从而能够保证其构成的SRAM能够正常工作。
另一方面，SOI工艺中的硅绝缘层002把沟道与面积很大的衬底001分隔开，这时，高能粒子轰击衬底产生的大量电荷将不会被源漏区收集，降低了单粒子效应对MOS器件的逻辑状态的影响，从而大幅增强了MOS器件的抗辐照性能。
将具有上述如图27所示的具有两种抗辐照机制的NMOS器件按照图28的电路连接方式进行连接，并将其中嵌入的SBD正极接地，就得到本发明所述的一种具有双抗辐照机制的SRAM，其在数字电路应用中的基本工作原理与传统的SRAM基本一致。当图28中所示的行、列选择线呈高电位时，T5～T8管均导通，由T1～T4组成的RS锁存器与数据线相连，该储存单元就通过数据线传送数据，完成读操作或写操作。
Claims (8)
1.一种基于双抗辐照机制的SRAM，其特征在于，所述MOS器件上包括两种抗辐照机制，分别为SBD嵌入结构和SOI工艺中的绝缘SiO2埋层；
所述SBD嵌入结构包括作为正极的金属Al(015)和作为负极的n型Si(011)；其中金属Al(015)高度为12nm；n型Si(011)高度为1020nm，掺杂浓度为3.8×1017cm-3，金属Al(015)与轻掺杂的n型Si(011)形成整流接触，用于降低肖特基势垒；
SOI工艺中的绝缘层为SiO2埋层(002)，长度与沟道长度相同；
NMOS器件中的T1、T2、T3、T4、T5、T6通过金属互联线进行连接，构成一个SRAM储存单元，将T3、T4的漏极与高电位VDD连接，栅极与栅电位VGG相连；T1的源极接地，漏极与T3的源极和T2的栅极连接与a点；T2的源极接地，漏极与T4的源极和T1的栅极连接与b点，此时T1、T2、T3、T4共同构成了一个RS锁存器，再将T5 NMOS管的漏极与a点相连，源极与位线相连；将T6NMOS管的漏极与b点相连，源极与位线相连，此时由T1、T2、T3、T4、T5、T6构成了SRAM的储存单元，同时将嵌入的SBD嵌入结构的金属Al(015)的金属端接地。
2.根据权利要求1所述的一种基于双抗辐照机制的SRAM，其特征在于，具有双抗辐照机制的MOS器件，包括Si衬底(001)，Si衬底001中有绝缘SiO2埋层(002)；
在源漏区上分别设置有SBD嵌入结构，所述SBD嵌入结构由金属Al(015)和n型Si(011)组成，金属Al(015)位于n型Si(011)的上方。
3.根据权利要求1所述的一种基于双抗辐照机制的SRAM，其特征在于，所述Si衬底(001)表面为P型Si层(003)，P型Si层(003)上表面依次为栅氧化层(007)和多晶硅(008)，P型Si层(003)侧面形成的直壁的沟槽中填充SiO2材料(006)。
4.根据权利要求1所述的一种基于双抗辐照机制的SRAM，其特征在于，在光刻胶上刻蚀出进行NMOS晶体管源区和漏区掺杂的窗口，窗口位于沟槽中栅电极两侧到SiO2(006)之间，NMOS有源区为轻掺杂源区(LDS)和轻掺杂漏区(LDD)(009)；
所述栅氧化层(007)和多晶硅(008)外侧覆盖Si3N4生成侧墙(010)，Si3N4生成侧墙(010)中位于栅氧化层(007)设置高纯硅Si侧墙(011)，高纯硅Si侧墙(011)顶部为金属层(015)。
5.根据权利要求4所述的一种基于双抗辐照机制的SRAM，其特征在于，所述轻掺杂源区(LDS)和轻掺杂漏区(LDD)(009)和SiO2(006)之间为重掺杂源漏区(013)，MOS器件表面为金属导线层(017)，形成金属电极。
6.根据权利要求1所述的具有双抗辐照机制的SRAM的制备方法，其特征在于，包括以下步骤；
S101、选取单晶Si衬底(001)；
S102、RCA方法清洁Si衬底，然后用10％的氢氟酸清洗，去除Si表面氧化层；
S103、向衬底Si中掺杂P型杂质，掺杂浓度约为1.5×1016cm-3，形成P型Si衬底；
S104、通过SIMOX技术(注氧隔离技术)形成埋氧化层，使氧离子注入到单晶硅衬底(001)下一定深度，离子注入后经过高温长时退火，在硅片中形成埋置的SiO2层(002)，制成SOI(绝缘层上硅)；
S105、在一定温度下，利用分子束外延工艺在SOI的顶部硅层表面淀积厚度为300nm的P型Si层(003)，掺杂浓度为3×1018cm-3；
S106、淀积SiO2保护层，利用化学气相淀积方法，即CVD工艺在上述P型Si层(002)上淀积大约10nm SiO2层(004)；
S107、用CVD工艺在SiO2材料表面淀积厚度约为100nm的Si3N4(005)，在氮化硅与硅之间生长薄氧化层SiO2层(004)起缓冲作用；
S108，在Si3N4层(005)和SiO2层(004)两端需要形成沟槽区的位置进行刻蚀，形成沟槽窗口，即形成基本为直壁的沟槽；
S109，通过沟槽区窗口，利用干法刻蚀，在硅衬底中刻蚀出约为300nm深度的沟槽；
S110，利用CVD向沟槽填充SiO2材料(006)；
S111，利用CMP方法去除表面多余的SiO2，由于氮化硅具有较强的抗抛光能力，对CMP工艺起到抛光终止层的作用，是Si3N4上方的SiO2全部被抛光去除，得到平整的表面；
S112，分别用H3PO4和HF刻蚀表面的Si3N4(005)和SiO2(004)，得到深度约为130～150nm的浅沟槽，即浅槽隔离技术；
S113，淀积一层高质量的栅氧化层(007)，厚度约为5nm；
S114，在栅氧化层上淀积一层厚度为10nm的多晶硅(008)，作为栅电极材料；
S115，对栅氧化层(007)和多晶硅(008)两端进行刻蚀，只保留宽度为6nm的栅氧化层和多晶硅，用作栅电极及起互连作用；
S116，在光刻胶上刻蚀出进行NMOS晶体管源区和漏区掺杂的窗口，窗口位于沟槽中栅电极两侧到SiO2(006)之间，采用离子注入工艺，对NMOS有源区进行离子注入，形成深度约为30nm～40nm的轻掺杂源区(LDS)和轻掺杂漏区(LDD)(009)；
S117，去除之前的光刻胶，重新利用光刻胶覆盖NMOS晶体管，只在栅极以及栅极两侧的基础上额外刻蚀宽16nm的区域，淀积Si3N4生成侧墙(010)；
S118，去除之前的光刻胶，重新利用光刻胶覆盖NMOS晶体管，只在栅极以及侧墙两侧的基础上额外刻蚀宽度5nm的区域，淀积厚度为10nm的高纯硅Si侧墙(011)，并对侧墙进行n型掺杂，此n型硅将作为SBD(肖特基二极管)的n型区；
S119，去除之前的光刻胶，重新利用光刻胶覆盖NMOS晶体管，刻蚀出比栅极、两边侧墙各宽5nm的窗口，淀积Si3N4生成侧墙(012)，用来隔离源漏区与SBD；
S120，以侧墙为掩膜，采用自对准工艺曾称重掺杂的源漏区(013)，掺杂浓度约为4.02×1020cm-3,形成源漏区以及LDD、LDS区域；
S121，利用CMP工艺，将多余的Si3N4去除；
S122，利用CVD工艺在整个硅片表面淀积厚度为25nm的BPSG，形成介质层(014)；
S123，在BPSG表面涂光刻胶，并生成用来淀积SBD金属层的窗口，余下高度为10～20nm的n型Si(011)，作为SBD的半导体部分；
S124采用溅射技术淀积SBD中的金属层(015)，然后去除光刻胶；
S125，利用CVD工艺在硅片表面淀积一层BPSG(016)，来保护嵌入的SBD；
S126，采用硝酸和氢氟酸刻蚀BPSG，形成通往重掺杂源漏区(013)和SBD金属端(015)的直壁沟槽，宽度约10nm，称为金属接触孔；
S127，利用电子束蒸发工艺在整个衬底表面淀积厚度为20nm金属导线层(017)，形成金属电极；
S128，利用选择性刻蚀工艺刻蚀制定区域的金属，并利用CMP工艺进行平坦化处理；
S129，利用CVD工艺在整个衬底表面淀积厚度为20～30nm的SiN材料(018)，用于钝化电介质，最终形成具有双抗辐照机制的NMOS器件；
S130，通过金属互联线，把六个NMOS器件T1、T2、T3、T4、T5、T6连接，构成一个SRAM储存单元，将T3、T4的漏极与高电位VDD连接，栅极与栅电位VGG相连；T1的源极接地，漏极与T3的源极和T2的栅极连接与a点；T2的源极接地，漏极与T4的源极和T1的栅极连接与b点，此时T1、T2、T3、T4共同构成了一个RS锁存器，再将T5 NMOS管的漏极与a点相连，源极与位线相连；将T6 NMOS管的漏极与b点相连，源极与位线相连，最后，将上述六个NMOS中嵌入的SBD的金属端(015)全部接地，此时T1、T2、T3、T4、T5、T6就构成了一个具有双抗辐照机制的SRAM储存单元。
7.根据权利要求6所述的具有双抗辐照机制的SRAM的制备方法，其特征在于，所述衬底(001)、埋置的SiO2层(002)、P型Si层(003)、SiO2层(004)，Si3N4(005)、SiO2材料(006)、栅氧化层(007)、多晶硅(008)作为栅电极材料；
轻掺杂的源漏区(009)、淀积Si3N4生成侧墙010；高纯硅Si侧墙(011)对侧墙进行n型掺杂，掺杂浓度为3.8×1017cm-3，此n型硅将作为SBD(肖特基二极管)的n型区；
淀积Si3N4生成侧墙(012)，用来隔离源漏区与SBD；重掺杂的源漏区(013)形成源漏区以及LDD、LDS区域。
8.根据权利要求6所述的具有双抗辐照机制的SRAM的制备方法，其特征在于，所述S104中，采用200keV的能量使剂量为1.8×1018cm-2的氧离子注入到单晶硅衬底(001)下一定深度，离子注入后经过高温(≥1200℃)长时间(约5小时)退火；
所述S105中，一定温度为500-600℃温度。
所述S112中，浅沟槽得宽长比通常在2:1～5:1之间。
所述S116中，离子注入，注入剂量为6×1012cm-2～1×1014cm-2。
所述S118中，掺杂浓度为3.8×1017cm-3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211197520.7A CN115497945A (zh) | 2022-09-29 | 2022-09-29 | 一种基于双抗辐照机制的sram及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211197520.7A CN115497945A (zh) | 2022-09-29 | 2022-09-29 | 一种基于双抗辐照机制的sram及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115497945A true CN115497945A (zh) | 2022-12-20 |
Family
ID=84472275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211197520.7A Pending CN115497945A (zh) | 2022-09-29 | 2022-09-29 | 一种基于双抗辐照机制的sram及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115497945A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116169163A (zh) * | 2023-04-24 | 2023-05-26 | 苏州珂晶达电子有限公司 | 一种sram |
-
2022
- 2022-09-29 CN CN202211197520.7A patent/CN115497945A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116169163A (zh) * | 2023-04-24 | 2023-05-26 | 苏州珂晶达电子有限公司 | 一种sram |
| CN116169163B (zh) * | 2023-04-24 | 2023-08-04 | 苏州珂晶达电子有限公司 | 一种sram |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100881825B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US4822750A (en) | MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide | |
| US4701776A (en) | MOS floating gate memory cell and process for fabricating same | |
| US8067803B2 (en) | Memory devices, transistor devices and related methods | |
| US20060049467A1 (en) | Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same | |
| CN113644072B (zh) | 半导体元件结构及其制备方法 | |
| CN1713396A (zh) | 垂直晶体管及其制造方法 | |
| US7633099B2 (en) | Field-effect transistor comprising hollow cavity | |
| EP0145606A2 (en) | Semiconductor memory device | |
| US5227660A (en) | Semiconductor device | |
| EP0160003B1 (en) | Mos floating gate memory cell and process for fabricating same | |
| JPH05136374A (ja) | 半導体装置及びその製造方法 | |
| CN115497945A (zh) | 一种基于双抗辐照机制的sram及其制备方法 | |
| CN113690173B (zh) | 三维存储器及其制备方法 | |
| US6204527B1 (en) | Semiconductor memory device and method for producing same | |
| JP2534991B2 (ja) | Ｃｍｏｓ構造の製法 | |
| JPS594156A (ja) | 半導体記憶装置 | |
| US20040132263A1 (en) | Method for forming shallow well of semiconductor device using low-energy ion implantation | |
| TWI232586B (en) | Semiconductor device and its fabrication method | |
| US20030040152A1 (en) | Method of fabricating a NROM cell to prevent charging | |
| JP2914000B2 (ja) | 半導体装置の製造方法 | |
| US6362037B1 (en) | Semiconductor device and method of fabricating same | |
| JP3526127B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| CN113451216B (zh) | 成套硅基抗辐射高压cmos器件集成结构及其制造方法 | |
| CN115411112A (zh) | 一种漏端复合sbd结构的mos抗辐照器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |