JP2007281318A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＭＩＳＦＥＴのゲート電極、ソース領域およびドレイン領域にニッケルシリサイド膜を形成した場合に、このニッケルシリサイド膜の高抵抗化および凝集を抑制できる一方で、層間絶縁膜中に含まれる水素や水分を充分に除去できる技術を提供する。
【解決手段】ＭＩＳＦＥＴのゲート電極６ａ、６ｂ、ソース領域およびドレイン領域にニッケルシリサイド膜１６を形成する。その後、半導体基板１上に窒化シリコン膜１７を形成する。続いて、半導体基板１に対してスパイクアニールを実施する。スパイクアニールは、例えば、レーザアニール装置を用いて行ない、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件で実施する。
【選択図】図１４

Description

本発明は、半導体装置の製造技術に関し、特に、ゲート電極、ソース領域およびドレイン領域にニッケルシリサイド膜を形成する半導体装置の製造技術に適用して有効な技術に関するものである。

特開平１０−８３９９０号公報（特許文献１）には、ゲート電極、ソース領域およびドレイン領域にシリサイド膜を形成し、続いて、窒化シリコン膜および酸化シリコン膜からなる積層膜を形成した後、瞬時熱アニール装置（ＲＴＡ：Rapid Thermal Anneal）で熱処理する技術が開示されている。このときの熱処理は、窒素を含有する雰囲気中で行なわれ、温度を８００℃にし、かつ、加熱時間を３０秒にして実施される。これにより、窒化シリコン膜および酸化シリコン膜よりなる積層膜中の水素を除去することができるとしている。
特開平１０−８３９９０号公報

近年、半導体装置の小型化の要求に伴い、半導体装置を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の微細化が進められている。例えば、ＭＩＳＦＥＴの微細化により、ゲート電極のゲート長が５０ｎｍ以下で動作するトランジスタが必要となってきている。ＭＩＳＦＥＴのゲート絶縁膜には、例えば、酸窒化シリコン膜が使用されるが、ＭＩＳＦＥＴの微細化に伴い、酸窒化シリコン膜の膜厚も薄膜化している。例えば、酸窒化シリコン膜の酸化シリコン換算膜厚（ＥＯＴ）が１．６５ｎｍあるいは１．２ｎｍになるまで薄膜化が進んでいる。さらに、ＭＩＳＦＥＴでは、ゲート電極、ソース領域およびドレイン領域の低抵抗化を図るため、これらの領域にシリサイド膜を形成することが行なわれている。すなわち、ゲート電極は一般にポリシリコン膜から形成されるが、このゲート電極の低抵抗化を図るため、ポリシリコン膜の上部をシリサイド化する技術が使用されている。ここで、シリサイド膜としては通常、コバルトシリサイド膜が使用されている。

しかし、ゲート電極の微細化によってゲート電極が細線化されている。このとき、細線化によってゲート電極の抵抗が上昇することになり、コバルトシリサイド膜では充分な低抵抗化を図ることが困難になってきている。そこで、細線効果に有利なニッケルシリサイド膜を使用することが検討されている。つまり、コバルトシリサイド膜よりも低抵抗なニッケルシリサイド膜をゲート電極、ソース領域およびドレイン領域に形成することが検討されている。

ところが、ニッケルシリサイド膜の場合、コバルトシリサイド膜に比べて、耐熱性が小さく、ニッケルシリサイド膜を形成した以降の工程を６００℃以下で行なわなければならない制限がある。つまり、コバルトシリサイド膜を形成する場合に比べて、低熱負荷化する必要がある。

このようにＭＩＳＦＥＴの微細化を実現するにあたり、ＭＩＳＦＥＴの構成が変更されるので、ＭＩＳＦＥＴの製造工程も変更する必要がある。特に、ニッケルシリサイド膜を使用する場合、ニッケルシリサイド膜を形成した以降の工程を６００℃以下で行なわなければならないため、層間絶縁膜中の水素や水分を充分に除去することができなくなる。つまり、層間絶縁膜を形成した後、層間絶縁膜中に含まれる水素や水分を除去するため、熱処理が実施されるが、この熱処理の温度を６００℃以上にできないことから、層間絶縁膜に含まれる水素や水分の除去を充分に行なうことができない問題点がある。

これらのことから、ＭＩＳＦＥＴの信頼性の目安となるＮＢＴｉ（Negative Bias Thermal instability）寿命が劣化することが懸念される。

つまり、ＮＢＴｉ寿命を改善する対策として、層間絶縁膜中の水素あるいは水分を充分に除去することが挙げられる。例えば、上述した特許文献１には、温度を８００℃にし、加熱時間を３０秒とする熱処理を実施することにより、層間絶縁膜中の水素を除去している。

しかし、特許文献１に記載されているような熱処理を実施すると、ニッケルシリサイド膜の抵抗値を増加させる組成変化が発生したり、ニッケルシリサイド膜の凝集を招き断線するおそれがある問題点がある。

本発明の目的は、ＭＩＳＦＥＴのゲート電極、ソース領域およびドレイン領域にニッケルシリサイド膜を形成した場合に、このニッケルシリサイド膜の高抵抗化および凝集を抑制できる一方で、層間絶縁膜中に含まれる水素や水分を充分に除去できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、（ａ）半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｃ）前記ゲート電極に整合してソース領域およびドレイン領域を形成する工程とを備える。そして、（ｄ）前記ゲート電極、前記ソース領域および前記ドレイン領域にニッケルシリサイド膜を形成する工程と、（ｅ）前記（ｄ）工程後、熱処理をする工程とを備え、前記（ｅ）工程は、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１０秒以下にする条件で実施することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ニッケルシリサイド膜および層間絶縁膜を形成した後、層間絶縁膜中に含まれる水素あるいは水分を除去するために熱処理を行なう。この熱処理において、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１０秒以下にするので、ニッケルシリサイド膜の高抵抗化あるいは凝集を招くことなく、層間絶縁膜中の水素あるいは水分を充分に除去することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態１における半導体装置として、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とｐチャネル型ＭＩＳＦＥＴを同一の半導体基板に形成したＣＭＩＳＦＥＴ（Complementary MISFET)を例に挙げて説明する。以下では、図面を参照しながら、ＣＭＩＳＦＥＴの製造方法について説明する。

まず、図１に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１を用意する。このとき、半導体基板１は、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１の主面上に素子間を分離する素子分離領域２を形成する。素子分離領域２は、素子が互いに干渉しないようにするために設けられる。この素子分離領域２は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。図１では、ＳＴＩ法によって形成された素子分離領域２を示している。ＳＴＩ法では、以下のようにして素子分離領域２を形成している。すなわち、半導体基板１にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）により、半導体基板１上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域２を形成することができる。

次に、図２に示すように、素子分離領域２で分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル４を形成する。ｐ型ウェル３は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１に導入することで形成される。具体的には、ホウ素を２００ｋｅＶのエネルギー、１×１０^１３／ｃｍ^２のドーズ量で打ち込む。さらに、ホウ素を９０ｋｅＶのエネルギー、１×１０^１３／ｃｍ^２のドーズ量で打ち込む。このように異なるエネルギーでホウ素を打ち込むのは、エネルギーの低いホウ素で半導体基板１の浅い領域に不純物を導入し、エネルギーの高いホウ素で半導体基板１の深い領域に不純物を導入する必要があるからである。このようにして、ｐ型ウェル３を形成することができる。同様に、ｎ型ウェル４は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１に導入することで形成される。具体的には、リンを４００ｋｅＶのエネルギー、１×１０^１３／ｃｍ^２のドーズ量で打ち込む。さらに、リンを２１０ｋｅＶのエネルギー、１×１０^１３／ｃｍ^２のドーズ量で打ち込む。これにより、ｎ型ウェル４を形成することができる。

続いて、図３に示すように、ｐ型ウェル３の表面領域およびｎ型ウェル４の表面領域にチャネル形成用の半導体領域を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。例えば、ｎチャネル型ＭＩＳＦＥＴが形成されるｐ型ウェル３の表面領域には、ホウ素を８ｋｅＶのエネルギー、１×１０^１２／ｃｍ^２のドーズ量で打ち込む。一方、ｐチャネル型ＭＩＳＦＥＴが形成されるｎ型ウェル４の表面領域には、砒素を７０ｋｅＶのエネルギー、１×１０^１２／ｃｍ^２のドーズ量で打ち込む。このようにして、ｐ型ウェル３あるいはｎ型ウェル４の表面領域にチャネル形成用の半導体領域を形成することができる。

次に、図４に示すように、半導体基板１上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜５は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜５を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜５と半導体基板１との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜５のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜５に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１をＮＯ、ＮＯ_２またはＮＨ_３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１の表面に酸化シリコン膜からなるゲート絶縁膜５を形成した後、窒素を含む雰囲気中で半導体基板１を熱処理し、ゲート絶縁膜５と半導体基板１との界面に窒素を偏析させることによっても同様の効果を得ることができる。

また、ゲート絶縁膜５は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜５として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜５の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜５として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。

そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。

例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ_２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。

続いて、ゲート絶縁膜５上にポリシリコン膜を形成する。ポリシリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にホウ素などのｐ型不純物を導入する。その後、フォトリソグラフィ技術およびエッチング技術を使用してポリシリコン膜をパターニングすることにより、図５に示すようなゲート電極６ａ、６ｂを形成する。ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極６ａには、ポリシリコン膜中にｎ型不純物が導入されている。このため、ゲート電極６ａの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極６ｂには、ポリシリコン膜中にｐ型不純物が導入されている。このため、ゲート電極６ｂの仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。なお、ゲート電極６ａ、６ｂのゲート長は、例えば５０ｎｍ以下となっている。すなわち、本実施の形態１で形成されるゲート電極６ａ、６ｂは微細化されている。

次に、図６に示すように、ゲート電極６ａ、６ｂの側壁にオフセットスペーサ７を形成する。オフセットスペーサ７は、例えば、酸化シリコン膜から形成されており、例えば、熱酸化法により形成することができる。

続いて、図７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極６ａに整合した低濃度ｎ型不純物拡散領域８を形成する。低濃度ｎ型不純物拡散領域８は、半導体領域であり、例えば、砒素を３．５ｋｅＶのエネルギー、ドーズ量３×１０^１４／ｃｍ^２で打ち込むことにより形成することができる。さらに、イオン注入法を使用することにより、ｐ型半導体領域９を形成する。このｐ型半導体領域９は、ｈａｌｏ領域と呼ばれ、ソース領域とドレイン領域とのパンチスルーを防止するために形成される。ｐ型半導体領域９は、例えば、ホウ素を１０ｋｅＶのエネルギー、ドーズ量８×１０^１２／ｃｍ^２で斜め（２５°）から複数回（４回）打ち込むことにより形成することができる。このようにして、ｎチャネル型ＭＩＳＦＥＴ形成領域に、低濃度ｎ型不純物拡散領域８とｐ型半導体領域９を形成することができる。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に低濃度ｐ型不純物拡散領域１０およびｎ型半導体領域１１を形成する。低濃度ｐ型不純物拡散領域１０は、ゲート電極６ｂに整合して形成される。この低濃度ｐ型不純物拡散領域１０は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。具体的に、低濃度ｐ型不純物拡散領域１０は、ホウ素を０．５ｋｅＶのエネルギー、ドーズ量４×１０^１４／ｃｍ^２で打ち込むことにより形成することができる。さらに、イオン注入法を使用することにより、ｎ型半導体領域１１を形成する。このｎ型半導体領域１１は、ｈａｌｏ領域と呼ばれ、ソース領域とドレイン領域とのパンチスルーを防止するために形成される。ｎ型半導体領域１１は、例えば、リンを３０ｋｅＶのエネルギー、ドーズ量７×１０^１２／ｃｍ^２で斜め（２５°）から複数回（４回）打ち込むことにより形成することができる。

次に、半導体基板１上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、図８に示すようなサイドウォール１２をゲート電極６ａ、６ｂの側壁に形成する。ここで、サイドウォール１２は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール１２を形成してもよい。

続いて、図９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール１２に整合した高濃度ｎ型不純物拡散領域１３を形成する。高濃度ｎ型不純物拡散領域１３は、半導体領域であり、例えば、砒素を２０ｋｅＶのエネルギー、ドーズ量４×１０^１５／ｃｍ^２で打ち込むことにより形成することができる。この高濃度ｎ型不純物拡散領域１３と低濃度ｎ型不純物拡散領域８によってソース領域が形成される。同様に、高濃度ｎ型不純物拡散領域１３と低濃度ｎ型不純物拡散領域８によってドレイン領域が形成される。このようにソース領域とドレイン領域を低濃度ｎ型不純物拡散領域８と高濃度ｎ型不純物拡散領域１３で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。すなわち、ゲート電極６ａの端部下に低濃度ｎ型不純物拡散領域８を形成することにより、ゲート電極６ａの端部下における電界集中を緩和することができる。なお、高濃度ｎ型不純物拡散領域１３には、低濃度ｎ型不純物拡散領域８に比べて高濃度にｎ型不純物が導入されている。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール１２に整合した高濃度ｐ型不純物拡散領域１４を形成する。高濃度ｐ型不純物拡散領域１４は、例えば、ホウ素を２ｋｅＶのエネルギー、ドーズ量４×１０^１４／ｃｍ^２で打ち込むことにより形成することができる。この高濃度ｐ型不純物拡散領域１４と低濃度ｐ型不純物拡散領域１０によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしており、ゲート電極６ｂの端部下における電界集中を緩和することができる。なお、高濃度ｐ型不純物拡散領域１４には、低濃度ｐ型不純物拡散領域１０に比べて高濃度にｐ型不純物が導入されている。このようにして、高濃度ｎ型不純物拡散領域１３および高濃度ｐ型不純物拡散領域１４を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。

その後、図１０に示すように、半導体基板１上にニッケル膜１５を形成する。このとき、ゲート電極６ａ、６ｂに直接接するようにニッケル膜１５が形成される。同様に、高濃度ｎ型不純物拡散領域１３および高濃度ｐ型不純物拡散領域１４にもニッケル膜１５が直接接する。このニッケル膜１５は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケル膜１５を形成した後、５００℃〜６００℃程度の熱処理を施すことにより、ゲート電極６ａ、６ｂを構成するポリシリコン膜とニッケル膜１５を反応させて、図１１に示すようなニッケルシリサイド膜１６を形成する。これにより、ゲート電極６ａ、６ｂはポリシリコン膜とニッケルシリサイド膜１６の積層構造となる。ニッケルシリサイド膜１６は、ゲート電極６ａ、６ｂの低抵抗化のために形成される。同様に、上述した熱処理により、高濃度ｎ型不純物拡散領域１３および高濃度ｐ型不純物拡散領域１４の表面においてもシリコンとニッケル膜１５が反応してニッケルシリサイド膜１６が形成される。このため、高濃度ｎ型不純物拡散領域１３および高濃度ｐ型不純物拡散領域１４においても低抵抗化を図ることができる。そして、未反応のニッケル膜は、半導体基板１上から除去される。

ここで、シリサイド膜として、コバルトシリサイド膜が使用されてきたが、ゲート電極６ａ、６ｂの微細化に伴って、コバルトシリサイド膜では充分な低抵抗化が図れなくなってきている。すなわち、本実施の形態１では、ゲート長が５０ｎｍ以下であるゲート電極６ａ、６ｂを形成しており、このような微細化されたゲート電極６ａ、６ｂでは、ゲート電極６ａ、６ｂの表面にコバルトシリサイド膜を形成しても充分に低抵抗化を図ることができない。つまり、ゲート電極６ａ、６ｂの微細化にともなって、ゲート電極６ａ、６ｂが細線化されてきている。この細線化によってゲート電極の抵抗が上昇することになり、コバルトシリサイド膜では充分な低抵抗化を図ることが困難になってきている。そこで、細線効果に有利なニッケルシリサイド膜を使用することが検討されている。つまり、本実施の形態１では、コバルトシリサイド膜よりも低抵抗なニッケルシリサイド膜をゲート電極、ソース領域およびドレイン領域に形成することにより、ゲート電極６ａ、６ｂのゲート長が５０ｎｍ以下に微細化された場合であっても、ゲート電極６ａ、６ｂなどの低抵抗化を充分に図ることができる。このようにして、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成することができる。

次に、配線工程について説明する。図１２に示すように、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成した半導体基板１上に窒化シリコン膜１７を形成する。窒化シリコン膜１７は、例えば、ＣＶＤ法で形成することができる。

ここで、窒化シリコン膜１７には、不純物である水素や水分が含まれている。この水素や水分は、窒化シリコン膜１７から容易に拡散する性質を持っている。このため、窒化シリコン膜１７中に存在する水素や水分がｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜５に侵入するおそれがある。特に、窒化シリコン膜１７は、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの直上に形成されており、ゲート絶縁膜５に近いため、ゲート絶縁膜５中に水素や水分が侵入しやすい。水素や水分がゲート絶縁膜５に浸入すると、ゲート絶縁膜５中でシリコン−水素結合（Ｓｉ−Ｈ）が形成される。このとき形成されるシリコン−水素結合は、非常に不安定で切断しやすい。したがって、シリコン−水素結合を形成するが切断されて、シリコンに未結合手（ダングリングボンド）が形成される。このようにシリコンに未結合手が形成されるとゲート絶縁膜５中に固定電荷が形成されやすくなる。ゲート絶縁膜５中に固定電荷が形成されると、ＭＩＳＦＥＴのしきい値電圧が変動することになる。すなわち、窒化シリコン膜１７中に存在する水素や水分などに起因してＭＩＳＦＥＴのしきい値電圧が規定値からずれることになる。ＭＩＳＦＥＴのしきい値電圧の安定性を図るものとして、ＮＢＴｉ寿命というものがある。ＮＢＴｉ寿命とは、半導体装置の信頼性を図る尺度の役割を果たし、ＭＩＳＦＥＴのしきい値電圧が規定値の範囲内である時間を示すものである。つまり、ＮＢＴｉ寿命が長いということは、ＭＩＳＦＥＴのしきい値電圧が安定していることを示している。

上述したように、窒化シリコン膜１７に水素や水分などが多量に含まれていると、これがゲート絶縁膜５中に拡散し、しきい値電圧の変動をもたらす。このため、ＮＢＴｉ寿命が劣化するという問題点が発生する。このため、通常の製造工程では、窒化シリコン膜１７中の水素や水分を除去するために熱処理が実施される。この熱処理は、例えば、特許文献１に記載している技術のように、８００℃程度の温度で３０秒間加熱する条件で行なわれる。しかし、このような条件の熱処理を実施すると以下に示すような問題点が発生する。

従来、ゲート電極６ａ、６ｂに形成するシリサイド膜としてコバルトシリサイド膜が使用されてきた。コバルトシリサイド膜は耐熱性が充分あるので、コバルトシリサイド膜を形成した後、８００℃程度の温度で３０秒間加熱する熱処理を施しても問題はない。ところが、本実施の形態１のように、ゲート電極６ａ、６ｂの微細化に対応して、コバルトシリサイド膜に変えてより低抵抗なニッケルシリサイド膜１６を形成する場合は問題が発生する。すなわち、ニッケルシリサイド膜１６の耐熱性は、コバルトシリサイド膜に比べて低いという性質がある。したがって、ニッケルシリサイド膜１６を形成した後、８００℃程度の温度で３０秒間加熱する熱処理を施すと、ニッケルシリサイド膜を構成する分子が組成変化を起こし高抵抗化する問題点や凝集による断線が生じる問題点が発生する。すなわち、ニッケルシリサイド膜１６を形成した際、その組成はＮｉＳｉであり、この組成比のニッケルシリサイド膜１６は低抵抗である。しかし、ニッケルシリサイド膜１６を形成した後、６００℃以上の高温の熱処理を長時間実施すると、ニッケルシリサイド膜１６を構成する分子の組成がＮｉＳｉからＮｉＳｉ_２に変化する。ＮｉＳｉ_２は、ＮｉＳｉに比べて高抵抗である性質がある。このため、ゲート電極６ａ、６ｂに低抵抗なニッケルシリサイド膜１６を形成したにもかかわらず、その後の熱処理によって高抵抗化してしまう。したがって、ゲート電極６ａ、６ｂにニッケルシリサイド膜を形成する利点が消失してしまう。さらに、６００℃以上の高温の熱処理を長時間実施すると、ニッケルシリサイド膜１６が凝集を起こす。このため、ゲート電極６ａ、６ｂがニッケルシリサイド膜１６の凝集に起因した応力を受けることになり、断線するおそれがある。このことから、ニッケルシリサイド膜１６を形成した後、６００℃以上で長時間の熱処理を実施しないようにする必要がある。

しかし、ニッケルシリサイド膜１６を形成した後には、半導体基板１上に層間絶縁膜の一部となる窒化シリコン膜１７を形成する必要がある。この窒化シリコン膜１７中には、水素や水分などの不純物が含まれており、これらの不純物がゲート絶縁膜５中に拡散してＮＢＴｉ寿命を劣化させる。したがって、ＮＢＴｉ寿命を改善するために、熱処理を実施し、窒化シリコン膜１７から水素や水分を除去する必要がある。このときの熱処理を６００℃以下で実施すると、水素や水分の除去を充分に行なうことができない。以上のことから、ニッケルシリサイド膜１６の特性を劣化させずに、窒化シリコン膜１７中の水素や水分を除去することは困難であることがわかる。

そこで、本実施の形態１では、ニッケルシリサイド膜１６を形成し、層間絶縁膜の一部となる窒化シリコン膜１７を形成した後、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１０秒以下にする条件でスパイクアニールを実施する。本明細書でスパイクアニールとは、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１０秒以下にする条件で行なう熱処理をいうものとする。

図１３は、本実施の形態１におけるスパイクアニールを実施する加熱処理装置の一例を示した模式図である。図１３において、加熱処理装置１００は、レーザ光を用いて加熱するレーザアニール装置を示している。この加熱処理装置１００は、ステージ１０１を有しており、このステージ１０１上に加熱する半導体基板（半導体ウェハ）１が載置される。ステージ１０１の周囲には外枠体１０２が形成されており、この外枠体１０２の内部には、窒素あるいはアルゴンなどの不活性ガスを含む雰囲気が充填されている。窒素あるいはアルゴンなどは、半導体基板１を加熱する際、雰囲気と半導体基板１との反応を抑制するために充填されている。外枠体１０２には、レーザ光を照射する射出口１０３が設けられており、この射出口１０３からレーザ光を半導体基板１上に照射するようになっている。そして、半導体基板１上にレーザ光を照射することにより、図１４に示すように、半導体基板１を加熱する。レーザ光による加熱では、半導体基板１の局所領域を加熱し、その後、領域を移動して加熱することを続けて、半導体基板１の全面を加熱するようになっている。なお、本実施の形態１では、窒素あるいはアルゴンなどの不活性ガスを含む雰囲気中でスパイクアニールを実施しているが、例えば、大気中でスパイクアニールを実施してもよい。

図１４に示すように、半導体基板１に対してレーザアニール装置を用いてスパイクアニールを実施する。このときのスパイクアニールは、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件で実施することが本発明の特徴の１つである。このスパイクアニールでは、温度を７００℃以上１３００℃以下で実施しているので、窒化シリコン膜１７中に含まれる水素や水分を充分に除去することができる。このため、スパイクアニールを実施した後は、窒化シリコン膜１７中の水素や水分を充分に除去することができるので、水素や水分がゲート絶縁膜５に侵入することに起因したＭＩＳＦＥＴのしきい値電圧の変動を抑制することができ、半導体装置のＮＢＴｉ寿命を改善することができる。

一方、スパイクアニールを７００℃以上１３００℃以下で実施しているので、従来のアニール工程であると、ゲート電極６ａ、６ｂに形成したニッケルシリサイド膜の高抵抗化および凝集が生じる懸念がある。しかし、本実施の形態１におけるスパイクアニールでは、加熱時間を１マイクロ秒以上１ミリ秒以下という短時間で実施しているため、ニッケルシリサイド膜１６の抵抗値を増加させる組成変化および凝集を起こさなくすることができるのである。つまり、半導体基板１の温度が７００℃以上１３００℃以下になる時間は、１マイクロ秒以上１ミリ秒以下という短時間であるため、ニッケルシリサイド膜１６に加わる熱負荷量は大きくなく、ニッケルシリサイド膜１６に悪影響を及ぼすことを防止できるのである。

このことから、本実施の形態１によれば、ニッケルシリサイド膜１６の形成後に、７００℃以上１３００℃以下の熱処理を実施しているが、加熱時間を１マイクロ秒以上１ミリ秒以下という短時間にすることにより、ニッケルシリサイド膜１６の抵抗値を増加させる組成変化および凝集を防止できる。一方で、スパイクアニールの温度を７００℃以上１３００℃以下にしているので、窒化シリコン膜１７中の水素や水分を充分に除去することができる。つまり、本実施の形態１では、ニッケルシリサイド膜１６の特性を劣化させることなく、半導体装置のＮＢＴｉ寿命を向上させることができる顕著な効果を奏する。

さらに、加熱時間が１マイクロ秒以上１ミリ秒以下という短時間であることから、ＭＩＳＦＥＴのソース領域あるいはドレイン領域を構成する不純物拡散領域（低濃度ｎ型不純物拡散領域８、高濃度ｎ型不純物拡散領域１３、低濃度ｐ型不純物拡散領域１０、高濃度ｐ型不純物拡散領域１４）の不純物を再拡散させることなく、スパイクアニールを実施できる。このため、本実施の形態１におけるスパイクアニールによれば、不純物拡散によるＭＩＳＦＥＴの特性劣化を生じることを抑制できる。

スパイクアニールは、上述したようにレーザアニール装置を用いて実施することができるが、このときのレーザアニールは、半導体基板１を構成するシリコンを溶融させて加熱する溶融レーザアニールだけでなく、シリコンを溶融させないで加熱する非溶融レーザアニールなども使用できる。さらに、レーザアニール装置だけでなく、キセノンランプを用いたフラッシュランプアニール装置を使用してスパイクアニールを実施することもできる。フラッシュランプアニール装置を使用する場合、スパイクアニールはレーザアニール装置を使用する場合と同様に、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件で実施する。さらに、本実施の形態１におけるスパイクアニールは、赤外線ランプを使用する瞬時熱アニール装置（ＲＴＡ）を用いて実施してもよい。瞬時熱アニール装置を用いる場合、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１秒以上１０秒以下にする条件で実施する。瞬時熱アニール装置を用いた場合、加熱時間が１秒以上１０秒以下であるが、この時間であってもニッケルシリサイド膜１６の抵抗値を増加させる組成変化および凝集を防止できる。一方で、窒化シリコン膜１７中の水素や水分を充分に除去することができる。

また、本実施の形態１におけるスパイクアニールを１０００℃程度で実施することにより、ニッケルシリサイド膜１６の形成によって脱活性化した不純物の再活性化も可能となる。すなわち、ソース領域およびドレイン領域を形成する際、不純物拡散領域に含まれる不純物の活性化を行なうため１０００℃程度の熱処理を行なっている。その後、ニッケルシリサイド膜１６を形成する際、５００℃〜６００℃程度の熱処理を行なう。このときの５００℃〜６００℃程度の熱処理によって、ソース領域あるいはドレイン領域を構成する不純物拡散領域の不純物が脱活性化してしまう。不純物が脱活性化すると、ソース領域およびドレイン領域の抵抗値が上昇し、駆動電流の減少を招いてしまう。しかし、本実施の形態１によれば、ニッケルシリサイド膜１６を形成した後、スパイクアニールを実施している。このスパイクアニールを１０００℃程度で行なうことにより、ソース領域あるいはドレイン領域を構成する不純物の再活性化を行なうことができる。したがって、ソース領域およびドレイン領域の低抵抗化を図ることができ、駆動電流の減少を抑制することができる。

なお、ソース領域あるいはドレイン領域を構成する不純物拡散領域の不純物を活性化するために、不純物を半導体基板１にイオン注入した後、１０００℃程度の熱処理をしている。しかし、本実施の形態１によれば、ニッケルシリサイド膜１６を形成した後、スパイクアニールを実施しているので、このスパイクアニールによってソース領域およびドレイン領域の不純物の活性化を行なってもよい。つまり、ソース領域およびドレイン領域の形成時に行なう熱処理を省略し、本実施の形態１におけるスパイクアニールによってソース領域あるいはドレイン領域の不純物の活性化を兼ねるように構成してもよい。このとき実施するスパイクアニールは、例えば、瞬時熱アニール装置を使用する場合、温度を１０００℃以上１１００℃以下にし、かつ、加熱時間を０．１秒以下にする条件で実施することで実現できる。

本実施の形態１においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを形成したＣＭＩＳＦＥＴを例に挙げて説明しているが、特に、ｐチャネル型ＭＩＳＦＥＴを有する半導体装置に本発明を適用して有効である。ｐチャネル型ＭＩＳＦＥＴでは、窒化シリコン膜１７中に含まれる水素あるいは水分がゲート絶縁膜５に拡散することによって生じるしきい値電圧の変動が、ｎチャネル型ＭＩＳＦＥＴに比べて顕著であることが知られているからである。したがって、ニッケルシリサイド膜１６を形成したｐチャネル型ＭＩＳＦＥＴに本実施の形態１におけるスパイクアニールを実施することにより、ニッケルシリサイド膜１６の特性劣化を生じることなく、窒化シリコン膜１７中の水素や水分を除去することができ、ＮＢＴｉ寿命を改善することができる。つまり、ｎチャネル型ＭＩＳＦＥＴよりもｐチャネル型ＭＩＳＦＥＴの方がＮＢＴｉ寿命の改善効果が顕著に現れる。

次に、図１５に示すように、半導体基板１の主面上に酸化シリコン膜１８を形成する。この酸化シリコン膜１８は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜１８の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。

次に、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜１８にコンタクトホール１９を形成する。続いて、コンタクトホール１９の底面および内壁を含む酸化シリコン膜１８上にチタン／窒化チタン膜２０ａを形成する。チタン／窒化チタン膜２０ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜２０ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。

続いて、コンタクトホール１９を埋め込むように、半導体基板１の主面の全面にタングステン膜２０ｂを形成する。このタングステン膜２０ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜１８上に形成された不要なチタン／窒化チタン膜２０ａおよびタングステン膜２０ｂを例えばＣＭＰ法を除去することにより、プラグ２１を形成することができる。

次に、図１７に示すように、酸化シリコン膜１８およびプラグ２１上にチタン／窒化チタン膜２２ａ、アルミニウム膜２２ｂ、チタン／窒化チタン膜２２ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線２３を形成する。さらに、配線２３の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態１における半導体装置を形成することができる。

本実施の形態１によれば、ニッケルシリサイド膜１６および窒化シリコン膜１７を形成した後、窒化シリコン膜１７中に含まれる水素あるいは水分を除去するために熱処理を行なう。この熱処理において、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１０秒以下にするので、ニッケルシリサイド膜１６の高抵抗化あるいは凝集を招くことなく、窒化シリコン膜１７中の水素あるいは水分を充分に除去することができる。すなわち、本実施の形態１によれば、ニッケルシリサイド膜１６および窒化シリコン膜１７を形成した後に、スパイクアニールを実施することにより、ニッケルシリサイド膜１６の特性を劣化させることなく、半導体装置のＮＢＴｉ寿命を改善することができる。

（実施の形態２）
前記実施の形態１では、半導体基板１上に窒化シリコン膜１７を形成した後、スパイクアニールを実施する例について説明した。本実施の形態２では、窒化シリコン膜１７上に酸化シリコン膜１８を形成した後に、スパイクアニールを実施する例について説明する。

図１から図１２までは前記実施の形態１と同様である。続いて、図１８に示すように、窒化シリコン膜１７上に酸化シリコン膜１８を形成する。窒化シリコン膜１７と酸化シリコン膜１８によって層間絶縁膜が形成されている。酸化シリコン膜１８は、例えば、ＴＥＯＳを原料としたＣＶＤ法によって形成することができる。ここで、ＴＥＯＳを原料とした酸化シリコン膜１８には、水素や水分などの不純物が多量に含まれている。したがって、前記実施の形態１のように窒化シリコン膜１７を形成した後にスパイクアニールを実施しても、その後に形成する酸化シリコン膜１８に水素や水分などの不純物が多量に含まれていると、酸化シリコン膜１８中から水素や水分が拡散し、半導体装置のＮＢＴｉ寿命を劣化させることになる。

そこで、本実施の形態２では、図１９に示すように、窒化シリコン膜１７と酸化シリコン膜１８とを積層して形成した後、スパイクアニールを実施する。このようにすることにより、窒化シリコン膜１７だけでなく酸化シリコン膜１８中に含まれる水素と水分を除去することができるので、ゲート絶縁膜５の内部に水素や水分が拡散することをさらに防止することができ、半導体装置のＮＢＴｉ寿命を改善することができる。このときのスパイクアニールの条件は、前記実施の形態１と同様であり、例えば、レーザアニール装置を使用する場合、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件で実施する。これにより、ニッケルシリサイド膜１６の高抵抗化あるいは凝集を招くことなく、層間絶縁膜（窒化シリコン膜１７、酸化シリコン膜１８）中に含まれる水素や水分を充分に除去することができる。さらに、層間絶縁膜を形成した後にスパイクアニールを実施することにより、層間絶縁膜を焼しめる効果も得られる。

なお、本実施の形態２でも、レーザアニール装置のほか、フラッシュランプアニール装置や瞬時熱アニール装置を使用してもよい。

また、酸化シリコン膜１８および窒化シリコン膜１７に、前述の実施の形態１の図１６で示したようなコンタクトホール１９を形成した後に、上記のスパイクアニールを実施することもでき、この場合も同様の効果を得ることができる。

（実施の形態３）
前記実施の形態２では、層間絶縁膜を形成した後に、スパイクアニールを実施する例について説明した。本実施の形態３では、配線層を形成した後に、スパイクアニールを実施する例について説明する。本実施の形態３では、一例として配線層をダマシン法による銅配線で形成する場合について説明する。

図１から図１６までは前記実施の形態１と同様である。ただし、本実施の形態３では、窒化シリコン膜１７を形成した直後にスパイクアニールを実施していない。図２０から図２８では、第１配線層より下層の構造については図示を省略している。

まず、図２０に示すように、プラグ２１を形成した酸化シリコン膜１８上に窒化シリコン膜３０および酸化シリコン膜３１を形成する。窒化シリコン膜３０および酸化シリコン膜３１は、例えばＣＶＤ法を使用することにより形成できる。

続いて、図２１に示すように、酸化シリコン膜３１を形成した半導体基板１に対し、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜３１および酸化シリコン膜３１の下層に形成された窒化シリコン膜３０に配線溝３２を形成する。この配線溝３２の底部にはプラグ２１が露出している。その後、図２２に示すように、半導体基板１の主面上にチタン膜と窒化チタン膜の積層膜よりなるチタン／窒化チタン膜３３ａを形成する。このとき、配線溝３２の内壁にチタン／窒化チタン膜３３ａが形成される。チタン／窒化チタン膜３３ａは、例えばスパッタリング法を使用して形成することができる。このチタン／窒化チタン膜３３ａは、導電性バリア膜としての機能を有している。すなわち、後述するように配線溝３２へ埋め込まれる銅のシリコンなどへの拡散を防止する機能を有している。このような導電性バリア膜としては、チタン膜や窒化チタン膜に代えて、例えばタンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜等の高融点金属の窒化物膜や、窒化チタンシリサイド膜、窒化タングステンシリサイド膜を用いてもよい。また、これらの合金を主材料に用いている膜でもよい。さらに、上記した単体膜だけでなく積層膜を使用することもできる。

次に、チタン／窒化チタン膜３３ａ上に銅（Ｃｕ）膜からなる比較的薄いシード膜（図示せず）を形成する。シード膜は、例えばスパッタリング法を使用して形成することができる。このシード膜は、後述する主導体膜である銅膜３３ｂとチタン／窒化チタン膜３３ａとの密着性を向上させるために形成される。また、シード膜は、後述する電解めっき法を行う際の電極としての役割も有する。

その後、半導体基板１の全面にシード膜に比べて相対的に厚い銅膜３３ｂを、配線溝３２へ埋め込むように形成する。銅膜３３ｂは、例えば電解めっきや無電解めっきなどのめっき法を使用して形成される。また、チタン／窒化チタン膜３３ａ上に直接スパッタリング法により銅膜３３ｂを形成した後、リフローすることにより表面を平坦化することによっても形成することができるし、ＣＶＤ法を使用して銅膜３３ｂを堆積させるようにしてもよい。

続いて、図２３に示すように、配線溝３２に埋め込まれたチタン／窒化チタン膜３３ａおよび銅膜３３ｂを残す一方で、酸化シリコン膜３１上に形成された不要なチタン／窒化チタン膜３３ａおよび銅膜３３ｂを除去することにより、配線３４を形成する。不要なチタン／窒化チタン膜３３ａおよび銅膜３３ｂの除去には、例えばＣＭＰを使用した研磨によって行うことができる。

次に、図２４に示すように、配線３４を形成した酸化シリコン膜３１上に窒化シリコン膜３５を形成し、この窒化シリコン膜３５上に酸化シリコン膜３６を形成する。さらに、酸化シリコン膜３６上に窒化シリコン膜３７を形成し、この窒化シリコン膜３７上に酸化シリコン膜３８を形成する。窒化シリコン膜３５、３７は、例えばＣＶＤ法を使用することにより形成でき、酸化シリコン膜３６、３８は、ＴＥＯＳを原料としたＣＶＤ法を使用して形成することができる。

そして、図２５に示すように、フォトリソグラフィ技術およびエッチング技術を使用して窒化シリコン膜３５から酸化シリコン膜３８よりなる積層膜に配線溝４０および接続孔３９を形成する。このとき、接続孔３９の底部では、配線３４が露出している。その後、図２６に示すように、配線溝４０および接続孔３９の内壁を含む半導体基板１の主面上にチタン／窒化チタン膜４１ａを形成する。

続いて、チタン／窒化チタン膜４１ａが形成された半導体基板１に、例えばスパッタリング法を使用して銅膜よりなる比較的薄いシード膜を形成する。そして、シード膜より厚い銅膜４１ｂを配線溝４０および接続孔３９へ埋め込むように形成する。

次に、図２７に示すように、配線溝４０および接続孔３９に埋め込まれたチタン／窒化チタン膜４１ａおよび銅膜４１ｂを残す一方で、酸化シリコン膜３８上に形成された不要なチタン／窒化チタン膜４１ａおよび銅膜４１ｂを除去することにより、配線４２およびプラグを形成する。不要なチタン／窒化チタン膜４１ａおよび銅膜４１ｂの除去には、例えばＣＭＰを使用した研磨によって行うことができる。

このようにして配線層を形成した後、図２８に示すように、配線層を形成した半導体基板に対してスパイクアニールを実施する。前記実施の形態２のように窒化シリコン膜１７と酸化シリコン膜１８を形成した後にスパイクアニールを実施しても、その後に形成する層間絶縁膜に水素や水分などの不純物が多量に含まれていると、配線層間に形成される層間絶縁膜中から水素や水分が拡散し、半導体装置のＮＢＴｉ寿命を劣化させることになる。つまり、窒化シリコン膜１７および酸化シリコン膜１８は、ＭＩＳＦＥＴの直上に形成されるため、これらの膜中に含まれる水素や水分がＭＩＳＦＥＴのゲート絶縁膜に拡散する可能性が高くなる。このため、これらの膜を形成した後、スパイクアニールを実施することは有効である。しかし、さらに上層には、配線層間を絶縁する層間絶縁膜が形成される。この層間絶縁膜も例えば、ＴＥＯＳを原料としたＣＶＤ法により形成されるため、膜中に水素や水分などの不純物が含まれている。したがって、窒化シリコン膜１７や酸化シリコン膜１８中に含まれる水素や水分をスパイクアニールによって除去しても、スパイクアニール後に形成する上層の層間絶縁膜に含まれる水素や水分がＭＩＳＦＥＴのゲート絶縁膜中に拡散するおそれがある。

そこで、本実施の形態３では、図２８に示すように、酸化シリコン膜１８の上層に配線層を形成した後、スパイクアニールを実施する。このようにすることにより、配線層間を絶縁する層間絶縁膜中に含まれる水素と水分を除去することができるので、ゲート絶縁膜５の内部に水素や水分が拡散することをさらに防止することができ、半導体装置のＮＢＴｉ寿命を改善することができる。このときのスパイクアニールの条件は、前記実施の形態１と同様であり、例えば、レーザアニール装置を使用する場合、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件で実施する。これにより、ニッケルシリサイド膜１６の高抵抗化あるいは凝集を招くことなく、配線層間に形成する層間絶縁膜中の水素や水分を充分に除去することができる。さらに、層間絶縁膜を形成した後にスパイクアニールを実施することにより、層間絶縁膜を焼しめる効果も得られる。なお、本実施の形態３でも、レーザアニール装置のほか、フラッシュランプアニール装置や瞬時熱アニール装置を使用してもよい。

また、配線層を形成した後に、スパイクアニールを実施すると、配線層のエレクトロマイグレーション特性やストレスマイグレーション特性も改善することができる。エレクトロマイグレーションとは、配線中を流れる電流密度が高くなると、電流により金属原子が運動量を得て下流側に金属原子が移動する現象をいう。この現象により、配線にボイド（void）が発生し断線の原因になったり、電子流の下流に突起（ヒロック：hillock）が発生し配線の信頼性が低下する原因となる。また、ストレスマイグレーションとは、配線が熱によって応力を受け、応力の緩和過程で発生するボイドが断線などを引き起こす現象をいう。本実施の形態３によれば、スパイクアニールを実施することにより、エレクトロマイグレーションやストレスマイグレーションの発生を抑制することができる。つまり、スパイクアニールによる熱処理により、金属原子の移動を緩和することができ、さらに、配線にかかる応力を抑制することができるのである。

なお、本実施の形態３では、ダマシン法による銅配線を形成する例を説明したが、これに限らず、例えばアルミニウム配線を用いた場合にも適用することができる。特に、アルミニウム配線では、エレクトロマイグレーションやストレスマイグレーションが起こりやすいので、本実施の形態３におけるスパイクアニールを実施することにより、層間絶縁膜中の水素や水分を充分に除去することができるとともに、効果的にエレクトロマイグレーションやストレスマイグレーションを抑制することができる。

実施の形態１〜３では、異なる工程で１回のスパイクアニールを実施する例を説明したが、実施の形態１〜３を組み合わせて、複数の工程でスパイクアニールを実施してもよい。複数の工程でスパイクアニールを実施することにより、さらに、層間絶縁膜中に含まれる水素や水分を除去することができる。

（実施の形態４）
本実施の形態４では、不揮発性メモリを含む半導体装置にスパイクアニールを実施する例について説明する。以下に、本実施の形態４における不揮発性メモリセルの製造工程について図面を参照しながら説明する。

図２９に示すように、半導体基板５０上に例えば熱酸化法を使用して酸化シリコン膜よりなるゲート絶縁膜５１を形成する。そして、ゲート絶縁膜５１上にポリシリコン膜を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングし、コントロールゲート電極５２を形成する。

続いて、コントロールゲート電極５２を形成した半導体基板５０上に、例えば酸化シリコン膜からなる第１電位障壁膜５３、窒化シリコン膜からなる電荷蓄積膜５４および酸化シリコン膜からなる第２電位障壁膜５５を形成する。そして、第２電位障壁膜５５上にポリシリコン膜を形成する。

次に、異方性エッチングをすることにより、コントロールゲート電極５２の両側の側壁にだけ、第１電位障壁膜５３、電荷蓄積膜５４、第２電位障壁膜５５およびポリシリコン膜を残す。そして、片側の側壁に形成されている第１電位障壁膜５３、電荷蓄積膜５４、第２電位障壁膜５５およびポリシリコン膜を除去して、コントロールゲート電極５２の片側の側壁にだけ、第１電位障壁膜５３、電荷蓄積膜５４、第２電位障壁膜５５およびメモリゲート電極５６を形成する。

続いて、フォトリソグラフィ技術およびイオン注入法を使用して不純物拡散領域５７を形成する。この不純物拡散領域５７は、不揮発性メモリのソース領域あるいはドレイン領域となる。

次に、半導体基板５０上に酸化シリコン膜を形成した後、異方性エッチングすることにより、コントロールゲート電極５２およびメモリゲート電極５６の側壁にサイドウォール５８を形成する。そして、半導体基板５０上に、例えばスパッタリング法を使用してニッケル膜を形成した後、５００℃〜６００℃の熱処理を施す。これにより、コントロールゲート電極５２、メモリゲート電極５６および不純物拡散領域５７にニッケルシリサイド膜５９を形成する。ニッケルシリサイド膜５９は低抵抗化のために形成される。

続いて、図３０に示すように、半導体基板５０上に層間絶縁膜となる窒化シリコン膜６０および酸化シリコン膜６１を形成する。窒化シリコン膜６０は、例えばＣＶＤ法を使用して形成することができ、酸化シリコン膜６１は、例えばＴＥＯＳを原料としたＣＶＤ法を使用することにより形成することができる。

ここで、窒化シリコン膜６０および酸化シリコン膜６１には、水素や水分などの不純物が含まれている。この窒化シリコン膜６０や酸化シリコン膜６１に含まれている水素や水分は容易に拡散する。例えば、水素や水分が拡散して、メモリトランジスタの電荷蓄積膜５４内に侵入すると、電荷蓄積膜５４の電荷保持特性（リテンション特性）を劣化させる。すなわち、不揮発性メモリセルの信頼性（データ保持特性）を低下させることになる。また、選択トランジスタのゲート絶縁膜５１内に水素や水分が拡散すると、前記実施の形態１で説明したように、しきい値電圧の変動が生じることになる。

このため、不揮発性メモリセルでは、窒化シリコン膜６０および酸化シリコン膜６１を形成した後、水素や水分を除去するための熱処理が行なわれる。通常、この熱処理は、６００℃以上の温度（例えば８００℃）で、かつ、加熱時間を長時間（３０秒以上）にして行なわれる。しかし、本実施の形態４では、低抵抗化を図るため、コントロールゲート電極５２、メモリゲート電極５６および不純物拡散領域５７にニッケルシリサイド膜５９を形成している。ニッケルシリサイド膜５９に６００℃以上の温度で長時間の熱処理を加えると、ニッケルシリサイド膜５９は、抵抗値を増加させる組成変化や凝集を起こす。したがって、ニッケルシリサイド膜５９を形成した本実施の形態４における不揮発性メモリセルでは、通常の熱処理を行なうことができない。

そこで、本実施の形態４では、図３１に示すように、窒化シリコン膜６０および酸化シリコン膜６１を形成した後、スパイクアニールを実施している。このようにすることにより、窒化シリコン膜６０や酸化シリコン膜６１中に含まれる水素と水分を除去することができるので、電荷蓄積膜５４やゲート絶縁膜５１の内部に水素や水分が拡散することをさらに防止することができる。このため、不揮発性メモリセルのデータ保持特性（リテンション特性）を改善することができる。このときのスパイクアニールの条件は、前記実施の形態１と同様であり、例えば、レーザアニール装置を使用する場合、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件で実施する。これにより、ニッケルシリサイド膜５９の高抵抗化あるいは凝集を招くことなく、窒化シリコン膜６０および酸化シリコン膜６１中に含まれる水素や水分を充分に除去することができる。さらに、層間絶縁膜を形成した後にスパイクアニールを実施することにより、層間絶縁膜を焼しめる効果も得られる。なお、本実施の形態４でも、レーザアニール装置のほか、フラッシュランプアニール装置や瞬時熱アニール装置を使用してもよい。

この後は、通常の製造工程を経て配線層を形成する。このようにして、本実施の形態４における不揮発性メモリセルを形成することができる。図２９に示す不揮発性メモリセルによれば、コントロールゲート電極５２を備える選択トランジスタをオン／オフすることにより、特定の不揮発性メモリセルを選択する。そして、メモリゲート電極５６を備えるメモリトランジスタにおいて、電荷蓄積膜５４に電荷を蓄積することによって書き込み動作を行い、また、電荷蓄積膜５４に電荷が蓄積されているか否かによってしきい値電圧が変化することを利用して読み出し動作を行なう。さらに、電荷蓄積膜５４に蓄積された電荷を引き抜くことにより消去動作を行なうようになっている。

（実施の形態５）
前記実施の形態１では、窒素あるいはアルゴンを充填した加熱処理を用いてスパイクアニールを実施する例について説明した。本実施の形態５では、水素あるいは重水素を充填した加熱処理装置を用いてスパイクアニールを実施する例について説明する。

図３２は、本実施の形態５におけるスパイクアニールを実施する加熱処理装置１００を示した図である。図３２に示す加熱処理装置は、前記実施の形態１で使用する加熱処理装置１００とほぼ同様の構成をとっている。異なる点は、前記実施の形態１では、窒素あるいはアルゴンを充填した状態で加熱するのに対し、本実施の形態５では、水素あるいは重水素を充填した状態で加熱する点である。すなわち、本実施の形態５では、例えば、加熱処理装置１００としてレーザアニール装置を使用する場合、水素あるいは重水素を含む雰囲気中で、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件でスパイクアニールを実施する。これにより、ニッケルシリサイド膜の高抵抗化あるいは凝集を招くことなく、層間絶縁膜中の水素や水分を充分に除去することができる。なお、加熱処理装置１００は、レーザアニール装置だけでなく、キセノンランプを用いたフラッシュランプアニール装置を使用してスパイクアニールを実施することもできる。フラッシュランプアニール装置を使用する場合、スパイクアニールはレーザアニール装置を使用する場合と同様に、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件で実施する。さらに、本実施の形態５におけるスパイクアニールは、赤外線ランプを使用する瞬時熱アニール装置（ＲＴＡ）を用いて実施してもよい。瞬時熱アニール装置を用いる場合、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１秒以上１０秒以下にする条件で実施する。

ここで、水素あるいは重水素を含む雰囲気中で半導体基板を加熱すると、加熱工程において、雰囲気を構成する水素あるいは重水素がゲート絶縁膜中に侵入する懸念がある。しかし、以下に説明するように、水素あるいは重水素を含む雰囲気中でスパイクアニールを実施すると、かえってＭＩＳＦＥＴのＭＢＴｉ寿命を向上させることができるのである。すなわち、層間絶縁膜中に含まれる水素や水分が拡散してゲート絶縁膜に侵入する場合、ゲート絶縁膜中でシリコン−水素（Ｓｉ−Ｈ）結合を形成するが、このとき形成されるシリコン−水素結合は非常に弱いものである。このため、シリコン−水素結合が切れて、シリコンに未結合手（ダングリングボンド）が生じ固定電荷が発生する。固定電荷が生成されるとしきい値電圧の変動が加速され、ＭＢＴｉ寿命が劣化する。つまり、ＭＢＴｉ寿命が劣化するのは、ゲート絶縁膜にシリコン−水素結合が生じるためというよりも、形成されたシリコン−水素結合が切れて固定電荷が発生する点にある。

ここで、水素あるいは重水素を含む雰囲気中でスパイクアニールを実施した場合、ゲート絶縁膜内で水素あるいは重水素とシリコンが結合してシリコン−水素結合が形成される。しかし、本実施の形態５のようなスパイクアニールで意図的に形成されるシリコン−水素結合は、層間絶縁膜から拡散する水素あるいは水分によって形成されるシリコン−水素結合に比べて結合力が強くなっている。したがって、スパイクアニールによって意図的に形成されるシリコン−水素結合は切れにくく、固定電荷の発生を抑制することができるのである。つまり、ゲート絶縁膜に強い結合力を持ったシリコン−水素結合を意図的に形成することにより、層間絶縁膜から拡散してきた水素による弱いシリコン−水素結合の形成を抑制して、しきい値電圧の変動を生じる固定電荷の発生を低減できるのである。特に、重水素とシリコンの結合力は、水素とシリコンの結合力よりも強いので、重水素を多く含有させることがより効果的である。なお、本実施の形態５におけるスパイクアニールは、雰囲気中の水素と重水素のモル濃度を５０％以上１００％以下にして実施することが望ましい。

このようなことから、本実施の形態５によるスパイクアニールでは、ニッケルシリサイド膜の高抵抗化あるいは凝集を招くことなく、層間絶縁膜中の水素や水分を充分に除去することができる。さらに、ゲート絶縁膜中に強い結合力をもったシリコン−水素結合を意図的に形成することができる。このため、ニッケルシリサイド膜を形成した半導体装置の特性を劣化させることなく、半導体装置のＭＢＴｉ寿命を向上させることができる。なお、本実施の形態５におけるスパイクアニールは、前記実施の形態１〜４で示したスパイクアニールに適用することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

本発明の実施の形態１における半導体装置の製造工程を示す断面図である。 図１に続く半導体装置の製造工程を示す断面図である。 図２に続く半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 実施の形態１における加熱処理装置の概略構成を示す図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 実施の形態３における半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 実施の形態４における半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 実施の形態５における加熱処理装置の概略構成を示す図である。

符号の説明

１ 半導体基板
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ａ ゲート電極
６ｂ ゲート電極
７ オフセットスペーサ
８ 低濃度ｎ型不純物拡散領域
９ ｐ型半導体領域
１０ 低濃度ｐ型不純物拡散領域
１１ ｎ型半導体領域
１２ サイドウォール
１３ 高濃度ｎ型不純物拡散領域
１４ 高濃度ｐ型不純物拡散領域
１５ ニッケル膜
１６ ニッケルシリサイド膜
１７ 窒化シリコン膜
１８ 酸化シリコン膜
１９ コンタクトホール
２０ａ チタン／窒化チタン膜
２０ｂ タングステン膜
２１ プラグ
２２ａ チタン／窒化チタン膜
２２ｂ アルミニウム膜
２２ｃ チタン／窒化チタン膜
２３ 配線
３０ 窒化シリコン膜
３１ 酸化シリコン膜
３２ 配線溝
３３ａ チタン／窒化チタン膜
３３ｂ 銅膜
３４ 配線
３５ 窒化シリコン膜
３６ 酸化シリコン膜
３７ 窒化シリコン膜
３８ 酸化シリコン膜
３９ 接続孔
４０ 配線溝
４１ａ チタン／窒化チタン膜
４１ｂ 銅膜
４２ 配線
５０ 半導体基板
５１ ゲート絶縁膜
５２ コントロールゲート電極
５３ 第１電位障壁膜
５４ 電荷蓄積膜
５５ 第２電位障壁膜
５６ メモリゲート電極
５７ 不純物拡散領域
５８ サイドウォール
５９ ニッケルシリサイド膜
６０ 窒化シリコン膜
６１ 酸化シリコン膜
１００ 加熱処理装置
１０１ ステージ
１０２ 外枠体
１０３ 射出口

Claims (18)

1. （ａ）半導体基板上にゲート絶縁膜を形成する工程と、
   （ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
   （ｃ）前記ゲート電極に整合してソース領域およびドレイン領域を形成する工程と、
   （ｄ）前記ゲート電極、前記ソース領域および前記ドレイン領域にニッケルシリサイド膜を形成する工程と、
   （ｅ）前記（ｄ）工程後、熱処理をする工程とを備え、
   前記（ｅ）工程は、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１０秒以下にする条件で実施することを特徴とする半導体装置の製造方法。
2. 前記（ｅ）工程は、瞬時熱アニール装置を用いて実施し、加熱時間を１秒以上１０秒以下にすることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記（ｅ）工程は、レーザアニール装置を用いて実施し、加熱時間を１マイクロ秒以上１ミリ秒以下にすることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記（ｅ）工程は、フラッシュランプアニール装置を用いて実施し、加熱時間を１マイクロ秒以上１ミリ秒以下にすることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記（ｄ）工程後、前記半導体基板上に窒化シリコン膜を形成し、前記窒化シリコン膜を形成した後、前記（ｅ）工程を実施することを特徴とする請求項１記載の半導体装置の製造方法。
6. 前記（ｄ）工程後、前記半導体基板上に窒化シリコン膜と酸化シリコン膜からなる積層膜を形成し、前記積層膜を形成した後、前記（ｅ）工程を実施することを特徴とする請求項１記載の半導体装置の製造方法。
7. 前記酸化シリコン膜は、ＴＥＯＳを原料としたＣＶＤ法を用いて形成することを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記（ｄ）工程後、前記半導体基板上に配線層を形成し、前記配線層を形成した後、前記（ｅ）工程を実施することを特徴とする請求項１記載の半導体装置の製造方法。
9. 前記（ｅ）工程は、窒素あるいはアルゴンを含む雰囲気中で実施することを特徴とする請求項１記載の半導体装置の製造方法。
10. 前記（ｅ）工程は、水素あるいは重水素を含む雰囲気中で実施することを特徴とする請求項１記載の半導体装置の製造方法。
11. 前記半導体装置は、不揮発性メモリを含むことを特徴とする請求項１記載の半導体装置の製造方法。
12. 前記（ｅ）工程は、前記ニッケルシリサイド膜の抵抗値を増加させる組成変化および凝集を起こさないことを特徴とする請求項１記載の半導体装置の製造方法。
13. 前記（ｅ）工程は、前記ニッケルシリサイド膜の抵抗値を増加させる組成変化および凝集を起こさない一方、前記積層膜中に存在する水素あるいは水分を除去することを特徴とする請求項６記載の半導体装置の製造方法。
14. 前記（ｅ）工程は、前記ソース領域あるいは前記ドレイン領域に含まれている不純物の活性化も兼ねることを特徴とする請求項１記載の半導体装置の製造方法。
15. 前記（ｅ）工程は、温度を１０００℃以上１１００℃以下にし、かつ、加熱時間を０．１秒以下にする条件で実施することを特徴とする請求項１４記載の半導体装置の製造方法。
16. 前記半導体装置は、ｐチャネル型ＭＩＳＦＥＴを含むことを特徴とする請求項１記載の半導体装置の製造方法。
17. 前記ゲート電極のゲート長は、５０ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
18. 前記ゲート絶縁膜は、酸窒化シリコン膜から形成されていることを特徴とする請求項１記載の半導体装置の製造方法。

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