CN109585565B - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。提供具有改进的可靠性的半导体器件。半导体器件在其具有半导体衬底、绝缘层和半导体层的SOI衬底上具有有着绝缘膜和高介电常数膜的栅极绝缘膜。高介电常数膜具有比硅氧化物膜高的介电常数，并且包括第一金属和第二金属。在高介电常数膜中，第一金属的原子数与第一金属和第二金属的原子总数之比等于或大于75％且小于100％。

Description

半导体器件及其制造方法
相关申请的交叉引用
2017年9月28日提交的日本专利申请No.2017-187976的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及半导体器件及其制造方法，例如，在应用于使用SOI衬底的半导体器件时有效的技术。
背景技术
作为用于低功耗的半导体器件，存在在SOI(绝缘体上硅)衬底上形成MISFET(金属绝缘体半导体场效应晶体管)的技术。随着MISFET的小型化，正在研究使用称为“高k膜”的高介电常数膜以获得就硅氧化物而言具有改进的厚度的栅极绝缘膜。
例如，专利文献1公开了使用铪氧化物(HfO2)等作为高介电常数膜以用于在SOI衬底上形成的MISFET的栅极绝缘膜的技术。
专利文献2公开了一种在MISFET的栅极绝缘膜和栅电极之间的界面上设置由铪(Hf)或锆(Zr)制成的金属层的技术。
专利文献1：日本未审查专利申请公开No.2016-18936
专利文献2：日本未审查专利申请公开No.2007-318012
发明内容
作为在SOI衬底上形成的MISFET的阈值调整方法之一，存在一种通过包含在高介电常数膜中的金属的功函数来控制阈值的方法。已知这种高介电常数膜具有比硅氧化物膜更多的陷阱能级，并且MISFET可能具有劣化的可靠性，这取决于高介电常数膜中包含的金属的比例。
根据本文的描述和附图，其他问题和新特征将是清楚的。
根据一个实施例，半导体器件具有半导体衬底、形成在半导体衬底上的绝缘层、形成在绝缘层上的半导体层、包括形成在半导体层上的第一绝缘膜和形成在第一绝缘层上的高介电常数膜的第一栅极绝缘膜以及形成在第一栅极绝缘膜上的第一栅电极。在该器件中，高介电常数膜是具有比硅氧化物膜高的介电常数并且同时包含第一金属和第二金属的膜。在高介电常数膜中，第一金属的原子数与第一金属和第二金属的原子总数之比等于或大于75％且小于100％。
根据另一实施例，制造半导体器件的方法具有：(a)设置半导体衬底、形成在半导体衬底上的绝缘层和形成在绝缘层上的半导体层的步骤；(b)在半导体层上形成第一绝缘膜的步骤；(c)在第一绝缘膜上沉积金属膜的步骤；以及(d)热处理金属膜。在该方法中，金属膜包含第一金属和第二金属，并且第一金属的原子数与第一金属和第二金属的原子总数之比等于或大于75％且小于100％。
根据又一实施例，制造半导体器件的方法具有：(a)设置半导体衬底、形成在半导体衬底上的绝缘层和形成在绝缘层上的半导体层的步骤；(b)在半导体层上形成第一绝缘膜的步骤；(c)在第一绝缘膜上形成第一金属膜和第二金属膜的步骤；以及(d)热处理第一金属膜和第二金属膜。
根据上述实施例，可以提供具有改进的可靠性的半导体器件。
附图说明
图1是示出第一实施例的半导体器件的截面图；
图2示出本发明人获得的实验数据；
图3是示出第一实施例的半导体器件的制造步骤的截面图；
图4是示出图3之后的半导体器件的制造步骤的截面图；
图5是示出图4之后的半导体器件的制造步骤的截面图；
图6是示出图5之后的半导体器件的制造步骤的截面图；
图7是示出图6之后的半导体器件的制造步骤的截面图；
图8是示出图7之后的半导体器件的制造步骤的截面图；
图9是示出图8之后的半导体器件的制造步骤的截面图；
图10是示出第二实施例的半导体器件的制造步骤的截面图；
图11是示出图10之后的半导体器件的制造步骤的截面图；以及
图12是示出图11之后的半导体器件的制造步骤的截面图。
具体实施方式
在下面描述的实施例中，为了方便起见，如果需要，将在分成多个部分或实施例之后进行描述。除非另外特别指出，否则这些部分或实施例不是彼此独立的，而是它们中的一个可以是另一个的一部分或整体的变型例、细节、补充描述等。在下面描述的实施例中，当参考组件的数等(包括数量、值、量、范围等)时，该数不限于特定数，而是可以多于或少于特定数，除非另有特别说明或者原则上明显的是该数限于特定数。此外，毋庸置疑，在下面描述的实施例中，构成组件(包括组成步骤等)并非总是必要的，除非另外特别说明或原则上明显必要。类似地，在下面描述的实施例中，当参考构成组件的形状、位置关系等时，还包括在形状等上基本近似或类似的组件，除非另外特别说明或原则上明显不是这样。这也适用于上述数和范围。
以下将基于一些附图详细描述实施例。在用于描述以下实施例的所有附图中，具有相同功能的构件将由相同的附图标记标识，并且重复的描述将被省略。在下面描述的实施例中，除非另外特别需要，否则原则上不重复对相同或相似部分的描述。
从实施例中使用的附图中，有时省略阴影线以便于理解它们。
(第一实施例)
图1示出作为本实施例的半导体器件的n型MISFET1Tr和p型MISFET2Tr的相应截面结构。
本实施例的半导体器件具有其中形成有n型MISFET1Tr的区域An、用于向区域An的阱区域PW供电的区域TAn、其中形成有p型MISFET2Tr的区域Ap以及用于向区域Ap的阱区域NW供电的区域TAp。
区域An和区域TAn由形成在半导体衬底SB中的元件隔离部STI分隔。阱区域PW比元件隔离部STI深，并且它在区域An和区域TAn两者上方延伸。区域Ap和区域TAp由元件隔离部STI分隔。阱区域NW比元件隔离部STI深，并且它延伸跨区域Ap和区域Tap两者。
半导体衬底SB上具有绝缘层BX，并且绝缘层BX上具有半导体层SM。绝缘层BX的厚度为约10至20nm，并且半导体层SM的厚度为约10至20nm。在作为供电区域的区域TAn和区域TAp中，去除绝缘层BX和半导体层SM。这使得能够经由外延层EP分别向阱区域PW和阱区域NW施加电压。
首先，将描述区域An中的MISFET1Tr的结构。
在区域An中，半导体衬底SB中具有n型阱区域DNW，并且阱区域DNW中具有p型阱区域PW。通过该阱区域DNW，阱区域PW与半导体衬底SB电隔离。与绝缘层BX邻近的阱区域PW在其表面上具有杂质浓度比阱区域PW高的p型接地平面区域(杂质区域)GP1。接地平面区域GP1用作MISFET1Tr的背栅，并且MISFET1Tr的阈值电压由接地平面区域GP1的内部电势调节。
阱区域PW和接地平面区域GP1是具有p型杂质(诸如引入其中的硼(B))的区域。阱区域PW的杂质浓度为约5×1017至5×1018/cm3，并且接地平面区域GP1的杂质浓度为约1×1018至2×1019/cm3。
区域An中的半导体层SM上隔着栅极绝缘膜GF1具有栅电极G1。这里，栅极绝缘膜GF1包括主要由硅氧化物膜构成的绝缘膜IF1和形成在绝缘膜IF1上的高介电常数膜HK1。高介电常数膜HK1具有比硅氧化物膜高的介电常数、用于调节MISFET1Tr的阈值并且包括至少第一金属和不同于第一金属的第二金属。在本实施例中，第一金属例如为铪(Hf)，第二金属例如为铝(Al)，并且高介电常数膜HK1包含Hf、Al和O。
更具体地，本实施例中的高介电常数膜HK1由HfxAl(1-x)ON(1>X≥0.75)或HfxAl(1-x)O(1>X≥0.75)制成。这意味着，在高介电常数膜HK1中，第一金属(Hf)的原子数与第一金属和第二金属(Hf+Al)的原子总数之比等于或大于75％且小于100％。
栅电极G1的侧表面上隔着偏移间隔件OS具有侧壁间隔件SW。半导体层SM在偏移间隔件OS和侧壁间隔件SW下方具有延伸区域EX1，该延伸区域EX1是轻掺杂的n型杂质区域。半导体层SM的一部分上具有外延层EP。该外延层EP中具有扩散区域D1，该扩散区域D1是比延伸区域EX1更重掺杂的n型杂质区域。这些延伸区域EX1和扩散区域D1构成MISFET1Tr的源极区域或漏极区域。
类似于区域An，区域TAn中具有阱区域DNW和阱区域PW。阱区域PW的表面上具有接地平面区域GP1，但是区域TAn中不一定具有接地平面区域GP1。如上所述，由于从区域TAn去除了绝缘层BX和半导体层SM，所以外延层EP形成为与包括接地平面区域GP1的阱区域PW直接接触。外延层EP中具有扩散区域D2，该扩散区域是p型杂质区域。因此，经由外延层EP和阱区域PW将供应给区域TAn中的插塞PG的电压供应给区域An中的接地平面区域GP1。
接下来，将描述区域Ap中的MISFET2Tr的结构。
在区域Ap中，半导体衬底SB中具有n型阱区域NW。与绝缘层BX邻近的阱区域NW的表面上具有杂质浓度比阱区域NW高的n型接地平面区域GP2。接地平面区域GP2用作MISFET2Tr的背栅，并且MISFET2Tr的阈值电压由接地平面区域GP2的内部电势调节。
阱区域NW和接地平面区域GP2具有n型杂质，诸如引入其中的砷(As)。阱区域NW的杂质浓度为5×1017至5×1018/cm3，并且接地平面区域GP2的杂质浓度为约1×1018至2×1019/cm3。
区域Ap中的半导体层SM上隔着栅极绝缘膜GF2具有栅电极G2。这里，栅极绝缘膜GF2包括由硅氧化物膜等制成的绝缘膜IF1和形成在绝缘膜IF1上的高介电常数膜HK1。高介电常数膜HK1具有比硅氧化物膜高的介电常数、用于调节MISFET2Tr的阈值并且包括上述第一金属和第二金属。因此，在本实施例中，栅极绝缘膜GF1和栅极绝缘膜GF2由相同的膜制成。
栅电极G2的侧表面上隔着偏移间隔件OS具有侧壁间隔件SW。半导体层SM在偏移间隔件OS和侧壁间隔件SW下方具有延伸区域EX2，该延伸区域EX2是轻掺杂的p型杂质区域。半导体层SM的一部分上具有外延层EP。该外延层EP中具有扩散区域D2，该扩散区域D2是比延伸区域EX2更重掺杂的p型杂质区域。这些延伸区域EX2和扩散区域D2构成MISFET2Tr的源极区域或漏极区域。
类似于区域Ap，区域TAp中具有阱区域NW。阱区域NW的表面上具有接地平面区域GP2，但是区域TAp不一定具有接地平面区域GP2。如上所述，由于从区域TAp去除了绝缘层BX和半导体层SM，所以外延层EP形成为与包括接地平面区域GP2的阱区域NW直接接触。外延层EP中具有扩散区域D1，该扩散区域D1是n型杂质区域。因此，经由外延层EP和阱区域NW将供应给区域TAp中的插塞PG的电压供应给区域Ap中的接地平面区域GP2。
区域An中的扩散区域D1和区域TAp中的扩散区域D1是通过相同步骤形成的n型杂质区域，这将在后面描述。类似地，区域Ap中的扩散区域D2和区域TAn中的扩散区域D2是通过相同步骤形成的p型杂质区域。
栅电极G1、栅电极G2和外延层EP上具有由例如镍硅化物(NiSi)或钴硅化物(CoSi2)制成的硅化物层SI，以减小它们与插塞PG之间的接触电阻。
区域An、区域Ap、区域TAn和区域TAp中的主表面上具有层间绝缘膜IL1，以覆盖MISFET1Tr和MISFET2Tr。作为层间绝缘膜IL1，可以使用仅由硅氧化物膜构成的膜、通过在硅氮化物膜上堆叠厚硅氧化物膜而获得的膜等。层间绝缘膜IL1中具有接触孔，并且多个插塞PG通过用主要由钨(W)等构成的导电膜填充接触孔而在层间绝缘膜IL1中形成。插塞PG经由硅化物层SI分别与栅电极G1、栅电极G2或外延层EP连接。
其中掩埋有插塞PG的层间绝缘膜IL1上具有层间绝缘膜IL2。层间绝缘膜IL2中具有布线沟槽。通过用主要由例如铜构成的导电膜填充布线沟槽，层间绝缘膜IL2中具有与插塞PG连接的布线M1。
<本实施例的半导体器件的主要特征>
MISFET1Tr和MISFET2Tr均为称为SOTB(薄掩埋氧化物上硅(silicon-on-thin-buried oxide))的全耗尽型晶体管，并且它们具有65nm或更小的栅极长度。为了抑制由于杂质变化引起的阈值变化，将成为沟道区域的半导体层SM不具有注入其中的阈值调节离子。这意味着将成为沟道区域的半导体层SM是其中没有引入n型或p型杂质的本征半导体层。即使半导体层SM中引入有p型杂质，杂质的浓度也为1×1013/cm3或更小。
这样的晶体管在低至约0.75V的电压被驱动，并且不仅使用施加到栅电极G1和栅电极G2上的电压而且还使用施加到阱区域PW和阱区域NW的电压来控制流过半导体层SM(沟道区域)中的每个的电流。简而言之，通过分别向栅电极G1和阱区域PW供应电压来驱动MISFET1Tr。通过分别向栅电极G2和阱区域NW供应电压来驱动MISFET2Tr。
在本实施例中，由于将成为沟道区域的半导体层SM是无掺杂的(dopantless)，所以MISFET1Tr的阈值电压主要由接地平面区域GP1中包含的杂质浓度和高介电常数膜HK1中包含的金属原子总数来确定。类似地，MISFET2Tr的阈值电压主要由接地平面区域GP2中包含的杂质浓度和高介电常数膜HK1中包含的金属原子总数来确定。
本发明人研究了高介电常数膜HK1中包含的金属的比例。下面将参考图2描述结果。
首先，本发明人研究了将铝(Al)引入n型MISFET1Tr的高介电常数膜HK1中，但发现它过度地降低p型MISFET2Tr中的阈值电压。如上所述，可以通过接地平面区域GP2来实现将阈值电压调节到一定水平，但是因为接地平面区域GP2包括杂质区域所以该区域不适合于更精细地调节阈值电压。阈值电压的精细调节理想地由高介电常数膜HK1中的金属执行，但是本发明人的研究表明铝对于p型MISFET2Tr而言不是最佳的。
因此，本发明人研究了不仅将铝而且还将铪(Hf)引入高介电常数膜HK1中。另外将铪引入高介电常数膜HK1中使得能够将p型MISFET2Tr设计成具有适当的阈值电压。它略微降低了n型MISFET1Tr中的阈值电压，但这种降低在应用范围内。
本发明人的研究还表明，高介电常数膜HK1中的铝劣化了p型MISFET2Tr中的NBTI(负偏压温度不稳定性(negative bias temperature instability))。
图2示出由本发明人进行的实验的数据，更具体地，p型MISFET2Tr的NBTI的劣化量取决于高介电常数膜HK1中包含的第一金属(Hf)和第二金属(Al)的比例。第一金属(Hf)的原子数在第一金属和第二金属(Hf+Al)的原子总数中的百分比绘制在横坐标上，并且p型MISFET2Tr的NBTI的劣化量作为相对值绘制在纵坐标上。具体来说，以纵坐标的1.0作为标准，大于1.0的值意味着NBTI劣化量较大，并且在这种情况下MISFET2Tr具有劣化的可靠性，而小于1.0的值意味着NBTI劣化量较小，并且在这种情况下MISFET2Tr具有改进的可靠性。
根据图2中清楚的是，随着高介电常数膜HK1中包含的第一金属(Hf)的百分比增大并且高介电常数膜HK1中包含的第二金属(Al)的百分比减小，NBTI的劣化减少。特别地，清楚的是，当第一金属(Hf)的原子数与第一金属和第二金属(Hf+Al)的原子总数之比等于或大于75％时，NBTI的劣化减少。
因此，期望使用具有以下组成的膜作为高介电常数膜HK1：HfxAl(1-x)ON(1>X≥0.75)或HfxAl(1-x)O(1>X≥0.75)。换言之，期望调节为，在高介电常数膜HK1中，第一金属(Hf)的原子数与第一金属和第二金属(Hf+Al)的原子总数之比等于或大于75％且小于100％。具有有着这种组成的膜作为高介电常数膜HK1的p型MISFET2Tr能够具有改进的NBTI。在本实施例的半导体器件中，n型MISFET1Tr和p型MISFET2Tr能够分别具有最合适设计的阈值电压，并且同时，p型MISFET2Tr能够具有改进的可靠性。
<本实施例的半导体器件的制造方法>
下面将参考图3至图11描述制造本实施例的半导体器件的方法。
图3示出所谓的SOI衬底，其具有用作支撑衬底的半导体衬底SB、形成在半导体衬底SB上的绝缘层BX以及形成在绝缘层BX上的半导体层SM。
半导体衬底SB由具有优选为约1至10Ωcm的具体电阻率的单晶硅制成。它由例如p型单晶硅制成。绝缘层BX由例如硅氧化物制成，并且绝缘层BX的厚度为例如约10至20nm。半导体层SM由具有优选为约1至10Ωcm的具体电阻率的单晶硅制成，并且半导体层SM的厚度为例如约10至20nm。半导体层SM不具有通过离子注入等引入其中的n型或p型杂质。因此，它是本征半导体层。即使半导体层SM中引入有p型杂质，杂质的浓度也为1×1013/cm3或更小。
以下是提供这种SOI衬底的步骤的一个示例。SOI衬底可以例如通过SIMOX(注氧分离)方法生产。在SIMOX方法中，氧(O2)以高能离子注入由硅(Si)制成的半导体衬底中，并且硅和氧通过随后的热处理而键合，以在比半导体衬底的表面稍深的位置处形成由硅氧化物制成的绝缘层BX。在这种情况下，保留在绝缘层BX上的薄硅膜成为半导体层SM，并且绝缘层BX下方的半导体衬底成为半导体衬底SB。也可以通过层压方法形成SOI衬底。在层压方法中，例如，在将由硅制成的第一半导体衬底的表面氧化成绝缘层BX之后，将由硅制成的第二半导体衬底在高温下与所得到的第一半导体衬底接触接合，并且因此将它们层压。然后，将第二半导体衬底制成薄膜。在这种情况下，保留在绝缘层BX上的第二半导体基板的薄膜成为半导体层SM，并且绝缘层BX下方的第一半导体衬底成为半导体衬底SB。另一种方法，例如智能切割工艺也可以用于生产SOI衬底。
接下来，形成穿透半导体层SM和绝缘层BX并到达半导体衬底SB的沟槽，并且然后，用绝缘膜填充沟槽，以形成元件隔离部STI。区域An、区域Ap、区域TAn和区域TAp通过元件隔离部STI彼此分离。
接下来，通过光刻和离子注入，在区域An和区域TAn中的半导体衬底SB中形成n型阱区域DNW，在阱区域DNW中形成p型阱区域PW，并且在阱区域PW中形成p型接地平面区域GP1。
接下来，通过光刻和离子注入，在区域Ap和TAp中的半导体衬底SB中形成n型阱区域NW，并且在阱区域NW中形成n型接地平面区域GP2。
接下来，通过光刻和干蚀刻，选择性地去除区域TAn和TAp中的半导体层SM，以暴露区域TAn和区域TAp中的绝缘层BX。
接下来，如图4所示，例如通过热氧化在区域An和区域Ap中的半导体层SM上形成由例如硅氧化物膜制成的绝缘膜IF1。绝缘膜IF1的厚度为约2至3nm。该绝缘膜IF1稍后将成为MISFET1Tr的栅极绝缘膜GF1的一部分和MISFET2Tr的栅极绝缘膜GF2的一部分。
接下来，如果需要，可以例如在含氮氛围中在绝缘膜IF1上进行等离子体处理。通过该等离子体处理使绝缘膜IF1的表面氮化。这意味着，引入绝缘膜IF1就厚度而言的上半部分的氮浓度变得高于引入绝缘膜IF1就厚度而言的下半部分的氮浓度。换言之，绝缘膜IF1的下部是硅氧化物膜，并且绝缘膜IF1的上部变成硅氮氧化物膜。
通过进行这样的等离子体处理可以获得以下优点。例如，栅电极G1和G2将在随后的步骤中形成，但是栅电极G1和G2中的杂质会在形成这些栅电极之后执行的制造步骤中通过热处理扩散到半导体层SM中。通过进行上述等离子体处理以使绝缘膜IF1的表面氮化，例如，能够防止引入栅电极G2的诸如硼(B)的p型杂质从栅电极G2向半导体层SM扩散。另外，由于由硅氧化物膜制成的绝缘膜IF1的表面被氮化，所以栅极绝缘膜GF1和栅极绝缘膜GF2能够具有改进的介电常数。
在本实施例中，通过进行上述等离子体处理获得的高介电常数膜HK1具有以下组成：HfxAl(1-x)ON(1>X≥0.75)，并且在不进行上述等离子体处理的情况下获得的高介电常数膜HK1具有以下组成：HfxAl(1-x)O(1>X≥0.75)，这将在后面描述。
接下来，如图5所示，通过溅射，在区域An、区域Ap、区域TAn和区域TAp中沉积金属膜MT1。由此，在区域An和区域Ap中的绝缘膜IF1上形成金属膜MT1。这意味着构成金属膜MT1的材料被添加(提供)到区域An和区域Ap中的每个中的绝缘膜IF1。本实施例中的金属膜MT1包含第一金属(Hf)和第二金属(Al)，并且具有约3nm的厚度。例如，通过在溅射设备中的第一腔室中沉积铪(Hf)来形成金属膜MT1。然后，在同一溅射设备中的第二腔室中沉积铝(Al)。可以以任何顺序沉积铪和铝。第一金属(Hf)的原子数与第一金属和第二金属(Hf+Al)的原子总数之比等于或大于75％且小于100％。
接下来，通过在例如约700℃对金属膜MT1进行热处理，使绝缘膜IF1和金属膜MT1反应，以形成高介电常数膜HK1。在本实施例中，包含在绝缘膜IF1表面中的硅氧化物(SiO2)与包含在金属膜MT1中的铪(Hf)和铝(Al)反应，以形成作为高介电常数膜HK1的HfxAl(1-x)O膜。当在氮氛围中对绝缘膜IF1进行等离子体处理时，绝缘膜IF1的表面中包含的硅氮氧化物(SiON)与金属膜MT1中包含的铪(Hf)和铝(Al)反应，以形成作为高介电常数薄膜HK1的HfxAl(1-x)ON膜。
也可以在不独立地进行这样的热处理步骤的情况下通过利用稍后描述的另一步骤中添加的热量而来引起绝缘膜IF1和金属膜MT1之间的反应。
图6示出图5的制造步骤之后的制造步骤，并由此形成栅电极G1、栅电极G2、盖膜CP、栅极绝缘膜GF1和栅极绝缘膜GF2。
首先，例如通过CVD沉积例如多晶硅膜以覆盖区域An、区域Ap、区域TAn和区域TAp，作为用于栅电极的导电膜。该CVD包括在约600至700℃的热处理。然后，通过光刻和离子注入将杂质引入这些区域的每一个中的导电膜中。这里，将n型杂质引入区域An和区域TAn中的导电膜中，而将p型杂质引入区域Ap和区域TAp中的导电膜中。
构成栅电极中的每个的导电膜不限于多晶硅膜，而是可以使用金属膜或多晶硅膜和金属膜的堆叠膜。
接下来，例如通过CVD在导电膜上沉积例如硅氮化物膜，作为用于栅电极上的盖膜的绝缘膜。该CVD包括在约600至700℃的热处理。
在没有独立地进行刚好在图6所示步骤之前描述的用于使绝缘膜IF1和金属膜MT1反应的热处理步骤的情况下，也可以使用在图6所示的另一步骤中添加的热量。例如，通过利用在形成用于栅电极的导电膜或形成用于盖膜的绝缘膜期间施加的热处理使绝缘膜IF1和金属膜MT1反应，也能够获得高介电常数膜HK1。可以通过在后面的步骤(诸如偏移间隔件OS形成步骤、虚设侧壁间隔件DSW形成步骤、外延层EP形成步骤、侧壁间隔件SW形成步骤或形成扩散区D1和D2之后的活化处理)中进行的热处理引起绝缘膜IF1和金属膜MT1之间的反应。这意味着，即使没有通过在形成用于栅电极的导电膜时或在形成用于盖膜的绝缘膜时进行的热处理来完成绝缘膜IF1和金属膜MT1之间的反应，也可以通过在后面的每个步骤中进行的热处理来使绝缘膜IF1和金属膜MT1反应。无论如何，在图9所示的硅化物层SI形成步骤之后，绝缘膜IF1和金属膜MTI之间的反应已经完成，并且HfxAl(1-x)ON膜或HfxAl(1-x)O膜作为高介电常数膜HK1存在。
接下来，使用光刻和干蚀刻来图案化绝缘膜和导电膜。如图6所示，通过该图案化，在区域An中形成栅电极G1并且在区域Ap中形成栅电极G2。另外，在每个栅电极上形成盖膜CP。然后，去除从每个栅电极暴露的高介电常数膜HK1(金属膜MT1)和绝缘膜IF1，以将高介电常数膜HK1和绝缘膜IF1留在区域An中的栅电极G1下方和区域Ap中的栅电极G2下方。在去除高介电常数膜HK1(金属膜MT1)的步骤中，使用包含硝酸或硫酸的水溶液，并且在去除绝缘膜IF1的步骤中，使用包含氢氟酸的水溶液。在去除绝缘膜IF1的同时，还去除保留在区域TAn和区域TAp中的绝缘层BX。
通过上述步骤，在区域An中的栅电极G1下方形成包括高介电常数膜HK1和绝缘膜IF1的栅极绝缘膜GF1，并且在区域Ap中的栅电极G2下方形成包括高介电常数膜HK1和绝缘膜IF1的栅极绝缘膜GF2。
图7示出形成偏移间隔件OS、虚设侧壁间隔件DSW和外延层EP的步骤。
首先，例如通过CVD形成由例如硅氧化物膜制成的绝缘膜，以覆盖区域An、区域Ap、区域TAn和区域TAp。该CVD包括在约600至700℃的热处理。然后，各向异性地蚀刻所得到的绝缘膜，以在栅电极G1和栅电极G2中的每个的侧表面上形成偏移间隔件OS。此时，在区域TAn和区域TAp中，通过各向异性蚀刻去除用于偏移间隔件OS的绝缘膜，并暴露半导体衬底SB。
接下来，例如通过CVD形成由例如硅氮化物膜制成的绝缘膜，以覆盖区域An、区域Ap、区域TAn和区域TAp。该CVD包括在约600至700℃的热处理。然后，各向异性地蚀刻所得到的绝缘膜，以隔着偏移间隔件OS在栅电极G1和栅电极G2中的每个的侧表面上形成虚设侧壁间隔件DSW。此时，通过各向异性蚀刻从区域TAn和TAp去除用于虚设侧壁间隔件DSW的绝缘膜，并暴露半导体衬底SB。
接下来，通过外延生长，在区域An和区域Ap中的半导体衬底层SM以及区域TAn和TAp中的半导体衬底SB上形成由例如单晶硅(半导体层EP)制成的外延层EP。该外延生长包括在约650至750℃的热处理。半导体层EP的厚度为约20nm至40nm。由于栅电极G1和栅电极G2被盖膜CP覆盖，所以在栅电极G1和栅电极G2上没有形成外延层EP。
外延层EP和半导体层SM彼此集成在一起，因为它们由相同的材料制成。然而，在本实施例中，为了便于理解本发明，外延层EP用箭头示出，外延层EP和半导体层SM之间的边界用虚线示出。
图8示出去除虚设侧壁间隔件DSW和盖膜CP的步骤以及形成延伸区域EX1和EX2的步骤。
首先，在防止偏移间隔件OS的平滑蚀刻的条件下进行蚀刻，并且因此从区域An和Ap去除虚设侧壁间隔件DSW和盖膜CP。虚设侧壁间隔件DSW和盖绝缘膜CP由相同的材料制成，使得它们可以同时被去除。这使得能够简化制造步骤，因为不需要添加掩模。
接下来，使用光刻和离子注入在区域An中在栅电极G1两侧的半导体层SM和外延层EP中形成n型延伸区域(杂质区域)EX1，并且在区域Ap中在栅电极G2两侧的半导体层SM和外延层EP中形成p型延伸区域(杂质区域)EX2。延伸区域EX1构成MISFET1Tr的源极区域或漏极区域的一部分，而延伸区域EX2构成MISFET2Tr的源极区域或漏极区域的一部分。
延伸区域EX1还形成在区域TAp中的外延层EP的表面上，并且延伸区域EX2还形成在区域TAn中的外延层EP的表面上。然而，并不总是需要分别在区域TAp和区域TAn中形成延伸区域EX1和延伸区域EX2。
图9示出形成侧壁间隔件SW、扩散区域D1和D2以及硅化物层SI的步骤。
首先，例如通过CVD形成由例如硅氮化物膜制成的绝缘膜，以覆盖区域An、区域Ap、区域TAn和区域TAp。该CVD包括在600至700℃的热处理。然后，各向异性地蚀刻所得到的绝缘膜，以隔着偏移间隔件OS在栅电极G1和栅电极G2中的每个的侧表面上形成侧壁间隔件SW。
接下来，通过光刻和离子注入，在区域An中的外延层EP和半导体层SM中以及在区域TAp中的外延层EP中形成n型扩散区域(杂质区域)D1；并且在区域AP中的外延层EP和半导体层SM中以及在区域TAn中的外延层EP中形成p型扩散区域(杂质区域)D2。
在区域An中，n型扩散区域D1具有比延伸区域EX1高的杂质浓度，与延伸区域EX1连接，并且构成MISFET1Tr的源极区域或漏极区域的一部分。
在区域Ap中，p型扩散区域D2具有比延伸区域EX2高的杂质浓度，与延伸区域EX2连接，并且构成MISFET2Tr的源极区域或漏极区域的一部分。
然后，半导体衬底SB在大约1050℃进行热处理，目的是激活包含在延伸区域EX1和EX2以及扩散区域D1和D2中的杂质。
接下来，通过自对准硅化物(salicide)技术在扩散区域D1、扩散区域D2、栅电极G1和栅电极G2中的每个的上表面上形成低电阻硅化物层SI。
具体而言，可以如下形成硅化物层SI。首先，形成用于形成硅化物层SI的金属膜以覆盖区域An、区域Ap、区域TAn和区域TAp。该金属膜由例如钴、镍或镍铂合金制成。接下来，在约600至700℃对半导体衬底SB进行热处理，以引起金属膜与扩散区域D1、扩散区域D2、栅电极G1和栅电极G2之间的反应。结果，硅化物层SI形成在扩散区域D1、扩散区域D2、栅电极G1和栅电极G2中的每个的上表面上。然后，去除未反应的金属膜的部分。
通过上述步骤，MISFET1Tr形成在区域An中，并且MISFET2Tr形成在区域Ap中。
在图9所示的制造步骤之后，形成层间绝缘膜IL1和IL2、插塞PG和布线M1，并且作为结果，完成图1所示的半导体器件的制造。
首先，形成层间绝缘膜IL1以覆盖区域An、区域Ap、区域TAn和区域TAp。作为层间绝缘膜IL1，可以使用仅由硅氧化物膜构成的膜或通过形成硅氮化物膜并且然后在其上形成厚硅氧化物膜而获得的堆叠膜。在形成层间绝缘膜IL1之后，可以根据需要通过CMP(化学机械抛光)来抛光层间绝缘膜IL1的上表面。
接下来，通过光刻和干蚀刻，在层间绝缘膜IL1中形成接触孔，并且然后通过用主要由钨(W)等构成的导电膜填充接触孔，在层间绝缘膜IL1中形成多个插塞PG。形成在每个区域中的插塞PG经由硅化物层SI与扩散区域D1和D2连接。尽管栅电极G1和G2也与插塞PG连接，但是在本实施例中省略该连接的图示。
接下来，在其中掩埋有插塞PG的层间绝缘膜IL1上形成层间绝缘膜IL2。然后，在层间绝缘膜IL2中形成布线沟槽之后，用主要由例如铜构成的导电膜填充布线沟槽，以在层间绝缘膜IL2中形成与插塞PG连接的布线M1。该布线M1的结构是所谓的“镶嵌”布线结构。
然后，通过双镶嵌方法等形成第二布线和更高的布线，但是本文省略对它们的描述和图示。布线M1和布线M1之上的布线的结构不限于镶嵌布线结构，并且可以通过图案化导电膜来形成。例如，可以使用钨布线或铝布线。
因此，制造了本实施例的半导体器件。
(第二实施例)
下面将参考图10至图12描述根据第二实施例的半导体器件及其制造方法。在下面的描述中，将主要描述与第一实施例的不同之处。
第一实施例使用同一高介电常数膜HK1作为栅极绝缘膜GF1的一部分和栅极绝缘膜GF2的一部分。另一方面，第二实施例使用高介电常数膜HK2作为栅极绝缘膜GF1的一部分，并且使用由与高介电常数膜HK2的材料不同的材料制成的高介电常数膜HK3作为栅极绝缘膜GF2的一部分。
图10示出第一实施例的图4的制造步骤之后的制造步骤。在完成图4的制造步骤时，在区域An和区域Ap中，半导体层SM上具有绝缘膜IF1。另外，如果需要，在氮氛围中对绝缘膜IF1的表面进行等离子体处理。
然后，如图10所示，形成由例如光致抗蚀剂膜制成的掩模图案PR1，以暴露区域An和区域TAn并覆盖区域Ap和区域TAp。掩模图案PR1不限于光致抗蚀剂膜，也可以是经图案化的绝缘膜，诸如硅氮化物膜。
接下来，以掩模图案PR1作为掩模，通过溅射在区域An和区域TAn中沉积由例如铝(Al)制成的金属膜MT2。因此，金属膜MT2形成在区域An中的绝缘膜IF1上。这意味着，将构成金属膜MT2的铝添加(供应)到位于区域An中的绝缘膜IF1。金属膜MT2的厚度约为3nm。然后，通过诸如灰化的蚀刻处理来去除掩模图案PR1。
接下来，如图11所示，形成由例如光致抗蚀剂膜制成的掩模图案PR2，以暴露区域Ap和区域TAp并覆盖区域An和区域TAn。掩模图案PR2不限于光致抗蚀剂膜，也可以是经图案化的绝缘膜，诸如硅氮化物膜。
接下来，以掩模图案PR2作为掩模，通过溅射在区域Ap和区域TAp中将由例如铪(Hf)制成的金属膜MT3沉积为与金属膜MT2不同的金属膜。因此，金属膜MT3形成在区域Ap中的绝缘膜IF1上。这意味着，将构成金属膜MT3的铪添加(供应)到位于区域Ap中的绝缘膜IF1。金属膜MT3的厚度约为3nm。然后，通过诸如灰化的蚀刻处理来去除掩模图案PR2。
图10和图11所示的制造步骤的顺序可以颠倒。这意味着，可以在区域Ap中形成金属膜MT3之后，在区域An中形成金属膜MT2。
接下来，如图12所示，分别通过与第一实施例类似的方法形成栅电极G1、栅电极G2、盖膜CP、栅极绝缘膜GF1和栅极绝缘膜GF2。作为结果，在区域An中的栅电极G1下方形成包括高介电常数膜HK2和绝缘膜IF1的栅极绝缘膜GF1，并且在区域Ap中的栅电极G2下方形成包括高介电常数膜HK3和绝缘膜IF1的栅极绝缘膜GF2。
具体而言，如在第一实施例中，通过对金属膜MT2和金属膜MT3进行热处理，区域An中的金属膜MT2和绝缘膜IF1反应以形成高介电常数膜HK2，并且区域Ap中的金属膜MT3和绝缘膜IF1反应以形成高介电常数膜HK3。在第二实施例中，高介电常数膜HK2是AlO2膜或AlON膜，而高介电常数膜HK3是HfO2膜或HfON膜。
如在第一实施例中，也能够利用应用于另一步骤(诸如形成栅电极G1和G2的步骤或形成盖膜CP的步骤)的热处理，而不独立地进行上述热处理步骤。
随后的制造步骤类似于第一实施例中图7及其后的附图中描述的那些步骤。
因此，在第二实施例中，MISFET1Tr的栅极绝缘膜GF1包含铝(Al)但不包含铪(Hf)。MISFET2Tr的栅极绝缘膜GF2包含铪(Hf)但不包含铝(Al)。根据第二实施例的半导体器件，与第一实施例的半导体器件相比，能够防止由于铪导致的n型MISFET1Tr的阈值电压的降低，同时能够防止由于铝导致的p型MISFET2Tr的阈值电压的降低和NBTI的劣化。
已经基于一些实施例具体描述了由本发明人做出的发明。毋庸置疑，本发明不限于上述实施例或不通过上述实施例受限，而是可以在不脱离本发明的主旨的情况下以各种方式进行修改。
另外，接下来将描述在以上实施例中描述的细节。
[附加说明1]
一种半导体器件，装备有第一区域和第二区域，在所述第一区域中要形成具有第一导电类型的第一MISFET，并且在所述第二区域中要形成具有与所述第一导电类型相反的第二导电类型的第二MISFET，所述半导体器件包括：绝缘层，形成在所述第一区域和所述第二区域中的半导体衬底上；半导体层，形成在所述绝缘层上；第一绝缘膜，形成在所述半导体层上；第一高介电常数膜，形成在位于所述第一区域的第一绝缘膜上，并且包含第一金属；第二高介电常数膜，形成于位于所述第二区域的第一绝缘膜上，并且包含与所述第一金属不同的第二金属；所述第一MISFET的第一栅电极，形成在所述第一高介电常数膜上；以及所述第二MISFET的第二栅电极，形成在所述第二高介电常数膜上；其中，所述第一高介电常数膜是不包含所述第二金属的膜；其中，所述第二高介电常数膜是不包含所述第一金属的膜；其中，所述第一MISFET的第一栅极绝缘膜包含在所述第一区域中的所述第一绝缘膜和所述第一高介电常数膜；并且其中，所述第二MISFET的第二栅极绝缘膜包含在所述第二区域中的所述第一绝缘膜和所述第二高介电常数膜。
[附加说明2]
在附加说明1中描述的半导体器件中，所述第一导电类型是p型，所述第二导电类型是n型，所述第一金属是Hf，所述第二金属是铝，所述第一高介电常数膜是包含Hf和O的膜，并且所述第二高介电常数膜是包含Al和O的膜。
[附加说明3]
在附加说明2中描述的半导体器件中，所述第一区域中的半导体衬底具有n型第一阱区域，所述第一阱区域在所述第一阱区域中与所述绝缘层邻近的位置处具有杂质浓度比所述第一阱区域高的n型第一杂质区域，所述第一MISFET的阈值电压由所述第一杂质区域中的杂质浓度和所述第一高介电常数膜中的第一金属确定，所述第二区域中的半导体衬底中具有p型第二阱区域，所述第二阱区域在所述第二阱区域中与所述绝缘层邻近的位置处具有杂质浓度比所述第二阱区域高的p型第二杂质区域，并且所述第二MISFET的阈值电压由所述第二杂质区域中的杂质浓度和所述第二高介电常数膜中的第二金属确定。
[附加说明4]
在附加说明3中描述的半导体器件中，所述第一杂质区域的杂质浓度为1×1018至2×1019/cm3，并且所述第二杂质区域的杂质浓度为1×1018至2×1019/cm3。
[附加说明5]
在附加说明4中描述的半导体器件中，所述第一栅电极下方的半导体层和所述第二栅电极下方的半导体层均为本征半导体层或引入有1×1013/cm3或更少的p型杂质的半导体层。
[附加说明6]
在附加说明2中描述的半导体器件中，引入所述第一绝缘膜就厚度而言的上半部分的氮浓度高于引入所述第一绝缘膜就厚度而言的下半部分的氮浓度；所述第一高介电常数膜是包含Hf、O和N的膜；并且所述第二高介电常数膜是包含Al、O和N的膜。

Claims (7)

1.一种半导体器件，包括：
半导体衬底；
绝缘层，形成在所述半导体衬底上；
半导体层，形成在所述绝缘层上；
第一MISFET的第一栅极绝缘膜，包括形成在所述半导体层上的第一绝缘膜和形成在所述第一绝缘膜上的高介电常数膜；以及
所述第一MISFET的第一栅电极，形成在所述第一栅极绝缘膜上，
其中，所述第一MISFET是p型的MISFET，其中，所述高介电常数膜具有比硅氧化物膜高的介电常数，并且包含第一金属和不同于所述第一金属的第二金属，并且
其中，所述第一金属是Hf，
其中，所述第二金属是Al，
其中，在整个所述高介电常数膜中，所述第一金属的原子数与所述第一金属和所述第二金属的原子总数之比等于或大于75％且小于100％。
2.根据权利要求1所述的半导体器件，
其中，所述高介电常数膜是包含Hf、Al和O的膜。
3.根据权利要求2所述的半导体器件，
其中，所述半导体层具有：
其中形成所述第一MISFET的第一区域；和
其中形成第二MISFET的第二区域，
其中，所述第二MISFET为n型的MISFET，
其中，所述第二MISFET包括：
第二栅极绝缘膜；和
第二栅电极，形成在所述第二栅极绝缘膜上，
其中，所述第一MISFET的第一栅极绝缘膜包括：
位于所述第一区域中的形成在所述半导体层上的所述第一绝缘膜；和
在位于所述第一区域中的形成在所述半导体层上的所述第一绝缘膜上形成的所述高介电常数膜，并且
其中，所述第二MISFET的第二栅极绝缘膜包括：
位于所述第二区域中的形成在所述半导体层上的所述第一绝缘膜；和
在位于所述第二区域中的形成在所述半导体层上的所述第一绝缘膜上形成的所述高介电常数膜。
4.根据权利要求3所述的半导体器件，
其中，所述第一区域中的半导体衬底具有n型的第一阱区域，
其中，所述第一阱区域在其中与所述绝缘层邻近的位置处具有杂质浓度比所述第一阱区域高的n型的第一杂质区域，
其中，所述第一MISFET的阈值电压由所述第一杂质区域中的杂质浓度和所述高介电常数膜中的第一金属和第二金属的原子总数确定，
其中，所述半导体衬底在所述第二区域中具有p型的第二阱区域，
其中，所述第二阱区域在其中与所述绝缘层邻近的位置处具有杂质浓度比所述第二阱区域高的p型的第二杂质区域，并且
其中，所述第二MISFET的阈值电压由所述第二杂质区域中的杂质浓度和所述高介电常数膜中的第一金属和第二金属的原子数确定。
5.根据权利要求4所述的半导体器件，
其中，所述第一杂质区域的杂质浓度为从1×1018至2×1019/cm3，并且
其中，所述第二杂质区域的杂质浓度为从1×1018至2×1019/cm3。
6.根据权利要求5所述的半导体器件，
其中，所述第一栅电极下方的半导体层和所述第二栅电极下方的半导体层均为本征半导体层或引入有1×1013/cm3或更少的p型杂质的半导体层。
7.根据权利要求2所述的半导体器件，
其中，引入所述第一绝缘膜的就厚度而言的上半部分的氮浓度高于引入所述第一绝缘膜的就厚度而言的下半部分的氮浓度，并且
其中，所述高介电常数膜是包含Hf、Al、O和N的膜。
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