JPH0669168A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669168A JPH0669168A JP21811292A JP21811292A JPH0669168A JP H0669168 A JPH0669168 A JP H0669168A JP 21811292 A JP21811292 A JP 21811292A JP 21811292 A JP21811292 A JP 21811292A JP H0669168 A JPH0669168 A JP H0669168A
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- sio
- silicon
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Abstract
(57)【要約】
【目的】 サイドウオール形成時に表出されたＳｉ表面
のエッチングに関し，ＳｉＯ2 との選択比が大きなドラ
イエッチング方法の提供を目的とする。 【構成】 シリコン基板１上に配設されたパターン３を
覆いシリコン基板１上にＳｉＯ2 層７を堆積する工程
と，ＳｉＯ2 層７を異方性イオンエッチングしてパター
ン３の側壁にＳｉＯ2 からなるサイドウオール８を形成
すると同時にシリコン基板１表面の一部を表出する工程
と，次いで，シリコン基板１の表出面をエッチングする
工程とを有する半導体装置の製造方法において，表出面
をエッチングする工程は，Ｈｅ及びＡｒのうち何れかの
ガスとＮＦ3 との混合ガスを用いてするプラズマエッチ
ングによりなされることを特徴として構成する。
のエッチングに関し，ＳｉＯ2 との選択比が大きなドラ
イエッチング方法の提供を目的とする。 【構成】 シリコン基板１上に配設されたパターン３を
覆いシリコン基板１上にＳｉＯ2 層７を堆積する工程
と，ＳｉＯ2 層７を異方性イオンエッチングしてパター
ン３の側壁にＳｉＯ2 からなるサイドウオール８を形成
すると同時にシリコン基板１表面の一部を表出する工程
と，次いで，シリコン基板１の表出面をエッチングする
工程とを有する半導体装置の製造方法において，表出面
をエッチングする工程は，Ｈｅ及びＡｒのうち何れかの
ガスとＮＦ3 との混合ガスを用いてするプラズマエッチ
ングによりなされることを特徴として構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し，特にシリコン上に作成されたパターン側面にサイ
ドウオールを形成する工程の後に行うシリコン表面のエ
ッチング処理に関する。
関し，特にシリコン上に作成されたパターン側面にサイ
ドウオールを形成する工程の後に行うシリコン表面のエ
ッチング処理に関する。
【０００２】サイドウオールは，パターンの絶縁をセル
フアラインに行う方法として微細なトランジスタの製造
に広く使用されている。しかし，サイドウオールはパタ
ーンを覆い基板全面に堆積された絶縁膜の全面を一様に
スパッタして形成するために，パターンがシリコン上に
配設されている場合には下地のシリコンがスパッタによ
り表出され，シリコン表面にスパッタによる欠陥が導入
される。
フアラインに行う方法として微細なトランジスタの製造
に広く使用されている。しかし，サイドウオールはパタ
ーンを覆い基板全面に堆積された絶縁膜の全面を一様に
スパッタして形成するために，パターンがシリコン上に
配設されている場合には下地のシリコンがスパッタによ
り表出され，シリコン表面にスパッタによる欠陥が導入
される。
【０００３】このため，サイドウオールの形成後にシリ
コン表面の欠陥をウエットエッチングにより除去する必
要があり，製造工程が複雑になる。そこで，半導体装置
の製造工程を単純にするために，かかる欠陥の除去をド
ライエッチングによる一連の連続した工程として行うこ
とが要望されている。
コン表面の欠陥をウエットエッチングにより除去する必
要があり，製造工程が複雑になる。そこで，半導体装置
の製造工程を単純にするために，かかる欠陥の除去をド
ライエッチングによる一連の連続した工程として行うこ
とが要望されている。
【０００４】
【従来の技術】初めに，サイドウオールの形成について
ＭＯＳトランジスタの製造工程例に沿って説明する。
ＭＯＳトランジスタの製造工程例に沿って説明する。
【０００５】図３はサイドウオール形成断面工程図であ
り，ＭＯＳトランジスタの断面を表している。先ず，図
３（ａ）を参照して，シリコン基板１表面のトランジス
タが形成されるべき領域を絶縁分離する分離帯２を形成
する。
り，ＭＯＳトランジスタの断面を表している。先ず，図
３（ａ）を参照して，シリコン基板１表面のトランジス
タが形成されるべき領域を絶縁分離する分離帯２を形成
する。
【０００６】次いで，トランジスタが形成されるべき領
域の表面にゲート絶縁膜６を形成し，さらにゲート絶縁
膜６上にポリシリコンからなるゲート電極４を形成す
る。なお，このゲート電極４形成の際にエッチングマス
クとして使用したＳｉＯ2マスクをゲート電極４の表面
上にキャップ５としてそのまま配置する。
域の表面にゲート絶縁膜６を形成し，さらにゲート絶縁
膜６上にポリシリコンからなるゲート電極４を形成す
る。なお，このゲート電極４形成の際にエッチングマス
クとして使用したＳｉＯ2マスクをゲート電極４の表面
上にキャップ５としてそのまま配置する。
【０００７】次いで，図３（ｂ）を参照して，ＳｉＯ2
層７を，ゲート電極４及びキャップ５からなるパターン
３を覆いシリコン基板１全面に例えばＣＶＤ法（化学的
気相堆積法）により堆積する。
層７を，ゲート電極４及びキャップ５からなるパターン
３を覆いシリコン基板１全面に例えばＣＶＤ法（化学的
気相堆積法）により堆積する。
【０００８】次いで，ＳｉＯ2 層７を異方性イオンエッ
チングによりエッチバックし，図３（ｃ）を参照して，
ソース及びドレインが形成されるべき領域のシリコン基
板１表面を表出する。
チングによりエッチバックし，図３（ｃ）を参照して，
ソース及びドレインが形成されるべき領域のシリコン基
板１表面を表出する。
【０００９】このとき，シリコン基板１表面が表出する
と同時に，パターン３の側壁にＳｉＯ2 からなるサイド
ウオール８が形成される。次いで，図３（ｄ）を参照し
て，シリコン基板１の表出面にＳｉＯ2 膜９を形成し，
Ｐ及びＡｓをイオン注入して，ソース及びドレインが形
成されるべき領域にイオン注入領域１０を形成する。
と同時に，パターン３の側壁にＳｉＯ2 からなるサイド
ウオール８が形成される。次いで，図３（ｄ）を参照し
て，シリコン基板１の表出面にＳｉＯ2 膜９を形成し，
Ｐ及びＡｓをイオン注入して，ソース及びドレインが形
成されるべき領域にイオン注入領域１０を形成する。
【００１０】次いで，図３（ｅ）を参照して，拡散熱処
理により，イオン注入領域１０をソース領域１１及びド
レイン領域１２に変換すると同時に，拡散速度の速いＰ
の拡散により生じる低濃度領域１３をチャネルとソース
及びドレイン領域１１，１２との間に形成する。この低
濃度領域１３は電界を緩和してショートチャネル効果を
抑制する。
理により，イオン注入領域１０をソース領域１１及びド
レイン領域１２に変換すると同時に，拡散速度の速いＰ
の拡散により生じる低濃度領域１３をチャネルとソース
及びドレイン領域１１，１２との間に形成する。この低
濃度領域１３は電界を緩和してショートチャネル効果を
抑制する。
【００１１】上記工程を経て，ゲート電極４が，キャッ
プ５及びサイドウオール８により被覆絶縁された構造を
有するＭＯＳトランジスタをセルフアライメント技術を
用いて製造することができる。
プ５及びサイドウオール８により被覆絶縁された構造を
有するＭＯＳトランジスタをセルフアライメント技術を
用いて製造することができる。
【００１２】上述したシリコン基板１上に形成されたパ
ターン３の側面にサイドウオール８を形成する工程で
は，シリコン基板１全面に堆積されたＳｉＯ2 層７を異
方性イオンエッチングしてサイドウオール８が形成され
ると同時に，ソース，ドレイン形成領域上のＳｉＯ2 層
７が除去されシリコン基板１表面が表出される。
ターン３の側面にサイドウオール８を形成する工程で
は，シリコン基板１全面に堆積されたＳｉＯ2 層７を異
方性イオンエッチングしてサイドウオール８が形成され
ると同時に，ソース，ドレイン形成領域上のＳｉＯ2 層
７が除去されシリコン基板１表面が表出される。
【００１３】このシリコン基板１の表出面は，異方性イ
オンエッチングにより表出されるため，表面に多くの不
純物を含む堆積層を有し，さらに表層には不純物と結晶
欠陥が導入された欠陥層が形成されている。
オンエッチングにより表出されるため，表面に多くの不
純物を含む堆積層を有し，さらに表層には不純物と結晶
欠陥が導入された欠陥層が形成されている。
【００１４】従って，サイドウオール形成後，その儘シ
リコン基板の表出面と電極とを接続するのでは，不純物
又は欠陥の存在によりコンタクト抵抗が異常に大きくな
るという不都合が発生する。
リコン基板の表出面と電極とを接続するのでは，不純物
又は欠陥の存在によりコンタクト抵抗が異常に大きくな
るという不都合が発生する。
【００１５】このため，かかる堆積層及び欠陥層を除去
する必要がある。図４は従来の実施例エッチング説明図
であり，サイドウオール形成の際に表出されたシリコン
表出面の断面を模式的に表している。
する必要がある。図４は従来の実施例エッチング説明図
であり，サイドウオール形成の際に表出されたシリコン
表出面の断面を模式的に表している。
【００１６】図４（ａ）を参照して，サイドウオール８
形成直後のシリコン基板１の表出面には，金属不純物及
び炭素，弗素を含む堆積層１４並びに金属不純物を含む
欠陥層１５が形成されている。
形成直後のシリコン基板１の表出面には，金属不純物及
び炭素，弗素を含む堆積層１４並びに金属不純物を含む
欠陥層１５が形成されている。
【００１７】従来は，かかる堆積層１４及び欠陥層１５
をウエットエッチングにより除去して清浄なシリコン面
を表出していた。即ち，最初に，図４（ｂ）を参照し
て，弗硝酸混液に浸漬してシリコン表出面をエッチング
して，堆積層１４及び欠陥層１５を除去する。
をウエットエッチングにより除去して清浄なシリコン面
を表出していた。即ち，最初に，図４（ｂ）を参照し
て，弗硝酸混液に浸漬してシリコン表出面をエッチング
して，堆積層１４及び欠陥層１５を除去する。
【００１８】次いで，表面に残る残渣１６及び不純物を
除去するために，図４（ｃ）を参照して，バレル型アッ
シャーを用いて酸素プラズマに晒し，同時に表出面を深
さ３〜６nm酸化し，犠牲酸化膜１７を形成する。
除去するために，図４（ｃ）を参照して，バレル型アッ
シャーを用いて酸素プラズマに晒し，同時に表出面を深
さ３〜６nm酸化し，犠牲酸化膜１７を形成する。
【００１９】次いで，図４（ｄ）を参照して，０．５％
の稀弗酸に浸漬し，犠牲酸化膜１７を除去することで清
浄なシリコン面を表出する。かかる従来のシリコン表出
面のエッチング方法では，ドライエッチングで行うサイ
ドウオール形成工程の後，ウエットエッチング，次いで
ドライアッシング，さらにウエットエッチングとシリコ
ン表出面のエッチング工程が続くため，真空中で行う工
程と液中で行う工程とが交互に混在して工程が複雑にな
り，また多くの設備を必要とする。
の稀弗酸に浸漬し，犠牲酸化膜１７を除去することで清
浄なシリコン面を表出する。かかる従来のシリコン表出
面のエッチング方法では，ドライエッチングで行うサイ
ドウオール形成工程の後，ウエットエッチング，次いで
ドライアッシング，さらにウエットエッチングとシリコ
ン表出面のエッチング工程が続くため，真空中で行う工
程と液中で行う工程とが交互に混在して工程が複雑にな
り，また多くの設備を必要とする。
【００２０】さらに，ウエットエッチングは非選択性の
かつ等方性エッチングであるから，シリコン表出面をエ
ッチングするときサイドウオールもエッチングされて薄
くなり，絶縁不良の原因となる。
かつ等方性エッチングであるから，シリコン表出面をエ
ッチングするときサイドウオールもエッチングされて薄
くなり，絶縁不良の原因となる。
【００２１】また，ウエットエッチングは，エッチング
量を精密に制御することは難しいことに加え，基板面内
でのエッチング量の分布が大きいことから，安定した特
性を有するトランジスタを形成することが難しい。
量を精密に制御することは難しいことに加え，基板面内
でのエッチング量の分布が大きいことから，安定した特
性を有するトランジスタを形成することが難しい。
【００２２】
【発明が解決しようとする課題】上述したように，サイ
ドウオール形成後にシリコン表出面をウエットエッチン
グする従来の半導体装置の製造方法では，ドライエッチ
ングとウエットエッチング工程とが混在することから工
程が複雑で装置も多く必要とするという欠点がある。
ドウオール形成後にシリコン表出面をウエットエッチン
グする従来の半導体装置の製造方法では，ドライエッチ
ングとウエットエッチング工程とが混在することから工
程が複雑で装置も多く必要とするという欠点がある。
【００２３】また，ウエットエッチングを用いることか
ら，既に形成されていたサイドウオールがエッチングさ
れて薄くなる，さらに精密且つ均一にエッチングするこ
とが困難であるという問題がある。
ら，既に形成されていたサイドウオールがエッチングさ
れて薄くなる，さらに精密且つ均一にエッチングするこ
とが困難であるという問題がある。
【００２４】本発明は，サイドウオール形成後のシリコ
ン表出面をＮＦ3 とＨｅとの混合ガスをエッチングガス
としてプラズマエッチングするもので，ウエットエッチ
ングを用いることなく，サイドウオールのエッチングが
少なくかつ精密，均一にエッチングできるドライエッチ
ング工程を有する半導体装置の製造方法を提供すること
を目的とする。
ン表出面をＮＦ3 とＨｅとの混合ガスをエッチングガス
としてプラズマエッチングするもので，ウエットエッチ
ングを用いることなく，サイドウオールのエッチングが
少なくかつ精密，均一にエッチングできるドライエッチ
ング工程を有する半導体装置の製造方法を提供すること
を目的とする。
【００２５】
【課題を解決するための手段】上記課題を解決するため
に，本発明の構成は，図３を参照して，シリコン基板１
上に配設されたパターン３を覆い該シリコン基板１上に
ＳｉＯ2 層７を堆積する工程と，該ＳｉＯ2 層７を異方
性イオンエッチングして該パターン３の側壁にＳｉＯ2
からなるサイドウオール８を形成すると同時に該シリコ
ン基板１表面の一部を表出する工程と，次いで，該シリ
コン基板１の表出面をエッチングする工程とを有する半
導体装置の製造方法において，該表出面をエッチングす
る工程は，Ｈｅ及びＡｒのうち何れかのガスとＮＦ3 と
の混合ガスを用いてするプラズマエッチングによりなさ
れることを特徴として構成する。
に，本発明の構成は，図３を参照して，シリコン基板１
上に配設されたパターン３を覆い該シリコン基板１上に
ＳｉＯ2 層７を堆積する工程と，該ＳｉＯ2 層７を異方
性イオンエッチングして該パターン３の側壁にＳｉＯ2
からなるサイドウオール８を形成すると同時に該シリコ
ン基板１表面の一部を表出する工程と，次いで，該シリ
コン基板１の表出面をエッチングする工程とを有する半
導体装置の製造方法において，該表出面をエッチングす
る工程は，Ｈｅ及びＡｒのうち何れかのガスとＮＦ3 と
の混合ガスを用いてするプラズマエッチングによりなさ
れることを特徴として構成する。
【００２６】
【作用】本発明の構成では，サイドウオールを形成する
ためにＳｉＯ2 層を異方性イオンエッチングした結果表
出されたシリコン表面を，ＮＦ3 とＨｅとの混合ガス，
又はＮＦ3 とＡｒとの混合ガスをエッチングガスとして
プラズマエッチングをする。
ためにＳｉＯ2 層を異方性イオンエッチングした結果表
出されたシリコン表面を，ＮＦ3 とＨｅとの混合ガス，
又はＮＦ3 とＡｒとの混合ガスをエッチングガスとして
プラズマエッチングをする。
【００２７】かかるエッチングガスを用いたプラズマエ
ッチングにおけるシリコンのエッチング速度は，ＳｉＯ
2 のエッチング速度の略２倍である。従って，ＳｉＯ2
からなるサイドウオールのエッチング量を，非選択性エ
ッチングを用いる従来の方法の略１／２に少なくするこ
とができる。
ッチングにおけるシリコンのエッチング速度は，ＳｉＯ
2 のエッチング速度の略２倍である。従って，ＳｉＯ2
からなるサイドウオールのエッチング量を，非選択性エ
ッチングを用いる従来の方法の略１／２に少なくするこ
とができる。
【００２８】また，このシリコンとＳｉＯ2 とのエッチ
ング速度の比は，半導体装置の製造で普通に用いられて
いる他のエッチングガス，例えばＣＦ4 とＯ2 との混合
ガス，又は塩素系のエッチングガスでするものより大き
いから，これら他のガスを使用するよりもサイドウオー
ルのエッチング量を小さくすることができる。
ング速度の比は，半導体装置の製造で普通に用いられて
いる他のエッチングガス，例えばＣＦ4 とＯ2 との混合
ガス，又は塩素系のエッチングガスでするものより大き
いから，これら他のガスを使用するよりもサイドウオー
ルのエッチング量を小さくすることができる。
【００２９】なお，本発明では塩素を含むガスを用いな
いため，反応容器内の塵埃となる塩素の反応生成物を生
ずることがない。また，後のエッチング工程において残
留塩素に起因するＳｉＯ2 とＳｉとの選択比の劣化を誘
起することもない。
いため，反応容器内の塵埃となる塩素の反応生成物を生
ずることがない。また，後のエッチング工程において残
留塩素に起因するＳｉＯ2 とＳｉとの選択比の劣化を誘
起することもない。
【００３０】さらに，本発明のエッチングはプラズマエ
ッチングであるから，当然ウエットエッチングを用いる
必要はなくドライな工程だけで構成でき，装置及び工程
が単純になる。さらにまた，ドライエッチングであるか
らシリコン基板面内のエッチング量分布が小さく，均一
にエッチングされる。
ッチングであるから，当然ウエットエッチングを用いる
必要はなくドライな工程だけで構成でき，装置及び工程
が単純になる。さらにまた，ドライエッチングであるか
らシリコン基板面内のエッチング量分布が小さく，均一
にエッチングされる。
【００３１】なお，本発明を適用してエッチングされた
シリコン表面の品質は，不純物濃度の少ないこと，及び
その表面に形成された接合のコンタクト抵抗が低いこと
について従来のウエットエッチングと同等又はそれより
も優れている。
シリコン表面の品質は，不純物濃度の少ないこと，及び
その表面に形成された接合のコンタクト抵抗が低いこと
について従来のウエットエッチングと同等又はそれより
も優れている。
【００３２】即ち，エッチング表面の不純物濃度に関し
て，本発明の発明者は以下の実験により本発明のエッチ
ングでは汚染が少ないことを明らかにしたのである。本
発明者は，シリコン基板上にＳｉＯ2 層をＣＶＤ法によ
り堆積し，このＳｉＯ2 層を平行平板型の異方性イオン
エッチング装置を用いてエッチングして除去した後に表
出されたシリコン表面について，不純物濃度の深さ分布
を測定した。
て，本発明の発明者は以下の実験により本発明のエッチ
ングでは汚染が少ないことを明らかにしたのである。本
発明者は，シリコン基板上にＳｉＯ2 層をＣＶＤ法によ
り堆積し，このＳｉＯ2 層を平行平板型の異方性イオン
エッチング装置を用いてエッチングして除去した後に表
出されたシリコン表面について，不純物濃度の深さ分布
を測定した。
【００３３】図２は本発明のエッチング効果説明図であ
り，エッチング後のシリコン表面近傍の不純物濃度の深
さ方向分布を表している。これらの不純物濃度の測定に
は，SIMS( 二次イオン質量分析装置) を用いた。
り，エッチング後のシリコン表面近傍の不純物濃度の深
さ方向分布を表している。これらの不純物濃度の測定に
は，SIMS( 二次イオン質量分析装置) を用いた。
【００３４】なお，図２中実線は本発明に係るエッチン
グ方法を適用した場合を表し，点線は従来のウエットエ
ッチングを適用した場合を表している。図２（ａ）は炭
素，及び弗素の濃度分布をそれぞれＣ，Ｆを附した曲線
で表し，図２（ｂ）はアルミニュウム及び鉄の濃度分布
をそれぞれＡｌ，Ｆｅを附した曲線で表している。
グ方法を適用した場合を表し，点線は従来のウエットエ
ッチングを適用した場合を表している。図２（ａ）は炭
素，及び弗素の濃度分布をそれぞれＣ，Ｆを附した曲線
で表し，図２（ｂ）はアルミニュウム及び鉄の濃度分布
をそれぞれＡｌ，Ｆｅを附した曲線で表している。
【００３５】図２（ａ）（ｂ）から，本発明を適用した
エッチング表面は，従来の方法と比較して，炭素及び弗
素濃度が低く，また表面付近の鉄濃度が低いことが明ら
かである。
エッチング表面は，従来の方法と比較して，炭素及び弗
素濃度が低く，また表面付近の鉄濃度が低いことが明ら
かである。
【００３６】これらの元素はエッチングガス及び反応容
器から発生するもので，上記実験結果は本発明のエッチ
ングではかかる汚染が少ないことを明確に示している。
次に，上記ＳｉＯ2 層を異方性イオンエッチングした後
に表出するシリコン表面に，直接オーミックコンタクト
を形成した試料（以下試料Ａという。），本発明を適用
して５nmエッチングしたシリコン表面にコンタクトを形
成した試料（以下試料Ｂという。），及び同様に１０nm
及び２０nmエッチングした表面にコンタクトを形成した
試料（以下それぞれＣ，Ｄという。）を作成し，そのコ
ンタクト抵抗の出現頻度分布を観測した。
器から発生するもので，上記実験結果は本発明のエッチ
ングではかかる汚染が少ないことを明確に示している。
次に，上記ＳｉＯ2 層を異方性イオンエッチングした後
に表出するシリコン表面に，直接オーミックコンタクト
を形成した試料（以下試料Ａという。），本発明を適用
して５nmエッチングしたシリコン表面にコンタクトを形
成した試料（以下試料Ｂという。），及び同様に１０nm
及び２０nmエッチングした表面にコンタクトを形成した
試料（以下それぞれＣ，Ｄという。）を作成し，そのコ
ンタクト抵抗の出現頻度分布を観測した。
【００３７】その結果は，エッチング量が５nm以下の試
料Ａ，Ｂではコンタクト抵抗は平均して大きく，頻度分
布を大きく分散している。また，エッチング量が１０nm
以上の試料Ｃ，Ｄでは，コンタクト抵抗の平均値及びそ
の頻度分布の分散は小さく，従来の方法による場合の頻
度分布と同等であった。
料Ａ，Ｂではコンタクト抵抗は平均して大きく，頻度分
布を大きく分散している。また，エッチング量が１０nm
以上の試料Ｃ，Ｄでは，コンタクト抵抗の平均値及びそ
の頻度分布の分散は小さく，従来の方法による場合の頻
度分布と同等であった。
【００３８】従って，本発明に係るエッチングにより１
０nm以上シリコン表出面を除去することにより，従来と
同等のコンタクト特性を得ることができることが確認さ
れた。勿論，適当なエッチング量はサイドウオール形成
時の条件によりことなる。
０nm以上シリコン表出面を除去することにより，従来と
同等のコンタクト特性を得ることができることが確認さ
れた。勿論，適当なエッチング量はサイドウオール形成
時の条件によりことなる。
【００３９】なお，上記実験結果はＨｅ及びＡｒについ
て変わりはない。また，不活性ガスが少ないとエッチン
グ速度が大きく制御性に乏しくなり，逆に多いとエッチ
ング速度が遅く効率が悪いため，通常は不活性ガスの混
入量を体積比で５〜２０％とすることが好ましい。
て変わりはない。また，不活性ガスが少ないとエッチン
グ速度が大きく制御性に乏しくなり，逆に多いとエッチ
ング速度が遅く効率が悪いため，通常は不活性ガスの混
入量を体積比で５〜２０％とすることが好ましい。
【００４０】
【実施例】以下，本発明の詳細を実施例を参照して説明
する。本発明の第一実施例は，先に図３を参照して既述
した，サイドウオールが側面に形成されたゲート電極を
有するＭＯＳトランジスタの製造に関する。
する。本発明の第一実施例は，先に図３を参照して既述
した，サイドウオールが側面に形成されたゲート電極を
有するＭＯＳトランジスタの製造に関する。
【００４１】先ず，図３（ａ）を参照して，分離帯２に
より絶縁分離されたシリコン基板１の表面に例えば熱酸
化により厚さ１０nmのゲート酸化膜６を形成し，その上
に例えば幅０．５μｍ，高さ２００nmの断面矩形のポリ
シリコンゲート電極４を形成する。なお，このポリシリ
コンゲート電極４は，例えば下側半分がポリシリコンか
ら成り，上半分がＷＳｉの如き高融点金属のシリサイド
から成る様に形成することもできる。
より絶縁分離されたシリコン基板１の表面に例えば熱酸
化により厚さ１０nmのゲート酸化膜６を形成し，その上
に例えば幅０．５μｍ，高さ２００nmの断面矩形のポリ
シリコンゲート電極４を形成する。なお，このポリシリ
コンゲート電極４は，例えば下側半分がポリシリコンか
ら成り，上半分がＷＳｉの如き高融点金属のシリサイド
から成る様に形成することもできる。
【００４２】その際，エッチングマスクとしたＳｉＯ2
マスクは，ゲート電極４上に例えば厚さ５０nmのキャッ
プ５として残され，ゲート電極４と共にパターン３を形
成する。
マスクは，ゲート電極４上に例えば厚さ５０nmのキャッ
プ５として残され，ゲート電極４と共にパターン３を形
成する。
【００４３】次いで，図３（ｂ）を参照して，ＣＶＤ法
により，例えば厚さ１５０nmのＳｉＯ2 層７を堆積す
る。次いで，図３（ｃ）を参照して，ＳｉＯ2 層７全面
を均一にエッチングして，ソース及びドレイン領域１
１，１２が形成されるべき領域のシリコン基板１表面を
表出する。
により，例えば厚さ１５０nmのＳｉＯ2 層７を堆積す
る。次いで，図３（ｃ）を参照して，ＳｉＯ2 層７全面
を均一にエッチングして，ソース及びドレイン領域１
１，１２が形成されるべき領域のシリコン基板１表面を
表出する。
【００４４】このとき同時に，パターン３側壁にＳｉＯ
2 からなるサイドウオール８が形成される。図１は本発
明の実施例で使用した装置断面図であり，図１（ａ）は
第一実施例の，図１（ｂ）は第二実施例のエッチング装
置を表している。
2 からなるサイドウオール８が形成される。図１は本発
明の実施例で使用した装置断面図であり，図１（ａ）は
第一実施例の，図１（ｂ）は第二実施例のエッチング装
置を表している。
【００４５】第一実施例のエッチング装置は，図１
（ａ）を参照して，平行平板型のプラズマエッチング装
置であって，反応容器２１内で平行に対向する下電極２
２と上電極２３との間にそれぞれ高周波電力を印加して
その間にプラズマを発生させ，下電極２２上に置いたシ
リコン基板１をエッチングする。エッチングガスは，ガ
ス流入口２４から上電極２３に開設された小孔を通り反
応容器２１内に供給され，反応後は排気口２５から排出
される。
（ａ）を参照して，平行平板型のプラズマエッチング装
置であって，反応容器２１内で平行に対向する下電極２
２と上電極２３との間にそれぞれ高周波電力を印加して
その間にプラズマを発生させ，下電極２２上に置いたシ
リコン基板１をエッチングする。エッチングガスは，ガ
ス流入口２４から上電極２３に開設された小孔を通り反
応容器２１内に供給され，反応後は排気口２５から排出
される。
【００４６】前記サイドウオールを形成するためのＳｉ
Ｏ2 層７のエッチングは，図１（ａ）に示した第一実施
例のエッチング装置と同一の装置であって，電極間隔が
１．０cmの平行平板型ドライエッチング装置を用いた。
またエッチングガスとして，流量２５sccmのＣＦ4 ，流
量２５sccmのＣＨＦ3 及び流量６００sccmのＡｒの混合
ガスを用いた。エッチング条件は，圧力を２００mToor
，シリコン基板１温度を零下２０℃とし，上下電極に
それぞれ０．６５kWの高周波電力を印加する。
Ｏ2 層７のエッチングは，図１（ａ）に示した第一実施
例のエッチング装置と同一の装置であって，電極間隔が
１．０cmの平行平板型ドライエッチング装置を用いた。
またエッチングガスとして，流量２５sccmのＣＦ4 ，流
量２５sccmのＣＨＦ3 及び流量６００sccmのＡｒの混合
ガスを用いた。エッチング条件は，圧力を２００mToor
，シリコン基板１温度を零下２０℃とし，上下電極に
それぞれ０．６５kWの高周波電力を印加する。
【００４７】このときＳｉＯ2 層７のエッチング速度は
４８０nm／分であり，ＳｉＯ2 層７を除去しシリコン表
面を表出するに要する時間は，オーバエッチング時間を
考慮して略１９秒間であった。
４８０nm／分であり，ＳｉＯ2 層７を除去しシリコン表
面を表出するに要する時間は，オーバエッチング時間を
考慮して略１９秒間であった。
【００４８】なお，シリコンのエッチング速度はＳｉＯ
2 層７の１／２０であり，シリコン基板１面内のエッチ
ング速度分布は±４％である。次いで，上記ＳｉＯ2 層
７のエッチング工程で表出されたシリコン表出面をエッ
チングする。
2 層７の１／２０であり，シリコン基板１面内のエッチ
ング速度分布は±４％である。次いで，上記ＳｉＯ2 層
７のエッチング工程で表出されたシリコン表出面をエッ
チングする。
【００４９】このシリコン表出面のエッチングは，例え
ば第一実施例の如く，前記ＳｉＯ2層７のエッチング工
程で用いた装置と同じ装置で行うことができる。第一実
施例のエッチングには，前記ＳｉＯ2 層７のエッチング
工程で用いた装置を電極間間隔を２．０cmとして用い
た。
ば第一実施例の如く，前記ＳｉＯ2層７のエッチング工
程で用いた装置と同じ装置で行うことができる。第一実
施例のエッチングには，前記ＳｉＯ2 層７のエッチング
工程で用いた装置を電極間間隔を２．０cmとして用い
た。
【００５０】エッチング条件は，流量１０sccmのＮＦ3
と流量９０sccmのＨｅとの混合ガスを用い，シリコン基
板１温度を零下２０℃，圧力１００mToor で５０Ｗの高
周波出力を印加した。エッチング時間を３０〜６０秒間
とすることで，表層５〜１０nmの深さをエッチングする
ことができる。
と流量９０sccmのＨｅとの混合ガスを用い，シリコン基
板１温度を零下２０℃，圧力１００mToor で５０Ｗの高
周波出力を印加した。エッチング時間を３０〜６０秒間
とすることで，表層５〜１０nmの深さをエッチングする
ことができる。
【００５１】従って，例えば２５枚のシリコン基板の処
理に要する時間は，２５分間の正味のエッチング時間に
枚葉処理のための搬送に必要な時間を加えて略３０分間
である。
理に要する時間は，２５分間の正味のエッチング時間に
枚葉処理のための搬送に必要な時間を加えて略３０分間
である。
【００５２】この時間は，従来のバッチ処理による２５
枚のウエットエッチングに要する時間，５分間のエッチ
ング処理時間に５０分間の水洗，乾燥時間を加えた略１
時間の所要時間と比較して，略半分に短縮されている。
枚のウエットエッチングに要する時間，５分間のエッチ
ング処理時間に５０分間の水洗，乾燥時間を加えた略１
時間の所要時間と比較して，略半分に短縮されている。
【００５３】この条件で，シリコン表面のエッチング速
度は２０nm／分であり，ＳｉＯ2 のエッチング速度の略
２倍である。また，面内のエッチング速度の分布は±３
％以内である。これは，従来のウエットエッチングの面
内分布±２０％の１／７程度に過ぎない。
度は２０nm／分であり，ＳｉＯ2 のエッチング速度の略
２倍である。また，面内のエッチング速度の分布は±３
％以内である。これは，従来のウエットエッチングの面
内分布±２０％の１／７程度に過ぎない。
【００５４】従って，従来よりもＳｉＯ2 からなるサイ
ドウオールのエッチングは少なく，面内のエッチング量
の均一性も優れたエッチングをすることができる。以
下，図３（ｄ）（ｅ）に示した従来の製造方法と同様の
工程を経て，ＭＯＳトランジスタを製造することができ
る。
ドウオールのエッチングは少なく，面内のエッチング量
の均一性も優れたエッチングをすることができる。以
下，図３（ｄ）（ｅ）に示した従来の製造方法と同様の
工程を経て，ＭＯＳトランジスタを製造することができ
る。
【００５５】本発明の第二実施例は，サイドウオール形
成後，表出されたシリコン基板１表面をエッチングする
ために，エッチング装置としてダウンフロー型のエッチ
ング装置を用いるものである。
成後，表出されたシリコン基板１表面をエッチングする
ために，エッチング装置としてダウンフロー型のエッチ
ング装置を用いるものである。
【００５６】エッチング装置は，図１（ｂ）を参照し
て，反応容器２１の上部にメッシュ２８で仕切られたプ
ラズマ室２７が設けられ，シリコン基板１はメッシュ２
８の仕切りの下に置かれる。エッチングガスは，ガス流
入口２４からプラズマ室に流入し，導波管２６からプラ
ズマ室２７上部に設けられた透過窓２９を透過して導入
されるマイクロ波により励起されてプラズマを形成し，
さらにメッシュ２８を通過して反応容器２１下部に置か
れたシリコン基板１に触れてその表面をエッチングした
のち，排気口２５から排出される。
て，反応容器２１の上部にメッシュ２８で仕切られたプ
ラズマ室２７が設けられ，シリコン基板１はメッシュ２
８の仕切りの下に置かれる。エッチングガスは，ガス流
入口２４からプラズマ室に流入し，導波管２６からプラ
ズマ室２７上部に設けられた透過窓２９を透過して導入
されるマイクロ波により励起されてプラズマを形成し，
さらにメッシュ２８を通過して反応容器２１下部に置か
れたシリコン基板１に触れてその表面をエッチングした
のち，排気口２５から排出される。
【００５７】第二実施例のエッチングガスは，流量５０
sccmのＮＦ3 と流量４５０sccmのＨｅとの混合ガスを圧
力１０００mToor で用いた。周波数２．４５GHz,出力１
kWのマイクロ波を加え, シリコン基板温度７０℃とした
とき，シリコン表出面のエッチング速度は５０nm／分で
ＳｉＯ2 の略２倍であり，面内のエッチング速度分布は
±５％であった。
sccmのＮＦ3 と流量４５０sccmのＨｅとの混合ガスを圧
力１０００mToor で用いた。周波数２．４５GHz,出力１
kWのマイクロ波を加え, シリコン基板温度７０℃とした
とき，シリコン表出面のエッチング速度は５０nm／分で
ＳｉＯ2 の略２倍であり，面内のエッチング速度分布は
±５％であった。
【００５８】本実施例によれば，シリコン基板がプラズ
マに直接曝されないからシリコン表出面の欠陥及び不純
物が少ない，また荷電粒子によるのチャージが発生しな
いから素子を破壊しないという利点がある。
マに直接曝されないからシリコン表出面の欠陥及び不純
物が少ない，また荷電粒子によるのチャージが発生しな
いから素子を破壊しないという利点がある。
【００５９】
【発明の効果】本発明によれば，ＳｉＯ2 に対する選択
比が大きく，かつ汚染，欠陥の少ないシリコンのドライ
エッチングを実現できるから，精密かつ均一なサイドウ
オールをドライエッチング工程だけで形成することがで
きる半導体装置の製造方法を提供でき，半導体装置の性
能向上に寄与するところが大きい。
比が大きく，かつ汚染，欠陥の少ないシリコンのドライ
エッチングを実現できるから，精密かつ均一なサイドウ
オールをドライエッチング工程だけで形成することがで
きる半導体装置の製造方法を提供でき，半導体装置の性
能向上に寄与するところが大きい。
【図１】 本発明の実施例装置断面図
【図２】 本発明のエッチング効果説明図
【図３】 サイドウオール形成断面工程図
【図４】 従来の実施例エッチング説明図
１ シリコン基板 ２ 分離帯 ３ パターン ４ ゲート電極 ５ キャップ ６ ゲート酸化膜 ７ ＳｉＯ2 層 ８ サイドウオール ９ ＳｉＯ2 膜 １０ イオン注入領域 １１ ソース領域 １２ ドレイン領域 １３ 低濃度領域 １４ 堆積層 １５ 欠陥層 １６ 残渣 １７ 犠牲酸化膜 ２１ 反応容器 ２２ 下電極 ２３ 上電極 ２４ ガス流入口 ２５ 排気口 ２６ 導波管 ２７ プラズマ室 ２８ メッシュ ２９ 透過窓
Claims (1)
- 【請求項１】 シリコン基板（１）上に配設されたパタ
ーン（３）を覆い該シリコン基板（１）上にＳｉＯ2 層
（７）を堆積する工程と，該ＳｉＯ2 層（７）を異方性
イオンエッチングして該パターン（３）の側壁にＳｉＯ
2 からなるサイドウオール（８）を形成すると同時に該
シリコン基板（１）表面の一部を表出する工程と，次い
で，該シリコン基板（１）の表出面をエッチングする工
程とを有する半導体装置の製造方法において， 該表出面をエッチングする工程は，Ｈｅ及びＡｒのうち
何れかのガスとＮＦ3との混合ガスを用いてするプラズ
マエッチングによりなされることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21811292A JPH0669168A (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21811292A JPH0669168A (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669168A true JPH0669168A (ja) | 1994-03-11 |
Family
ID=16714821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21811292A Withdrawn JPH0669168A (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669168A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980003886A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 패턴 형성방법 |
| WO1999034424A1 (en) * | 1997-12-30 | 1999-07-08 | Applied Materials, Inc. | Precleaning step prior to metallization for sub-quarter micron application |
| US5926705A (en) * | 1995-10-19 | 1999-07-20 | Nec Corporation | Method for manufacturing a semiconductor device with stabilization of a bipolar transistor and a schottky barrier diode |
| KR20150139787A (ko) * | 2014-06-04 | 2015-12-14 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 |
-
1992
- 1992-08-18 JP JP21811292A patent/JPH0669168A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926705A (en) * | 1995-10-19 | 1999-07-20 | Nec Corporation | Method for manufacturing a semiconductor device with stabilization of a bipolar transistor and a schottky barrier diode |
| KR980003886A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 소자의 패턴 형성방법 |
| WO1999034424A1 (en) * | 1997-12-30 | 1999-07-08 | Applied Materials, Inc. | Precleaning step prior to metallization for sub-quarter micron application |
| US6107192A (en) * | 1997-12-30 | 2000-08-22 | Applied Materials, Inc. | Reactive preclean prior to metallization for sub-quarter micron application |
| JP2002500276A (ja) * | 1997-12-30 | 2002-01-08 | アプライド マテリアルズ インコーポレイテッド | サブクオーターミクロン適用のための、メタライゼーションに先立つ予備洗浄方法 |
| US6693030B1 (en) | 1997-12-30 | 2004-02-17 | Applied Materials, Inc. | Reactive preclean prior to metallization for sub-quarter micron application |
| JP4681117B2 (ja) * | 1997-12-30 | 2011-05-11 | アプライド マテリアルズ インコーポレイテッド | サブクオーターミクロン適用のための、メタライゼーションに先立つ予備洗浄方法 |
| KR20150139787A (ko) * | 2014-06-04 | 2015-12-14 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 |
| JP2015230952A (ja) * | 2014-06-04 | 2015-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9947715B2 (en) | 2014-06-04 | 2018-04-17 | Renesas Electronics Corporation | Manufacturing method of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |