JPH02276244A - ゲート電極の形成方法 - Google Patents
ゲート電極の形成方法Info
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- JPH02276244A JPH02276244A JP9806389A JP9806389A JPH02276244A JP H02276244 A JPH02276244 A JP H02276244A JP 9806389 A JP9806389 A JP 9806389A JP 9806389 A JP9806389 A JP 9806389A JP H02276244 A JPH02276244 A JP H02276244A
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Landscapes
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造工程におけるゲート電極の形
成方法に関する。
成方法に関する。
半導体集積回路、特にＭＩＳ型ＦＥＴ集積回路の高集積
化及び高速化に伴いゲート絶縁膜の薄膜化が著しくなっ
てきたにのためゲート電極材料の加工時にゲート電極材
料とゲート絶縁膜としてのシリコン酸化膜の高選択性が
要求されてきたが、従来行われてきたフロン系ガスやハ
ロゲンガスを用いたゲート電極材料の異方性プラズマエ
ツチングではシリコン酸化膜とのエツチングレート比は
大きくても５０程度しか達成されず、高濃度不純物拡散
領域となる入き領域を掘り下げる可能性があり、半導体
素子の特性劣化の恐れがあった。また、グー１〜電極材
料として燐拡散が行われたポリシリコンの異方性プラズ
マエツチングを行う際に試料温度を０℃以下にすること
によりシリコン酸化膜との高選択性が達成されることを
第４８回応用物理学会学術講演会講演予稿集第２分冊４
６２ページにおいて有口等（東芝ＶＬＳＩ研究所）によ
って報告されたが、試料を０℃以下に冷却するには装置
の制約があり容易ではない。第２図は従来の異方性プラ
ズマエツチングによってゲート電極を加工した半導体素
子の模式的断面図である。図中、 １１は半導体基板、
１２は素子分離絶縁膜、１３はゲート絶縁膜。
化及び高速化に伴いゲート絶縁膜の薄膜化が著しくなっ
てきたにのためゲート電極材料の加工時にゲート電極材
料とゲート絶縁膜としてのシリコン酸化膜の高選択性が
要求されてきたが、従来行われてきたフロン系ガスやハ
ロゲンガスを用いたゲート電極材料の異方性プラズマエ
ツチングではシリコン酸化膜とのエツチングレート比は
大きくても５０程度しか達成されず、高濃度不純物拡散
領域となる入き領域を掘り下げる可能性があり、半導体
素子の特性劣化の恐れがあった。また、グー１〜電極材
料として燐拡散が行われたポリシリコンの異方性プラズ
マエツチングを行う際に試料温度を０℃以下にすること
によりシリコン酸化膜との高選択性が達成されることを
第４８回応用物理学会学術講演会講演予稿集第２分冊４
６２ページにおいて有口等（東芝ＶＬＳＩ研究所）によ
って報告されたが、試料を０℃以下に冷却するには装置
の制約があり容易ではない。第２図は従来の異方性プラ
ズマエツチングによってゲート電極を加工した半導体素
子の模式的断面図である。図中、 １１は半導体基板、
１２は素子分離絶縁膜、１３はゲート絶縁膜。
１４はゲート電極、 １５は高濃度不純物拡散層である
。
。
ところで、ゲート電極１４をハロゲンガスやフロン系ガ
スを用いた異方性プラズマエツチングで形成する際、ゲ
ート絶縁膜であるシリコン酸化膜とのエツチングレート
比は大きくても５０程度しか達成されず、オーバーエツ
チング時にゲート絶縁膜１３に相当する酸化膜がエツチ
ング除去されることによって高濃度不純物拡散層１５と
なるべき領域のシリコンをも掘り下げる可能性があり、
半導体素子の特性劣化の恐れがあった。また、ゲート電
極１４を異方性プラズマエツチングを用いて形成する際
、試料温度を０℃以下にすることによりゲート絶縁膜１
３であるシリコン酸化膜に対して高選択性が達成される
が、試料を０℃以下に冷却するには水溝の結露等の処理
について装置の制約があり容易ではない。
スを用いた異方性プラズマエツチングで形成する際、ゲ
ート絶縁膜であるシリコン酸化膜とのエツチングレート
比は大きくても５０程度しか達成されず、オーバーエツ
チング時にゲート絶縁膜１３に相当する酸化膜がエツチ
ング除去されることによって高濃度不純物拡散層１５と
なるべき領域のシリコンをも掘り下げる可能性があり、
半導体素子の特性劣化の恐れがあった。また、ゲート電
極１４を異方性プラズマエツチングを用いて形成する際
、試料温度を０℃以下にすることによりゲート絶縁膜１
３であるシリコン酸化膜に対して高選択性が達成される
が、試料を０℃以下に冷却するには水溝の結露等の処理
について装置の制約があり容易ではない。
本発明の目的は上記問題点を解消したゲート電極の形成
方法を提供することにある。
方法を提供することにある。
上記目的を達成するため、本発明によるゲート電極の形
成方法においては、半導体基板上に素子分ｉｔ［域を形
成する工程と、前記素子分離領域以外にゲート絶縁膜と
してシリコン酸化膜を形成する工程と、ゲート電極に用
いる材料膜を形成する工程と、ゲート電極加工のための
レジストパターンをリソグラフィー技術を用いて形成す
る工程と、シリコンとハロゲン元素と酸素を含むエツチ
ングガスを用いシリコン酸化膜上にのみシリコンの酸化
塩化物が堆積する条件でゲート電極材料を異方性プラズ
マエツチングする工程とを含むものである。
成方法においては、半導体基板上に素子分ｉｔ［域を形
成する工程と、前記素子分離領域以外にゲート絶縁膜と
してシリコン酸化膜を形成する工程と、ゲート電極に用
いる材料膜を形成する工程と、ゲート電極加工のための
レジストパターンをリソグラフィー技術を用いて形成す
る工程と、シリコンとハロゲン元素と酸素を含むエツチ
ングガスを用いシリコン酸化膜上にのみシリコンの酸化
塩化物が堆積する条件でゲート電極材料を異方性プラズ
マエツチングする工程とを含むものである。
半導体素子内ゲート電極の形成に、シリコンとハロゲン
とａ素とを含むエツチングガスを用い。
とａ素とを含むエツチングガスを用い。
シリコン酸化膜上にのみにシリコンの酸化塩化物の堆積
する条件でゲート電極材料を異方性プラズマエツチング
することにより、オーバーエツチングを行ってもゲート
絶縁膜としてのシリコン酸化膜がエツチング除去される
可能性がなく、高濃度不純物拡散層のシリコンを掘り下
げる恐れはなくなり、特性劣化のない半導体素子を製造
することができる。
する条件でゲート電極材料を異方性プラズマエツチング
することにより、オーバーエツチングを行ってもゲート
絶縁膜としてのシリコン酸化膜がエツチング除去される
可能性がなく、高濃度不純物拡散層のシリコンを掘り下
げる恐れはなくなり、特性劣化のない半導体素子を製造
することができる。
以下１本発明の一実施例を図面を用いて詳細に説明する
。第１図は本発明のゲート電極形成方法を用いて製造し
た半導体素子の構造を示す模式的断面図である。半導体
基板１上に素子分離絶縁膜２と、ゲート絶縁膜３とを設
け、ゲート絶縁膜３上にゲート電極４が形成され、ゲー
ト電極４と素子分離絶縁膜２間に高１度不純物拡散層５
が形成された半導体素子について、その製造方法を述べ
る。
。第１図は本発明のゲート電極形成方法を用いて製造し
た半導体素子の構造を示す模式的断面図である。半導体
基板１上に素子分離絶縁膜２と、ゲート絶縁膜３とを設
け、ゲート絶縁膜３上にゲート電極４が形成され、ゲー
ト電極４と素子分離絶縁膜２間に高１度不純物拡散層５
が形成された半導体素子について、その製造方法を述べ
る。
第３図（ａ）は本発明のゲート電極形成方法を用いた半
導体素子製造途中を示す模式的断面図である。
導体素子製造途中を示す模式的断面図である。
図において、シリコン基板２１上にシリコン酸化膜から
なる素子分離絶縁膜２２を形成し、続いて半導体素子と
なるべき領域にシリコン酸化膜からなるゲート絶縁膜２
３を形成し、続いてゲート電極となるべき多結晶シリコ
ン２４をＣＶＤ法を用いて形成する。尚、多結晶シリコ
ンは電気抵抗を下げるため燐の拡散を行う０次にゲート
電極として所望の領域上にフォトリソグラフィー技術を
用いてレジストパターン２５を形成する。続いて５ｉＣ
Ｒ，と０２との混合ガスを適用し、平行平板型カソード
カップルＲＩＥ装置を用いて第３図（ｂ）に示すＣ領域
のエツチング条件で多結晶シリコン２４のエツチングを
行う。
なる素子分離絶縁膜２２を形成し、続いて半導体素子と
なるべき領域にシリコン酸化膜からなるゲート絶縁膜２
３を形成し、続いてゲート電極となるべき多結晶シリコ
ン２４をＣＶＤ法を用いて形成する。尚、多結晶シリコ
ンは電気抵抗を下げるため燐の拡散を行う０次にゲート
電極として所望の領域上にフォトリソグラフィー技術を
用いてレジストパターン２５を形成する。続いて５ｉＣ
Ｒ，と０２との混合ガスを適用し、平行平板型カソード
カップルＲＩＥ装置を用いて第３図（ｂ）に示すＣ領域
のエツチング条件で多結晶シリコン２４のエツチングを
行う。
第３図（ｂ）中、Ａの領域はゲート絶縁材料のエツチン
グレート、Ｂの領域はゲート絶縁膜のエツチングレート
、Ｃの領域はゲート電極材料はエツチングされ、シリコ
ン酸化膜上には堆積が起こる条件を示している。したが
って、Ｃ領域のエツチング条件のものではシリコンはエ
ツチングされるがゲート絶縁膜に相当するシリコン酸化
膜上にはシリコンの酸化塩化物が堆積することにより酸
化膜の減膜が生じさせないでゲート電極が形成され、こ
の結果第１図に示す構造の半導体素子が得られる。
グレート、Ｂの領域はゲート絶縁膜のエツチングレート
、Ｃの領域はゲート電極材料はエツチングされ、シリコ
ン酸化膜上には堆積が起こる条件を示している。したが
って、Ｃ領域のエツチング条件のものではシリコンはエ
ツチングされるがゲート絶縁膜に相当するシリコン酸化
膜上にはシリコンの酸化塩化物が堆積することにより酸
化膜の減膜が生じさせないでゲート電極が形成され、こ
の結果第１図に示す構造の半導体素子が得られる。
以上、実施例では燐拡散を行った多結品シリコンをゲー
ト電極材料として用いているが、あるいはシリコンとハ
ロゲン元素と酸素をエツチングガスとして用い、電極材
料はエツチングされ、シリコン酸化膜上には堆積の起こ
る条件が得られれば燐拡散を行った多結晶シリコンに限
らず適用できる。また、実施例ではエツチングガスとし
て５ｉＣＱ４と０２の混合ガスを用いているが、シリコ
ンとハロゲン元素と酸素を含んでいれば５ｉＣＲ＋と０
２の混合ガスに限らない。また、実施例ではゲート電極
材料の異方性エツチングに平行平板型カソードカップル
ＲＩＥ装置を用いているが、シリコンとハロゲン元素と
酸素をエツチングガスとして用い、電極材料はエツチン
グされシリコン酸化膜上には堆積の起こる条件が得られ
れば平行平板型カソードカップルＲＩＢ装置を用いなく
とも実施できる。
ト電極材料として用いているが、あるいはシリコンとハ
ロゲン元素と酸素をエツチングガスとして用い、電極材
料はエツチングされ、シリコン酸化膜上には堆積の起こ
る条件が得られれば燐拡散を行った多結晶シリコンに限
らず適用できる。また、実施例ではエツチングガスとし
て５ｉＣＱ４と０２の混合ガスを用いているが、シリコ
ンとハロゲン元素と酸素を含んでいれば５ｉＣＲ＋と０
２の混合ガスに限らない。また、実施例ではゲート電極
材料の異方性エツチングに平行平板型カソードカップル
ＲＩＥ装置を用いているが、シリコンとハロゲン元素と
酸素をエツチングガスとして用い、電極材料はエツチン
グされシリコン酸化膜上には堆積の起こる条件が得られ
れば平行平板型カソードカップルＲＩＢ装置を用いなく
とも実施できる。
以上のように本発明方法によるときには、高濃度不純物
拡散領域となるべき領域を掘り下げることなく、ゲート
電極を形成でき、ひいては半導体素子の信頼性を向上で
きる効果を有する。
拡散領域となるべき領域を掘り下げることなく、ゲート
電極を形成でき、ひいては半導体素子の信頼性を向上で
きる効果を有する。
第１図は本発明を用いて製造した半導体素子の一例を示
す断面図、第２図はＷ来の方法を用いてゲート電極を形
成した際に高濃度不純物拡散領域となるべき領域を掘り
下げてしまった半導体素子の断面図、第３図（ａ）は本
発明のゲート電極形成方法を用いた半導体素子製造途中
を示す断面図、第３図（ｂ）は本発明を用いてゲート電
極の異方性プラズマエツチングを行う際のエツチング条
件を示す模式図である。
す断面図、第２図はＷ来の方法を用いてゲート電極を形
成した際に高濃度不純物拡散領域となるべき領域を掘り
下げてしまった半導体素子の断面図、第３図（ａ）は本
発明のゲート電極形成方法を用いた半導体素子製造途中
を示す断面図、第３図（ｂ）は本発明を用いてゲート電
極の異方性プラズマエツチングを行う際のエツチング条
件を示す模式図である。
Claims (1)
- （１）半導体基板上に素子分離領域を形成する工程と、
前記素子分離領域以外にゲート絶縁膜としてシリコン酸
化膜を形成する工程と、ゲート電極に用いる材料膜を形
成する工程と、ゲート電極加工のためのレジストパター
ンをリソグラフィー技術を用いて形成する工程と、シリ
コンとハロゲン元素と酸素を含むエッチングガスを用い
シリコン酸化膜上にのみシリコンの酸化塩化物が堆積す
る条件でゲート電極材料を異方性プラズマエッチングす
る工程とを含むことを特徴とするゲート電極の形成方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9806389A JPH02276244A (ja) | 1989-04-18 | 1989-04-18 | ゲート電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9806389A JPH02276244A (ja) | 1989-04-18 | 1989-04-18 | ゲート電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02276244A true JPH02276244A (ja) | 1990-11-13 |
Family
ID=14209870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9806389A Pending JPH02276244A (ja) | 1989-04-18 | 1989-04-18 | ゲート電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02276244A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740778A (en) * | 1996-03-22 | 1998-04-21 | Ford Global Technologies, Inc. | Variable geometry intake system for an internal combustion engine |
| JP2009021550A (ja) * | 2007-07-12 | 2009-01-29 | Panasonic Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170426A (ja) * | 1988-12-22 | 1990-07-02 | Toshiba Corp | 多層構造膜のドライエッチング方法 |
-
1989
- 1989-04-18 JP JP9806389A patent/JPH02276244A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170426A (ja) * | 1988-12-22 | 1990-07-02 | Toshiba Corp | 多層構造膜のドライエッチング方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740778A (en) * | 1996-03-22 | 1998-04-21 | Ford Global Technologies, Inc. | Variable geometry intake system for an internal combustion engine |
| JP2009021550A (ja) * | 2007-07-12 | 2009-01-29 | Panasonic Corp | 半導体装置の製造方法 |
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