TW201618166A - 半導體裝置及其製造方法 - Google Patents

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後藤洋太郎
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瑞薩電子股份有限公司
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Abstract

本發明使半導體裝置的性能提高。本發明之半導體裝置包含：光電二極體PD，其具有電荷累積層（n型半導體區域NW）與表面層（p型半導體區域PR）；以及轉移電晶體TX，其具有閘極電極Gt與浮置擴散部FD。形成於第1導電型的電荷累積層（n型半導體區域NW）之上的第2導電型的表面層（p型半導體區域PR），係由低雜質濃度的第1副區域PR1與高雜質濃度的第2副區域PR2所構成，第1副區域PR1配置在比第2副區域PR2更接近浮置擴散部FD之側。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法， 其可適當應用於例如包含固體拍攝元件在內的半導體裝置的製造方法。
關於固體拍攝元件，使用CMOS（Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體）的固體拍攝元件（CMOS影像感測器）的開發有所進展。該CMOS影像感測器，構成包含具有光電二極體與轉移用電晶體的複數個畫素在內的構造。
日本特開2010－161236號公報（專利文獻1）揭示了一種可減少光電轉換部的蝕刻損害，並提高光電轉換部中的保護區域的偏移的控制精度的光電轉換裝置的製造方法的發明。
日本特表2009－506542號公報（專利文獻2）揭示了一種具有一般的氮化閘極氧化膜的厚度的大約2倍的厚度的氮化閘極氧化膜設置在CMOS影像感測器的光感知區域之上，以減少光感測器表面的光子反射，進而使暗電流減少的發明。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2010－161236號公報 [專利文獻2] 日本特表2009－506542號公報
[發明所欲解決的問題]
在具有光電二極體的半導體裝置中，使其性能提高，例如，使暗電流或暗時亮點瑕疵減少等，為吾人所期望。
其他技術問題與新穎性特徴，根據本説明書的記述內容以及所述圖式應可明瞭。 [解決問題的手段]
本發明的其中一個實施態樣的半導體裝置包含：光電二極體，其具有電荷累積層與表面層；以及轉移電晶體，其具有閘極電極與浮置擴散部；形成於第1導電型的電荷累積層之上的第2導電型的表面層，係由低雜質濃度的第1副區域與高雜質濃度的第2副區域所構成，第1副區域配置在比第2副區域更接近浮置擴散部之側。 [發明的功效]
若根據本發明的其中一個實施態樣，便可使半導體裝置的性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來説明實施態樣的全部圖式中，具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要的情況以外，同一或相同部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。
（實施態樣1） 以下，一邊參照圖式一邊針對本實施態樣1的半導體裝置的構造以及製造步驟詳細説明。本實施態樣1，係針對半導體裝置為從半導體基板的表面側射入光線的表面照射型的CMOS影像感測器的例子進行説明。
＜半導體裝置的構造＞ 圖1，係表示本實施態樣1的半導體裝置的構造例的電路方塊圖。圖2，係表示畫素的構造例的電路圖。另外，在圖1中，係表示配置成陣列狀（行列狀）的4行4列（4×4）的16個畫素，惟畫素的排列數並非僅限於此，可作出各種變更，例如，實際上相機等的電子裝置所使用的畫素數為數百萬個。
在圖1所示之畫素區域1A，複數個畫素PU配置成陣列狀，在其周圍具有虛線所包圍的周邊電路區域2A，於周邊電路區域2A，包含垂直掃描電路VSC或水平掃描電路HSC等的驅動電路、列電路CLC、開關SWT以及輸出放大器AP。各畫素（單位、畫素單元）PU，配置在選擇線SL以及輸出線OL的交點。選擇線SL與垂直掃描電路VSC連接，輸出線OL分別與列電路CLC連接。列電路CLC透過開關SWT與輸出放大器AP連接。各開關SWT與水平掃描電路HSC連接，被水平掃描電路HSC所控制。
例如，從垂直掃描電路VSC以及水平掃描電路HSC所選擇之畫素PU所讀取到的電氣信號，經由輸出線OL以及輸出放大器AP輸出。
畫素PU的構造，例如，如圖2所示的，係由光電二極體PD與4個電晶體RST、TX、SEL、AMI所構成。該等電晶體RST、TX、SEL、AMI，分別係由n通道型的MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體）所形成。其中，電晶體RST為重置電晶體（重置用電晶體），電晶體TX為轉移電晶體（轉移用電晶體），電晶體SEL為選擇電晶體（選擇用電晶體），電晶體AMI為增幅電晶體（增幅用電晶體）。另外，轉移電晶體TX，係將光電二極體PD所產生之電荷轉移到節點N1的轉移用電晶體。另外，除了該等電晶體之外，亦組裝了其他電晶體或電容元件等的元件。另外，該等電晶體的連接態樣存在各種變化、應用態樣。
在圖2所示之電路例中，光電二極體PD與轉移電晶體TX串聯連接於接地電位GND與節點N1之間。重置電晶體RST連接於節點N1與電源電位（電源電位線）VDD之間。選擇電晶體SEL以及增幅電晶體AMI串聯連接於電源電位VDD與輸出線OL之間。該增幅電晶體AMI的閘極電極與節點N1連接。另外，重置電晶體RST的閘極電極與重置線LRST連接。另外，選擇電晶體SEL的閘極電極與選擇線SL連接，轉移電晶體TX的閘極電極與轉移線（第2選擇線）LTX連接。
例如，使轉移線LTX以及重置線LRST升位（成為H位準），以令轉移電晶體TX以及重置電晶體RST成為導通狀態。結果，光電二極體PD的電荷被抽出而空乏化。之後，使轉移電晶體TX成為切斷狀態。
之後，例如，打開相機等的電子裝置的機械快門，在快門打開的期間，在光電二極體PD中，因為入射光而產生並累積電荷。亦即，光電二極體PD，接收入射光而產生電荷。
接著，在關閉快門之後，使重置線LRST降位（成為L位準），以令重置電晶體RST成為切斷狀態。再者，使選擇線SL以及轉移線LTX升位（成為H位準），以令選擇電晶體SEL以及轉移電晶體TX成為導通狀態。藉此，光電二極體PD所產生之電荷轉移到轉移電晶體TX的節點N1側的端部（對應後述的圖3的浮置擴散部FD）。此時，浮置擴散部FD的電位，變化成對應從光電二極體PD所轉移之電荷的値，該値，被增幅電晶體AMI增幅並表現於輸出線OL。該輸出線OL的電位，成為電氣信號（受光信號），經由列電路CLC以及開關SWT從輸出放大器AP被讀取作為輸出信號。
圖3，係表示本實施態樣1的半導體裝置的畫素所包含之光電二極體PD與轉移電晶體TX的俯視圖。
如圖3所示的，本實施態樣1的半導體裝置的畫素PU所包含之光電二極體PD與轉移電晶體TX，形成於活性區域AcTP內。
在俯視下，以横切活性區域AcTP的方式配置了閘極電極Gt，在閘極電極Gt的兩側的其中一側，配置了光電二極體PD，在另一側，配置了浮置擴散部FD。光電二極體PD，為PN接合二極體，例如，由複數個n型或是p型的雜質擴散區域（半導體區域）所構成，圖3顯示出構成光電二極體PD的p型半導體區域亦即表面層的副區域PR1、PR2。另外，浮置擴散部FD，具有作為電荷累積部或是浮置擴散層的功能，例如，由n型的雜質擴散區域（半導體區域）所構成。在該浮置擴散部FD上配置了栓塞Pfd，在閘極電極Gt上配置了栓塞Ptg。
利用栓塞Pfd、Ptg以及複數層配線層（例如後述圖5所示的配線M1～M3），將轉移電晶體TX以及光電二極體PD與其他電晶體連接，便可形成圖2所示的電路。
圖4，係表示形成於本實施態樣1的半導體裝置的周邊電路區域2A的電晶體的俯視圖。
於周邊電路區域2A， 形成了複數個n通道型MISFET與複數個p通道型MISFET，作為構成邏輯電路的電晶體，在圖4中，將構成邏輯電路的電晶體的其中一個n通道型MISFET顯示為周邊電晶體LT。
如圖4所示的，於周邊電路區域2A，形成了活性區域AcL，以橫切該活性區域AcL的方式配置了周邊電晶體LT的閘極電極Glt，在閘極電極Glt的兩側，且在活性區域AcL的內部，形成了包含後述的n＋ 型半導體區域SD在內的周邊電晶體LT的源極、汲極區域。另外，在周邊電晶體LT的源極、汲極區域上，配置了栓塞Pt1、Pt2。
在圖4中，僅顯示出1個周邊電晶體LT，惟實際上，於周邊電路區域2A，配置了複數個電晶體。藉由將該等複數個電晶體的源極、汲極區域上的栓塞或閘極電極Glt上的栓塞利用複數層配線層（後述的配線M1～M3）連接，便可構成邏輯電路。另外，有時 ，MISFET以外的元件，例如，電容元件或其他構造的電晶體等，也會組裝於邏輯電路。
另外，以下，係説明周邊電晶體LT為n通道型MISFET的例子，惟周邊電晶體LT亦可為p通道型MISFET。
＜畫素區域以及周邊電路區域的元件構造＞ 接著，一邊參照本實施態樣1的半導體裝置的剖面圖（圖5以及圖6），一邊說明本實施態樣1的半導體裝置的構造。圖5以及圖6，係本實施態樣1的半導體裝置的剖面圖，圖5，大致對應沿著圖3的A－A線的剖面圖，圖6，大致對應圖4的B－B線的剖面圖。
如圖5所示的，於半導體基板SB的畫素區域1A的活性區域AcTP，形成了光電二極體PD與轉移電晶體TX。光電二極體PD，係由形成於半導體基板SB的p型井PW1、n型半導體區域（n型井）NW以及p型半導體區域PR所構成。另外，如圖6所示的，於半導體基板SB的周邊電路區域2A的活性區域AcL，形成了周邊電晶體LT。
半導體基板SB，例如，係由導入了磷（P）或是砷（As）等的n型雜質（施體）的n型單結晶矽等所構成的半導體基板（半導體晶圓）。作為其他的態樣，半導體基板SB亦可為所謂的磊晶晶圓。當半導體基板SB為磊晶晶圓時，例如，藉由在導入了n型雜質 [ 例如砷（As）] 的n＋ 型單結晶矽基板的主面上，使由導入了n型雜質 [ 例如磷（P）] 的n－ 型單結晶矽所構成的磊晶層成長，便可形成半導體基板SB。
於活性區域AcTP的外周圍，配置了由絶緣體所構成的元件分離區域LCS。像這樣，元件分離區域LCS所包圍之半導體基板SB的露出區域，成為活性區域AcTP以及活性區域AcL等的活性區域。
從半導體基板SB的主面到既定的深度，形成了p型井（p型半導體區域）PW1、PW2。p型井PW1，跨整個活性區域AcTP形成。亦即，p型井PW1，跨光電二極體PD所形成之區域與轉移電晶體TX所形成之區域形成。另外，p型井PW2，跨整個活性區域AcL形成。亦即，p型井PW2，形成於周邊電晶體LT所形成之區域。p型井PW1以及p型井PW2，均為導入了硼（B）等的p型雜質的p型半導體區域。p型井PW1與p型井PW2，彼此為獨立的區域，在電性上也獨立。
如圖5所示的，在活性區域AcTP的半導體基板SB中，以被p型井PW1內包的方式，形成了n型半導體區域（n型井）NW。n型半導體區域NW，為導入了磷（P）或是砷（As）等的n型雜質的n型半導體區域。
n型半導體區域NW，為用來形成光電二極體PD的n型半導體區域，亦為轉移電晶體TX的源極區域。亦即，n型半導體區域NW，主要形成於光電二極體PD所形成之區域，惟n型半導體區域NW的一部分，形成於與轉移電晶體TX的閘極電極Gt在平面上（在俯視下）重疊的位置。n型半導體區域NW（的底面）的深度，形成得比p型井PW1（的底面）的深度更淺。
於n型半導體區域NW的表面的一部分，形成了p型半導體區域PR。p型半導體區域PR，係硼（B）等的p型雜質以高濃度導入（摻雜）的p型半導體區域，p型半導體區域PR的雜質濃度（p型雜質濃度），比p型井PW1的雜質濃度（p型雜質濃度）更高。因此，p型半導體區域PR的導電率（電傳導率），比p型井PW1的導電率（電傳導率）更高。
p型半導體區域PR（的底面）的深度，比n型半導體區域NW（的底面）的深度更淺。p型半導體區域PR，主要形成於n型半導體區域NW的表層部分（表面部分）。因此，若從半導體基板SB的厚度方向觀察，便形成n型半導體區域NW存在於最上層的p型半導體區域PR之下，且p型井PW1存在於n型半導體區域NW之下的狀態。
另外，在n型半導體區域NW所並未形成之區域中，p型半導體區域PR的一部分與p型井PW1接觸。亦即，p型半導體區域PR，具有正下方存在n型半導體區域NW而與該n型半導體區域NW接觸的部分，以及正下方存在p型井PW1而與該p型井PW1接觸的部分。
p型井PW1與n型半導體區域NW之間，形成PN接合。另外，p型半導體區域PR與n型半導體區域NW之間，形成PN接合。利用p型井PW1（p型半導體區域）、n型半導體區域NW以及p型半導體區域PR，形成了光電二極體（PN接合二極體）PD。光電二極體PD，為受光元件，亦為光電轉換元件。光電二極體PD，具有將所輸入之光線光電轉換，產生電荷，並累積所產生之電荷的功能。由於光電二極體PD所光電轉換之電荷累積於n型半導體區域NW，故n型半導體區域NW可稱為光電二極體PD的電荷累積層。另外，p型半導體區域PR，形成於半導體基板SB的主面側，故可稱為表面層。
表面層（p型半導體區域PR），係以抑制根據在半導體基板SB的表面複數形成之界面準位所產生之電子為目的而形成的區域。亦即，有時，在半導體基板SB的表面區域，因為界面準位的影響，即使在並未照射到光線的狀態下也會產生電子，而導致暗電流的增加。因此，藉由在以電子為多數載子的n型半導體區域NW的表面，形成以正電洞（電洞）為多數載子的p型半導體區域PR（亦即表面層），便可抑制在並未照射到光線的狀態下產生電子，進而抑制暗電流的增加。因此，表面層，具有使從光電二極體最表面湧出的電子與該p型半導體區域的電洞再結合，進而使暗電流或暗時亮點瑕疵減少的功能。
在本實施態樣1的半導體裝置中，表面層，係由p型半導體區域亦即副區域PR1與p型半導體區域亦即副區域PR2所構成。副區域PR2的雜質濃度，比副區域PR1的雜質濃度更高。在半導體基板SB的深度方向上，副區域PR1的底面，形成於比副區域PR2的底面更深的位置，副區域PR1與n型半導體區域亦即電荷累積層（n型半導體區域NW）接觸。另外，在沿著半導體基板SB的主面的方向上，副區域PR1，配置在比副區域PR2更靠近後述的閘極電極Gt或浮置擴散部FD的那一側。
轉移電晶體TX，具有作為將光電二極體PD所累積之電荷從光電二極體PD轉移時的開關的功能。
另外，以與n型半導體區域NW的一部分在平面上重疊的方式，形成了閘極電極Gt。該閘極電極Gt，為轉移電晶體TX的閘極電極，在半導體基板SB上隔著閘極絶緣膜GOX形成（配置）。於轉移電晶體TX的浮置擴散部FD側，在閘極電極Gt的側壁上，隔著偏移間隔部OS，形成了側壁間隔件SW作為側壁絶緣膜。
在活性區域AcTP的半導體基板SB（p型井PW1）中，於閘極電極Gt的兩側的其中一側，形成了n型半導體區域NW，於另一側，形成了n型半導體區域NR。n型半導體區域NR，係磷（P）或是砷（As）等的n型雜質以高濃度導入（摻雜）的n＋ 型半導體區域，且形成於p型井PW1內。n型半導體區域NR，係作為浮置擴散部（浮置擴散層）FD的半導體區域，亦為轉移電晶體TX的汲極區域。
n型半導體區域NW，係光電二極體PD的電荷累積層，亦可具有作為轉移電晶體TX的源極用的半導體區域的功能。亦即，轉移電晶體TX的源極區域，係由n型半導體區域NW所形成。因此，n型半導體區域NW與閘極電極Gt，宜形成閘極電極Gt的一部分（源極側）與n型半導體區域NW的一部分在平面上（在俯視下）重疊的位置關係。n型半導體區域NW與n型半導體區域NR，以夾著轉移電晶體TX的通道形成區域（對應閘極電極Gt的正下方的基板區域）互相隔著間隔的方式形成。
在光電二極體PD（參照圖5）的表面（亦即表面層）上， 形成了例如由氮化矽膜或氧化矽膜所構成的偏移間隔部OS。該偏移間隔部OS，係為了使半導體基板SB的表面特性（亦即界面特性）保持良好而形成。在該偏移間隔部OS上，形成了由氧化矽膜所構成的反射防止膜ARF。亦即，反射防止膜ARF，在n型半導體區域NW以及表面層之上，隔著偏移間隔部OS形成。反射防止膜ARF以及偏移間隔部OS的一部分（端部），跨越到閘極電極Gt上。
另一方面，如圖6所示的，在活性區域AcL的p型井PW2上，隔著閘極絶緣膜GOX，形成了周邊電晶體LT的閘極電極Glt，並在閘極電極Glt的兩側的側壁上，隔著偏移間隔部OS形成了側壁間隔件SW。另外，在閘極電極Glt的兩側的p型井PW2中，形成了周邊電晶體LT的源極、汲極區域。周邊電晶體LT的源極、汲極區域，具有LDD（Lightly Doped Drain，輕摻雜汲極）構造，係由n型的低濃度半導體區域，亦即n－ 型半導體區域NM，以及n型的高濃度半導體區域，亦即n＋ 型半導體區域SD所構成。再者，亦可於周邊電晶體LT的閘極電極Glt、構成源極、汲極區域的n＋ 型半導體區域SD的表面，形成金屬矽化物層。
如圖5以及圖6所示的，在半導體基板SB上，以覆蓋閘極電極Gt、反射防止膜ARF以及閘極電極Glt的方式，形成了層間絶緣膜IL1。層間絶緣膜IL1，形成於包含畫素區域1A以及周邊電路區域2A在內的半導體基板SB的整個主面上。層間絶緣膜IL1，例如，係由以TEOS（Tetra Ethyl Ortho Silicate，四乙氧基矽烷）為原料的氧化矽膜所形成。栓塞Pfd、Ptg、Pt1、Pt2等的導電性栓塞PG埋入層間絶緣膜IL1。例如，如圖5所示的，在作為浮置擴散部FD的n型半導體區域NR上形成了栓塞Pfd作為栓塞PG，該栓塞Pfd，貫通層間絶緣膜IL1並到達n型半導體區域NR，而與n型半導體區域NR電連接。
栓塞Pfd、Ptg、Pt1、Pt2等的導電性栓塞PG，係對形成於層間絶緣膜IL1的接觸孔，例如，埋入障蔽導體膜以及形成於障蔽導體膜上的鎢膜所形成。該障蔽導體膜，例如，係由鈦膜以及形成於該鈦膜上的氮化鈦膜的堆疊膜（亦即鈦／氮化鈦膜）所構成。
在埋入了栓塞PG（Pfd、Ptg、Pt1、Pt2）的層間絶緣膜IL1上，例如，形成了層間絶緣膜IL2，於該層間絶緣膜IL2形成了配線M1。
層間絶緣膜IL2，例如係由氧化矽膜所形成，惟並非僅限於此，亦可由比氧化矽膜的介電常數更低的低介電常數膜所形成。低介電常數膜，可列舉出例如SiOC膜。
配線M1，例如，係由銅配線所形成，可使用金屬鑲嵌法形成。另外，配線M1，並非僅限於銅配線，亦可由鋁配線所形成。當配線M1為埋入銅配線（金屬鑲嵌銅配線）時（圖5以及圖6對應此態樣），該埋入銅配線，係埋入形成於層間絶緣膜IL1的配線溝內，當配線M1為鋁配線時，該鋁配線，係由形成於層間絶緣膜上的導電膜形成圖案所形成。
在形成了配線M1的層間絶緣膜IL2上，例如，形成了由氧化矽膜或低介電常數膜所構成的層間絶緣膜IL3，於該層間絶緣膜IL3形成了配線M2。另外，在形成了配線M2的層間絶緣膜IL3上，形成了層間絶緣膜IL4，於該層間絶緣膜IL4形成了配線M3。配線M1～M3，形成為配線層。配線M1～M3，以與光電二極體在平面上不重疊的方式形成。這是為了不讓射入光電二極體的光線被配線M1～M3遮住的關係。
再者，在形成了配線M3的層間絶緣膜IL4上，搭載了微透鏡ML。另外，亦可在微透鏡ML與層間絶緣膜IL4之間設置濾色器。
在圖5中，當光線照射到畫素PU（參照圖1）時，首先，入射光，通過微透鏡ML。之後，通過相對於可見光為透明的層間絶緣膜IL4～IL1，然後，射入反射防止膜ARF。反射防止膜ARF，抑制入射光的反射，使充分光量的入射光射入光電二極體PD。在光電二極體PD中，由於入射光的能量比矽的帶隙更大，故利用光電轉換吸收入射光並產生電洞電子對。此時所產生之電子，累積於n型半導體區域NW。然後，在適當的時序，使轉移電晶體TX導通。具體而言，係對轉移電晶體TX的閘極電極Gt施加閾値電壓以上的電壓。然後，在轉移電晶體TX的閘極絶緣膜GOX正下方的通道形成區域形成通道區域，作為轉移電晶體TX的源極區域的n型半導體區域NW與作為轉移電晶體TX的汲極區域的n型半導體區域NR電性導通。結果，在 n型半導體區域NW所累積的電子，通過通道區域到達汲極區域（n型半導體區域NR），並從汲極區域（n型半導體區域NR）經由栓塞Pfd以及配線層傳導至外部電路。
＜半導體裝置的製造方法＞ 接著，針對本實施態樣1的半導體裝置的製造方法，參照圖5～圖24進行説明。為了簡化圖式，圖23以及圖24後續的製造步驟，用圖5以及圖6進行説明。
圖7以及圖8，係表示本實施態樣1的半導體裝置的製造步驟的步驟流程圖。圖9～圖24還有圖5以及圖6，係本實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。在圖9～圖24之中，圖9、圖11、圖13、圖15、圖17、圖19、圖21以及圖23，係相當於圖5的剖面圖，亦即，係在沿著圖3的A－A線的位置的剖面圖。在圖7～圖24之中，圖10、圖12、圖14、圖16、圖18、圖20、圖22以及圖24，係相當於圖6的剖面圖，亦即，係在沿著圖4的B－B線的位置的剖面圖。
為了製造本實施態樣1的半導體裝置，首先，如圖7的S1步驟所示的，準備半導體基板（半導體晶圓）SB。
半導體基板SB，例如，係由導入了磷（P）或是砷（As）等n型雜質的n型單結晶矽等所構成的半導體基板（半導體晶圓）。作為其他的態樣，半導體基板SB，亦可為所謂的磊晶晶圓。當半導體基板SB為磊晶晶圓時，例如，藉由在導入了n型雜質 [ 例如砷（As）] 的n＋ 型單結晶矽基板的主面上，使由導入了n型雜質 [ 例如磷（P）] 的n－ 型單結晶矽所構成的磊晶層成長，便可形成半導體基板SB。
接著，圖9以及圖10，顯示出於半導體基板SB形成元件分離區域LCS的步驟（圖7的S2步驟）。
元件分離區域LCS，係由氧化膜等的絶緣膜所構成。例如，在半導體基板SB之中，在成為活性區域AcTP以及活性區域AcL等活性區域的區域被氮化矽膜所覆蓋的狀態下，使半導體基板SB熱氧化，藉此便可在並未被氮化矽膜所覆蓋的區域的半導體基板SB的主面，形成由熱氧化膜所構成的元件分離區域LCS。該等元件分離區域的形成法稱為LOCOS（Local oxidation of silicon，矽局部氧化）法。利用元件分離區域LCS，區劃出（限定出）活性區域AcTP以及活性區域AcL等的活性區域。
亦可取代LOCOS法，使用STI（Shallow Trench Isolation，淺溝槽隔離）法形成元件分離區域LCS。當使用STI法時，元件分離區域LCS，係由埋入半導體基板SB的溝槽內的絶緣膜（例如氧化矽膜）所構成。例如，在半導體基板SB之中，成為活性區域AcTP以及活性區域AcL等活性區域的區域被氮化矽膜所覆蓋。然後，以該氮化矽膜作為蝕刻遮罩蝕刻半導體基板SB，藉此於半導體基板SB形成元件分離用的溝槽，之後，於該元件分離用的溝槽內埋入氧化矽膜等的絶緣膜，藉此便可形成元件分離區域LCS。
另外，活性區域AcTP，形成於畫素區域1A，活性區域AcL，形成於周邊電路區域2A。
接著，圖11以及圖12，顯示出於畫素區域1A的半導體基板SB形成p型井（p型半導體區域）PW1的步驟，以及於周邊電路區域2A的半導體基板SB形成p型井（p型半導體區域）PW2的步驟（圖7的S3步驟）。
p型井PW1，係用來形成光電二極體PD的p型半導體區域，另外，亦為用來形成n通道型的轉移電晶體TX的p型井區域。p型井PW2，係用來形成n通道型的周邊電晶體LT的p型井區域。
p型井PW1、PW2，各自從半導體基板SB的主面形成到既定的深度。p型井PW1、PW2，可利用將例如硼（B）等的p型雜質離子植入半導體基板SB等方法而形成。
p型井PW1，在畫素區域1A中，跨光電二極體PD所形成之區域與轉移電晶體TX所形成之區域形成。亦即，在畫素區域1A中，於整個活性區域AcTP形成p型井PW1。p型井PW2，形成於周邊電路區域2A。用來形成p型井PW1的離子植入，與用來形成p型井PW2的離子植入，以不同的離子植入步驟進行，或是以相同的離子植入步驟進行。
p型井PW1、PW2的導電型為p型，與半導體基板SB的導電型，亦即n型，為相反的導電型。p型井PW1、PW2，以半導體基板SB的主面為基準，比元件分離區域LCS更深。
接著，圖13以及圖14，顯示出閘極電極Gt、Glt的形成步驟（圖7的S4步驟）。在畫素區域1A中，在半導體基板SB（p型井PW1）上隔著閘極絶緣膜GOX形成轉移電晶體TX用的閘極電極Gt，在周邊電路區域2A中，在半導體基板SB（p型井PW2）上隔著閘極絶緣膜GOX形成周邊電晶體LT用的閘極電極Glt。
亦即，首先，利用洗淨處理等使半導體基板SB的主面潔淨化，之後於半導體基板SB的主面形成閘極絶緣膜GOX用的絶緣膜。該閘極絶緣膜GOX用的絶緣膜，例如由氧化矽膜所構成，可使用熱氧化法等形成。關於其他的態樣， 亦可使用氮氧化矽膜，或是金屬氧化物膜（例如鉿氧化物膜）等的高介電常數絶緣膜，作為閘極絶緣膜GOX用的絶緣膜。然後，在半導體基板SB上，亦即在閘極絶緣膜GOX用的絶緣膜上，用CVD（Chemical Vapor Deposition，化學氣相沉積）法等形成閘極電極用的導電膜（例如多結晶矽膜），之後，用微影法以及乾蝕刻法使該閘極電極用的導電膜形成圖案。藉此，便可形成由形成圖案之導電膜（例如多結晶矽膜）所構成的閘極電極Gt、Glt。殘留在閘極電極Gt、Glt之下的閘極絶緣膜GOX用的絶緣膜，成為閘極絶緣膜GOX。另外，本實施態樣，係例示出利用使該閘極電極用的導電膜形成圖案的乾蝕刻，或是該乾蝕刻之後的濕蝕刻，除去並未被閘極電極Gt、Glt所覆蓋之區域的閘極絶緣膜GOX用的絶緣膜的態樣。然而，亦可不除去閘極電極Gt、Glt所並未覆蓋之區域的絶緣膜GOX，而留下來在之後的步驟所進行的離子植入處理時當作保護膜使用。
閘極電極Gt，具有作為轉移電晶體TX的閘極電極的功能，在畫素區域1A中，在半導體基板SB（p型井PW1）上隔著閘極絶緣膜GOX形成。閘極電極Gt之下的閘極絶緣膜GOX，具有作為轉移電晶體TX的閘極絶緣膜的功能。閘極電極Glt，具有作為周邊電晶體LT的閘極電極的功能，在周邊電路區域2A中，在半導體基板SB（p型井PW2）上隔著閘極絶緣膜GOX形成。閘極電極Glt之下的閘極絶緣膜GOX，具有作為周邊電晶體LT的閘極絶緣膜的功能。
接著，圖15以及圖16，顯示出n型半導體區域NW的形成步驟（圖7的S5步驟）。於畫素區域1A的半導體基板SB，形成n型半導體區域NW。n型半導體區域NW，可藉由對畫素區域1A的半導體基板SB植入磷（P）或砷（As）等的n型雜質離子而形成。
n型半導體區域NW，係用來形成光電二極體PD的n型半導體區域，n型半導體區域NW（的底面）的深度，比p型井PW1（的底面）的深度更淺，n型半導體區域NW，以被p型井PW1內包的方式形成。n型半導體區域NW，由於以被p型井PW1內包的方式形成，故n型半導體區域NW的底面以及側面，與p型井PW1接觸。
n型半導體區域NW，並非形成於畫素區域1A的活性區域AcTP整體，而是形成於活性區域AcTP的半導體基板SB中的閘極電極Gt的兩側的區域之中的一側（源極側），於另一側（汲極側）並未形成。
n型半導體區域NW，具體而言，例如，可用以下方式形成。亦即，如圖15以及圖16所示的，首先，在半導體基板SB上用微影技術形成光阻圖案（光阻層）RS1作為光阻層。光阻圖案RS1，具有使畫素區域1A的活性區域AcTP中的閘極電極Gt的兩側之中的一側（源極側）開口（露出）的開口部OP1，畫素區域1A的活性區域AcTP中的閘極電極Gt的兩側之中的另一側（汲極側），被光阻圖案RS1所覆蓋。然後，將該光阻圖案RS1當作遮罩（離子植入阻止遮罩）使用，對半導體基板SB植入n型雜質離子。藉此，在畫素區域1A中，對與開口部OP1在俯視下重疊的位置的半導體基板SB植入n型雜質離子，藉此，於畫素區域1A的活性區域AcTP的半導體基板SB，以被p型井PW1內包的方式，形成n型半導體區域NW。之後，將光阻圖案RS1除去。
另外，為了充分確保閘極電極Gt與n型半導體區域NW的重疊量，亦可以相對於半導體基板SB的主面的法線具有例如10°～20°左右的傾斜度的方式斜向地植入離子。斜向地植入離子的方向，為從轉移電晶體TX的源極側向通道形成區域的方向。
另外，在用來形成n型半導體區域NW的離子植入步驟中，如圖16所示的，於整個周邊電路區域2A形成了光阻圖案RS1。亦即，在整個周邊電路區域2A中，以覆蓋閘極電極Glt的方式在半導體基板SB上形成了光阻圖案RS1。因此，在用來形成n型半導體區域NW的離子植入步驟中，在周邊電路區域2A的半導體基板SB（p型井PW2），光阻圖案RS1具有作為遮罩（離子植入阻止遮罩）的功能，故離子無法植入。亦即，在進行用來形成n型半導體區域NW的離子植入時，n型半導體區域NW形成區域以外的半導體基板SB，被光阻圖案RS1所覆蓋，而於n型半導體區域NW形成區域選擇性地植入n型雜質離子。
接著，圖17以及圖18，顯示出形成p型半導體區域PR的步驟（圖7的S6步驟）。
p型半導體區域PR，例如，係藉由對半導體基板SB植入硼（B）等的雜質離子而形成。p型半導體區域PR，係由低雜質濃度的副區域PR1，以及比副區域PR1雜質濃度更高的副區域PR2所構成。
副區域PR1的雜質濃度（p型雜質濃度），比p型井PW1的雜質濃度（p型雜質濃度）更高。副區域PR1（的底面）的深度，比副區域PR2（的底面）的深度更深，副區域PR1（的底面）的深度，比n型半導體區域NW（的底面）的深度更淺。亦即，副區域PR1與n型半導體區域NW接觸。p型半導體區域PR，主要形成於n型半導體區域NW的表層部分（表面區域）。因此，若從半導體基板SB的厚度方向觀察，形成於構成最上層的p型半導體區域PR的副區域PR2與副區域PR1之下存在n型半導體區域NW，並在n型半導體區域NW之下存在p型井PW1的狀態。
p型半導體區域PR，具體而言，例如可用以下方式形成。亦即，如圖17以及圖18所示的，首先，在半導體基板SB上用微影技術形成光阻圖案（光阻層）RS2作為光阻層。光阻圖案RS2，具有使畫素區域1A的活性區域AcTP中的p型半導體區域PR形成區域開口（露出）的開口部OP2。如圖17所示的，光阻圖案RS2，將浮置擴散部FD形成區域完全覆蓋，並覆蓋一部分的閘極電極Gt。構成開口部OP2的光阻圖案RS2的一側側壁位於閘極電極Gt上，另一側側壁位於元件分離區域LCS上。然後，將該光阻圖案RS2當作遮罩（離子植入阻止遮罩）使用，對半導體基板SB植入硼（B）等的雜質離子。藉此，在畫素區域1A中，於p型井PW1的表層部分以及n型半導體區域NW的表層部分形成p型半導體區域PR。之後，將光阻圖案RS2除去。
副區域PR1，利用相對於半導體基板SB的主面的法線NL具有植入角度θ1（10°～20°）的傾斜度的斜向離子植入法，將硼（B）等的雜質導入半導體基板SB。此時的雜質的植入量，例如為1×1013 cm－ 2 ，植入能量為5keV。副區域PR2，利用相對於半導體基板SB的主面的法線NL具有植入角度θ2（30°）的傾斜度的斜向離子植入法，將硼（B）等的雜質導入半導體基板SB。另外，斜向離子植入，由於係為了使p型半導體區域PR偏離閘極電極Gt而實施，故植入角度θ1、θ2，相對於法線NL向汲極側傾斜。另外，在形成副區域PR2的離子植入中，雜質的植入量，例如為2×1013 cm－ 2 ，植入能量為5keV。在副區域PR1、PR2的斜向離子植入中，光阻圖案RS2，由於離開閘極電極Gt的源極側（左端、形成光電二極體PD的那一側）的肩部，故副區域PR1、PR2的形成位置，由閘極電極Gt的源極側的肩部所決定。另外，副區域PR1、PR2的形成，無論哪一方先都可以。
由於副區域PR2的雜質植入量，比副區域PR1的雜質植入量更大，且於副區域PR2，也會植入副區域PR1形成用的雜質，故副區域PR2，比副區域PR1濃度更高。另外，在半導體基板SB的深度方向上，副區域PR1形成得比副區域PR2更深，且副區域PR1的底面，比副區域PR2的底面更深（位於下側），故副區域PR1與n型半導體區域NW接觸。
另外，副區域PR1，配置在比副區域PR2更接近閘極電極Gt（或浮置擴散部）之側。副區域PR2的閘極電極Gt側的端部，被副區域PR1所覆蓋，副區域PR1的閘極電極Gt側的端部，被n型半導體區域NW所覆蓋。
另外，在用來形成p型半導體區域PR的離子植入步驟中，如圖18所示的，於整個周邊電路區域2A形成了光阻圖案RS2。亦即，在整個周邊電路區域2A中，以覆蓋活性區域AcL的方式在半導體基板SB上形成了光阻圖案RS2。因此，在用來形成p型半導體區域PR的離子植入步驟中，於周邊電路區域2A的半導體基板SB（p型井PW2），離子無法植入。
另外，在並未形成n型半導體區域NW的區域中，p型半導體區域PR的一部分與p型井PW1接觸。亦即，p型半導體區域PR，具有在正下方存在n型半導體區域NW並與該n型半導體區域NW接觸的部分，以及在正下方存在p型井PW1並與該p型井PW1接觸的部分。
p型井PW1，係用來形成光電二極體PD的p型半導體區域，n型半導體區域NW，係用來形成光電二極體PD的n型半導體區域，p型半導體區域PR，係用來形成光電二極體PD的p型半導體區域。藉由p型井PW1（p型半導體區域）、n型半導體區域NW以及p型半導體區域PR，形成光電二極體（PN接合二極體）PD。在p型井PW1與n型半導體區域NW之間，形成PN接合，另外，在p型半導體區域PR（副區域PR1）與n型半導體區域NW之間，形成PN接合。
另外，在利用離子植入方式形成p型半導體區域PR之後，宜進行為了使結晶缺陷（主要因為離子植入而產生的結晶缺陷）恢復的退火處理，亦即熱處理。藉由該退火處理，便可使n型半導體區域NW以及p型半導體區域PR的結晶缺陷恢復。
該退火處理（熱處理），例如，可利用雷射退火、微波退火、RTA（Rapid thermal anneal，快速熱退火）或是熱爐退火，或者該等退火方式的組合進行。在該離子植入後所進行的退火處理（熱處理）的溫度，例如，可在300～1200℃左右。在此，雷射退火，係照射雷射的退火（熱處理），微波退火，係照射微波的退火（熱處理），RTA，係使用燈具加熱等方式的短時間退火，熱爐退火，係使用退火爐加熱的退火（熱處理）。
接著，圖19以及圖20，顯示出形成偏移間隔部OS以及n－ 型半導體區域NM的步驟（圖7的S7步驟以及圖8的S8步驟）。
首先，在畫素區域1A以及周邊電路區域2A中，以覆蓋閘極電極Gt以及閘極電極Glt的方式形成偏移間隔部OS。偏移間隔部OS，例如，由氮化矽膜或氧化矽膜所構成。接著，形成具有覆蓋畫素區域1A並使周邊電路區域2A露出之圖案的光阻圖案RS3，並對偏移間隔部OS實施異向性乾蝕刻。結果，在周邊電路區域2A中，在閘極電極Glt的側壁上選擇性地形成偏移間隔部OS。
接著，在周邊電路區域2A中，在閘極電極Glt的兩側的半導體基板SB（p型井PW2）中，形成n－ 型半導體區域（源極、汲極延伸區域）NM。
n－ 型半導體區域NM，係將在半導體基板SB上使周邊電路區域2A開口（露出）的光阻圖案RS3當作遮罩（離子植入阻止遮罩）使用，並對周邊電路區域2A的半導體基板SB（p型井PW2）植入磷（P）或是砷（As）等的n型雜質離子所形成。此時，在周邊電路區域2A，由於閘極電極Glt以及偏移間隔部OS具有作為遮罩（離子植入阻止遮罩）的功能，故n－ 型半導體區域NM，以相對於閘極電極Glt以及偏移間隔部OS自動對準的方式形成。之後，光阻圖案RS3被除去。
另外，在用來形成n－ 型半導體區域NM的離子植入步驟中，如圖19所示的，在畫素區域1A，包含閘極電極Gt的表面在內，在半導體基板SB上，形成了光阻圖案RS3。亦即，在用來形成n－ 型半導體區域NM的離子植入步驟中，離子不會植入畫素區域1A。
接著，圖21以及圖22，顯示出在畫素區域1A的半導體基板SB上，形成反射防止膜ARF以及側壁間隔件SW的步驟（圖8的S9步驟）。
反射防止膜ARF以及側壁間隔件SW，例如可用以下方式形成。亦即，首先，在半導體基板SB的主面上，以覆蓋閘極電極Gt、Glt以及偏移間隔部OS的方式，形成絶緣膜ZM1。該絶緣膜ZM1，兼作反射防止膜ARF形成用的絶緣膜與側壁間隔件SW形成用的絶緣膜。接著，在形成反射防止膜ARF的區域的絶緣膜ZM1上，形成光阻圖案RS4。光阻圖案RS4，將轉移電晶體TX的源極側完全覆蓋。亦即，將設置於轉移電晶體TX的源極側的n型半導體區域NW以及p型半導體區域PR完全覆蓋。如圖21所示的，光阻圖案RS4的一端位在閘極電極Gt上，另一端位在元件分離區域LCS上。另外，光阻圖案RS4，使轉移電晶體TX的閘極電極Gt的一部分（亦即汲極區域）以及周邊電路區域2A露出。另外，構成反射防止膜ARF的絶緣膜ZM1，例如，係由氧化矽膜、氮化矽膜或是氮氧化矽膜所構成，亦可由該等膜層的堆疊膜所構成。另外，本實施態樣係留下偏移間隔部OS，惟亦可於絶緣膜ZM1之形成前將偏移間隔部OS除去。
將該光阻圖案RS4當作遮罩（蝕刻遮罩）使用，利用RIE（Reactive Ion Etching，反應性離子蝕刻）法等的異向性蝕刻回蝕絶緣膜ZM1。藉此，在閘極電極Gt、Glt的側壁上局部性地殘留絶緣膜ZM1，以形成側壁間隔件SW，同時在光阻圖案RS4之下殘留絶緣膜ZM，以形成反射防止膜ARF。反射防止膜ARF，在n型半導體區域NW以及p型半導體區域PR上隔著偏移間隔部OS形成，反射防止膜ARF的一部分（端部），跨越到閘極電極Gt上。
在閘極電極Glt的兩側壁上，係隔著偏移間隔部OS形成側壁間隔件SW，惟就閘極電極Gt而言，係在閘極電極Gt的兩側壁之中的汲極側（浮置擴散部FD側）的側壁上，隔著偏移間隔部OS形成側壁間隔件SW。閘極電極Gt的源極側的側壁，則是隔著偏移間隔部OS被反射防止膜ARF所覆蓋。在異向性乾蝕刻之後，光阻圖案RS4被除去。
接著，圖23以及圖24，顯示出n型半導體區域NR的形成步驟（圖8的S10步驟）。在畫素區域1A的活性區域AcTP中，在閘極電極Gt的兩側之中的另一側（汲極側）的半導體基板SB（p型井PW1）上，藉由植入磷（P）或是砷（As）的雜質離子，以形成n型半導體區域NR。另外，汲極側，係對應n型半導體區域NW形成側的相反側。
在形成n型半導體區域NR的離子植入步驟中，由於反射防止膜ARF以及閘極電極Gt具有作為遮罩（離子植入阻止遮罩）的功能，故可防止雜質植入半導體基板SB中的反射防止膜ARF以及閘極電極Gt的正下方的區域。藉此，如圖23所示的，便可在轉移電晶體TX的閘極電極Gt的兩側之中的另一側（汲極側，亦即n型半導體區域NW形成側的相反側）的半導體基板SB（p型井PW1）中，形成n型半導體區域NR。
n型半導體區域NW與n型半導體區域NR，以夾著轉移電晶體TX的通道形成區域（對應閘極電極Gt的正下方的基板區域）互相隔著間隔的方式形成。n型半導體區域NR，係具有作為轉移電晶體TX的汲極區域的功能的n型高濃度半導體區域。n型半導體區域NR，具有作為轉移電晶體TX的汲極區域的功能，惟亦可將其視為浮置擴散部（浮遊擴散層）FD。
另外，在周邊電路區域2A中，在閘極電極Glt、偏移間隔部OS以及側壁間隔件SW的合成體的兩側的半導體基板SB（p型井PW2）中，利用離子植入方式形成n＋ 型半導體區域SD。在進行形成n＋ 型半導體區域SD的離子植入時，閘極電極Glt與其側壁上的偏移間隔部OS以及側壁間隔件SW具有可作為遮罩（離子植入阻止遮罩）的功能。因此，以相對於周邊電路區域2A的半導體基板SB（p型井PW2）中的閘極電極Glt、偏移間隔部OS以及側壁間隔件SW自動對準的方式，形成n＋ 型半導體區域SD。
n＋ 型半導體區域SD，係與n－ 型半導體區域NM相同導電型（在此為n型）的半導體區域，惟比起n－ 型半導體區域NM而言，雜質濃度（n型雜質濃度）更高，且深度（接合深度）更深。藉此，在周邊電路區域2A中，具有作為周邊電晶體LT的源極或是汲極的功能的半導體區域（源極、汲極區域），係由n＋ 型半導體區域SD以及n－ 型半導體區域NM所形成。因此，周邊電晶體LT的源極、汲極區域，具有LDD構造。
另外，n型半導體區域NR與n＋ 型半導體區域SD，可利用相同的離子植入步驟形成，亦可利用各別的離子植入步驟形成。
接著，進行用來使到此為止的離子植入步驟所導入的雜質活性化的退火處理（熱處理）（圖8的S11步驟）。
利用以上的步驟，於半導體基板SB的各畫素區域1A，形成光電二極體PD以及轉移電晶體TX。另外，於半導體基板SB的周邊電路區域2A，形成作為MISFET的周邊電晶體LT。
以下，層間絶緣膜IL1～IL4、栓塞PG以及配線M1～M4等，係一邊參照圖5以及圖6的完成剖面圖一邊進行説明。
首先，實施在半導體基板SB的主面（整個主面）上，形成層間絶緣膜IL1以及栓塞PG的步驟（圖8的S12步驟～S14步驟）。亦即，以覆蓋閘極電極Gt、Glt、側壁間隔件SW以及反射防止膜ARF的方式，在半導體基板SB上形成層間絶緣膜IL1（圖8的S12步驟）。作為層間絶緣膜IL1，例如，可利用以TEOS（tetra ethyl ortho silicate，四乙氧基矽烷）氣體為原料氣體的CVD法在半導體基板SB上沉積氧化矽膜。
在層間絶緣膜IL1的成膜後，利用CMP（Chemical Mechanical Polishing，化學機械研磨）法研磨層間絶緣膜IL1的表面（頂面），使層間絶緣膜IL1的頂面平坦化。
接著，將形成於層間絶緣膜IL1上的光阻圖案（圖中未顯示）當作蝕刻遮罩使用，對層間絶緣膜IL1進行乾蝕刻，藉此於層間絶緣膜IL1形成接觸孔（貫通孔、孔部、開口部）CT（圖8的S13步驟）。接觸孔CT，以貫通層間絶緣膜IL1的方式形成。接觸孔CT，例如，形成於n型半導體區域NR上，或是n＋ 型半導體區域SD上等。於形成於n型半導體區域NR上的接觸孔CT的底部，n型半導體區域NR的表面的一部分露出。另外，於形成於n＋ 型半導體區域SD上的接觸孔CT的底部，形成於n＋ 型半導體區域SD的表面的一部分露出。
接著，在接觸孔CT內，形成由鎢（W）等所構成的導電性栓塞PG，作為連接用的導電體部（圖8的S14步驟）。栓塞PG，例如可用以下的方式形成。
形成栓塞PG，首先，在包含接觸孔CT的內部（底面以及內壁上）在內的層間絶緣膜IL1上，形成障蔽導體膜。該障蔽導體膜，例如，係由鈦膜與形成於鈦膜上的氮化鈦膜的堆疊膜（亦即鈦／氮化鈦膜）所構成，可使用濺鍍法等形成。然後，利用CVD法等在障蔽導體膜上以填埋接觸孔CT的方式形成由鎢膜等所構成的主導體膜。之後，利用CMP法或是回蝕法等將接觸孔CT的外部（層間絶緣膜IL1上）的不要的主導體膜以及障蔽導體膜除去。藉此，層間絶緣膜IL1的頂面露出，利用填埋並殘留於層間絶緣膜IL1的接觸孔CT內的障蔽導體膜以及主導體膜，形成栓塞PG。另外，為了簡化圖式，在圖5以及圖6中，將構成栓塞PG的障蔽導體膜與主導體膜顯示成一體。
栓塞PG，包含栓塞Pfd、Pt1、Pt2。其中，栓塞Pfd，埋入形成於n型半導體區域NR上的接觸孔CT，貫通層間絶緣膜IL1並到達n型半導體區域NR，而與n型半導體區域NR電連接。另外，栓塞Pt1、Pt2，分別埋入形成於n＋ 型半導體區域SD上的接觸孔CT，而與n＋ 型半導體區域SD電連接。
接著，實施在栓塞PG所埋入之層間絶緣膜IL1上，形成層間絶緣膜IL2～IL4以及配線M1～M3的步驟。
例如，在層間絶緣膜IL1上，用CVD法等形成氮化矽膜與在氮化矽膜上的氧化矽膜的堆疊膜作為層間絶緣膜IL2，之後於該堆疊膜，用微影技術以及乾蝕刻技術形成配線溝。然後，在包含配線溝的內部（底面以及內壁上）在內的層間絶緣膜IL2上，形成障蔽導體膜。該障蔽導體膜，例如，係由鉭（Ta）膜與在該鉭膜上的氮化鉭（TaN）膜的堆疊膜所構成，可用濺鍍法等形成。然後，在障蔽導體膜上用濺鍍法等沉積薄銅膜作為種晶膜，之後利用電解電鍍法在種晶膜上沉積銅電鍍膜作為主導體膜，利用該銅電鍍膜填埋配線溝的內部。然後，利用CMP法等將配線溝的外部（層間絶緣膜IL2上）的不要的銅電鍍膜、種晶膜以及障蔽導體膜除去，藉此在配線溝內，形成以銅為主導電材料的第1層的配線M1。另外，在圖5以及圖6中，係將構成配線M1的銅電鍍膜、種晶層以及障蔽導體膜顯示成一體。像這樣，藉由在配線溝的內部埋入障蔽膜、種晶膜以及銅電鍍膜，便可形成配線M1。
再者，同樣地，在形成了配線M1的層間絶緣膜IL2上形成層間絶緣膜IL3，在層間絶緣膜IL3之中形成配線M2，在形成了配線M2的層間絶緣膜IL3上形成層間絶緣膜IL4，在層間絶緣膜IL4之中形成配線M3。配線M1，係利用單一金屬鑲嵌法形成，惟配線M2以及配線M3，可利用單一金屬鑲嵌法或是雙重金屬鑲嵌法形成。
另外，在層間絶緣膜IL3之中，亦形成了配置在配線M2與配線M1之間，將配線M2與配線M1連接的介層部，在層間絶緣膜IL4之中，亦形成了配置在配線M3與配線M2之間，將配線M3與配線M2連接的介層部。當利用雙重金屬鑲嵌法形成配線M2時，將配線M2與配線M1連接的介層部，係與配線M2一起形成，而與配線M2形成一體，惟當利用單一金屬鑲嵌法形成配線M2時，將配線M2與配線M1連接的介層部，係與配線M2各別形成。同樣地，當利用雙重金屬鑲嵌法形成配線M3時，將配線M3與配線M2連接的介層部，係與配線M3一起形成，而與配線M3形成一體，惟當利用單一金屬鑲嵌法形成配線M3時，將配線M3與配線M2連接的介層部，係與配線M3各別形成。
接著，如圖5所示的，在最上層的層間絶緣膜IL4上，以與構成光電二極體PD的n型半導體區域NW在俯視下重疊的方式，安裝作為晶載透鏡的微透鏡ML。另外，亦可在微透鏡ML與層間絶緣膜IL4之間設置濾色器。另外，若不需要的話，微透鏡ML的安裝，亦可省略。
利用以上的步驟，便可製造出本實施態樣1的半導體裝置。
＜關於本實施態樣1的主要特徴與功效＞ 以低濃度的副區域PR1與高濃度的副區域PR2構成光電二極體PD的電荷累積層上的表面層，並將低濃度的副區域PR1配置在比高濃度的副區域PR2更接近轉移電晶體TX的閘極電極Gt（或浮置擴散部FD）之側。由於可在光電二極體PD形成區域的半導體基板SB的主面，遍及廣範圍（尤其在閘極電極Gt的附近）形成表面層（p型半導體層PR），故可減少暗電流以及暗時亮點瑕疵。
另外，藉由將接近閘極電極Gt之側設置成低濃度的副區域PR1，便可防止從光電二極體PD的電荷累積層轉移到轉移電晶體TX的浮置擴散部FD的電荷的轉移特性劣化。
另外，藉由形成以低濃度的副區域PR1與高濃度的副區域PR2構成光電二極體PD的電荷累積層上的表面層，並將低濃度的副區域PR1形成得比高濃度的副區域PR2更深，而使低濃度的副區域PR1與n型半導體區域NW接觸的構造，便可防止電荷累積層亦即n型半導體區域NW的飽和電荷的減少。
另外，藉由利用以閘極電極Gt作為遮罩並使用不同植入角度的斜向離子植入形成副區域PR1、PR2，便可使副區域PR1、PR2的位置精度提高。
另外，在形成副區域PR1、PR2的離子植入中，由於將閘極電極Gt當作共通（同一）的遮罩使用，故可減少製造步驟數。
（實施態樣2） 本實施態樣2，相當於實施態樣1的變化實施例。在本實施態樣2中，光電二極體PD的表面層係由副區域PR1、PR2、PR3所構成。圖25，係表示本實施態樣2的半導體裝置的畫素所包含之光電二極體PD與轉移電晶體TX的俯視圖。與實施態樣1的情況同樣，顯示出構成光電二極體PD的p型半導體區域亦即表面層的副區域PR1、PR2、PR3。圖26，係本實施態樣2的半導體裝置的剖面圖，對應沿著圖25的A－A線的剖面圖。
如圖25以及圖26所示的，光電二極體PD的表面層係由副區域PR1、PR2、PR3所構成。副區域PR3，為p型半導體區域，其雜質濃度，比副區域PR1的濃度更低。在半導體基板SB的主面方向以及深度方向上，副區域PR3，以覆蓋副區域PR1的方式配置。副區域PR3的底面，比副區域PR1的底面更深，副區域PR3的閘極電極Gt側的端部，配置成比副區域PR1的閘極Gt側的端部更接近閘極電極Gt（或浮置擴散部FD），副區域PR3的閘極電極Gt側的端部進入到閘極電極Gt之下。然後，在閘極電極Gt的下部，副區域PR3，被n型半導體區域NW所覆蓋。亦即，在副區域PR3與p型井PW1之間，配置了n型半導體區域NW。
圖27，係表示形成副區域PR3的步驟的剖面圖，與實施態樣1的形成p型半導體區域PR的步驟（圖7的S6步驟）對應。亦即，在實施態樣1的副區域PR1、PR2形成之後，形成副區域PR3。副區域PR3，利用相對於半導體基板SB的主面的法線NL具有植入角度θ3（2°～4°）的傾斜度的斜向離子植入法，將硼（B）等的雜質導入半導體基板SB。此時的雜質的植入量，例如為2×1012 cm－ 2 ，植入能量為5keV。然而，植入角度θ3，與副區域PR1、PR2的植入角度θ1、θ2，朝相反方向傾斜，相對於法線NL，向源極側傾斜。另外，光阻圖案RS2，可就這樣使用副區域PR1、PR2形成時所使用者。令副區域PR3的植入角度θ3比副區域PR1的植入角度θ1更小，以使副區域PR3的深度比副區域PR1的深度更深。另外，副區域PR3，由於比副區域PR1以及副區域PR2濃度更低，故實質上發生作用的是並未形成副區域PR1以及副區域PR2的閘極電極Gt的附近。
若根據本實施態樣2，除了實施態樣1所記載的功效之外，更可獲得以下的功效。
藉由使副區域PR3在比副區域PR1更接近閘極電極Gt的位置，以低濃度形成，便可防止轉移電晶體TX的電荷的轉移特性劣化。
另外，藉由在副區域PR1的閘極電極Gt側設置p型半導體區域亦即副區域PR3，可減少暗電流以及暗時亮點瑕疵。
（實施態樣3） 本實施態樣3，相當於實施態樣1的變化實施例。在本實施態樣3中，光電二極體PD的表面層係由副區域PR1、PR2、PR4所構成。圖28，係表示本實施態樣3的半導體裝置的畫素所包含之光電二極體PD與轉移電晶體TX的俯視圖。與實施態樣1的情況同樣，顯示出構成光電二極體PD的p型半導體區域亦即表面層的副區域PR1、PR2、PR4。圖29，係本實施態樣3的半導體裝置的剖面圖，對應沿著圖28的A－A線的剖面圖。圖30，係表示本實施態樣3的半導體裝置的製造步驟的剖面圖，對應沿著圖28的A－A線的剖面圖。
如圖28以及圖29所示的，光電二極體PD的表面層係由副區域PR1、PR2、PR4所構成。在半導體基板SB的主面方向以及深度方向上，副區域PR4被副區域PR2所覆蓋，副區域PR2被副區域PR1所覆蓋。副區域PR4，為p型半導體區域，其雜質濃度，比副區域PR1或副區域PR2的濃度更高。副區域PR4的底面，形成於比副區域PR2的底面更淺的位置。再者，副區域PR4的閘極電極Gt側的端部，配置成比副區域PR1以及副區域PR2的閘極電極Gt側的端部更遠離閘極電極Gt（或浮置擴散部FD）。
圖30，係表示形成副區域PR4的步驟的剖面圖，與實施態樣1的形成p型半導體區域PR的步驟（圖7的S6步驟）對應。亦即，在實施態樣1的副區域PR1、PR2形成之後，形成副區域PR4。副區域PR4，利用相對於半導體基板SB的主面的法線NL具有植入角度θ4的傾斜度的斜向離子植入法，將硼（B）等的雜質導入半導體基板SB。植入角度θ4為比植入角度θ2更大的角度。此時的雜質的植入量，例如為2×1012 cm－ 2 ，植入能量為5keV。另外，光阻圖案RS2，可就這樣使用副區域PR1、PR2形成時所使用者。令形成副區域PR4的離子植入的植入角度，比副區域PR2形成用的植入角度θ2更大，以使副區域PR4的深度比副區域PR2的深度更淺。另外，雖然用來形成副區域PR4的雜質植入量，比用來形成副區域PR2的雜質植入量（2×1013 cm－ 2 ）以及用來形成副區域PR1的雜質植入量（1×1013 cm－ 2 ）濃度更低，然而由於副區域PR4係與副區域PR1以及副區域PR2重疊的區域，故副區域PR4的雜質濃度會比副區域PR2的雜質濃度更高。
若根據本實施態樣3，除了實施態樣1所記載的功效之外，更可獲得以下的功效。
另外，藉由設置了副區域PR4，濃度更低的副區域PR2、副區域PR1便形成於接近閘極電極Gt側的位置，故可減少暗電流以及暗時亮點瑕疵。
使構成表面層的p型半導體區域的雜質濃度從光電二極體PD區域的中央部位向轉移電晶體TX的閘極電極Gt逐漸減少，藉此光電二極體PD的電荷累積層的電荷便更容易向轉移電晶體TX側移動。
（實施態樣4） 本實施態樣4，相當於實施態樣1的變化實施例。在本實施態樣4中，光電二極體PD的表面層係由副區域PR1、PR2、PR5所構成。圖31，係表示本實施態樣4的半導體裝置的畫素所包含之光電二極體PD與轉移電晶體TX的俯視圖。與實施態樣1的情況同樣，顯示出構成光電二極體PD的p型半導體區域亦即表面層的副區域PR1、PR2、PR5。圖32，為本實施態樣4的半導體裝置的剖面圖，對應沿著圖31的C－C線的剖面圖。
如圖31以及圖32所示的，光電二極體PD的表面層係由副區域PR1、PR2、PR5所構成。副區域PR5，為p型半導體區域，其雜質濃度比副區域PR2更高，且比副區域PR2更淺。一對副區域PR5，在轉移電晶體TX的閘極寬度方向上，形成於光電二極體PD形成區域的兩端。亦即，在轉移電晶體TX的通道寬度方向上，依照副區域PR5、副區域PR2、副區域PR5的順序配置。因此，在轉移電晶體TX的閘極寬度方向上，形成位於光電二極體PD的周邊的電荷容易向中央部位移動的電位分布。另外，在轉移電晶體TX的閘極長度方向上，在光電二極體PD的周邊部位，向閘極電極Gt，依照副區域PR5、副區域PR2、副區域PR1的順序配置，在光電二極體PD的中央部位，向閘極電極Gt，依照副區域PR2、副區域PR1的順序配置。亦即，在閘極長度方向上，形成電荷累積層的電荷容易向閘極電極Gt移動的電位分布。因此，可使光電二極體PD的電荷累積層的電荷，無浪費、有效率地從轉移電晶體TX轉移到浮置擴散部FD。
若根據本實施態樣4，除了實施態樣1所記載的功效之外，更可獲得上述的功效。
（實施態樣5） 本實施態樣5，相當於實施態樣1的半導體裝置的製造方法的變化實施例。在實施態樣1中，如用圖17所説明的，構成表面層亦即p型半導體區域PR的副區域PR1、PR2係用不同的離子植入步驟形成（圖7的S6步驟）。在本實施態樣5中，構成表面層的副區域PR6、PR7係以一次的離子植入步驟形成。
本實施態樣5的半導體裝置的製造方法，將實施態樣1的圖7的S4～S6的步驟的畫素區域1A的製造方法，依照以下的方式置換。圖33～圖38，係本實施態樣5的半導體裝置的畫素區域1A的製造步驟剖面圖。
圖33，係表示絶緣膜ZM2的形成步驟。在完成圖7的S3步驟之後，如圖33所示的，在半導體基板SB的主面上形成絶緣膜ZM2。絶緣膜ZM2，例如，由氧化矽膜所構成，其膜厚與轉移電晶體TX的閘極絶緣膜GOX的膜厚相等，或是在其以上。接著，在絶緣膜ZM2上形成光阻圖案（光阻層）RS5。
接著，如圖34所示的，將光阻圖案RS5當作遮罩使用，對絶緣膜ZM2，例如，實施乾蝕刻，在半導體基板SB的主面上形成絶緣膜ZM2的圖案。形成圖案的絶緣膜ZM2，在轉移電晶體TX的閘極長度方向上具有一端與另一端。在乾蝕刻完成之後，將光阻圖案RS5除去。
圖35，係表示轉移電晶體TX的閘極絶緣膜GOX的形成步驟，圖36，係表示轉移電晶體TX的閘極電極Gt的形成步驟。對應實施態樣1的圖13（圖7的S4步驟）。如圖35所示的，在半導體基板SB的主面上形成具有吾人所期望之膜厚的閘極絶緣膜GOX。閘極絶緣膜GOX，例如，係藉由使半導體基板SB的主面氧化而形成，故閘極絶緣膜GOX，也會形成於絶緣膜ZM2與半導體基板SB的主面之間。因此，絶緣膜ZM2存在的區域，成為閘極絶緣膜GOX與絶緣膜ZM2的堆疊構造，比起絶緣膜ZM2不存在的區域而言，絶緣膜的膜厚更厚。
圖36，係表示閘極電極Gt的形成步驟。如在圖13所説明的，係在絶緣膜ZM2以及閘極絶緣膜GOX上形成閘極電極Gt，惟閘極電極Gt，以使絶緣膜ZM2的一端露出的方式配置。另外，與前述的實施態樣1同樣，亦可不除去閘極電極Gt所並未覆蓋之區域的絶緣膜GOX，而將其留下。
圖37，係表示n型半導體區域NW的形成步驟（相當於圖7的S5步驟）。如用圖15所説明的，藉由對畫素區域1A的半導體基板SB植入磷（P）或砷（As）等的n型的雜質離子，形成n型半導體區域NW。光阻圖案RS1亦與圖15所説明的相同。
圖38，係表示形成成為光電二極體PD的表面層的p型半導體區域PR的步驟（相當於圖7的S6步驟）。在半導體基板SB上，形成用圖17所説明的光阻圖案RS2，並對半導體基板SB植入硼（B）等的雜質離子。離子植入，從半導體基板SB的主面的法線方向實施。藉由該離子植入，在畫素區域1A中，形成由副區域PR6與副區域PR7所構成的p型半導體區域PR。由穿透過半導體基板SB的主面上的單層絶緣膜（閘極絶緣膜GOX）的雜質所形成的副區域PR7的雜質濃度，比由穿透過半導體基板SB的主面上的堆疊絶緣膜（閘極絶緣膜GOX與絶緣膜ZM2）的雜質所形成的副區域PR6的雜質濃度更高。另外，由於在閘極電極Gt側配置堆疊絶緣膜，故低雜質濃度的副區域PR6，比高雜質濃度的副區域PR7更靠閘極電極Gt側，且形成得比副區域PR7更淺。
之後，實施圖7所示之S7步驟以後的步驟，完成實施態樣5的半導體裝置。
若根據本實施態樣5，除了實施態樣1所記載的功效之外，更可獲得以下的功效。
像這樣，藉由使用不同膜厚的絶緣膜，並實施離子植入，便可用一次的離子植入同時形成具有不同雜質濃度的區域。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
例如，本發明的實施態樣，亦可適用於背面照射型的CMOS影像感測器。
1A‧‧‧畫素區域
2A‧‧‧周邊電路區域
A-A‧‧‧剖面線
AcL‧‧‧活性區域
AcTP‧‧‧活性區域
AMI‧‧‧增幅電晶體
AP‧‧‧輸出放大器
ARF‧‧‧反射防止膜
B-B‧‧‧剖面線
C-C‧‧‧剖面線
CLC‧‧‧列電路
CT‧‧‧接觸孔
FD‧‧‧浮置擴散部
Glt‧‧‧閘極電極
GND‧‧‧接地電位
GOX‧‧‧閘極絶緣膜
Gt‧‧‧閘極電極
HSC‧‧‧水平掃描電路
IL1‧‧‧層間絶緣膜
IL2‧‧‧層間絶緣膜
IL3‧‧‧層間絶緣膜
IL4‧‧‧層間絶緣膜
LCS‧‧‧元件分離區域
LRST‧‧‧重置線
LT‧‧‧周邊電晶體
LTX‧‧‧轉移線
M1‧‧‧配線
M2‧‧‧配線
M3‧‧‧配線
ML‧‧‧微透鏡
N1‧‧‧節點
NL‧‧‧法線
NM‧‧‧n－型半導體區域
NR‧‧‧n型半導體區域
NW‧‧‧n型半導體區域
OL‧‧‧輸出線
OP1‧‧‧開口部
OP2‧‧‧開口部
OS‧‧‧偏移間隔部
PD‧‧‧光電二極體
Pfd‧‧‧栓塞
PG‧‧‧栓塞
PR‧‧‧p型半導體區域
PR1‧‧‧副區域
PR2‧‧‧副區域
PR3‧‧‧副區域
PR4‧‧‧副區域
PR5‧‧‧副區域
PR6‧‧‧副區域
PR7‧‧‧副區域
Pt1‧‧‧栓塞
Pt2‧‧‧栓塞
Ptg‧‧‧栓塞
PU‧‧‧畫素
PW1‧‧‧p型井
PW2‧‧‧p型井
RS1‧‧‧光阻圖案
RS2‧‧‧光阻圖案
RS3‧‧‧光阻圖案
RS4‧‧‧光阻圖案
RST‧‧‧重置電晶體
S1~S14‧‧‧步驟
SB‧‧‧半導體基板
SD‧‧‧n＋型半導體區域
SEL‧‧‧選擇電晶體
SL‧‧‧選擇線
SW‧‧‧側壁間隔件
SWT‧‧‧開關
TX‧‧‧轉移電晶體
VDD‧‧‧電源電位
VSC‧‧‧垂直掃描電路
ZM1‧‧‧絶緣膜
ZM2‧‧‧絶緣膜
θ1‧‧‧植入角度
θ2‧‧‧植入角度
θ3‧‧‧植入角度
θ4‧‧‧植入角度
[圖1] 係表示實施態樣1的半導體裝置的構造例的電路方塊圖。 [圖2] 係表示實施態樣1的半導體裝置的畫素的構造例的電路圖。 [圖3] 係表示實施態樣1的半導體裝置的畫素的一部分亦即光電二極體PD與轉移電晶體TX的俯視圖。 [圖4] 係表示形成於實施態樣1的半導體裝置的周邊電路區域的電晶體的俯視圖。 [圖5] 係沿著圖3的A－A線的剖面圖。 [圖6] 係沿著圖4的B－B線的剖面圖。 [圖7] 係表示實施態樣1的半導體裝置的製造步驟的步驟流程圖。 [圖8] 係表示實施態樣1的半導體裝置的製造步驟的步驟流程圖。 [圖9] 係實施態樣1的半導體裝置的製造步驟中的剖面圖。 [圖10] 係與圖9相同之半導體裝置的製造步驟中的剖面圖。 [圖11] 係接續圖9的半導體裝置的製造步驟中的剖面圖。 [圖12] 係與圖11相同之半導體裝置的製造步驟中的剖面圖。 [圖13] 係接續圖11的半導體裝置的製造步驟中的剖面圖。 [圖14] 係與圖13相同之半導體裝置的製造步驟中的剖面圖。 [圖15] 係接續圖13的半導體裝置的製造步驟中的剖面圖。 [圖16] 係與圖15相同之半導體裝置的製造步驟中的剖面圖。 [圖17] 係接續圖15的半導體裝置的製造步驟中的剖面圖。 [圖18] 係與圖17相同之半導體裝置的製造步驟中的剖面圖。 [圖19] 係接續圖17的半導體裝置的製造步驟中的剖面圖。 [圖20] 係與圖19相同之半導體裝置的製造步驟中的剖面圖。 [圖21] 係接續圖19的半導體裝置的製造步驟中的剖面圖。 [圖22] 係與圖21相同之半導體裝置的製造步驟中的剖面圖。 [圖23] 係接續圖21的半導體裝置的製造步驟中的剖面圖。 [圖24] 係與圖23相同之半導體裝置的製造步驟中的剖面圖。 [圖25] 係表示實施態樣2的半導體裝置的畫素的一部分亦即光電二極體PD與轉移電晶體TX的俯視圖。 [圖26] 係沿著圖25的A－A線的剖面圖。 [圖27] 係實施態樣2的半導體裝置的製造步驟中的剖面圖。 [圖28] 係表示實施態樣3的半導體裝置的畫素的一部分亦即光電二極體PD與轉移電晶體TX的俯視圖。 [圖29] 係沿著圖28的A－A線的剖面圖。 [圖30] 係實施態樣3的半導體裝置的製造步驟中的剖面圖。 [圖31] 係表示實施態樣4的半導體裝置的畫素的一部分亦即光電二極體PD與轉移電晶體TX的俯視圖。 [圖32] 係沿著圖31的C－C線的剖面圖。 [圖33] 係實施態樣5的半導體裝置的製造步驟中的剖面圖。 [圖34] 係接續圖33的半導體裝置的製造步驟中的剖面圖。 [圖35] 係接續圖34的半導體裝置的製造步驟中的剖面圖。 [圖36] 係接續圖35的半導體裝置的製造步驟中的剖面圖。 [圖37] 係接續圖36的半導體裝置的製造步驟中的剖面圖。 [圖38] 係接續圖37的半導體裝置的製造步驟中的剖面圖。
無
1A‧‧‧畫素區域
A-A‧‧‧剖面線
AcTP‧‧‧活性區域
ARF‧‧‧反射防止膜
CT‧‧‧接觸孔
FD‧‧‧浮置擴散部
GOX‧‧‧閘極絶緣膜
Gt‧‧‧閘極電極
IL1‧‧‧層間絶緣膜
IL2‧‧‧層間絶緣膜
IL3‧‧‧層間絶緣膜
IL4‧‧‧層間絶緣膜
LCS‧‧‧元件分離區域
M1‧‧‧配線
M2‧‧‧配線
M3‧‧‧配線
ML‧‧‧微透鏡
NR‧‧‧n型半導體區域
NW‧‧‧n型半導體區域
OS‧‧‧偏移間隔部
PD‧‧‧光電二極體
Pfd‧‧‧栓塞
PG‧‧‧栓塞
PR‧‧‧p型半導體區域
PR1‧‧‧副區域
PR2‧‧‧副區域
PW1‧‧‧p型井
SB‧‧‧半導體基板
SW‧‧‧側壁間隔件
TX‧‧‧轉移電晶體

Claims (18)

  1. 一種半導體裝置，其包含串聯連接的光電二極體以及轉移電晶體，其特徵為： 該轉移電晶體包含：閘極電極，隔著閘極絶緣膜形成於半導體基板的主面；第1導電型的源極區域，配置在該閘極電極的一端側；以及第1導電型的汲極區域，配置在該閘極電極的另一端側； 該光電二極體包含：第1導電型的電荷累積層，形成於該半導體基板的內部，亦具有作為該源極區域的功能；以及第2導電型的表面層，其配置在該電荷累積層之上，與該第1導電型為相反導電型； 該表面層，係由低雜質濃度的第1副區域，以及比該第1副區域雜質濃度更高的第2副區域所構成； 該第1副區域，配置在比該第2副區域更接近該汲極區域之側。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1副區域的該汲極區域側的端部，被該電荷累積層所覆蓋。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第2副區域的底面，被該第1副區域所覆蓋。
  4. 如申請專利範圍第1項之半導體裝置，其中， 在比該第1副區域更接近該汲極區域之側，更包含該第2導電型的第3副區域。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第3副區域的該汲極區域側的端部，被該電荷累積層所覆蓋。
  6. 如申請專利範圍第4項之半導體裝置，其中， 該第3副區域的一部分，在俯視下，與該閘極電極重疊。
  7. 如申請專利範圍第4項之半導體裝置，其中， 該第1副區域的底面，被該第3副區域所覆蓋。
  8. 一種半導體裝置的製造方法，該半導體裝置包含：光電二極體，其包含電荷累積層以及配置在該電荷累積層之上的表面層；以及轉移電晶體，其包含第1閘極電極以及浮置擴散部，並使該電荷累積層的電荷轉移到該浮置擴散部；該半導體裝置的製造方法包含： （a）於半導體基板的主面形成該第1閘極電極的步驟； （b）於該第1閘極電極的一端側形成第1導電型的該電荷累積層的步驟；以及 （c）於該第1閘極電極的該一端側，形成與該第1導電型為相反導電型的第2導電型的表面層的步驟； 該步驟（c）包含： （c1）將該第1閘極電極當作遮罩，以相對於該半導體基板主面的法線成第1角度將第2導電型的第1雜質離子植入該半導體基板，以形成第1副區域的步驟；以及 （c2）以該第1閘極電極為遮罩，以相對於該半導體基板主面的法線成第2角度，將第2導電型的第2雜質離子植入該半導體基板，以形成第2副區域的步驟； 該第1雜質的雜質濃度比該第2雜質的雜質濃度更低，該第1角度比該第2角度更小。
  9. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 該第1角度為10～20°，該第2角度為30°。
  10. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 該步驟（c）更包含： （c3）以該第1閘極電極為遮罩，以相對於該半導體基板主面的法線成第3角度將第2導電型的第3雜質離子植入該半導體基板，以形成第3副區域的步驟； 該第3雜質的雜質濃度，比該第1雜質的雜質濃度更低。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 該第3角度比該第1角度更小。
  12. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 該第3角度，相對於該法線，與該第1角度為相反方向。
  13. 如申請專利範圍第8項之半導體裝置的製造方法，其中更包含： （d）以覆蓋該第1閘極電極的方式，在該半導體基板上沉積第1絶緣膜的步驟； （e）在該第1絶緣膜上沉積第2絶緣膜的步驟； （f）在以覆蓋該光電二極體的形成區域並露出該浮置擴散部的形成區域之第1遮罩層覆蓋該半導體基板的狀態下，對該第2絶緣膜以及該第1絶緣膜實施異向性乾蝕刻，而在該第1閘極電極的另一端側形成第1側壁絶緣膜的步驟；以及 （g）以相對於該第1閘極電極與第1側壁絶緣膜自動對準的方式，在該半導體基板主面形成該浮置擴散部的步驟。
  14. 如申請專利範圍第13項之半導體裝置的製造方法，其中， 該步驟（a），包含在該半導體基板主面形成第2閘極電極的步驟； 在該步驟（d）中，該第1絶緣膜，以也覆蓋該第2閘極電極的方式形成； 在該步驟（d）與（e）之間更包含： （h）在以覆蓋該第1閘極電極並露出該第2閘極電極的第2遮罩覆蓋該半導體基板的狀態下，對該第1絶緣膜實施異向性乾蝕刻，而於該第2閘極電極的側壁形成偏移間隔部的步驟；以及 （i）以相對於該第2閘極電極與該偏移間隔部自動對準的方式，於該半導體基板主面形成該第1導電型的第1半導體區域的步驟。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中， 該步驟（f），包含在該第2閘極電極的側壁，隔著該偏移間隔部形成第2側壁絶緣膜的步驟； 該步驟（g），包含以相對於該第2閘極電極以及該第2側壁絶緣膜自動對準的方式，於該半導體基板主面形成該第1導電型的第2半導體區域的步驟。
  16. 一種半導體裝置的製造方法，該半導體裝置包含：光電二極體，其包含電荷累積層以及配置在該電荷累積層之上的表面層；以及轉移電晶體，其包含閘極電極以及浮置擴散部，並使該電荷累積層的電荷轉移到該浮置擴散部；該半導體裝置的製造方法包含： （a）準備具有主面的半導體基板的步驟； （b）在該半導體基板主面上，形成於剖面視圖中具有一端以及另一端的第1絶緣膜的步驟； （c）於包含該第1絶緣膜與該半導體基板主面之間在內的該半導體基板主面，形成第2絶緣膜的步驟； （d）以露出該一端的方式，在該第1絶緣膜上形成該閘極電極的步驟；以及 （e）以相對於該閘極電極自動對準的方式，穿透過該第1絶緣膜以及該第2絶緣膜植入第1雜質離子，而形成該表面層的步驟； 該表面層，包含接近該閘極電極的第1副區域，以及比該第1副區域更遠離該閘極電極的第2副區域，該第1副區域的雜質濃度比該第2副區域的雜質濃度更低。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中， 該第1副區域比該第2副區域更淺。
  18. 如申請專利範圍第16項之半導體裝置的製造方法，其中， 在該步驟（d）與（e）之間，更包含對該半導體基板植入第2雜質離子，以形成該電荷累積層的步驟。
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