JP2009506542A - 窒化ゲート酸化膜を有するcmosイメジャーおよびその製造方法 - Google Patents
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Abstract
暗電流を減少させたCMOSイメジャーとそれを製造するための方法。一般的な窒化ゲート酸化膜の厚さのおおよそ2倍の厚さを有する窒化ゲート酸化膜が、CMOSイメジャーの光感知領域の上に設けられる。このゲート酸化膜は、フォトセンサーを保護するための改良された汚染物質防護用のバリヤー(障壁)となり、フォトセンサーのp+ピンド領域(p+ pinned region)の表面にp+インプラント分布(p+ implant distribution)を含み、フォトセンサー表面の光子反射を減少し、その結果、暗電流を減少させることができる。
【選択図】図3
【選択図】図3
Description
本発明は、半導体装置分野に関し、特に、暗電流を少なくしたCMOSイメジャーに関する。
CMOSイメージ・センサーは、低価格のイメージング装置としてますます使用されるようになっている。CMOSイメージ・センサー回路は、画素セル(pixel cells)の焦点面アレイを有しており、前記セルの各一つ一つは、フォトゲート、光導電体、もしくは、基板内に、光により生成される電荷を蓄積するための、関連する電荷蓄積領域を含むフォトダイオードを有している。各画素セルは、前記電荷蓄積領域からセンシング・ノード(sensing node)へ電荷を伝送するためのトランジスターと、電荷の転送前に前記センシング・ノードを予め定められた電荷レベルへリセットするためのトランジスターとを有している。前記画素セルは、前記センシング・ノードからの電荷を受け取って増幅するためのソース・フォロワー・トランジスターと、前記ソース・フォロワー・トランジスターからのセルの内容の読み出しを制御するためのアクセス・トランジスターとを有し得る。
CMOSイメージ・センサーにおいて、画素セルの能動素子は、(1)光子から電荷への変換、(2)イメージ電荷の蓄積、(3)電荷の増幅と共にセンシング・ノードへ電荷を転送すること、(4)既知の状態へセンシング・ノードをリセットすること、(5)読み出しのための画素の選択、および(6)センシング・ノードからの画素電荷を表す信号の出力と増幅、という必要な機能を実行する。
既に述べたように、上述したようなタイプのCMOSイメージ・センサーは、例えば、Nixonらによる「チップ上に形成された256x256CMOS能動ピクセル・センサー・カメラ」"256 x 256 CMOS Active Pixel Sensor Camera-on-a- Chip", IEEE Jounal of Solid−State Cirucuits、Vol.31(12),pp.2046−2050 (1996)、およびMendisらによる「CMOS能動
ピクセル・イメージ・センサー」 "CMOS Active Pixel Image Sensors", IEEE Transactions on Electron Devices,Vol.41(3)、pp.452−453 (1994)などにより、一般に知られている。米国特許第6
,177,333および6,204,524も参照されたい。これら米国特許は、従来のCMOSイメージ・センサーの動作について述べており、マイクロン・テクノロジー社(Micron Technology, Inc.)へ譲渡されており、それらの内容は、この参照により本開示に含まれる。
ピクセル・イメージ・センサー」 "CMOS Active Pixel Image Sensors", IEEE Transactions on Electron Devices,Vol.41(3)、pp.452−453 (1994)などにより、一般に知られている。米国特許第6
,177,333および6,204,524も参照されたい。これら米国特許は、従来のCMOSイメージ・センサーの動作について述べており、マイクロン・テクノロジー社(Micron Technology, Inc.)へ譲渡されており、それらの内容は、この参照により本開示に含まれる。
従来の4トランジスター(4T)CMOS画素セル10が第1図に示されている。画素セル10は、普通、画素セル10への入射光によってつくりだされる電荷を発生させ、且つ集めるためのフォトセンサー14と、前記フォトセンサー14からの光電電荷をセンシング・ノード、通常はフローティング拡散領域5、へ転送するための転送トランジスター17とを備えている。前記フローティング拡散領域5は、出力ソース・フォロワー・トランジスター19のゲートへ電気的に接続されている。前記画素セル10は更に、前記フローティング拡散領域5を予め定められている電圧Vaa−pixへリセットするためのリセット・トランジスター16と、前記ソース・フォロワー・トランジスター19からの信号Voutをアドレス信号に応じて出力端子へ出力するための行選択トランジスター18とを有している。
第2図は、第1図の画素セル10の一部の断面図であり、光変換装置14、転送トランジスター17、およびリセット・トランジスター16を示している。模範的なCMOS画素ピクセル10は、フォトセンサー14を有しており、同フォトセンサー14は、埋め込み型フォトダイオード(pinned−photodiode)として形成することができる。フォトダイオード型フォトセンサー14は、p型表面層13およびp型能動層11内のn型フォトダイオード領域12を備えたp−n−p構造を有している。前記転送トランジスター17およびリセット・トランジスター16のゲートは、薄いゲート酸化膜層15上に載っている。前記フォトダイオード型フォトセンサー14は、転送トランジスター17の近傍にあり且つその一部が同トランジスター17の下にある。前記リセット・トランジスター16は、前記転送トランジスター17の前記フォトダイオード型フォトセンサー14とは反対側に位置せしめられている。第2図に示されているように、前記リセット・トランジスター16は、ソース/ドレイン領域2を有している。前記フローティング拡散領域5は、前記転送トランジスター17およびリセット・トランジスター16の間にある。
第1図および第2図に示されているCMOS画素セル10において、電子は、フォトダイオード型フォトセンサー14へ入射する光によって生成され、n型フォトダイオード領域12内に格納される。これらの電荷は、転送トランジスター17が活性化されると、同トランジスター17によってフローティング拡散領域5へ転送される。前記ソース・フォロワー・トランジスター19は、転送されてきた電荷に基づき出力信号を生成する。最大出力信号はn型フォトダイオード領域12から抽出された電子の数に比例する。
従来のイメジャー画素セル、例えば画素セル10、に付随する共通の問題は、暗電流(dark current)である。暗電流とは、光が存在しないところで、フォトセンサー信号として発生する電流のことである。暗電流は、いろいろと異なるファクターにより引き起こされるもので、それらのファクターには、例えば、画素製造のゲート形成工程中にフォトセンサー・シリコン内へ拡散した汚染物質(不純物)、フォトセンサーの接合部漏電(junction leakage)即ちフォトセンサーのp−n−p層間のイオンの拡散、およびフォトセンサー表面における光子反射(photon reflection)などがあるが、これらに限定されるわけではない。暗電流は、フォトセンサーの動作および性能にとって有害なものである。従って、フォトセンサーを保護する汚染物質バリアー(障壁)をつくることで、暗電流を防ぐ隔離手法を提供することが望まれている。こうした隔離手法には、フォトセンサー接合を維持しつつフォトセンサー表面における光子反射を減らすための、下方のイオン分布を含めることもできる。
本発明は、暗電流を減少させたCMOSイメジャーとその形成方法を提供するものである。通常の窒化ゲート酸化膜の厚さのおおよそ2倍の厚さを有する窒化ゲート酸化膜層がCMOSイメジャーのフォトセンサー領域の上に設けられる。前記ゲート酸化膜は、フォトセンサーを保護するための改良された汚染物質バリアーを形成し、フォトセンサーのp+ピンド領域(p+ pinned region)の表面におけるp+インプラント分布(p+ implant distribution)を含み、フォトセンサー表面における光子反射を減少させるため、その結果として暗電流を減らすことができる。
以下の詳細な説明において、その説明(言及)は、本明細書の一部を形成する添付図面についてなされるが、同図面には、本発明が実施され得る特定の実施例が図解的に示されている。これら実施例は、当業者が本発明を実施し得るように十分詳細に説明されているが、その他の実施例も利用できること、そして、本発明の精神と範囲を逸脱することなく、構造的、論理的、および電気的変更が可能であることを理解すべきである。
「基板(substrate)」という言葉は、シリコン、絶縁体上のシリコン(SOI:silicon−on−insulator)技術もしくはサファイア上のシリコン(SOS:silicon−on−sapphire)技術、ドープされた半導体もしくはドープされていない半導体、半導体基材(a base semiconductor
foundation)によって支持されたシリコンのエピタキシャル層、およびその他の半導体構成物を含む半導体、を基礎とした材料、として理解されるべきである。更に、以下の説明において「基板」が言及されている場合には、基礎半導体構成物または基材(foundation)内にもしくは上に領域または接合部を形成するための前処理ステップが既に施されているものであってもよい。更に、前記半導体は、必ずしもシリコンを基礎とするものでなくともよく、シリコン−ゲルマニウム、ゲルマニウム、または砒化ガリウム(ガリウム砒素)であってもよい。
foundation)によって支持されたシリコンのエピタキシャル層、およびその他の半導体構成物を含む半導体、を基礎とした材料、として理解されるべきである。更に、以下の説明において「基板」が言及されている場合には、基礎半導体構成物または基材(foundation)内にもしくは上に領域または接合部を形成するための前処理ステップが既に施されているものであってもよい。更に、前記半導体は、必ずしもシリコンを基礎とするものでなくともよく、シリコン−ゲルマニウム、ゲルマニウム、または砒化ガリウム(ガリウム砒素)であってもよい。
「画素(ピクセル)」または「画素セル(ピクセル・セル)」は、光の放射を電気信号に変換するためのフォトセンサーおよびトランジスターを含む絵素子(picture element:ピクチュア・エレメント)ユニットを意味している。説明のため、代表的な一つの画素だけを図面と明細書に記載してあるが、通常はイメジャーの持つすべての画素を同様のやりかたで並行して作成してゆくことになる。更に、ここでは、4トランジスター型の画素セルについて説明されているが、本発明はかかる実施例に限定されることはない。本発明はどのような画素、例えば、2トランジスター型、3トランジスター型、または、5乃至それ以上のトランジスターを持つ画素セルなど、にも適用でき、且つCMOS型の画素(ピクセル)に限定されることもない。
以下、図面を参照するが、ここで、類似する素子は、類似する参照符号で示されている。第3図は、第1図の画素10と図的には同様の画素セル20の断面を図解してしている。画素セル20の断面図は、フォトダイオード・フォトセンサー24、転送トランジスター27、およびリセット・トランジスター26を示している。フォトダイオード・フォトセンサー24は、p型表面層23と、p型能動層21内のn型フォトダイオード領域22とを含むp−n−p構造を備えたピンド・フォトダイオード(pinned photodiode)として形成されている。フォトダイオード・フォトセンサー24は、転送トランジスター27の近傍で且つその一部が転送トランジスター27の下になるように位置している。リセット・トランジスター26は転送トランジスター27の、フォトダイオード・フォトセンサー24とは反対側に配置されている。第3図に示されているように、リセット・トランジスター26は、ソース/ドレイン領域22を有している。フローティング拡散領域(floating diffusion region)25は、転送トランジスター27とリセット・トランジスター26との間にある。
画素セル20において、転送トランジスター27およびリセット・トランジスター26の各ゲートは、ゲート酸化膜層35に載っている。窒化ゲート酸化膜物質を含むゲート酸化膜層35は、フォトダイオード・フォトセンサー24の上方に位置せしめられた厚い領域36を有している。ゲート酸化膜層35は、その薄い部分において、おおよそ30オングストローム(30Å)からおおよそ40オングストローム(40Å)までの範囲の厚さを有しており、窒化物濃度はおおよそ18%である。これは、第1図に示した従来技術による画素セル10のゲート酸化膜層15の厚さおよび窒化物濃度と同じである。前記厚い領域36は、ゲート酸化膜層35の薄い領域34のおおよそ2倍の厚さを有しており、より好ましくは、おおよそ70オングストローム(70Å)で、窒化物濃度は、その厚さがより厚いために薄い領域の窒化物濃度よりもおおよそ15乃至20%高くなっている。
画素20の従来技術に勝る利点は多数ある。フォトダイオード・フォトセンサー24の
上の厚い領域36は、フォトダイオード・フォトセンサー24のシリコン内に汚染物質が拡散し暗電流を増大させてしまうことを防止するために大きな改善効果を示す。このことは、転送トランジスター27およびその他のトランジスターのゲート・スタック(gate stacks)の形成にタングステン(WまたはWSix)が用いられることになっている場合には特に重要である。厚い領域36は、前記ゲート・スタックの形成後にタングステン(W)の金属残留物がフォトダイオード・シリコン内へ拡散することを阻止するために利用され得る。
上の厚い領域36は、フォトダイオード・フォトセンサー24のシリコン内に汚染物質が拡散し暗電流を増大させてしまうことを防止するために大きな改善効果を示す。このことは、転送トランジスター27およびその他のトランジスターのゲート・スタック(gate stacks)の形成にタングステン(WまたはWSix)が用いられることになっている場合には特に重要である。厚い領域36は、前記ゲート・スタックの形成後にタングステン(W)の金属残留物がフォトダイオード・シリコン内へ拡散することを阻止するために利用され得る。
フォトダイオード・フォトセンサー24を覆う厚い領域36の他の利点は、フォトダイオードの接合部漏電(photodiode junction leakage)を防止することができ、その結果、フォトダイオード・フォトセンサー24内の電荷格納能力を向上させ、最終的には、フローティング拡散領域25に対する電荷転送能力を向上させることができる。厚い領域36は、n型フォトダイオード領域22を覆っているp型表面層23におけるホウ素(ボロン)(またはその他のp型イオン)の分布を維持することによってフォトダイオードの接合部漏電を抑制する。
厚い領域36には、フォトダイオード・フォトセンサー24の表面における光子反射を減少させるという利点もある。厚い領域36は、薄い領域34よりもより大きな屈折率を有している。厚い領域36におけるゲート酸化膜層35の厚さを増大することによってフォトダイオード・フォトセンサー24を覆うゲート酸化膜層35の窒化物濃度を高めれば、ゲート酸化膜層35の光学的屈折率も増大するので、その結果、光子反射が減少し且つフォトダイオード・フォトセンサー24上への入射光量が増大する。
本発明は、CMOSイメジャー製造処理ステップの僅かな変更しか必要としない。第4図を参照する。製造工程の初期段階において、窒化ゲート酸化膜層35の層は、高温炉酸化膜形成法(high temperature furnace oxide formation)、化学蒸着法(CVD)、プラズマ助長化学蒸着法(PECVD)(plasma enhanced chemical vapor deposition)、またはスパッタリング法などを含む−但しこれらの方法に限定されない−公知の方法により基板28上全体に成膜(is blanket deposited)される。それ故、従来の処理方法では、窒化ゲート酸化膜層35は均一な厚さを有することになるが、本発明では、第3図に示したように、厚い領域36およびより薄い領域34を形成する。
厚い領域36は、第5図に示されているように、フォトリソグラフィー法または反応性イオン・エッチング法を含む−但しこれらに限定されない−方法により形成することができる。マスク即ちレチクル(reticle)37は、フォトダイオードが製造処理の後の段階で形成されることになる領域24’の上方に留まるようにパターン付けられている。
窒化ゲート酸化膜層35の露出した部分はエッチング除去され、第6図に示したように、前記マスク37の下に窒化ゲート酸化膜層35の厚い領域36が残される。前記マスク37は除去され、公知の技術により、画素セル20を形成する処理ステップが続いて実行される。続く処理ステップとしては、特に、ソース/ドレイン領域22用、フォトダイオード・フォトセンサー24用、およびフローティング拡散領域25(第3図)用の領域のマスキングとドーピングのステップ、ならびに、特に転送トランジスター27用およびリセット・トランジスター26用であるようなゲート・スタックの形成ステップを含むが、これらステップに限定されない。
第7図は、本発明により構成された画素セル20を用いることのできる例示的イメージング装置200を示している。このイメージング装置200は、上述したように構成され
た複数個の画素セルを含むイメジャー画素アレイ100を有している。行ラインは、行アドレス・デコーダ203に応じて、行ドライバー202によって選択的に励起される。列ドライバー204と列アドレス・デコーダ205もイメージング装置200内に含まれている。イメージング装置200は、前記アドレス・デコーダ203、205を制御するタイミングおよび制御回路206によって動作せしめられる。制御回路206は、行および列ドライバー回路202、204も制御する。
た複数個の画素セルを含むイメジャー画素アレイ100を有している。行ラインは、行アドレス・デコーダ203に応じて、行ドライバー202によって選択的に励起される。列ドライバー204と列アドレス・デコーダ205もイメージング装置200内に含まれている。イメージング装置200は、前記アドレス・デコーダ203、205を制御するタイミングおよび制御回路206によって動作せしめられる。制御回路206は、行および列ドライバー回路202、204も制御する。
列ドライバー204と関連するサンプルおよびホールド(S/H)回路207は、選択された画素の画素リセット信号Vrstと画素イメージ信号Vsigとを読み取る。各画素について、差分信号(Vrst−Vsig)が差動増幅器208によって生成され、アナログ/デジタル・コンバータ(ADC:analog−to−digital converter)209によってデジタル化される。このアナログ/デジタル・コンバータ209は、イメージ・プロセッサー210へデジタルされた画素信号を与える。前記イメージ・プロセッサー210は、デジタル・イメージを形成し、それを出力する。
第8図は、システム300即ち本発明の前記イメージング装置200(第7図)を含むように改修した典型的なプロセッサー・システムを示している。プロセッサーをベースとするこのシステム300は、イメージ・センサー装置を含み得るデジタル回路を備えたシステムの模範例である。かかるシステムには、いかなる限定もなく、コンピュータ・システム、スティルまたはビデオ・カメラ・システム、スキャナー、マシーン・ビジョン・システム、車載用ナビゲーション・システム、ビデオ電話、監視システム(surveillance system)、自動焦点システム、星追尾システム、動作検出システム(motion detection system)、イメージ安定化システム(image stabilization system)、および、データ圧縮システムなどが含まれる。
例えばカメラシステムのような、前記プロセッサーをベースとしたシステム300は、普通、バス393を通して入出力装置(I/O)と連絡する中央処理ユニット(a central processing unit)(CPU)395、例えばマイクロプロセッサー、を有している。イメージング装置200もバス393を通して前記CPU395に連絡している。前記プロセッサーをベースとしたシステム300は、ランダム・アクセス・メモリー(RAM)392も有しており、フラッシュ・メモリーのような取り外し可能なメモリー394を有することができる。これらも全てバス393を通してCPU395に連絡している。イメージング装置200は、CPU、デジタル信号プロセッサー、あるいはマイクロプロセッサーのようなプロセッサーで単一の集積回路上にまたはプロセッサーとは別のチップ上にメモリー格納手段を有するかもしくは有しないプロセッサーと組み合わせることができる。
本発明は、この時点でわかっている模範的実施例に関連して詳細に説明されているが、本発明が、そのような開示された実施例に限定されるものではないことは速やかに理解されるべきである。そうではなくて、本発明は、ここまでに説明されていない変形、変更、代案、もしくは同等的構成を含むように改修できるが、それらは全て本発明の精神と範囲に相応するものである。例えば、窒化ゲート酸化膜層の厚い領域は、基板上にゲート酸化膜の第1の薄い層を形成し、フォトダイオード領域の上に第2の薄い層をパターン付けすることにより、結果として得られるゲート酸化膜が前記基板上の残りの部分に形成されるゲート酸化膜の厚さのおおよそ2倍になるように形成することもできる。従って、本発明は、以上説明したところによって制限されるものと見るべきではなく、添付されている特許請求の範囲によってのみ制限されるものである。
本発明の種々実施例の特徴およびその他の特徴は、添付された図面に関連してなされている本発明の詳細な説明からより速やかに理解されよう。
従来の4−トランジスター画素セルを示す回路図である。
第1図の画素セルの断面図である。
本発明の模範的一実施例による画素セルの断面図である。
本発明の模範的一実施例による画素セルの製造段階の断面図である。
第4図の画素セル製造段階に続く製造段階の断面図である。
第5図の画素セル製造段階に続く製造段階の断面図である。
本発明の一実施例により構成された画素セルを用いたイメージング装置を示す図である。
第7図のイメージング装置を含む処理システムを示す図である。
Claims (42)
- 画素セルであって、
基板の第1の領域のフォトセンサーと、
前記基板上の窒化ゲート酸化膜層とを備え、
前記窒化ゲート酸化膜層は、前記第1の領域の上に位置する第1の厚さと、前記基板の第2の領域の上に位置する第2の厚さとを有しており、
前記第1の厚さは、前記第2の厚さのおおよそ2倍である、ことを特徴とする画素セル。 - 請求項1の画素セルであって、更に、前記第2の領域の上に少なくとも一つの転送トランジスタ用ゲート・スタックを備えていることを特徴とする、画素セル。
- 請求項1の画素セルであって、前記第2の厚さは、おおよそ30Åからおおよそ40Å間の範囲にあることを特徴とする、画素セル。
- 請求項1の画素セルであって、前記第1の厚さは、おおよそ70Åであることを特徴とする、画素セル。
- 請求項1の画素セルであって、前記基板の前記第1の領域上の前記窒化ゲート酸化膜層は、前記第2の領域上の窒化ゲート酸化膜層の窒化物濃度よりもおおよそ15−20%の範囲だけ高い窒化物濃度を持っていることを特徴とする、画素セル。
- 請求項1の画素セルであって、前記窒化ゲート酸化膜層は、前記第1の領域に亘って、前記基板の前記第2の領域よりも大きな屈折率を有していることを特徴とする、画素セル。
- 請求項1の画素セルであって、前記窒化ゲート酸化膜層は、フォトセンサーの接合部漏電を抑制することを特徴とする、画素セル。
- 請求項1の画素セルであって、前記窒化ゲート酸化膜層は、汚染物質が、前記基板の前記第1の領域に拡散するのを妨げることを特徴とする、画素セル。
- イメジャーであって、
基板に形成された画素アレイと、
第1のゲート酸化膜層と、
第2のゲート酸化膜層とを備え、
前記画素アレイは、前記基板内に複数個の光感知領域を有し且つ前記基板の上に複数個のトランジスター・ゲート・スタックを有し、
前記第1のゲート酸化膜層は、前記基板の上で且つ前記複数個のトランジスター・ゲート・スタックの下にあり、
前記第2のゲート酸化膜層は、前記基板の前記複数個の光感知領域の上にある、ことを特徴とするイメジャー。 - 請求項9のイメジャーであって、前記第1および第2のゲート酸化膜層は窒化ゲート酸化膜層であることを特徴とする、イメジャー。
- 請求項9のイメジャーであって、前記第1のゲート酸化膜層は、おおよそ30−40Å範囲の厚さを有していることを特徴とする、イメジャー。
- 請求項9のイメジャーであって、前記第1および第2のゲート酸化膜層は、組み合わせた厚さがおおよそ70Åであることを特徴とする、イメジャー。
- 請求項9のイメジャーであって、前記光感知領域上の前記第1および第2のゲート酸化膜層は、前記第1のゲート酸化膜層のみの窒化物濃度よりもおおよそ15−20%の範囲だけ高い窒化物濃度であることを特徴とする、イメジャー。
- 画素セルを形成する方法であって、
基板上に第1の厚さを有するゲート酸化膜層を形成するステップと、
前記ゲート酸化膜層上にマスクを形成するステップと、
前記ゲート酸化膜層の一部を第2の厚さになるまで除去するステップとを、
含むことを特徴とする、方法。 - 請求項14の方法であって、ゲート酸化膜層を形成する前記ステップは、窒化ゲート酸化膜層を形成することを含むことを特徴とする、方法。
- 請求項14の方法であって、前記ゲート酸化膜層の一部を除去する前記ステップは、前記ゲート酸化膜層の一部を前記第1の厚さの半分になるまで除去することを特徴とする、方法。
- 請求項16の方法であって、前記第1の厚さは、おおよそ60−80Åであることを特徴とする、方法。
- 請求項17の方法であって、前記第1の厚さは、おおよそ70Åであることを特徴とする、方法。
- 請求項14の方法であって、マスクを形成する前記ステップは、将来のフォトセンサー位置の上の前記ゲート酸化膜層の部分をマスクするステップを含むことを特徴とする、方法。
- イメジャー装置を製造する方法であって、
複数個の指定されたフォトセンサー領域を有する基板上に第1のゲート酸化膜層を形成するステップと、
前記第1のゲート酸化膜層および前記指定されたフォトセンサー領域の上に第2のゲート酸化膜層を形成するステップとを、含むことを特徴とする方法。 - 請求項20の方法であって、前記第1および第2のゲート酸化膜層は、窒化ゲート酸化膜層であることを特徴とする、方法。
- 請求項20の方法であって、第1のゲート酸化膜層を形成する前記ステップは、厚さがおおよそ30−40Åの第1のゲート酸化膜層を形成するステップを含む、方法。
- 請求項22の方法であって、第2のゲート酸化膜層を形成する前記ステップは、前記指定されたフォトセンサー領域の上の前記第1のゲート酸化膜層の一部が露出するように、前記第1のゲート酸化膜層の上にマスクを設けるステップを含む、方法。
- 請求項23の方法であって、前記第2のゲート酸化膜層は、厚さが30−40Åになるように形成されることを特徴とする、方法。
- イメージ・プロセッサーであって、
プロセッサーと、
基板に形成された画素アレイと
を備え、ここで前記画素アレイは、
前記基板の第1の領域に在る複数個の光感知領域と、
前記基板上のゲート酸化膜層と、
複数個のトランジスター・ゲート・スタックとを備え、
前記ゲート酸化膜層は、前記第1の領域に位置する第1の厚さと、前記基板の第2の領域の上に位置する第2の厚さとを有しており、前記第1の厚さは、前記第2の厚さのおおよそ2倍の厚さであり、また、
前記複数個のトランジスター・ゲート・スタックは、前記第2の領域の上にある
ことを特徴とする、イメージ・プロセッサー。 - 請求項25のイメージ・プロセッサーであって、前記複数個の光感知領域の少なくとも一つは、埋設されたフォトダイオードであることを特徴とする、イメージ・プロセッサー。
- 請求項25のイメージ・プロセッサーであって、前記ゲート酸化膜層は窒化ゲート酸化膜層であることを特徴とする、イメージ・プロセッサー。
- 請求項25のイメージ・プロセッサーであって、前記第2の厚さは、おおよそ30Åからおおよそ40Å間の範囲にあることを特徴とする、イメージ・プロセッサー。
- 請求項25のイメージ・プロセッサーであって、前記第1の厚さはおおよそ70Åであることを特徴とする、イメージ・プロセッサー。
- 請求項25のイメージ・プロセッサーであって、前記基板の前記第1の領域上の前記ゲート酸化膜層は、前記第2の領域上の前記ゲート酸化膜層の窒化物濃度よりもおおよそ15−20%高い窒化物濃度を有していることを特徴とする、イメージ・プロセッサー。
- 請求項25のイメージ・プロセッサーであって、前記ゲート酸化膜層は、前記第1の領域の上では前記基板の第2の領域よりも大きい屈折率を有していることを特徴とする、イメージ・プロセッサー。
- 請求項25のイメージ・プロセッサーであって、前記ゲート酸化膜層は、前記光感知領域の接合部漏電を抑制することを特徴とする、イメージ・プロセッサー。
- 請求項25のイメージ・プロセッサーであって、前記ゲート酸化膜層は、汚染物質が前記基板の前記第1の領域に拡散することを阻止することを特徴とする、イメージ・プロセッサー。
- 光感知領域内へ金属タングステンが拡散することを阻止する方法であって、
基板の上に第1の厚さを有するゲート酸化膜層を形成するステップと、
前記光感知領域の上にマスクを形成するステップと、
前記ゲート酸化膜層の一部を第2の厚さまで除去するステップとを
含むことを特徴とする、方法。 - 請求項34の方法であって、前記ゲート酸化膜層を形成するステップは、窒化ゲート酸化膜層を形成するステップを含む、方法。
- 請求項34の方法であって、前記ゲート酸化膜層の一部を除去する前記ステップは、前
記第1の厚さの半分になるまで前記ゲート酸化膜層の一部を除去するステップを含む、方法。 - 請求項36の方法であって、前記第1の厚さは、おおよそ60−80Åであることを特徴とする、方法。
- 請求項37の方法であって、前記第1の厚さは、おおよそ70Åであることを特徴とする、方法。
- 光感知領域に金属タングステンが拡散することを防止する方法であって、
基板の上に第一のゲート酸化膜層を形成するステップと、
前記第1のゲート酸化膜層および前記光感知領域の上に第2のゲート酸化膜層を形成するステップと
を含むことを特徴とする、方法。 - 請求項39の方法であって、前記第1および第2のゲート酸化膜層は、窒化ゲート酸化膜層であることを特徴とする、方法。
- 請求項39の方法であって、第1のゲート酸化膜層を形成する前記ステップは、厚さがおおよそ30−40Åの第1のゲート酸化膜層を形成するステップを含む、方法。
- 請求項39の方法であって、前記第2のゲート酸化膜層の厚さが30−40Åになるように形成されていることを特徴とする、方法。
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