JPS5915388B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS5915388B2 JPS5915388B2 JP966277A JP966277A JPS5915388B2 JP S5915388 B2 JPS5915388 B2 JP S5915388B2 JP 966277 A JP966277 A JP 966277A JP 966277 A JP966277 A JP 966277A JP S5915388 B2 JPS5915388 B2 JP S5915388B2
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- semiconductor
- impurity
- impurities
- semiconductor layer
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Description
【発明の詳細な説明】
本発明は新規な原理に基づく半導体装置に関するもので
ある。
ある。
従来半導体装置の主要部分であるｐ−ｎ接合は、拡散法
、合金法、イオン打込み法、成長接合形成法等によつて
作られていた。
、合金法、イオン打込み法、成長接合形成法等によつて
作られていた。
しかしこれ等の方法で作製したｐ−ｎ接合は、いずれに
おいても不純物濃度は統計的に分布し、空間的にも連続
的に変ク 化している。このためたとえぱ半導体素子を
微細化しようとする時、この不純物濃度が統計的に分布
していることから来る物理的限界が存在した。本発明は
半導体層中に不純物を添加する場合、不純物原子を単原
子層の単位で制御し、不純物を・ｏ 半導体層内の所定
預域に局在せしめることにより、従来の方法では達成す
ることが出来ない特性を有する半導体装置および該半導
体装置を作製する方法を提供することを目的とする。本
発明の骨子は不純物を実質的に含有しない第・５１の半
導体層と、これに近接し且不純物を含有する第２の半導
体層を設け、且該第１の半導体層をキャリアの移送領域
とせしむるものである。
おいても不純物濃度は統計的に分布し、空間的にも連続
的に変ク 化している。このためたとえぱ半導体素子を
微細化しようとする時、この不純物濃度が統計的に分布
していることから来る物理的限界が存在した。本発明は
半導体層中に不純物を添加する場合、不純物原子を単原
子層の単位で制御し、不純物を・ｏ 半導体層内の所定
預域に局在せしめることにより、従来の方法では達成す
ることが出来ない特性を有する半導体装置および該半導
体装置を作製する方法を提供することを目的とする。本
発明の骨子は不純物を実質的に含有しない第・５１の半
導体層と、これに近接し且不純物を含有する第２の半導
体層を設け、且該第１の半導体層をキャリアの移送領域
とせしむるものである。
こうした構成は分子線エピタキヤシル法の開発を待つて
はじめて実現出来たものである。■０ 以下、本発明を
ひとつの具体例を用いて詳細に説明する。
はじめて実現出来たものである。■０ 以下、本発明を
ひとつの具体例を用いて詳細に説明する。
第１図、第２図は本実施例の半導体装置の製造工程の各
段階を示す装置断面図である。シリコン（Ｓｉ）基板４
１を分子線エピタキシャル装置内に装着し、シリコンお
よびほう素（２）の’５ 分子線源を準備する。分子線
エピタキシャル装置内を真空度１０−９Ｔｏｒｒとなし
、シリコン基板４１上に厚さ１０−６ｍのシリコン層４
２を分子線エピタキシャル成長し、更に続けてシリコン
層４２上に単原子層内にほう素を濃度５×１０”。９ｏ
ｍ−２で含有せしめたシリコン層４３、およびこのシリ
コン層４３上に厚さ１０−７ｍ（１０００Ａ）のシリコ
ン層４４を分子線エピタキシャル成長する。
段階を示す装置断面図である。シリコン（Ｓｉ）基板４
１を分子線エピタキシャル装置内に装着し、シリコンお
よびほう素（２）の’５ 分子線源を準備する。分子線
エピタキシャル装置内を真空度１０−９Ｔｏｒｒとなし
、シリコン基板４１上に厚さ１０−６ｍのシリコン層４
２を分子線エピタキシャル成長し、更に続けてシリコン
層４２上に単原子層内にほう素を濃度５×１０”。９ｏ
ｍ−２で含有せしめたシリコン層４３、およびこのシリ
コン層４３上に厚さ１０−７ｍ（１０００Ａ）のシリコ
ン層４４を分子線エピタキシャル成長する。
第１図はこの状態を示した断面図である。この例では不
純物は単原子層内に局在せしめたが、３５−般には更に
多数層に不域物を導入しても良い。この場合肝要なこと
は従来の如き不純物導入の方法と異なり、不純物濃度が
実質的に統計的分布をｉＣ、−有さないよう局在せしめ
ることである。
純物は単原子層内に局在せしめたが、３５−般には更に
多数層に不域物を導入しても良い。この場合肝要なこと
は従来の如き不純物導入の方法と異なり、不純物濃度が
実質的に統計的分布をｉＣ、−有さないよう局在せしめ
ることである。
ゲート酸化膜５６としては第１図に示した多層構造体の
上耶を周知の熱酸化法によつて厚さ５００ＡのＳｉＯ２
膜としこれを用いた。又ソースおよびドレイン電極領域
５５，５５′の形成はＣＶＤ法に依るＳｉＯ２膜を拡散
用マスクとして砒素を第１の半導体層に周知の熱拡散法
によつて形成した。ゲート電極５７は前記ゲート酸化膜
５６上に金属Ａｌを蒸着して形成した。第２図がこの状
態を示す断面図である。この様にしてＦＥＴ（電界効果
トランジスタ）を作製することができた。
上耶を周知の熱酸化法によつて厚さ５００ＡのＳｉＯ２
膜としこれを用いた。又ソースおよびドレイン電極領域
５５，５５′の形成はＣＶＤ法に依るＳｉＯ２膜を拡散
用マスクとして砒素を第１の半導体層に周知の熱拡散法
によつて形成した。ゲート電極５７は前記ゲート酸化膜
５６上に金属Ａｌを蒸着して形成した。第２図がこの状
態を示す断面図である。この様にしてＦＥＴ（電界効果
トランジスタ）を作製することができた。
そのチヤネル長は〜１０−７ｍ（１０００Ａ）で、従来
のシリコン．プロセスを用いた技術で製造されたＦＥＴ
では動作不能であつたものである。
のシリコン．プロセスを用いた技術で製造されたＦＥＴ
では動作不能であつたものである。
本例の半導体装置は次の様に構成されている。半導体装
置の動作を担うキヤリアが閉じ込められる第１の半導体
層と、この第１の半導体層に近接して且不純物を含有す
る第２の半導体層が配される。
置の動作を担うキヤリアが閉じ込められる第１の半導体
層と、この第１の半導体層に近接して且不純物を含有す
る第２の半導体層が配される。
上述の例ではシリコン層４４が第１の半導体層、ほう素
含有のシリコン層４３が第２の半導体層に相当する。こ
の第１の半導体層は実質的に不純物を含有しない。
含有のシリコン層４３が第２の半導体層に相当する。こ
の第１の半導体層は実質的に不純物を含有しない。
そして、第１の半導体層に電子的に接する如く配された
キヤリアの移送手段、および該キヤリアの制御手段を有
する。
キヤリアの移送手段、および該キヤリアの制御手段を有
する。
このキヤリアの制御手段に所定の電圧を印加した時、前
記第１の半導体層のゲート電極側の界面には当然エネル
ギー．バンドの井戸が構成される。
記第１の半導体層のゲート電極側の界面には当然エネル
ギー．バンドの井戸が構成される。
上記構成を有する半導体装置の動作は第３図に示した電
子エネルギー構造によつて説明される。第３図において
１は半導体基板、２はバツフア層（この層は必ずしも必
要でないが、半導体基板面の結晶性改善のため、半導体
装置の製造に一般的に用いられている手段である）、３
は第２の半導体層で不純物を含有している層である。図
はこの不純物がイオン化している状態を示している。４
は第１の半導体層で実質的に不純物を含有していない層
である。
子エネルギー構造によつて説明される。第３図において
１は半導体基板、２はバツフア層（この層は必ずしも必
要でないが、半導体基板面の結晶性改善のため、半導体
装置の製造に一般的に用いられている手段である）、３
は第２の半導体層で不純物を含有している層である。図
はこの不純物がイオン化している状態を示している。４
は第１の半導体層で実質的に不純物を含有していない層
である。
６は第１の半導体層の界面にポテンシヤルの井戸を形成
せしめるための所望の材料層、７はキヤリアの制御のた
めのゲート電極を示している。
せしめるための所望の材料層、７はキヤリアの制御のた
めのゲート電極を示している。
この様にして本発明の半導体装置においてはキ譬ヤリア
が閉じ込められる第１の半導体層４に近接して不純物を
含有する第２の半導体層３が配され、且不純物原子を単
原子層の単位で制御出来る手段でもつて層を形成するた
め、導入された不純物の濃度分布は極めて局在し、実質
的に統計的分布を有さない。
が閉じ込められる第１の半導体層４に近接して不純物を
含有する第２の半導体層３が配され、且不純物原子を単
原子層の単位で制御出来る手段でもつて層を形成するた
め、導入された不純物の濃度分布は極めて局在し、実質
的に統計的分布を有さない。
この分布の形態は、従来の不純物の導入方法、たとえば
拡散法、イオン打込み法等によつては実現出来なかつた
ものである。こうした半導体装置のゲート電極に電圧。
拡散法、イオン打込み法等によつては実現出来なかつた
ものである。こうした半導体装置のゲート電極に電圧。
を印加することによりチヤネル内のキヤリア濃度が変化
し、従つてソースおよびドレイン間のコンダクタンスが
変化しＦＥＴの動作を行なわしむることができる。なお
、チヤネル内のキヤリア濃度はゲート電極に印加した電
圧。と上記不純物を含む第２の半導体層３に依存する不
純物分布とによつて決められる。なお、上述の具体例で
は半導体材料としてシリコンの例を説明したが、本発明
はこの例に限られるものではないことはいうまでもなく
、たとえば周知のガリウム一砒素を代表とする化合物半
導体等にも適用し得る。
し、従つてソースおよびドレイン間のコンダクタンスが
変化しＦＥＴの動作を行なわしむることができる。なお
、チヤネル内のキヤリア濃度はゲート電極に印加した電
圧。と上記不純物を含む第２の半導体層３に依存する不
純物分布とによつて決められる。なお、上述の具体例で
は半導体材料としてシリコンの例を説明したが、本発明
はこの例に限られるものではないことはいうまでもなく
、たとえば周知のガリウム一砒素を代表とする化合物半
導体等にも適用し得る。
本発明の半導体装置において特徴的なことは、チヤネル
となる第１の半導体層４は実質的に不純物を含有しない
層となつていること、不純物添加層３１をチヤネルから
離れた領域に限定して設けることにある。
となる第１の半導体層４は実質的に不純物を含有しない
層となつていること、不純物添加層３１をチヤネルから
離れた領域に限定して設けることにある。
こうした構成上に特徴を有するが由に次の如き利点を有
する。
する。
（１）チヤネル領域に不純物を含有しないので、キヤリ
アは不純物散乱を受けることがない。
アは不純物散乱を受けることがない。
従つて、より高移動度となし得る。通常のＭＯＳＦＥＴ
の場合、チヤネル長（１）は基板の不純物濃度（Ｎｉ）
に対して１Ｃ（Ｎｉ−２の関係を保つて設計される。
の場合、チヤネル長（１）は基板の不純物濃度（Ｎｉ）
に対して１Ｃ（Ｎｉ−２の関係を保つて設計される。
しかし、この場合、基板の不純物濃度によつて第１表に
示す程度のキヤリアの移動度を越えるものはいかなる製
造方法を用いても実現し得ない。これに対し、本発明の
半導体装置においては第１表に示す通り、従来例に比較
してはるかに高移動度のＦＥＴを実現出来る。
示す程度のキヤリアの移動度を越えるものはいかなる製
造方法を用いても実現し得ない。これに対し、本発明の
半導体装置においては第１表に示す通り、従来例に比較
してはるかに高移動度のＦＥＴを実現出来る。
なお、比較を容易ならしめるため表中、本発明の場合の
添加不純物濃度はチヤネル領域におけるデイプレツシヨ
ン領域（ＤｅｐｌｅｔｉＯｎｒｅｇｉＯｎ）で平均した
実効的不純物濃度として示した。（２）短チヤネル化、
即ち半導体装置の微細化を可能とする。
添加不純物濃度はチヤネル領域におけるデイプレツシヨ
ン領域（ＤｅｐｌｅｔｉＯｎｒｅｇｉＯｎ）で平均した
実効的不純物濃度として示した。（２）短チヤネル化、
即ち半導体装置の微細化を可能とする。
従来ＭＯＳトランジスタの微細化の限界は基板Ｓｉ中の
不純物濃度によつて決まるとされていた。すなわちＭＯ
Ｓトランジスタのチヤネル長１を小さくするには、基板
の不純物濃度Ｎｉを高くすることが必要であり、その最
小のチヤネル長１と不純物濃度Ｎｉは前述したように１
αＮｉ−２の関係にある。しかし、不純物濃度Ｎｉを大
きくするとＭＯＳトランジスタのチヤネル内のポテンシ
ヤルの空間的な変動が大きくなることから、Ｎｉの上限
は、約１０２４〔ｍ−３〕である。この場合不純原子間
の平均距離はビ＝１０ｍ−８ ｛１００λ｝であり、従
つて、ＭＯＳトランジスタのチヤネル長をピの１０倍（
１０−７ｍ｛１０００λ｝）以下にすることは原理的に
不可能であつた。しかし、本発明の半導体装置において
はチヤネル近傍に不純物がなく、ポテンシヤルの井Ｐに
空間的変動が極めて小さくすることが出来、従つて短チ
ヤネル化を実現することが出来る。
不純物濃度によつて決まるとされていた。すなわちＭＯ
Ｓトランジスタのチヤネル長１を小さくするには、基板
の不純物濃度Ｎｉを高くすることが必要であり、その最
小のチヤネル長１と不純物濃度Ｎｉは前述したように１
αＮｉ−２の関係にある。しかし、不純物濃度Ｎｉを大
きくするとＭＯＳトランジスタのチヤネル内のポテンシ
ヤルの空間的な変動が大きくなることから、Ｎｉの上限
は、約１０２４〔ｍ−３〕である。この場合不純原子間
の平均距離はビ＝１０ｍ−８ ｛１００λ｝であり、従
つて、ＭＯＳトランジスタのチヤネル長をピの１０倍（
１０−７ｍ｛１０００λ｝）以下にすることは原理的に
不可能であつた。しかし、本発明の半導体装置において
はチヤネル近傍に不純物がなく、ポテンシヤルの井Ｐに
空間的変動が極めて小さくすることが出来、従つて短チ
ヤネル化を実現することが出来る。
たとえば、ＭＯＳトランジスタのＳｉＯ２とＳｉの界面
から厚さＤの範囲にある不純物原子数と同数の不純物原
子をＳｉＯ２とＳｉの界面から距離Ｄだけはなれた単原
子層にだけ集中して添加した場合を考えてみる。従来の
基板に不純物を均一に添加した場合のＭＯＳトランジス
タのチヤネルポテンシヤルの変動はになる。
から厚さＤの範囲にある不純物原子数と同数の不純物原
子をＳｉＯ２とＳｉの界面から距離Ｄだけはなれた単原
子層にだけ集中して添加した場合を考えてみる。従来の
基板に不純物を均一に添加した場合のＭＯＳトランジス
タのチヤネルポテンシヤルの変動はになる。
すなわちポテンシヤルの変動は（Ｒ″ネ／Ｄ）３倍だけ
小さくなる。
小さくなる。
ここでＲ″は単原子層内の不純物原子間の平均距離であ
る。これを不純物濃度の上限Ｎｉ＝１０２４ｍ−３とす
るとｒ＝１０−６ｍ，Ｒ′１＝０．５×１０−８ｍとな
り、Ｄ＝５００Ａとすると、従来の場合より、チヤネル
におけるポテンシヤルの変動は１／１００以下になる。
チヤネル内のポテンシヤルの変動が少ないことから高周
波での雑音も低い。
る。これを不純物濃度の上限Ｎｉ＝１０２４ｍ−３とす
るとｒ＝１０−６ｍ，Ｒ′１＝０．５×１０−８ｍとな
り、Ｄ＝５００Ａとすると、従来の場合より、チヤネル
におけるポテンシヤルの変動は１／１００以下になる。
チヤネル内のポテンシヤルの変動が少ないことから高周
波での雑音も低い。
（３）多数の半導体素子のしきい値のばらつきが小さく
なる。
なる。
従つて歩留りが向上する。これは前述した通りチヤネル
近傍に不純物がなく、ポテンシヤルの井戸に空間的変動
が極めて小さくなるためである。
近傍に不純物がなく、ポテンシヤルの井戸に空間的変動
が極めて小さくなるためである。
ポテンシヤルの井戸の空間的変動が大きい場合ゲート電
圧Ｖ。によつてドレイン電流１。がどの様に立ち上るか
を測定すると、ゲート電圧のしきい電圧値（Ｖｔｈ）が
はつきりしなくなる。しかも多数の半導体素子において
、このしきい値が統計的にはらつくこととなる。本発明
の構成においてはこうした問題点は大巾に小さいものと
なし得る。即ち、しきい電圧近傍でのソースとドレイン
間の電流の立上がりが鋭くなる。なお以上の実施例では
不純物を添加する層は単原子層一層のみであるがこれは
多原子層であつてすよいし、これらの複数の層から成つ
ている場合でもよい。
圧Ｖ。によつてドレイン電流１。がどの様に立ち上るか
を測定すると、ゲート電圧のしきい電圧値（Ｖｔｈ）が
はつきりしなくなる。しかも多数の半導体素子において
、このしきい値が統計的にはらつくこととなる。本発明
の構成においてはこうした問題点は大巾に小さいものと
なし得る。即ち、しきい電圧近傍でのソースとドレイン
間の電流の立上がりが鋭くなる。なお以上の実施例では
不純物を添加する層は単原子層一層のみであるがこれは
多原子層であつてすよいし、これらの複数の層から成つ
ている場合でもよい。
動作層内に空乏層を含む半導体装置においては単原子層
もしくは該空乏層と同等またはそれより薄い単一または
複数の層に局在して不純物を含有せしめるものである。
もしくは該空乏層と同等またはそれより薄い単一または
複数の層に局在して不純物を含有せしめるものである。
第１図および第２図は本発明の半導体装置の製造工程を
説明するための装置の断面図、第３図は半導体装置の動
作を説明するための電子エネルギ構造の図である。 １，４１：半導体基板、３，４３：不純物を含有する第
２の半導体層、４，４４：不純物を含有しない第１の半
導体層、５５，５５″”：キヤリアの移送手段、７，５
７：制御手段。
説明するための装置の断面図、第３図は半導体装置の動
作を説明するための電子エネルギ構造の図である。 １，４１：半導体基板、３，４３：不純物を含有する第
２の半導体層、４，４４：不純物を含有しない第１の半
導体層、５５，５５″”：キヤリアの移送手段、７，５
７：制御手段。
Claims (1)
- １ 不純物を実質的に含有しない第１の半導体領域と、
これに近接し且不純物を含有する第２の半導体領域とを
少なくとも有し、少なくとも前記不純物を含有する第２
の半導体領域の存在と外部電界とに依存して、前記第１
の半導体領域内に形成されるポテンシャルの井戸をキャ
リア移送領域とする半導体装置であつて、前記不純物は
前記第２の半導体領域内に実質的に限定されていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP966277A JPS5915388B2 (ja) | 1977-02-02 | 1977-02-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP966277A JPS5915388B2 (ja) | 1977-02-02 | 1977-02-02 | 半導体装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2902782A Division JPS57164573A (en) | 1982-02-26 | 1982-02-26 | Semiconductor device |
| JP11273183A Division JPS5910278A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
| JP8091487A Division JPS62271475A (ja) | 1987-04-03 | 1987-04-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5395571A JPS5395571A (en) | 1978-08-21 |
| JPS5915388B2 true JPS5915388B2 (ja) | 1984-04-09 |
Family
ID=11726416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP966277A Expired JPS5915388B2 (ja) | 1977-02-02 | 1977-02-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915388B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58102516A (ja) * | 1981-12-14 | 1983-06-18 | Seiko Epson Corp | 半導体装置 |
| JPS57164573A (en) * | 1982-02-26 | 1982-10-09 | Hitachi Ltd | Semiconductor device |
| JPS607121A (ja) * | 1983-06-24 | 1985-01-14 | Nec Corp | 超格子の構造 |
| JPS5910278A (ja) * | 1983-06-24 | 1984-01-19 | Hitachi Ltd | 半導体装置 |
| JPS59188175A (ja) * | 1984-02-01 | 1984-10-25 | Hitachi Ltd | 半導体装置 |
| JPS59171172A (ja) * | 1984-02-01 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
| JPS61216316A (ja) * | 1985-02-22 | 1986-09-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0712101B2 (ja) * | 1985-03-29 | 1995-02-08 | 富士通株式会社 | 半導体発光装置 |
| JPS6294923A (ja) * | 1985-10-22 | 1987-05-01 | Nec Corp | 半導体材料への不純物ド−ピング方法 |
| JPS61116875A (ja) * | 1985-11-13 | 1986-06-04 | Hitachi Ltd | 半導体装置 |
| JPS62271475A (ja) * | 1987-04-03 | 1987-11-25 | Hitachi Ltd | 半導体装置 |
| KR100708028B1 (ko) * | 2000-05-31 | 2007-04-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 엠아이에스에프이티 |
| JP2003197550A (ja) | 2001-12-26 | 2003-07-11 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1977
- 1977-02-02 JP JP966277A patent/JPS5915388B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5395571A (en) | 1978-08-21 |
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