JPS59149059A - Ｍｉｓトランジスタ及びその製造方法 - Google Patents
Ｍｉｓトランジスタ及びその製造方法Info
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- JPS59149059A JPS59149059A JP2394483A JP2394483A JPS59149059A JP S59149059 A JPS59149059 A JP S59149059A JP 2394483 A JP2394483 A JP 2394483A JP 2394483 A JP2394483 A JP 2394483A JP S59149059 A JPS59149059 A JP S59149059A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910052751 metal Inorganic materials 0.000 title description 5
- 239000002184 metal Substances 0.000 title description 5
- 239000012212 insulator Substances 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 59
- 230000000694 effects Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000282326 Felis catus Species 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＤ）ランジスタ及びその製造方法に関する
。
。
ＭＩＳ）ランジスタの微細化の指標としていわゆるスケ
ーリング則が有名である。スケーリング則はサイズの微
細化と共に動作電圧の低下と不純物濃度の上昇を要求す
る。動作電圧の低下は内部電界を一定に保つための措置
であり、不純物濃度の上昇は空乏層中の減少を図るもの
であるが、半導体のバンドギャップに起因する拡散電位
のために前記２項目のスケーリングは必ずしもスムーズ
には行なわれ々い。すなわち空乏層幅を１／にで縮小し
ようと思えば（短チヤネル効果を抑制するためには必須
）基板不純物？／１１度をｌ（Ｚで増加せねばならず、
しきい値電圧ｖＴは一定に保たれてし捷うとか、移動度
が低下するなどの弊害が表われることになる。メ、ゲー
ト絶縁膜中の電界を必然的に高くせざるを得す信頼性に
対しても大きな問題となる。さらに、この様な従来構造
のＭＩＳトランジスタではその電気特性は基板不純物濃
度に強く依存する。ところが、スケールダウンしていく
と、各トランジスタ当りに関係する不純物の絶対量が１
／ｋに減少することになシ、これは大規模ＬＳＩではゆ
らぎによる素子特性のばらつきとして大きな関連となる
。またそれ以前に、不純物プロファイルのコントロール
は他のパラメータに比べると難しい。
ーリング則が有名である。スケーリング則はサイズの微
細化と共に動作電圧の低下と不純物濃度の上昇を要求す
る。動作電圧の低下は内部電界を一定に保つための措置
であり、不純物濃度の上昇は空乏層中の減少を図るもの
であるが、半導体のバンドギャップに起因する拡散電位
のために前記２項目のスケーリングは必ずしもスムーズ
には行なわれ々い。すなわち空乏層幅を１／にで縮小し
ようと思えば（短チヤネル効果を抑制するためには必須
）基板不純物？／１１度をｌ（Ｚで増加せねばならず、
しきい値電圧ｖＴは一定に保たれてし捷うとか、移動度
が低下するなどの弊害が表われることになる。メ、ゲー
ト絶縁膜中の電界を必然的に高くせざるを得す信頼性に
対しても大きな問題となる。さらに、この様な従来構造
のＭＩＳトランジスタではその電気特性は基板不純物濃
度に強く依存する。ところが、スケールダウンしていく
と、各トランジスタ当りに関係する不純物の絶対量が１
／ｋに減少することになシ、これは大規模ＬＳＩではゆ
らぎによる素子特性のばらつきとして大きな関連となる
。またそれ以前に、不純物プロファイルのコントロール
は他のパラメータに比べると難しい。
この様な問題を避ける手段としては、基板表面に高！１
度不純物層を設けた上でエピタキシアル成長によシ低不
純物濃度薄膜を形成してここにトランジスタを作成する
方法や、イオン注入等でゲート酸化膜一基板界面に基板
不純物とは逆のタイプの不純物を導入し不純物を補償す
る方法等が考えられている。この様な方法を取れば、ゲ
ート直下の空乏層幅は小さぐ出来、表面不純物濃度は低
く保つことができる。又ゲート中の電界も余シ高くせず
にすむ。しかし、いずれにせよその後の種々の熱工程に
よる不純物の再分布は避けられず、プロセス慈母は非常
に高くなる。特に後者の方法は、高濃度領域での不純物
補償を必要とするので制御が問題である。従って、不純
物分布のゆらぎをも考慮すれば大規模回路に適用するこ
とは大きな困難を伴なう。
度不純物層を設けた上でエピタキシアル成長によシ低不
純物濃度薄膜を形成してここにトランジスタを作成する
方法や、イオン注入等でゲート酸化膜一基板界面に基板
不純物とは逆のタイプの不純物を導入し不純物を補償す
る方法等が考えられている。この様な方法を取れば、ゲ
ート直下の空乏層幅は小さぐ出来、表面不純物濃度は低
く保つことができる。又ゲート中の電界も余シ高くせず
にすむ。しかし、いずれにせよその後の種々の熱工程に
よる不純物の再分布は避けられず、プロセス慈母は非常
に高くなる。特に後者の方法は、高濃度領域での不純物
補償を必要とするので制御が問題である。従って、不純
物分布のゆらぎをも考慮すれば大規模回路に適用するこ
とは大きな困難を伴なう。
第１図は従来のＭＩＳ）ランジスタの一例の断面図であ
る。
る。
一導電型半導体基板１に反対導電型のソース及びドレイ
ン領域２，３が設けられ、表面にゲート絶縁膜４が設け
られ、その上にゲート電極５が形成されてＭＩＳトラン
ジスタが構成される。破線６は空乏層の拡がりを、Ｌは
チャネル幅を示す。
ン領域２，３が設けられ、表面にゲート絶縁膜４が設け
られ、その上にゲート電極５が形成されてＭＩＳトラン
ジスタが構成される。破線６は空乏層の拡がりを、Ｌは
チャネル幅を示す。
図に示すように空乏層６の拡がりによりチャネル幅りは
小感〈なり、短チヤネル効果を生ずる。
小感〈なり、短チヤネル効果を生ずる。
短チヤネル効果は、本来ゲートで制御されなければ々ら
ない内部の電位がソースあるいはドレインによって影肴
されることが原因で生じる。従って、内部Ｋｍ荷が発生
しない状態（例えばオフ状態）に於て、半導体基板とゲ
ート絶縁膜の界面及び空乏層内の各点の電位に与えるゲ
ート、基板、ソース、ドレインの各電極の影＃晩は基本
的には各電極に対する距離で決定ｉｈることになる。以
上の理由から、短チヤネル効果を防ぐためＫは少なくと
もソース ドレイン中点付近の各点ではゲートあるいは
基板までの距離が、ソースあるいはドレインまでの距離
より短いことが必要である。このため短チャネルではゲ
ート絶縁膜厚Ｔ’ｏｘ と空乏５一 層幅ＷＤのスケーリングが重要となるわけである。
ない内部の電位がソースあるいはドレインによって影肴
されることが原因で生じる。従って、内部Ｋｍ荷が発生
しない状態（例えばオフ状態）に於て、半導体基板とゲ
ート絶縁膜の界面及び空乏層内の各点の電位に与えるゲ
ート、基板、ソース、ドレインの各電極の影＃晩は基本
的には各電極に対する距離で決定ｉｈることになる。以
上の理由から、短チヤネル効果を防ぐためＫは少なくと
もソース ドレイン中点付近の各点ではゲートあるいは
基板までの距離が、ソースあるいはドレインまでの距離
より短いことが必要である。このため短チャネルではゲ
ート絶縁膜厚Ｔ’ｏｘ と空乏５一 層幅ＷＤのスケーリングが重要となるわけである。
以上の考察かられかる様に、短チヤネル効果が効果的に
抑制されるためには基本的如けｌ５ｉ Ｌ ＞ −−Ｔｏｘ ＋ ＷＤ （Ｎ、 Ｖ ） −・
（１）εＯｘ が満足される必要がある。これを満足させようとすると
従来のＭＩＤ）ランジスタでは前述のような大きな困難
を伴うという欠点があった。
抑制されるためには基本的如けｌ５ｉ Ｌ ＞ −−Ｔｏｘ ＋ ＷＤ （Ｎ、 Ｖ ） −・
（１）εＯｘ が満足される必要がある。これを満足させようとすると
従来のＭＩＤ）ランジスタでは前述のような大きな困難
を伴うという欠点があった。
本発明の目的は、上記欠点を除去し、基本特性が空間的
か構造だけで決オリ、チャネル直下の半導体基板の不純
物濃度の影響を受けずに極微細な寸法を実現できるＭＩ
Ｓ）ランジスタ及びその製造方法を提供することにある
。
か構造だけで決オリ、チャネル直下の半導体基板の不純
物濃度の影響を受けずに極微細な寸法を実現できるＭＩ
Ｓ）ランジスタ及びその製造方法を提供することにある
。
本発明のＭＩＳ）ランジスタは、−導電型半導体基板の
上に設けられたソース及びドレイン領域と、該ソース及
びドレイン領域に対してゲート絶縁膜を介して設けられ
るゲート電極と、前記ゲート絶縁膜の下でかつ前記ソー
ス領域とドレイン領域との間に設けられる半導体膜と、
該半導体膜の下に設けられる絶縁膜と、該絶縁膜の下で
かつ前６− 起生導体膜に接触しないように設けられ前記半導体基板
よりも高不純物濃度の一導電型半導体層とを含んで構成
される。
上に設けられたソース及びドレイン領域と、該ソース及
びドレイン領域に対してゲート絶縁膜を介して設けられ
るゲート電極と、前記ゲート絶縁膜の下でかつ前記ソー
ス領域とドレイン領域との間に設けられる半導体膜と、
該半導体膜の下に設けられる絶縁膜と、該絶縁膜の下で
かつ前６− 起生導体膜に接触しないように設けられ前記半導体基板
よりも高不純物濃度の一導電型半導体層とを含んで構成
される。
本発明のＭＩＳトランジスタの製造方法は、−導電型半
導体基板の上にシリコン窒化膜を設け、該シリコン窒化
膜を選択除去して開口部を形成する工程と、該開口部か
ら一導電型不純物を導入して前記半導体基板よりも高不
純物濃度の一導電型半導体層を形成する工程と、前記−
導電型半導体層の表面の少くとも一部に絶縁膜を形成す
る工程と、前記シリコン窒化膜を除去する工程と、前記
半導体基板表面及び前記絶縁膜上にシリコン膜を被着す
る工程と、前記半導体基板に接触して形成される前記シ
リコン膜の単結晶部分を種とし前記シリコン膜を熱処理
して前記絶縁膜上のシリコン膜を単結晶にする工程と、
前記絶縁膜上のシリコン膜表面にゲート絶縁膜を形成し
、該ゲート絶縁Ｊ漠上にゲート電極を形成する工程々、
前記シリコン膜に前記ゲート電極に整合させてソース及
びドレイン領域を形成する工程とを含んで構成される。
導体基板の上にシリコン窒化膜を設け、該シリコン窒化
膜を選択除去して開口部を形成する工程と、該開口部か
ら一導電型不純物を導入して前記半導体基板よりも高不
純物濃度の一導電型半導体層を形成する工程と、前記−
導電型半導体層の表面の少くとも一部に絶縁膜を形成す
る工程と、前記シリコン窒化膜を除去する工程と、前記
半導体基板表面及び前記絶縁膜上にシリコン膜を被着す
る工程と、前記半導体基板に接触して形成される前記シ
リコン膜の単結晶部分を種とし前記シリコン膜を熱処理
して前記絶縁膜上のシリコン膜を単結晶にする工程と、
前記絶縁膜上のシリコン膜表面にゲート絶縁膜を形成し
、該ゲート絶縁Ｊ漠上にゲート電極を形成する工程々、
前記シリコン膜に前記ゲート電極に整合させてソース及
びドレイン領域を形成する工程とを含んで構成される。
次に本発明の実施例について説明する。
オす、本発明のＭＩＳ）ランジスタの実施例について説
明する。
明する。
第２図は本発明のＭＩＳ）ランジスタの一実施例の断面
図である。
図である。
この実施例は、−導電型半導体基板１１の上に設けられ
たソース及びドレイン領域１２．１３と、このソース及
びドレイン領域に対してゲート絶縁膜１４を介して設け
られるゲート電極１５と、このゲート絶縁膜の下でかつ
ソース領域１２とドレイン領域１３との間に設けられる
半導体膜１９と、この半導体膜の下に設けられる絶縁膜
１８と、この絶縁膜の下でかつ半導体膜１９に接触しな
いように設けられ半導体基板１１よりも高不純物濃度の
一導電型半導体層１７とを含んで構成される。
たソース及びドレイン領域１２．１３と、このソース及
びドレイン領域に対してゲート絶縁膜１４を介して設け
られるゲート電極１５と、このゲート絶縁膜の下でかつ
ソース領域１２とドレイン領域１３との間に設けられる
半導体膜１９と、この半導体膜の下に設けられる絶縁膜
１８と、この絶縁膜の下でかつ半導体膜１９に接触しな
いように設けられ半導体基板１１よりも高不純物濃度の
一導電型半導体層１７とを含んで構成される。
上記構造において、半導体層１９は真性半導体に近い低
濃朋に形成する。チャネルは半導体層１９内にできるこ
とになる。そうすると、チャネルの下に半導体基板１１
よりも高不純物濃度の半導体層１７を設けたので、等側
内に空乏層厚みは構造だけで決り、ドレインバイアスに
も依存しない。
濃朋に形成する。チャネルは半導体層１９内にできるこ
とになる。そうすると、チャネルの下に半導体基板１１
よりも高不純物濃度の半導体層１７を設けたので、等側
内に空乏層厚みは構造だけで決り、ドレインバイアスに
も依存しない。
従って、本構造に於ける短チヤネル防止の条件は、絶縁
膜１８の厚さをＴｓｕｂ、半導体膜１９の厚さをＴｓｉ
、ゲート絶縁膜１４の埋さをＴｏｘとすれば、 となる。
膜１８の厚さをＴｓｕｂ、半導体膜１９の厚さをＴｓｉ
、ゲート絶縁膜１４の埋さをＴｏｘとすれば、 となる。
第３図は第２図に示す一実施例のエネルギーバンドを示
す図である。
す図である。
図において、番号１１． １４． １５． １７．１８
゜１９は第２図に示す番号のものに対応している。
゜１９は第２図に示す番号のものに対応している。
また、ＥＯは伝導帯下端、Ｅｖはフェルミ準位、Ｅｉは
ミツドギャップ、Ｅｖは価電子帯の上端のレベルをそれ
ぞれ示す。前述のように、半導体膜１９は真性半導体に
近い低濃度領域であり、その下に絶縁膜１８が存在する
ので熱工程による不純物の侵入は殆んどない。このため
バンドの曲シはなく図に示した様に直線の電位分布とな
る。従って、この実施例のＶＴは基板のフェルミ準位Ｅ
ｐ９− とミツドギャップＥｉとのポテンシャル差をψＢとしゲ
ート金属の仕事関数をソースドレインのそれと同じにす
れば、 で与えられることになる。（３）式かられかる様に（２
）式さえ満足されていればＶＴはＭＩＳ）ランジスタの
幾度学的な形状だけから決る。又ドレイン電圧が加わっ
ている場合でも、等側内な空乏層幅は変化しないので、
最終的にはトランジスタの基本的な電気特性はその畿可
学的な形状のみによって決定される。
ミツドギャップ、Ｅｖは価電子帯の上端のレベルをそれ
ぞれ示す。前述のように、半導体膜１９は真性半導体に
近い低濃度領域であり、その下に絶縁膜１８が存在する
ので熱工程による不純物の侵入は殆んどない。このため
バンドの曲シはなく図に示した様に直線の電位分布とな
る。従って、この実施例のＶＴは基板のフェルミ準位Ｅ
ｐ９− とミツドギャップＥｉとのポテンシャル差をψＢとしゲ
ート金属の仕事関数をソースドレインのそれと同じにす
れば、 で与えられることになる。（３）式かられかる様に（２
）式さえ満足されていればＶＴはＭＩＳ）ランジスタの
幾度学的な形状だけから決る。又ドレイン電圧が加わっ
ている場合でも、等側内な空乏層幅は変化しないので、
最終的にはトランジスタの基本的な電気特性はその畿可
学的な形状のみによって決定される。
以上の動作原理かられかる様に不純物プロファイルが電
気的特性を決定し六いので、これに起因する移動変の低
下、素子特性のばらつき、非線形性等の問題がなくなる
と同時にゲート電界の緩和も期待できる。しかも本構造
ではソース、ドレインの大部分の領域は、低濃度の基板
に接しているので全面がゲート金桐の下と同じ構造にな
っている場合等に比べると寄生容量は非常に少なくてず
１０− む。また単なるＳＯＩ構造でしげしげ問題になるバック
チャネルリークも負の基板バイアスを与えることによっ
て有効に抑制することができる。
気的特性を決定し六いので、これに起因する移動変の低
下、素子特性のばらつき、非線形性等の問題がなくなる
と同時にゲート電界の緩和も期待できる。しかも本構造
ではソース、ドレインの大部分の領域は、低濃度の基板
に接しているので全面がゲート金桐の下と同じ構造にな
っている場合等に比べると寄生容量は非常に少なくてず
１０− む。また単なるＳＯＩ構造でしげしげ問題になるバック
チャネルリークも負の基板バイアスを与えることによっ
て有効に抑制することができる。
次に本発明のＭＩＳトランジスタの製造方法の実施例に
ついて贈明する。以下の説明において、−導電型をＰ型
として説明する。Ｎ型の場合は導電型をすべて逆にすれ
ば良い。
ついて贈明する。以下の説明において、−導電型をＰ型
として説明する。Ｎ型の場合は導電型をすべて逆にすれ
ば良い。
第４図（ａ）〜（ｆ）は本発明の１■ＩＳ）ランジスタ
の製造方法を説明するための工程順に示した断面図であ
る。
の製造方法を説明するための工程順に示した断面図であ
る。
壕ず、第４図（ａ）に示すように、不純物濃暖１×１０
１５／ｃｆｆｌのＰ型半導体基板１１の上に通常のＬｏ
ｃｏｓ法によりフィールド酸化＋＋ｍ ２０を形成する
。
１５／ｃｆｆｌのＰ型半導体基板１１の上に通常のＬｏ
ｃｏｓ法によりフィールド酸化＋＋ｍ ２０を形成する
。
次に、第４図（ｂ）に示すように、熱酸化により厚さ１
００Ａ程度の絶縁膜１８を成長させた後、ＣＶＤ法でシ
リコン窒化膜２１を約３０００λの厚さに堆積する。そ
して将来ゲート電極１５が位置する部分のシリコン窒化
膜２１を選択除去して開口部を設け、ホウ素をドーズ量
１０ ／ｃｒｆｌ程妾でイオン注入し、高濃度の半導
体層１７を形成する。イオン注入のエネルギーを２０Ｋ
ｅＶ程度に選べば半導体層１７は開口部の部分にのみ形
成される。
００Ａ程度の絶縁膜１８を成長させた後、ＣＶＤ法でシ
リコン窒化膜２１を約３０００λの厚さに堆積する。そ
して将来ゲート電極１５が位置する部分のシリコン窒化
膜２１を選択除去して開口部を設け、ホウ素をドーズ量
１０ ／ｃｒｆｌ程妾でイオン注入し、高濃度の半導
体層１７を形成する。イオン注入のエネルギーを２０Ｋ
ｅＶ程度に選べば半導体層１７は開口部の部分にのみ形
成される。
次に、第４図（Ｃ）に示すように、絶縁膜１８の厚さが
３００人になる壕で熱酸化を行なった後、全ての窒化膜
２１を取除き、その後絶縁膜１８が１００Ａ程度エッチ
される集注でエツチングを行なう。そうすると半導体層
】７の上には厚さ２００人程変の絶縁膜１８が残ること
になる。
３００人になる壕で熱酸化を行なった後、全ての窒化膜
２１を取除き、その後絶縁膜１８が１００Ａ程度エッチ
される集注でエツチングを行なう。そうすると半導体層
】７の上には厚さ２００人程変の絶縁膜１８が残ること
になる。
次に、第４図（ｄ）に示すようにシリコン層１９を約２
０００人の厚さに堆積し、フィールド酸化膜２゜の間に
のみ存在するように選択除去する。堆積したシリコン層
１９は、半導体基板１１に直接に接した部分は単結晶で
あシ、絶縁膜１８に接した部分は多結晶である。次に、
レーザービームあるいは電子ビームを用いるビームアニ
ール法またはＬＥＳＳ （Ｌａｔｅｒａｌ Ｅｐｉｔａ
ｘｙ ｂｙ ５ｅｅｄｅｄ ５ｏｌｉ −−ｄｉｆ １
ｃａｔ １ｏｎ）法を用い、前記の単結晶部分を種とし
て多結晶シリコン部分を単結晶化する。
０００人の厚さに堆積し、フィールド酸化膜２゜の間に
のみ存在するように選択除去する。堆積したシリコン層
１９は、半導体基板１１に直接に接した部分は単結晶で
あシ、絶縁膜１８に接した部分は多結晶である。次に、
レーザービームあるいは電子ビームを用いるビームアニ
ール法またはＬＥＳＳ （Ｌａｔｅｒａｌ Ｅｐｉｔａ
ｘｙ ｂｙ ５ｅｅｄｅｄ ５ｏｌｉ −−ｄｉｆ １
ｃａｔ １ｏｎ）法を用い、前記の単結晶部分を種とし
て多結晶シリコン部分を単結晶化する。
次に、第４図（ｅ）に示すように、半導体膜１９の表面
にゲート絶縁膜１４を約２００人の厚さに成長させ、こ
の上にゲート電極１５を形成する。ゲート電極１５は例
えばホウ素をドープしたポリシリコンで形成する。この
ゲート電極１５をマスクして砒素をイオン注入しソース
及びドレイン領域１２．１３を形成する。
にゲート絶縁膜１４を約２００人の厚さに成長させ、こ
の上にゲート電極１５を形成する。ゲート電極１５は例
えばホウ素をドープしたポリシリコンで形成する。この
ゲート電極１５をマスクして砒素をイオン注入しソース
及びドレイン領域１２．１３を形成する。
次に、第４図（ｆ）に示すように、ＣＶＤ法でシリコン
酸化膜２２を成長させコンタクトホールをあけた後金属
配線２３を形成する。
酸化膜２２を成長させコンタクトホールをあけた後金属
配線２３を形成する。
以上のようにして本発明のＭＩＳ）ランジスタを作るこ
とができる。第４図（ｆ）に示す構造は第２図に示す構
造と同等であり、動作も効果も同等である。本発明の製
造方法によれば最小チャネル長を０．１μｍ程度まで微
細化することが可能であり、また半導体層１７と絶縁膜
１８とが自己整合で形成できる。
とができる。第４図（ｆ）に示す構造は第２図に示す構
造と同等であり、動作も効果も同等である。本発明の製
造方法によれば最小チャネル長を０．１μｍ程度まで微
細化することが可能であり、また半導体層１７と絶縁膜
１８とが自己整合で形成できる。
μ上詳細に説明したように、本発明によれば、基本的特
性が空間構造だけで決まシ、チャネル直下の半導体基板
の不純物濃度の影響を受けずに極微細寸法のＭＩＳ）ラ
ンジスタを得ることができ１３− るのでその効果は大きい。
性が空間構造だけで決まシ、チャネル直下の半導体基板
の不純物濃度の影響を受けずに極微細寸法のＭＩＳ）ラ
ンジスタを得ることができ１３− るのでその効果は大きい。
第１図は従来のＭＩＳ）ランジスタの一例の断面図、第
２図は本発明のＭＩＳ）ランジスタの一実施例の断面図
、第３図は第１図に示す一実施例のエネルギーバンドを
示す図、第４図（ａ）〜（ｆ）は本発明のＭＩＤ）ラン
ジスタの製造方法の一実施例を説明するための工程順に
示した断面図である。 １・・・・・・半導体基板、２．３・・・・・・ソース
及びドレイン領域、４・・・・・・ゲート絶縁膜、５・
・・・・・ゲート電極、１１・・・・・・−導電型半導
体基板、１２．１３・・・・・・ソース及びドレイン領
域、１４・・・・・・ゲート絶縁膜、１５・・・・・・
ゲート電極、１７・・・・・・−導電型半導体層、１８
・・・・・・絶縁膜、１９・・・・・・半導体膜、２０
・・・・・・フィールド酸化膜、２１・・・・・・シリ
コン窒化膜、２２・・・・・・シリコン酸化膜、２３・
・・・・・金属配線、ＥＣ・・・・・・伝導帯の下端レ
ベル、Ｅｐ・・・・・・フェルミ準位、Ｅし・・・・・
ミツドギャップ、Ｅ’ｖ・・・・・・価電子帯の上端レ
ベル。 ＰＰ組 酊μ 出面 皿Ｇ＼ 冥 ３ 図
２図は本発明のＭＩＳ）ランジスタの一実施例の断面図
、第３図は第１図に示す一実施例のエネルギーバンドを
示す図、第４図（ａ）〜（ｆ）は本発明のＭＩＤ）ラン
ジスタの製造方法の一実施例を説明するための工程順に
示した断面図である。 １・・・・・・半導体基板、２．３・・・・・・ソース
及びドレイン領域、４・・・・・・ゲート絶縁膜、５・
・・・・・ゲート電極、１１・・・・・・−導電型半導
体基板、１２．１３・・・・・・ソース及びドレイン領
域、１４・・・・・・ゲート絶縁膜、１５・・・・・・
ゲート電極、１７・・・・・・−導電型半導体層、１８
・・・・・・絶縁膜、１９・・・・・・半導体膜、２０
・・・・・・フィールド酸化膜、２１・・・・・・シリ
コン窒化膜、２２・・・・・・シリコン酸化膜、２３・
・・・・・金属配線、ＥＣ・・・・・・伝導帯の下端レ
ベル、Ｅｐ・・・・・・フェルミ準位、Ｅし・・・・・
ミツドギャップ、Ｅ’ｖ・・・・・・価電子帯の上端レ
ベル。 ＰＰ組 酊μ 出面 皿Ｇ＼ 冥 ３ 図
Claims (2)
- （１）−導電型半導体基板の上に設けられたソース及び
ドレイン領域と、該ソース及びドレイン領域に対してゲ
ート絶縁膜を介して設けられるゲート電極と、前記ゲー
ト絶縁膜の下でかつ前記ソース領域とドレイン領域との
間に設けられる半導体膜と、該半導体膜の下に設けられ
る絶縁膜と、該絶縁膜の下でかつ前記半導体膜に接触し
ないように設けられ前記半導体基板よりも高不純物ａ度
の一導電型半導体層とを含むことを特徴とするＭＩＤ）
ランジスタ。 - （２）−導電型半導体基板の上にシリコン窒化膜を設け
、該シリコン窒化膜を選択除去して開口部を形成する工
程と、該開口部から一導電型不純物を導入して前記半導
体基板よりも高不純物濃度の一導電型半導体層を形成す
る工程と、前記−導電型半導体層の表面の少くとも一部
に絶縁膜を形成する工程と、前記シリコン窒化膜を除去
する工程と、前記半導体基板表面及び前記絶縁膜上にシ
リコン膜を被着する工程と、前記半導体基板に接触して
形成される前記シリコン膜の単結晶部分を種とし前記シ
リコン膜を熱処理して前記絶縁膜上のシリコン膜を単結
晶にする工程と、前記絶縁膜上のシリコン膜表面にゲー
ト絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形
成する工程と、前記シリコン膜に前記ゲート電極に整合
させてソース及びドレイン領域を形成する工程とを含む
ことを特徴とするＭＩｓ）ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023944A JPH0620130B2 (ja) | 1983-02-16 | 1983-02-16 | Ｍｉｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023944A JPH0620130B2 (ja) | 1983-02-16 | 1983-02-16 | Ｍｉｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59149059A true JPS59149059A (ja) | 1984-08-25 |
| JPH0620130B2 JPH0620130B2 (ja) | 1994-03-16 |
Family
ID=12124647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023944A Expired - Lifetime JPH0620130B2 (ja) | 1983-02-16 | 1983-02-16 | Ｍｉｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620130B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220573A (ja) * | 1987-03-09 | 1988-09-13 | Nec Corp | 半導体集積回路装置 |
| JPH03209876A (ja) * | 1990-01-12 | 1991-09-12 | Mitsubishi Electric Corp | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| EP0694977A3 (en) * | 1994-07-14 | 1996-11-06 | Nec Corp | SOI type semiconductor device suppressing the expansion of the depletion zone |
| FR2791181A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Nouveaux transistor a grille metallique et canal enterre, contre-dope, et procede de fabrication |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
-
1983
- 1983-02-16 JP JP58023944A patent/JPH0620130B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220573A (ja) * | 1987-03-09 | 1988-09-13 | Nec Corp | 半導体集積回路装置 |
| JPH03209876A (ja) * | 1990-01-12 | 1991-09-12 | Mitsubishi Electric Corp | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| EP0694977A3 (en) * | 1994-07-14 | 1996-11-06 | Nec Corp | SOI type semiconductor device suppressing the expansion of the depletion zone |
| FR2791181A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Nouveaux transistor a grille metallique et canal enterre, contre-dope, et procede de fabrication |
| WO2000057482A1 (fr) * | 1999-03-19 | 2000-09-28 | France Telecom | Nouveau transistor a grille metallique et canal enterre, contre-dope, et procede de fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620130B2 (ja) | 1994-03-16 |
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