JPH03209876A - 微小なｍｉｓ型ｆｅｔとその製造方法 - Google Patents
微小なｍｉｓ型ｆｅｔとその製造方法Info
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- JPH03209876A JPH03209876A JP2005161A JP516190A JPH03209876A JP H03209876 A JPH03209876 A JP H03209876A JP 2005161 A JP2005161 A JP 2005161A JP 516190 A JP516190 A JP 516190A JP H03209876 A JPH03209876 A JP H03209876A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- Y10S148/053—Field effect transistors fets
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＩＳ（金属・絶縁体・半導体）型ＦＥＴ（電
界効果トランジスタ）の製造方法に関し、特に、ソース
・ドレイン領域の間のチャンネル層が短い微小なＭＩＳ
型ＦＥＴとその製造方法に関するものである。
界効果トランジスタ）の製造方法に関し、特に、ソース
・ドレイン領域の間のチャンネル層が短い微小なＭＩＳ
型ＦＥＴとその製造方法に関するものである。
［従来の技術］
半導体デバイスが微小化されるに従って、スケーリング
則によって半導体基板の不純物濃度が高くされる傾向に
ある。また、微小な半導体デバイスにおいて電源電圧を
低くしたりしきい値電圧を低くするために、低温で動作
させられる半導体デバイスが検討されている。
則によって半導体基板の不純物濃度が高くされる傾向に
ある。また、微小な半導体デバイスにおいて電源電圧を
低くしたりしきい値電圧を低くするために、低温で動作
させられる半導体デバイスが検討されている。
第１５Ａ図ないし第１５Ｆ図は、約０．３μｍの長さと
約１０μｍの幅のチャンネルを有する従来の微小なｎチ
ャンネルＭＩＳＦＥＴの構造とその製造過程を示す断面
図である。
約１０μｍの幅のチャンネルを有する従来の微小なｎチ
ャンネルＭＩＳＦＥＴの構造とその製造過程を示す断面
図である。
第１５Ａ図を参照し、約１００ＫｅＶの加速電圧と約５
×１０１３／ｃｍ２のドース割合で、矢印で示されてい
るようにボロンイオンＢ＋がｐ型シリコン基板１０１（
通常は１０１５／ｃｍ”の不純物濃度を有している）内
に注入される。その後、注入された不純物は１０００℃
以上の温度で数時間ドライブ拡散させられ、第１６Ａ図
に示されたような不純物濃度分布が得られる。第１６Ａ
図は、第１５Ａ図中の線１６Ａ−１６Ａに沿った断面に
おける基板１０１中の不純物濃度分布を示している。横
軸はシリコン基板１０１の表面からの深さ（ｎｍ）を表
わし、縦軸は不純物濃度（Ｃｍ−３）を表わしている。
×１０１３／ｃｍ２のドース割合で、矢印で示されてい
るようにボロンイオンＢ＋がｐ型シリコン基板１０１（
通常は１０１５／ｃｍ”の不純物濃度を有している）内
に注入される。その後、注入された不純物は１０００℃
以上の温度で数時間ドライブ拡散させられ、第１６Ａ図
に示されたような不純物濃度分布が得られる。第１６Ａ
図は、第１５Ａ図中の線１６Ａ−１６Ａに沿った断面に
おける基板１０１中の不純物濃度分布を示している。横
軸はシリコン基板１０１の表面からの深さ（ｎｍ）を表
わし、縦軸は不純物濃度（Ｃｍ−３）を表わしている。
すなわち、シリコン基板１０１の表面近傍の不純物濃度
は約ｌＸｌ０’７／ｃｍ３に高められる。
は約ｌＸｌ０’７／ｃｍ３に高められる。
第１５Ｂ図を参照して、４００ｎｍ以上の厚さを有する
分離酸化膜１０２が熱酸化によって形成される。分離酸
化膜１０２下には、予めボロンイオンが選択的に注入さ
れていて、約ｌＸ１０’８／ｃｍ３の不純物濃度を有す
るチャンネルカット領域１０３が形成される。
分離酸化膜１０２が熱酸化によって形成される。分離酸
化膜１０２下には、予めボロンイオンが選択的に注入さ
れていて、約ｌＸ１０’８／ｃｍ３の不純物濃度を有す
るチャンネルカット領域１０３が形成される。
第１５Ｃ図を参照して、しきい値電圧の制御のために、
３０〜４０ＫｅＶの加速電圧と約２×１０１３／ｃｍ２
のドース割合で、矢印で示されているようにボロンイオ
ンＢ＋が基板１０１内に浅く注入される。その結果、第
１６Ｂ図に示されているような不純物濃度分布が得られ
る。第１６Ｂ図は、第１５Ｃ図中の線１６］１３−１６
Ｂに沿った断面における基板１０１中の不純物濃度分布
を示している。すなわち、基板１０１の表面近傍にｌＸ
ｌ０１８／ｃｍ”を越える不純物濃度のピークが形成さ
れる。
３０〜４０ＫｅＶの加速電圧と約２×１０１３／ｃｍ２
のドース割合で、矢印で示されているようにボロンイオ
ンＢ＋が基板１０１内に浅く注入される。その結果、第
１６Ｂ図に示されているような不純物濃度分布が得られ
る。第１６Ｂ図は、第１５Ｃ図中の線１６］１３−１６
Ｂに沿った断面における基板１０１中の不純物濃度分布
を示している。すなわち、基板１０１の表面近傍にｌＸ
ｌ０１８／ｃｍ”を越える不純物濃度のピークが形成さ
れる。
第１５Ｄ図を参照して、厚さ約７ｎｍのゲート絶縁酸化
膜１０４が形成される。ゲート絶縁膜１０４上には、約
３０ｎｍの厚さを有するｎ型多結晶シリコンのゲート電
極１０５が形成される。
膜１０４が形成される。ゲート絶縁膜１０４上には、約
３０ｎｍの厚さを有するｎ型多結晶シリコンのゲート電
極１０５が形成される。
第１５Ｅ図を参照して、ゲート電極１０５と分離酸化膜
１０２をマスクとして用いながら、５０ＫｅＶの加速電
圧とｌＸｌ０” 〜５Ｘ１０”７０ｍ２のドース割合で
砒素イオンが基板１０１内に注入される。注入された砒
素イオンは８００°Ｃ〜９００℃の温度で約３０分間ア
ニーリングされ、それによって、ソース・ドレイン領域
１０６が形成される。そのとき、第１５Ｅ図中の線１６
Ｃ−１６Ｃに沿った断面における基板１０１中のボロン
濃度は、第１６Ｃ図中に示されているようになる。すな
わち、基板１０１の表面近傍におけるボロン濃度のピー
クが１×１０１８／ｃｍ３より少し低くなっている。
１０２をマスクとして用いながら、５０ＫｅＶの加速電
圧とｌＸｌ０” 〜５Ｘ１０”７０ｍ２のドース割合で
砒素イオンが基板１０１内に注入される。注入された砒
素イオンは８００°Ｃ〜９００℃の温度で約３０分間ア
ニーリングされ、それによって、ソース・ドレイン領域
１０６が形成される。そのとき、第１５Ｅ図中の線１６
Ｃ−１６Ｃに沿った断面における基板１０１中のボロン
濃度は、第１６Ｃ図中に示されているようになる。すな
わち、基板１０１の表面近傍におけるボロン濃度のピー
クが１×１０１８／ｃｍ３より少し低くなっている。
第１５Ｆ図を参照して、約６００ｎｍ厚さの層間絶縁膜
１０７が堆積され、コンタクトホール１０７ａがあけら
れる。その後、アルミニウムのような金属の層が堆積さ
れ、それをパターニングすることによってソース・ドレ
イン電極１０８が形成される。これによって、先行技術
による微細なｎチャンネルＭＩＳＦＥＴが完成する。
１０７が堆積され、コンタクトホール１０７ａがあけら
れる。その後、アルミニウムのような金属の層が堆積さ
れ、それをパターニングすることによってソース・ドレ
イン電極１０８が形成される。これによって、先行技術
による微細なｎチャンネルＭＩＳＦＥＴが完成する。
第１７Ａ図を参照して、第１５Ｆ図のＮチャンネルＭＩ
ＳＦＥＴにおけるゲート電圧ｖＧとドレイン電流ＩＤと
の関係が示されている。横軸はゲート電圧ＶＧ （Ｖ
）を表わし、縦軸はドレイン電流１ｏ （ｍＡ）を表
わしている。第１７Ａ図において、基板電位とソース電
位はＯｖにされ、ドレイン電位ＶＤは０．１Ｖにされて
いる。ドレイ電圧Ｖｏ ＝０．ＩＶのときのＭＩＳＦＥ
Ｔのトンラスコンダクタンスｇｍは、 で表わされ、約０．３μｍの長さと約１０μｍの幅のチ
ャンネルを有する従来の微細なｎチャンネルＭＩ ５Ｆ
ＥＴはコンダクタンスｇｌＴｌ＃４８０μＳ （Ｓ−１
／Ω）を有することがわかる。
ＳＦＥＴにおけるゲート電圧ｖＧとドレイン電流ＩＤと
の関係が示されている。横軸はゲート電圧ＶＧ （Ｖ
）を表わし、縦軸はドレイン電流１ｏ （ｍＡ）を表
わしている。第１７Ａ図において、基板電位とソース電
位はＯｖにされ、ドレイン電位ＶＤは０．１Ｖにされて
いる。ドレイ電圧Ｖｏ ＝０．ＩＶのときのＭＩＳＦＥ
Ｔのトンラスコンダクタンスｇｍは、 で表わされ、約０．３μｍの長さと約１０μｍの幅のチ
ャンネルを有する従来の微細なｎチャンネルＭＩ ５Ｆ
ＥＴはコンダクタンスｇｌＴｌ＃４８０μＳ （Ｓ−１
／Ω）を有することがわかる。
第１７Ｂ図を参照して、第１５Ｆ図のＭＩ ５ＦＥＴに
おけるドレイン電圧Ｖ、とドレイン電流Ｉ。との関係が
示されている。横軸はドレイン電圧Ｖｏ （Ｖ）を表
わし、縦軸はドレイン電流■Ｄ（ｍＡ）を表わしている
。第１７Ｂ図において、基板電位とソース電位はＯＶに
され、ゲート電圧ｖＧは５ｖにされている。
おけるドレイン電圧Ｖ、とドレイン電流Ｉ。との関係が
示されている。横軸はドレイン電圧Ｖｏ （Ｖ）を表
わし、縦軸はドレイン電流■Ｄ（ｍＡ）を表わしている
。第１７Ｂ図において、基板電位とソース電位はＯＶに
され、ゲート電圧ｖＧは５ｖにされている。
第１８Ａ図を参照して、従来のｎチャンネルＭＩＳＦＥ
Ｔをドライバとして含むインバータ回路が示されている
。このインバータ回路は、入力端子１．電源端子２．ロ
ード抵抗器３．ドライバＭＩＳＦＥＴ４および出力端子
５を含んでいる。
Ｔをドライバとして含むインバータ回路が示されている
。このインバータ回路は、入力端子１．電源端子２．ロ
ード抵抗器３．ドライバＭＩＳＦＥＴ４および出力端子
５を含んでいる。
第１８Ｂ図は、第１８Ａ図のインバータ内のｎチャンネ
ルＭＩＳＦＥＴ４の動作特性を、種々のロード抵抗器３
の動作特性との関係において示している。横軸はドレイ
ン電圧Ｖｏ （Ｖ）を表わし、縦軸はドレイン電流Ｉ
Ｃ（ｍＡ）を表わしている。
ルＭＩＳＦＥＴ４の動作特性を、種々のロード抵抗器３
の動作特性との関係において示している。横軸はドレイ
ン電圧Ｖｏ （Ｖ）を表わし、縦軸はドレイン電流Ｉ
Ｃ（ｍＡ）を表わしている。
第１８Ｂ図において、電源電圧ＶＤＤは３ｖにされてお
り、直線３ａおよび３Ｃは、それぞれロード３の抵抗が
低い場合と高い場合を表わしている。
り、直線３ａおよび３Ｃは、それぞれロード３の抵抗が
低い場合と高い場合を表わしている。
また、直線３ｃは、ロード３の抵抗がドライバＦＥＴ４
のオン抵抗より少し低い場合を表わしている。キルヒホ
フの法則より、定常状態においては、ドライバＦＥＴ４
のドレインを流れる電流１．がロード抵抗器３を流れる
電流に等しく、かつドライバＦＥＴ４のドレイン電圧Ｖ
Ｄとロード抵抗器３にかかる電圧の和が電源電圧ＶＯＯ
に等しいから、第１８Ａ図のインバータの動作点は第１
８Ｂ図中の曲線と直線の交差点にある。
のオン抵抗より少し低い場合を表わしている。キルヒホ
フの法則より、定常状態においては、ドライバＦＥＴ４
のドレインを流れる電流１．がロード抵抗器３を流れる
電流に等しく、かつドライバＦＥＴ４のドレイン電圧Ｖ
Ｄとロード抵抗器３にかかる電圧の和が電源電圧ＶＯＯ
に等しいから、第１８Ａ図のインバータの動作点は第１
８Ｂ図中の曲線と直線の交差点にある。
第１８Ｃ図は第１８Ａ図のドライバの入力端子に入力電
圧Ｖｉｎ（Ｖ）が与えられたときの出力端子５における
出力電圧Ｖｏｕｔ（Ｖ）の静特性を示し、第１８Ｄ図は
そのときにドライバＦＥＴ４のドレインを流れる消費電
流Ｉ。（ｍＡ）の静特性を示している。これらの図にお
いて、曲線３ａ、３ｂ、および３ｃは、それぞれロード
３が低い抵抗、中程度の抵抗、および高い抵抗を有する
場合を表わしている。インバータのファンアウトの容量
をＣとすれば、出力電荷Ｑは次式（１）で表わされる。
圧Ｖｉｎ（Ｖ）が与えられたときの出力端子５における
出力電圧Ｖｏｕｔ（Ｖ）の静特性を示し、第１８Ｄ図は
そのときにドライバＦＥＴ４のドレインを流れる消費電
流Ｉ。（ｍＡ）の静特性を示している。これらの図にお
いて、曲線３ａ、３ｂ、および３ｃは、それぞれロード
３が低い抵抗、中程度の抵抗、および高い抵抗を有する
場合を表わしている。インバータのファンアウトの容量
をＣとすれば、出力電荷Ｑは次式（１）で表わされる。
Ｑ＝Ｆ Ｃ（Ｖｏ ） ｄＶｏ −、ｌ’ Ｉｏ （
ｔ） ｄ ｔ・・・ （１） すなわち、消費電流Ｉｏ （ｔ）が大きいほどインバ
ータの出力電位が速く上昇することになり、インバータ
の動作速度が速くなる。したがって、インバータの動作
速度の観点からは、第１８Ｄ図かられかるように、ロー
ド３の抵抗は低いほど好ましい。しかし、インバータの
出力電圧Ｖｏｕｔは、そのインバータを含むディジタル
回路の誤動作を防止するために、オン電位とオフ電位の
差が大きいことが望ましい（具体的には、第１８Ｃ図中
の曲線３ｂが望ましい）。結局、ディジタル回路の誤動
作を防止しつつインバータの高速動作を可能にするため
に、ロード３はドライバＦＥＴ４のオン抵抗より少し高
い抵抗を有することが最も好ましい。換言すれば、ドラ
イバＦＥＴ４のオン抵抗が低ければ、ディジタル回路の
誤動作を防止しつつロード３の抵抗を低くすることがで
き、インバータの動作速度を高めることができる。
ｔ） ｄ ｔ・・・ （１） すなわち、消費電流Ｉｏ （ｔ）が大きいほどインバ
ータの出力電位が速く上昇することになり、インバータ
の動作速度が速くなる。したがって、インバータの動作
速度の観点からは、第１８Ｄ図かられかるように、ロー
ド３の抵抗は低いほど好ましい。しかし、インバータの
出力電圧Ｖｏｕｔは、そのインバータを含むディジタル
回路の誤動作を防止するために、オン電位とオフ電位の
差が大きいことが望ましい（具体的には、第１８Ｃ図中
の曲線３ｂが望ましい）。結局、ディジタル回路の誤動
作を防止しつつインバータの高速動作を可能にするため
に、ロード３はドライバＦＥＴ４のオン抵抗より少し高
い抵抗を有することが最も好ましい。換言すれば、ドラ
イバＦＥＴ４のオン抵抗が低ければ、ディジタル回路の
誤動作を防止しつつロード３の抵抗を低くすることがで
き、インバータの動作速度を高めることができる。
［発明が解決すべき課題］
第１９図を参照して、シリコン内の室温におけるキャリ
アの移動度に対する不純物濃度の影響が示されている。
アの移動度に対する不純物濃度の影響が示されている。
横軸は全不純物濃度（ｃｍ−’ ）を表わし、縦軸は移
動度（ｃｍ−２／Ｖ＊５ｅｃ）を表わしている。曲線Ａ
は電子の移動度を表わし、曲線Ｂは正孔の移動度を表わ
している。前述のように、半導体デバイスが微小にされ
るに従って、スケーリング則によって半導体基板の不純
物濃度が高くされる傾向にある。しかし、第１９図から
れかるように、基板の不純物濃度が約１０１６／ｃｍａ
より高くなれば、不純物による散乱のためにキャリアの
移動度が急激に小さくなる。したがって、従来のＭＩＳ
ＦＥＴの微小化による動作速度の改善は、トランスコン
ダクタンスｇｍの低下によって制限を受けることになる
。
動度（ｃｍ−２／Ｖ＊５ｅｃ）を表わしている。曲線Ａ
は電子の移動度を表わし、曲線Ｂは正孔の移動度を表わ
している。前述のように、半導体デバイスが微小にされ
るに従って、スケーリング則によって半導体基板の不純
物濃度が高くされる傾向にある。しかし、第１９図から
れかるように、基板の不純物濃度が約１０１６／ｃｍａ
より高くなれば、不純物による散乱のためにキャリアの
移動度が急激に小さくなる。したがって、従来のＭＩＳ
ＦＥＴの微小化による動作速度の改善は、トランスコン
ダクタンスｇｍの低下によって制限を受けることになる
。
また、スケーリング則によれば、半導体デバイスの微小
化に従って電源電圧も低くされるべきである。なぜなら
ば、多数の微小な半導体デバイスを含む高集積回路にお
ける発熱量を制限する必要があり、また微小な半導体デ
バイスは低い耐電圧を有する傾向にあるからである。一
方、電源電圧を低くするためには、ＭＩＳＦＥＴのしき
い値電０ 圧も低くする必要があり、ＭＩＳＦＥＴのサブスレッシ
ョルドスイングを小さく抑える必要がある。
化に従って電源電圧も低くされるべきである。なぜなら
ば、多数の微小な半導体デバイスを含む高集積回路にお
ける発熱量を制限する必要があり、また微小な半導体デ
バイスは低い耐電圧を有する傾向にあるからである。一
方、電源電圧を低くするためには、ＭＩＳＦＥＴのしき
い値電０ 圧も低くする必要があり、ＭＩＳＦＥＴのサブスレッシ
ョルドスイングを小さく抑える必要がある。
しかし、Ｔ−３００″′にの室温では、最も理想的な場
合でもサブスレッショルドスイングは（ｋＴ／ｑ）ｌｏ
ｇｅ １０＃６０ｍＶ／ｄｅｃａｄｅにしかならない。
合でもサブスレッショルドスイングは（ｋＴ／ｑ）ｌｏ
ｇｅ １０＃６０ｍＶ／ｄｅｃａｄｅにしかならない。
したがって、ＭＩＳＦＥＴの電流リークを小さく抑える
ために、許容される最小のしきい値電圧ｖｔｈは０，５
ｖ〜０．６Ｆ程度までしか下がらない。そこで、半導体
デバイスを低温で動作させることが考慮される。その場
合、低温では格子振動が抑制され、電子の運動に対する
格子散乱の影響は小さくなる。したがって、電子の運動
に対する不純物による散乱の影響が相対的な重要な問題
となってくる。
ために、許容される最小のしきい値電圧ｖｔｈは０，５
ｖ〜０．６Ｆ程度までしか下がらない。そこで、半導体
デバイスを低温で動作させることが考慮される。その場
合、低温では格子振動が抑制され、電子の運動に対する
格子散乱の影響は小さくなる。したがって、電子の運動
に対する不純物による散乱の影響が相対的な重要な問題
となってくる。
さらに、第１８Ｃ図に示された入出力特性すなわち伝達
特性において、オン状態からオフ状態への遷移領域の傾
きが比較的緩やかであるので、インバータは外部ノイズ
による影響を受けやすいという課題もある。さらにまた
、従来のインバータは、出力電圧の論理振幅が比較的小
さいのてノイ１ ズマージンが小さく、ノイズの影響を受けやすいという
課題もある。ノイズに関する課題は半導体デバイスが微
小化されるにつれて重大なものになってくることは言う
までもなく、電源電圧およびしきい値電圧が低くされる
ことによってさらに深刻なものとなる。
特性において、オン状態からオフ状態への遷移領域の傾
きが比較的緩やかであるので、インバータは外部ノイズ
による影響を受けやすいという課題もある。さらにまた
、従来のインバータは、出力電圧の論理振幅が比較的小
さいのてノイ１ ズマージンが小さく、ノイズの影響を受けやすいという
課題もある。ノイズに関する課題は半導体デバイスが微
小化されるにつれて重大なものになってくることは言う
までもなく、電源電圧およびしきい値電圧が低くされる
ことによってさらに深刻なものとなる。
以上のような先行技術の課題に鑑み、本発明の目的は、
高いキャリア移動度を有する高速の微小なＭＩＳＦＥＴ
を提供することである。
高いキャリア移動度を有する高速の微小なＭＩＳＦＥＴ
を提供することである。
本発明のもう１つの目的は、ノイズの影響を受けにくい
微小なＭＩＳＦＥＴを提供することである。
微小なＭＩＳＦＥＴを提供することである。
本発明のさらにもう１つの目的は、低温で高速動作させ
るのに適した微小なＭＩＳＦＥＴを提供することである
。
るのに適した微小なＭＩＳＦＥＴを提供することである
。
［課題を解決するための手段］
本発明の１つの態様によれば、微小なＭＩ ５ＦＥＴは
、互いに２μｍ以下の距離だけ隔てられて半導体層の表
面に形成された第１導電型のソース・ドレイン領域と、
ソース・ドレイン領域の間で２ 前記ソース・ドレイン領域の底面より浅く形成されてい
てＩ Ｘ １０ ” ” ／ ｃ ｍ ”以下の不純物
濃度を有する第２導電型のチャンネル層と、チャンネル
層下でｌＸｌ０” ７ｃｍ”以上の不純物濃度を有する
第２導電型のしきい値電圧制御領域を含んでいる。
、互いに２μｍ以下の距離だけ隔てられて半導体層の表
面に形成された第１導電型のソース・ドレイン領域と、
ソース・ドレイン領域の間で２ 前記ソース・ドレイン領域の底面より浅く形成されてい
てＩ Ｘ １０ ” ” ／ ｃ ｍ ”以下の不純物
濃度を有する第２導電型のチャンネル層と、チャンネル
層下でｌＸｌ０” ７ｃｍ”以上の不純物濃度を有する
第２導電型のしきい値電圧制御領域を含んでいる。
本発明のもう１つの態様によれば、微小なＭＩＳＦＥＴ
の製造方法は、少なくとも表面から所定の深さまでｌＸ
ｌ０”／ｃｍ３以上の第１導電型の不純物濃度を有する
半導体層を用意し、半導体層の表面上に１×１０１６／
ｃｍ３以下の不純物濃度を有する第１導電型のエピタキ
シャル層を成長させ、エピタキシャル層の上表面からエ
ピタキシャル層の底面を越える深さを有する第２導電型
のソース・ドレイン領域を互いに２μｍ以下の距離だけ
隔てて形成する工程を含み、それによって、ソース・ド
レイン領域の間に１×１０１Ｓ／ｃｍ”以下の不純物濃
度で２μｍ以下の長さのチャンネル層を形成する。
の製造方法は、少なくとも表面から所定の深さまでｌＸ
ｌ０”／ｃｍ３以上の第１導電型の不純物濃度を有する
半導体層を用意し、半導体層の表面上に１×１０１６／
ｃｍ３以下の不純物濃度を有する第１導電型のエピタキ
シャル層を成長させ、エピタキシャル層の上表面からエ
ピタキシャル層の底面を越える深さを有する第２導電型
のソース・ドレイン領域を互いに２μｍ以下の距離だけ
隔てて形成する工程を含み、それによって、ソース・ド
レイン領域の間に１×１０１Ｓ／ｃｍ”以下の不純物濃
度で２μｍ以下の長さのチャンネル層を形成する。
［作用］
３
本発明の微小なＭＩＳＦＥＴは、チャンネル層が１×１
０１６／ｃｍａ以下の不純物濃度を有しているので、高
速で動作することができる。
０１６／ｃｍａ以下の不純物濃度を有しているので、高
速で動作することができる。
一方、本発明の微小なＭＩＳＦＥＴの製造方法において
は、１×１０１７／ｃｍ３以上の不純物濃度を有する半
導体基板上に１×１０１６／ｃｍ３以下の不純物濃度を
有するエピタキシャル層が形成されるので、１×１０１
６／ｃｍ３以下の不純物濃度を有するチャンネル層を備
えた微小なＭＩＳＦＥＴを提供することができる。
は、１×１０１７／ｃｍ３以上の不純物濃度を有する半
導体基板上に１×１０１６／ｃｍ３以下の不純物濃度を
有するエピタキシャル層が形成されるので、１×１０１
６／ｃｍ３以下の不純物濃度を有するチャンネル層を備
えた微小なＭＩＳＦＥＴを提供することができる。
［実施例コ
第１Ａ図ないし第１Ｆ図は、約０，３μｍの長さと約１
０μｍの幅を有する本発明の一実施例による微小なｎチ
ャンネルＭＩＳＦＥＴの構造とその製造過程を示す断面
図である。
０μｍの幅を有する本発明の一実施例による微小なｎチ
ャンネルＭＩＳＦＥＴの構造とその製造過程を示す断面
図である。
第１Ａ図を参照して、１〜１００Ω・Ｃｍの比抵抗を有
するｐ型シリコン基板３０１内に、矢印で示されている
ように約１００ＫｅＶの加速電圧でボロンイオンＢ＋が
注入される。注入された不純物は、１０００℃以上の温
度で十分長い時間だ４ けアニーリングされる。ボロンイオンは、基板がそのア
ニーリング後に少なくとも表面から所定深さまで約５
Ｘ １０ ” ’ ／ ｃ ｍ ”の不純物濃度を有す
るような量だけ注入される。第２Ａ図は、第１Ａ図中の
線２Ａ−２Ａに沿った断面における基板３０１中の不純
物濃度分布を表わしている。横軸は基板３０１の表面か
らの深さ（ｎｍ）を表わし、縦軸は不純物濃度（ｃｍ”
−８）を表わしている。
するｐ型シリコン基板３０１内に、矢印で示されている
ように約１００ＫｅＶの加速電圧でボロンイオンＢ＋が
注入される。注入された不純物は、１０００℃以上の温
度で十分長い時間だ４ けアニーリングされる。ボロンイオンは、基板がそのア
ニーリング後に少なくとも表面から所定深さまで約５
Ｘ １０ ” ’ ／ ｃ ｍ ”の不純物濃度を有す
るような量だけ注入される。第２Ａ図は、第１Ａ図中の
線２Ａ−２Ａに沿った断面における基板３０１中の不純
物濃度分布を表わしている。横軸は基板３０１の表面か
らの深さ（ｎｍ）を表わし、縦軸は不純物濃度（ｃｍ”
−８）を表わしている。
第１Ｂ図を参照して、約４００ｎｍの厚さを有する分離
酸化膜３０２が熱酸化によって形成される。分離酸化膜
３０２下には予めボロンイオンが選択的に注入されてい
て、約１×１０１８／ｃｍ３の不純物濃度を有するチャ
ンネルカット領域３０３が形成される。
酸化膜３０２が熱酸化によって形成される。分離酸化膜
３０２下には予めボロンイオンが選択的に注入されてい
て、約１×１０１８／ｃｍ３の不純物濃度を有するチャ
ンネルカット領域３０３が形成される。
第１Ｃ図を参照して、約１ｘｌＯ” ／ｃｍ３以下の不
純物濃度を有する約１０〜２０ｎｍの厚さのｐ型エピタ
キシャル層３０９が比較的低温で成長させられる。この
エピタキシャル層３０９は、シリコン基板３０１上に比
較的低温で堆積されたアモルファスシリコン層からの固
相成長によって５ も形成することができきる。第２Ｂ図は、第１Ｃ図中の
線２Ｂ−２Ｂに沿った断面における不純物濃度分布の一
例を示している。第２Ｂ図の例においては、エピタキシ
ャル層３０９は厚さ１０ｎｍに形成されている。
純物濃度を有する約１０〜２０ｎｍの厚さのｐ型エピタ
キシャル層３０９が比較的低温で成長させられる。この
エピタキシャル層３０９は、シリコン基板３０１上に比
較的低温で堆積されたアモルファスシリコン層からの固
相成長によって５ も形成することができきる。第２Ｂ図は、第１Ｃ図中の
線２Ｂ−２Ｂに沿った断面における不純物濃度分布の一
例を示している。第２Ｂ図の例においては、エピタキシ
ャル層３０９は厚さ１０ｎｍに形成されている。
第１Ｄ図を参照して、エピタキシャル層３０９上に比較
的低温でゲート絶縁膜３０４が約７ｎｍの厚さで堆積さ
れる。この代わりに、ゲート絶縁膜３０４は、エピタキ
シャル層３０９を部分的に酸化することによって形成し
てもよい。しかし、ゲート絶縁膜３０４が酸化によって
形成される場合、エピタキシャル層３０９は、酸化され
る厚さだけ予め厚く形成されなければならない。ゲート
絶縁膜３０４上には、高不純物濃度を有するｎ型多結晶
シリコンのゲート電極３０５が約３０ｎｍの厚さで形成
される。
的低温でゲート絶縁膜３０４が約７ｎｍの厚さで堆積さ
れる。この代わりに、ゲート絶縁膜３０４は、エピタキ
シャル層３０９を部分的に酸化することによって形成し
てもよい。しかし、ゲート絶縁膜３０４が酸化によって
形成される場合、エピタキシャル層３０９は、酸化され
る厚さだけ予め厚く形成されなければならない。ゲート
絶縁膜３０４上には、高不純物濃度を有するｎ型多結晶
シリコンのゲート電極３０５が約３０ｎｍの厚さで形成
される。
第１Ｅ図を参照して、ゲート電極３０５と分離酸化膜３
０２をマスクとして用いながら、５０ＫｅＶの加速電圧
と１×１０１５〜５Ｘ１０”／ｃｍ２のドース割合で砒
素イオンが基板３０１内６ に注入される。注入された砒素イオンは比較的低温で短
時間アニーリングされ、それによって、ソース・ドレイ
ン領域３０６が形成される。第２Ｃ図は、第１Ｅ図中の
線２Ｃ−２Ｃに沿った断面におけるゲート絶縁膜下の不
純物濃度分布を示している。ソース・ドレイン領域３０
６は比較的低温で短時間にアニーリングされるので、第
２Ｃ図かられかるように、チャンネル層として用いられ
るエピタキシャル層３０９は、基板３０１との界面近傍
において少し不純物濃度が上昇するが、大部分において
１×１０１５／ｃｍ３の低い不純物濃度を維持している
。第２Ｃ図において、参照符号Ｃ５はチャンネル層３０
９の不純物濃度を表わし；Ｃ［１は基板３０１の不純物
濃度を表わし；そして、Ｗｓはチャンネル層３０９の厚
さを表わしている。
０２をマスクとして用いながら、５０ＫｅＶの加速電圧
と１×１０１５〜５Ｘ１０”／ｃｍ２のドース割合で砒
素イオンが基板３０１内６ に注入される。注入された砒素イオンは比較的低温で短
時間アニーリングされ、それによって、ソース・ドレイ
ン領域３０６が形成される。第２Ｃ図は、第１Ｅ図中の
線２Ｃ−２Ｃに沿った断面におけるゲート絶縁膜下の不
純物濃度分布を示している。ソース・ドレイン領域３０
６は比較的低温で短時間にアニーリングされるので、第
２Ｃ図かられかるように、チャンネル層として用いられ
るエピタキシャル層３０９は、基板３０１との界面近傍
において少し不純物濃度が上昇するが、大部分において
１×１０１５／ｃｍ３の低い不純物濃度を維持している
。第２Ｃ図において、参照符号Ｃ５はチャンネル層３０
９の不純物濃度を表わし；Ｃ［１は基板３０１の不純物
濃度を表わし；そして、Ｗｓはチャンネル層３０９の厚
さを表わしている。
第１Ｆ図を参照して、約６００ｎｍ厚さの層間絶縁膜３
０７が堆積され、コンタクトホール３０７ａがあけられ
る。その後、アルミニウムなどの金属層が堆積され、そ
れをパターニングすることによってソース・ドレイン電
極３０８が形成され７ る。これによって、微細なｎチャンネル層Ｉ ５ＦＥＴ
が完成する。
０７が堆積され、コンタクトホール３０７ａがあけられ
る。その後、アルミニウムなどの金属層が堆積され、そ
れをパターニングすることによってソース・ドレイン電
極３０８が形成され７ る。これによって、微細なｎチャンネル層Ｉ ５ＦＥＴ
が完成する。
第３図を参照して、ＭＩＳＦＥＴのしきい値電圧ｖｔｈ
を０．６Ｖに設定するために必要なチャンネル層の不純
物濃度Ｃｓと基板の不純物濃度ＣＢとチャンネル層の厚
さＷ、との間の関係が示されている。横軸はチャンネル
層の不純物濃度Ｃ３（１０” ／ａｍ３）を表わし、縦
軸は基板の不純物濃度ＣＢ （１０” ／ａｍ３）を
表わしている。このグラフにおいて、ゲート酸化膜は７
ｎｍの厚さを有しており、ソース・ドレイン領域の接合
深さは約１１００ｎに設定されている。チャンネル層の
不純物濃度Ｃ，をｌＸｌ０” ／ｃｍａ以下にしてもし
きい値電圧Ｖｔｈ−０，６Ｖを維持するためには、たと
えば基板の不純物濃度ｃＢが約８ｘｌＯ” ／ｃｍ’の
ときにチャンネル層の厚さＷＳが約２０μｍ以下であれ
ばよいことがこのグラフかられかる。
を０．６Ｖに設定するために必要なチャンネル層の不純
物濃度Ｃｓと基板の不純物濃度ＣＢとチャンネル層の厚
さＷ、との間の関係が示されている。横軸はチャンネル
層の不純物濃度Ｃ３（１０” ／ａｍ３）を表わし、縦
軸は基板の不純物濃度ＣＢ （１０” ／ａｍ３）を
表わしている。このグラフにおいて、ゲート酸化膜は７
ｎｍの厚さを有しており、ソース・ドレイン領域の接合
深さは約１１００ｎに設定されている。チャンネル層の
不純物濃度Ｃ，をｌＸｌ０” ／ｃｍａ以下にしてもし
きい値電圧Ｖｔｈ−０，６Ｖを維持するためには、たと
えば基板の不純物濃度ｃＢが約８ｘｌＯ” ／ｃｍ’の
ときにチャンネル層の厚さＷＳが約２０μｍ以下であれ
ばよいことがこのグラフかられかる。
第４Ａ図を参照して、第１Ｆ図のｎチャンネルＭＩＳＦ
ＥＴにおけるゲート電圧ＶＧとドレイン８ 電流Ｉ０との関係が実線の曲線で示されている。
ＥＴにおけるゲート電圧ＶＧとドレイン８ 電流Ｉ０との関係が実線の曲線で示されている。
第４Ａ図において、基板電位とソース電位はＯＶにされ
ており、ドレイン電位は０，１ｖにされている。破線の
曲線は、比較のために、第１５Ｆ図の従来のＭＩＳＦＥ
ＴにおけるＶ、に−ＩＤ関係を表わしている。このグラ
フより、第１Ｆ図のＭＩＳＦＥＴのコンダクタンスｇｍ
＝ ａｌｏ ／ａＶＯは約１０００μｓであることが
わかり、第１５Ｆ図のＭＩＳＦＥＴのコンダクタンスｇ
ｍ岬４８０μｓの２倍以上の高い値を有することがわか
る。
ており、ドレイン電位は０，１ｖにされている。破線の
曲線は、比較のために、第１５Ｆ図の従来のＭＩＳＦＥ
ＴにおけるＶ、に−ＩＤ関係を表わしている。このグラ
フより、第１Ｆ図のＭＩＳＦＥＴのコンダクタンスｇｍ
＝ ａｌｏ ／ａＶＯは約１０００μｓであることが
わかり、第１５Ｆ図のＭＩＳＦＥＴのコンダクタンスｇ
ｍ岬４８０μｓの２倍以上の高い値を有することがわか
る。
第４Ｂ図を参照して、第１Ｆ図のＭＩＳＦＥＴにおける
ドレイン電圧Ｖ、）とドレイン電流ＩＤとの関係が実線
の曲線で示されている。このグラフにおいて、基板電位
とソース電位はＯｖにされ、ゲート電位は５Ｖにされて
いる。破線の曲線は、比較のために、第１５Ｆ図の従来
のＭＩＳＦＥＴにおけるＶＤ−ＩＯ量関係表わしている
。第１Ｆ図のＭＩ ５ＦＥＴは低い不純物濃度のチャン
ネル層を有しているので、特にその３極間領域において
ドレイン電流が増大しておりミコンダクタンス９ ｇ、ｎが高くなっていることがわかる。ここで、３極間
領域とはＶ、−Ｉｏ曲線の傾斜領域を表わしている。ま
た、第１Ｆ図のＭＩＳＦＥＴは、その５極間領域におい
ても、第１５Ｆ図の従来のＭＩＳＦＥＴの比べて約５％
だけドレイン電流ＩＯが増大しており、５極間領域にお
いてもコンダクタンスｇ４が少し高くなっていることが
わかる。なお、５極間領域とは、ｖｐ ＩＤ曲線の飽
和領域を表わしている。
ドレイン電圧Ｖ、）とドレイン電流ＩＤとの関係が実線
の曲線で示されている。このグラフにおいて、基板電位
とソース電位はＯｖにされ、ゲート電位は５Ｖにされて
いる。破線の曲線は、比較のために、第１５Ｆ図の従来
のＭＩＳＦＥＴにおけるＶＤ−ＩＯ量関係表わしている
。第１Ｆ図のＭＩ ５ＦＥＴは低い不純物濃度のチャン
ネル層を有しているので、特にその３極間領域において
ドレイン電流が増大しておりミコンダクタンス９ ｇ、ｎが高くなっていることがわかる。ここで、３極間
領域とはＶ、−Ｉｏ曲線の傾斜領域を表わしている。ま
た、第１Ｆ図のＭＩＳＦＥＴは、その５極間領域におい
ても、第１５Ｆ図の従来のＭＩＳＦＥＴの比べて約５％
だけドレイン電流ＩＯが増大しており、５極間領域にお
いてもコンダクタンスｇ４が少し高くなっていることが
わかる。なお、５極間領域とは、ｖｐ ＩＤ曲線の飽
和領域を表わしている。
第５図を参照して、チャンネル層の不純物濃度Ｃ９（１
０” ７ｃｍ” ）に対する３極間領域におけるチャン
ネル層のコンダクタンスｇｍ−８１ｏ／ａＶｏ （ｍ
Ｓ）の依存性が示されている。このグラフにおいて、チ
ャンネル層の不純物濃度Ｃ８のみならず、基板の不純物
濃度ｃＢとチャンネル層の厚さＷ、が、第３図に関連し
て説明されたしきい値電圧ｖｔｈを０．６Ｖに維持する
条件を満たす範囲内で変化させられている。しかし、コ
ンダクタンスｇ、は、基板の不純物濃度ＣＢとチャンネ
ル層の厚さＷ、の変化にかかわらず、チャ０ ンネル層の不純物濃度Ｃ６にのみ系統的に依存して変化
している。すなわち、ＭＩ ５ＦＥＴのコンダクタンス
ｇｍは主にチャンネル層の不純物濃度Ｃ８にのみ依存す
ることがわかる。
０” ７ｃｍ” ）に対する３極間領域におけるチャン
ネル層のコンダクタンスｇｍ−８１ｏ／ａＶｏ （ｍ
Ｓ）の依存性が示されている。このグラフにおいて、チ
ャンネル層の不純物濃度Ｃ８のみならず、基板の不純物
濃度ｃＢとチャンネル層の厚さＷ、が、第３図に関連し
て説明されたしきい値電圧ｖｔｈを０．６Ｖに維持する
条件を満たす範囲内で変化させられている。しかし、コ
ンダクタンスｇ、は、基板の不純物濃度ＣＢとチャンネ
ル層の厚さＷ、の変化にかかわらず、チャ０ ンネル層の不純物濃度Ｃ６にのみ系統的に依存して変化
している。すなわち、ＭＩ ５ＦＥＴのコンダクタンス
ｇｍは主にチャンネル層の不純物濃度Ｃ８にのみ依存す
ることがわかる。
第６Ａ図を参照して、第１８Ａ図のインバータと同様な
インバータ回路が示されている。しかし、第６Ａ図のイ
ンバータにおいては、第１Ｆ図のＭＩＳＦＥＴがドライ
バ４ａとして用いられている。
インバータ回路が示されている。しかし、第６Ａ図のイ
ンバータにおいては、第１Ｆ図のＭＩＳＦＥＴがドライ
バ４ａとして用いられている。
第６Ｂ図、第６Ｃ図および第６Ｄ図のグラフは第１８Ｂ
図、第１８Ｃ図および第１８Ｄ図にそれぞれ類似してい
るが、実線の曲線は第６Ａ図のインバータの種々の特性
を表わしており、破線の曲線は第１８Ａ図のインバータ
の特性を表わしている。
図、第１８Ｃ図および第１８Ｄ図にそれぞれ類似してい
るが、実線の曲線は第６Ａ図のインバータの種々の特性
を表わしており、破線の曲線は第１８Ａ図のインバータ
の特性を表わしている。
第６Ｄ図かられかるように、第６Ａ図のインバータにお
ける消費電流Ｉ０は、第１８Ａ図のインバータのそれと
比べて増大している。すなわち、式（１）における電流
項Ｉｏ （ｔ）が増大しているので、インバータの伝
播遅延時間を−が小さくなる。また、第６Ｃ図かられか
るように、出力電圧Ｖｏｕｔのオフ電圧に対するオン電
圧の比が大き１ くなってノイズマージンが大きくなり、インバータのノ
イズに対する許容性が増大する。
ける消費電流Ｉ０は、第１８Ａ図のインバータのそれと
比べて増大している。すなわち、式（１）における電流
項Ｉｏ （ｔ）が増大しているので、インバータの伝
播遅延時間を−が小さくなる。また、第６Ｃ図かられか
るように、出力電圧Ｖｏｕｔのオフ電圧に対するオン電
圧の比が大き１ くなってノイズマージンが大きくなり、インバータのノ
イズに対する許容性が増大する。
半導体回路において、ノイズマージンが増大すれば、電
源電圧を低くすることが容易となる。しかし、ＭＩＳＦ
ＥＴのしきい値電圧を０．６Ｖよりさらに低くするには
、サブスレッショルドスロープからの制約によって、そ
のＭＩ ５ＦＥＴを低温で動作させる必要がある。低温
においては、キャリアの移動度に対する格子散乱の影響
は不純物散乱による影響に比べて相対的に小さくなって
くる。したがって、低温においては、キャリアの移動度
を高めるために、チャンネル層の不純物濃度を小さくす
ることがより重要となる。
源電圧を低くすることが容易となる。しかし、ＭＩＳＦ
ＥＴのしきい値電圧を０．６Ｖよりさらに低くするには
、サブスレッショルドスロープからの制約によって、そ
のＭＩ ５ＦＥＴを低温で動作させる必要がある。低温
においては、キャリアの移動度に対する格子散乱の影響
は不純物散乱による影響に比べて相対的に小さくなって
くる。したがって、低温においては、キャリアの移動度
を高めるために、チャンネル層の不純物濃度を小さくす
ることがより重要となる。
第７Ａ図ないし第７Ｆ図は本発明のもう１つの実施例に
よるＭＩＳＦＥＴの構造とその製造過程を示す断面図で
ある。
よるＭＩＳＦＥＴの構造とその製造過程を示す断面図で
ある。
第７Ａ図を参照して、シリコン基板４０１内にボロンイ
オンＢ＋が注入され、注入された不純物は十分にアニー
リングされる。第７Ａ図中の線８Ａ−８Ａに沿った断面
の不純物濃度分布を示す第２ ８Ａ図かられかるように、基板４０１は、アニリング後
において約ｌＸｌ０” ７ｃｍ”の不純物濃度を有して
いる。すなわち、第７Ａ図の基板４０１は、第１Ａ図の
基板３０１の不純物濃度である５Ｘ１０１７／ｃｍ８よ
り低い不純物濃度を有している。
オンＢ＋が注入され、注入された不純物は十分にアニー
リングされる。第７Ａ図中の線８Ａ−８Ａに沿った断面
の不純物濃度分布を示す第２ ８Ａ図かられかるように、基板４０１は、アニリング後
において約ｌＸｌ０” ７ｃｍ”の不純物濃度を有して
いる。すなわち、第７Ａ図の基板４０１は、第１Ａ図の
基板３０１の不純物濃度である５Ｘ１０１７／ｃｍ８よ
り低い不純物濃度を有している。
第７Ｂ図を参照して、第１Ｂ図におけると同様に分離酸
化膜４０２とチャンネルカット領域４０３が形成される
。その後、基板４０１上に約２０〜３０ｎｍの厚さのシ
リコン酸化膜４１０が堆積される。そのシリコン酸化膜
４１０を介して、シリコン基板４０１内へ１０ＫｅＶ以
下の低い加速エネルギによって約２×１０１２／ｃｍ２
のドース割合でボロンイオンが注入され、しきい値電圧
制御用の高不純物濃度層４１１が形成される。第８Ｂ図
は、第７Ｂ図中の線８Ｂ−８Ｂに沿った断面における不
純物濃度を示している。このグラフにおいて、破線の縦
線はシリコン酸化膜４１０とシリコン基板４０１との界
面の位置を表わしている。
化膜４０２とチャンネルカット領域４０３が形成される
。その後、基板４０１上に約２０〜３０ｎｍの厚さのシ
リコン酸化膜４１０が堆積される。そのシリコン酸化膜
４１０を介して、シリコン基板４０１内へ１０ＫｅＶ以
下の低い加速エネルギによって約２×１０１２／ｃｍ２
のドース割合でボロンイオンが注入され、しきい値電圧
制御用の高不純物濃度層４１１が形成される。第８Ｂ図
は、第７Ｂ図中の線８Ｂ−８Ｂに沿った断面における不
純物濃度を示している。このグラフにおいて、破線の縦
線はシリコン酸化膜４１０とシリコン基板４０１との界
面の位置を表わしている。
３
第７Ｃ図を参照して、シリコン酸化膜４１０が除去され
、約ｌＸｌ０” ／ｃｍ３以下の不純物濃度を有するエ
ピタキシャル層４０９がしきい値電圧制御層４１１上に
比較的低温で約１０〜２０μｍの厚さまで成長させられ
る。第８Ｃ図は、第７０図中の線８Ｃ−８Ｃに沿った断
面における不純物濃度分布を示しており、しきい値電圧
制御層４１１は約１． Ｏｎ ｍの厚さを有している。
、約ｌＸｌ０” ／ｃｍ３以下の不純物濃度を有するエ
ピタキシャル層４０９がしきい値電圧制御層４１１上に
比較的低温で約１０〜２０μｍの厚さまで成長させられ
る。第８Ｃ図は、第７０図中の線８Ｃ−８Ｃに沿った断
面における不純物濃度分布を示しており、しきい値電圧
制御層４１１は約１． Ｏｎ ｍの厚さを有している。
第７Ｄ図を参照して、第１Ｄ図におけると同様に、ゲー
ト絶縁膜４０４とゲート電極４０５が形成される。
ト絶縁膜４０４とゲート電極４０５が形成される。
第７Ｅ図を参照して、第１Ｅ図におけると同様に、ソー
ス・ドレイン領域４０６が形成される。
ス・ドレイン領域４０６が形成される。
このとき、ソース・ドレイン領域４０６はしきい値電圧
制御層４１１より深く形成される。
制御層４１１より深く形成される。
第７Ｆ図を参照して、第１Ｆ図におけると同様に、層間
絶縁膜４０７とソース・ドレイン電極４０８が形成され
、それによって、この実施例のＭＩ ５ＦＥＴが完成す
る。上述のように、第７Ｆ図のＭＩＳＦＥＴはしきい値
電圧制御層４１１より４ 深いソース・ドレイン領域４０６を有している。
絶縁膜４０７とソース・ドレイン電極４０８が形成され
、それによって、この実施例のＭＩ ５ＦＥＴが完成す
る。上述のように、第７Ｆ図のＭＩＳＦＥＴはしきい値
電圧制御層４１１より４ 深いソース・ドレイン領域４０６を有している。
すなわち、ｎ型のソース・ドレイン領域４０６の底面と
接する位置において、ｐ型の基板４０１は、第１Ｅ図の
基板３０１の不純物濃度である５×１０”／ｃｍ３より
低いｌＸｌ０”／ｃｍ’の不純物濃度を有している。し
たがって、第７Ｆ図のＭＩ ５ＦＥＴは、第１Ｆ図のＭ
ＩＳＦＥＴに比べて、ドレイン耐圧が改善されている。
接する位置において、ｐ型の基板４０１は、第１Ｅ図の
基板３０１の不純物濃度である５×１０”／ｃｍ３より
低いｌＸｌ０”／ｃｍ’の不純物濃度を有している。し
たがって、第７Ｆ図のＭＩ ５ＦＥＴは、第１Ｆ図のＭ
ＩＳＦＥＴに比べて、ドレイン耐圧が改善されている。
第９図を参照して、第７Ｆ図のＭＩＳＦＥＴにおけるド
レイン電圧ＶＤとドレイン電流１．との関係が実線の曲
線で示されている。このグラフにおいて、基板電位とソ
ース電位はＯｖにされ、ゲート電位は５ｖにされている
。比較のために、−点鎖線の曲線は第１Ｆ図のＭＩＳＦ
ＥＴのＶ、−ＩＤ関係を表わし、破線の曲線は第１５Ｆ
図の従来のＭＩＳＦＥＴのＶ、−１，関係を表わしてい
る。このグラフから、第７Ｆ図のＭＩＳＦＥＴは、第１
Ｆ図のものと比べて、コンダクタンスｇｍの改善の度合
を低下させることなく、ドレイン耐圧が改善されること
が理解されよう。
レイン電圧ＶＤとドレイン電流１．との関係が実線の曲
線で示されている。このグラフにおいて、基板電位とソ
ース電位はＯｖにされ、ゲート電位は５ｖにされている
。比較のために、−点鎖線の曲線は第１Ｆ図のＭＩＳＦ
ＥＴのＶ、−ＩＤ関係を表わし、破線の曲線は第１５Ｆ
図の従来のＭＩＳＦＥＴのＶ、−１，関係を表わしてい
る。このグラフから、第７Ｆ図のＭＩＳＦＥＴは、第１
Ｆ図のものと比べて、コンダクタンスｇｍの改善の度合
を低下させることなく、ドレイン耐圧が改善されること
が理解されよう。
５
第１０Ａ図を参照して、本発明のさらにもう１つの実施
例が示されている。第１０Ａ図のＭＩＳＦＥＴは、シリ
コン基板５０１１分離酸化膜５０２、チャンネルカット
領域５０３．ゲート絶縁膜５０４、ゲート電極５０５．
ソース・ドレイン領域５０６．チャンネル層５０９．Ｌ
きい値電圧制御層５１１１層間絶縁膜５０７．およびソ
ース・ドレイン電極５０８を含んでいる。
例が示されている。第１０Ａ図のＭＩＳＦＥＴは、シリ
コン基板５０１１分離酸化膜５０２、チャンネルカット
領域５０３．ゲート絶縁膜５０４、ゲート電極５０５．
ソース・ドレイン領域５０６．チャンネル層５０９．Ｌ
きい値電圧制御層５１１１層間絶縁膜５０７．およびソ
ース・ドレイン電極５０８を含んでいる。
第１０Ａ図のＭＩＳＦＥＴは第７Ｆ図のＭＩＳＦＥＴに
類似しているが、ゲート電極５０５は小さな仕事関数を
有している。そのように小さな仕事関数を有するゲート
電極５０５は、たとえば、高不純物濃度のｐ型子結晶シ
リコンを用いて形成することができる。ゲート電極５０
５は小さな仕事関数を有しているので、ゲート電圧が印
加されていない状態において、ゲート絶縁膜５０４下の
チャンネル層５０９は、エネルギバンド状態がフラット
バンド状態でなくてアキュムレーション状態となってい
る。フラットバンド状態とアキュムレーション状態は、
たとえばＡ、Ｓ、ＧＲＯＶＥ６ 著ＪＯＨＮ ＷＩＬＥＹ ＆ ５ＯＮＳ出版の“
Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ
ｏｆ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｄ
ｅｖｉｃｅ ｐｐ、２６４−２７１において説明さ
れている。すなわち、しきい値電圧制御層５１１のみな
らず、小さな仕事関数を有するゲート電極５０６もしき
い値電圧の制御に寄与することになる（上述（７）Ａ、
Ｓ、ＧＲＯＶＥの本ノｐｍ）、 ３２１〜３２７参照
）。したがって、第１０Ｂ図に示されているように、し
きい値電圧制御層５１１の不純物濃度は約２Ｘ１０”／
ｃｍ３のように低くすることができる。第１０Ｂ図は、
第１０Ａ図中の線１０Ｂ−１０Ｂに沿った断面における
ゲート絶縁膜５０４下の不純物濃度分布を示している。
類似しているが、ゲート電極５０５は小さな仕事関数を
有している。そのように小さな仕事関数を有するゲート
電極５０５は、たとえば、高不純物濃度のｐ型子結晶シ
リコンを用いて形成することができる。ゲート電極５０
５は小さな仕事関数を有しているので、ゲート電圧が印
加されていない状態において、ゲート絶縁膜５０４下の
チャンネル層５０９は、エネルギバンド状態がフラット
バンド状態でなくてアキュムレーション状態となってい
る。フラットバンド状態とアキュムレーション状態は、
たとえばＡ、Ｓ、ＧＲＯＶＥ６ 著ＪＯＨＮ ＷＩＬＥＹ ＆ ５ＯＮＳ出版の“
Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ
ｏｆ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｄ
ｅｖｉｃｅ ｐｐ、２６４−２７１において説明さ
れている。すなわち、しきい値電圧制御層５１１のみな
らず、小さな仕事関数を有するゲート電極５０６もしき
い値電圧の制御に寄与することになる（上述（７）Ａ、
Ｓ、ＧＲＯＶＥの本ノｐｍ）、 ３２１〜３２７参照
）。したがって、第１０Ｂ図に示されているように、し
きい値電圧制御層５１１の不純物濃度は約２Ｘ１０”／
ｃｍ３のように低くすることができる。第１０Ｂ図は、
第１０Ａ図中の線１０Ｂ−１０Ｂに沿った断面における
ゲート絶縁膜５０４下の不純物濃度分布を示している。
しきい値電圧制御層の不純物濃度が高いとき、製造プロ
セスをより低温で行なわなければならない。比較的低温
においては、良質のゲート絶縁膜を得るのが難しくなり
、イオン注入されたソース・ドレイン領域のアニーリン
グが不十分になるなどのおそれがある。すなわち、第１
０Ａ図ＭＩＳ７ ＦＥＴは、第７Ｆ図のＭＩ ５ＦＥＴに比べて、より高
い温度で製造プロセスを実行にすることを可能にする。
セスをより低温で行なわなければならない。比較的低温
においては、良質のゲート絶縁膜を得るのが難しくなり
、イオン注入されたソース・ドレイン領域のアニーリン
グが不十分になるなどのおそれがある。すなわち、第１
０Ａ図ＭＩＳ７ ＦＥＴは、第７Ｆ図のＭＩ ５ＦＥＴに比べて、より高
い温度で製造プロセスを実行にすることを可能にする。
第１１Ａ図ないし第１１Ｆ図は、本発明のさらにもう１
つの実施例によるＭＩＳＦＥＴの構造とその製造過程を
示す断面図である。
つの実施例によるＭＩＳＦＥＴの構造とその製造過程を
示す断面図である。
第１１Ａ図を参照して、第１Ａ図におけると同様に、シ
リコン基板６０１内にボロンイオンＢ＋が注入され、注
入された不純物は十分にアニーリングされる。第１１Ａ
図中の線１２Ａ−１２Ａに沿った断面の不純物濃度分布
を示す第１２Ａ図かられかるように、基板６０１はアニ
ーリング後において約５Ｘ１０”／ｃｍ３の不純物濃度
を有している。
リコン基板６０１内にボロンイオンＢ＋が注入され、注
入された不純物は十分にアニーリングされる。第１１Ａ
図中の線１２Ａ−１２Ａに沿った断面の不純物濃度分布
を示す第１２Ａ図かられかるように、基板６０１はアニ
ーリング後において約５Ｘ１０”／ｃｍ３の不純物濃度
を有している。
第１１Ｂ図を参照して、第１Ｂ図におけると同様に、第
１の分離酸化膜６０２とチャンネルカット領域６０３が
形成される。その後、約４０ｎｍ以上の厚さを有するシ
リコンパッド層６１２が基板６０１の表面と第１の分離
酸化膜６０２を覆うように形成される。シリコンパッド
層６１２内に８ は、１０〜２０ＫｅＶの加速エネルギと２×１０１１〜
５Ｘ１０” ／ｃｍ２のドース割合でボロンイオンＢ＋
が注入され、注入された不純物はアニーリングされる。
１の分離酸化膜６０２とチャンネルカット領域６０３が
形成される。その後、約４０ｎｍ以上の厚さを有するシ
リコンパッド層６１２が基板６０１の表面と第１の分離
酸化膜６０２を覆うように形成される。シリコンパッド
層６１２内に８ は、１０〜２０ＫｅＶの加速エネルギと２×１０１１〜
５Ｘ１０” ／ｃｍ２のドース割合でボロンイオンＢ＋
が注入され、注入された不純物はアニーリングされる。
第１２Ｂ図は、第１１Ｂ図中の線１２Ｂ−１２Ｂに沿っ
た断面における不純物濃度分布を示している。
た断面における不純物濃度分布を示している。
第１１Ｃ図を参照して、シリコンパッド層６１２上に約
１０〜２０ｎｍの厚さを有する低不純物濃度のシリコン
薄層６０９が比較的低温で堆積される。シリコンパッド
層６１２とシリコン薄層６０９は、少なくとも、シリコ
ンパッド層６１２が基板６０１に接する上方においてエ
ピタキシャルに単結晶化される。その後、シリコンパッ
ト層６１２とシリコン薄層６０９を比較的低温で選択的
に酸化することによって、第２の分離酸化膜６１Ｂが形
成される。第１２Ｃ図は、第１１０図中の線１２Ｃ−１
２Ｃに沿った断面における不純物濃度分布を示している
。
１０〜２０ｎｍの厚さを有する低不純物濃度のシリコン
薄層６０９が比較的低温で堆積される。シリコンパッド
層６１２とシリコン薄層６０９は、少なくとも、シリコ
ンパッド層６１２が基板６０１に接する上方においてエ
ピタキシャルに単結晶化される。その後、シリコンパッ
ト層６１２とシリコン薄層６０９を比較的低温で選択的
に酸化することによって、第２の分離酸化膜６１Ｂが形
成される。第１２Ｃ図は、第１１０図中の線１２Ｃ−１
２Ｃに沿った断面における不純物濃度分布を示している
。
第１１Ｄ図を参照して、シリコン薄層６０９上にゲート
絶縁膜６０４が形成され、ゲート絶縁膜９ ６０４上にゲート電極６０５が形成される。
絶縁膜６０４が形成され、ゲート絶縁膜９ ６０４上にゲート電極６０５が形成される。
第１１Ｅ図を参照して、ゲート電極６０５および分離酸
化膜６１３，６０２をマスクとして用いながら砒素がイ
オン注入され、注入された砒素イオンを比較的低温でア
ニーリングすることによってソース・ドレイン領域６０
６が形成される。
化膜６１３，６０２をマスクとして用いながら砒素がイ
オン注入され、注入された砒素イオンを比較的低温でア
ニーリングすることによってソース・ドレイン領域６０
６が形成される。
第１１Ｆ図を参照して、層間絶縁膜６０７とソース・ド
レイン電極６０８が形成され、それによってＭＩＳＦＥ
Ｔが完成する。第１１Ｆ図のＭＩＳＦＥＴにおいては、
ソース・ドレイン領域６０６の大部分が第１の分離酸化
膜６０２上に形成されているので、ソース・ドレイン領
域６０４と基板６０１との間の接合容量が小さくなる。
レイン電極６０８が形成され、それによってＭＩＳＦＥ
Ｔが完成する。第１１Ｆ図のＭＩＳＦＥＴにおいては、
ソース・ドレイン領域６０６の大部分が第１の分離酸化
膜６０２上に形成されているので、ソース・ドレイン領
域６０４と基板６０１との間の接合容量が小さくなる。
したがって、第１１Ｆ図のＭＩＳＦＥＴは、第１Ｆ図の
ものに比べて、さらに動作速度が改善される。
ものに比べて、さらに動作速度が改善される。
シリコンパッド層６１２が設けられるのは、ソース・ド
レイン領域６０６のうち第１分離酸化膜６０２上の部分
の抵抗を下げるために設けられている。したがって、ソ
ース・ドレイン領域６０６のうち第１分離酸化膜６０２
上の部分において、０ シリコンパッド層６１２とシリコン薄層６０９を他の低
抵抗層で置き換えてもよい。また、第１１Ｆ図のＭＩＳ
ＦＥＴは、ゲート絶縁膜６０４下において第８Ｃ図に示
されているような不純物濃度分布を持ってもよいことが
理解されよう。さらに、第１１Ｆ図のＭＩＳＦＥＴは、
ゲート電極６０５が小さな仕事関数を有するとともに、
第１０Ｂ図のような不純物濃度分布を有してもよいこと
が理解されよう。
レイン領域６０６のうち第１分離酸化膜６０２上の部分
の抵抗を下げるために設けられている。したがって、ソ
ース・ドレイン領域６０６のうち第１分離酸化膜６０２
上の部分において、０ シリコンパッド層６１２とシリコン薄層６０９を他の低
抵抗層で置き換えてもよい。また、第１１Ｆ図のＭＩＳ
ＦＥＴは、ゲート絶縁膜６０４下において第８Ｃ図に示
されているような不純物濃度分布を持ってもよいことが
理解されよう。さらに、第１１Ｆ図のＭＩＳＦＥＴは、
ゲート電極６０５が小さな仕事関数を有するとともに、
第１０Ｂ図のような不純物濃度分布を有してもよいこと
が理解されよう。
以上の実施例においては、約７ｎｍの厚さのゲート絶縁
膜と約１０ｎｍの厚さのチャンネル層を有するＭＩＳＦ
ＥＴが述べられたか、ゲート絶縁膜が７ｎｍより薄い場
合には、第１３Ａ図に示されているようにチャンネル層
を厚くすることができる。第１３Ａ図の横軸はゲート絶
縁膜下の深さを表わし、縦軸は不純物濃度を表わしてい
る。他方、ゲート絶縁膜が７ｎｍより厚い場合には、第
１３Ｂ図に示されているように、チャンネル層をより薄
くすればよい。
膜と約１０ｎｍの厚さのチャンネル層を有するＭＩＳＦ
ＥＴが述べられたか、ゲート絶縁膜が７ｎｍより薄い場
合には、第１３Ａ図に示されているようにチャンネル層
を厚くすることができる。第１３Ａ図の横軸はゲート絶
縁膜下の深さを表わし、縦軸は不純物濃度を表わしてい
る。他方、ゲート絶縁膜が７ｎｍより厚い場合には、第
１３Ｂ図に示されているように、チャンネル層をより薄
くすればよい。
また、第１４Ａ図に示されているように、しき１
い値電圧制御層が厚くされるとき、そのしきい値電圧制
御層の不純物濃度を下げることができる。
御層の不純物濃度を下げることができる。
他方、第１４Ｂ図に示されているように、しきい値電圧
制御層がチャンネル層から少し離れた深い位置に形成さ
れるとき、しきい値電圧制御層内の高濃度不純物がチャ
ンネル層内に拡散しにくくなるという利点がある。さら
に、第１４Ｃ図に示されているように、複数のしきい値
電圧制御層を設けてもよい。このとき、エネルギバンド
は高不純物濃度を有する双方のしきい値電圧制御層によ
ってピンニングされるので、これらのしきい値電圧制御
層の間に挾まれた層が薄いならば、その層の不純物濃度
を低くすることができる。
制御層がチャンネル層から少し離れた深い位置に形成さ
れるとき、しきい値電圧制御層内の高濃度不純物がチャ
ンネル層内に拡散しにくくなるという利点がある。さら
に、第１４Ｃ図に示されているように、複数のしきい値
電圧制御層を設けてもよい。このとき、エネルギバンド
は高不純物濃度を有する双方のしきい値電圧制御層によ
ってピンニングされるので、これらのしきい値電圧制御
層の間に挾まれた層が薄いならば、その層の不純物濃度
を低くすることができる。
さらにまた、以上の実施例ではｎチャンネルＭＩＳＦＥ
Ｔが述べられたが、本発明はｐチャンネルＭＩＳＦＥＴ
にも適用し得ることが当業者にとって容易に理解されよ
う。
Ｔが述べられたが、本発明はｐチャンネルＭＩＳＦＥＴ
にも適用し得ることが当業者にとって容易に理解されよ
う。
［発明の効果コ
以上のよう゛に、本発明によれば、高いキャリア移動度
を有する高速の微小なＭＩＳＦＥＴを提供２ することができる。また、ノイズの影響を受けにくい微
小なＭＩＳＦＥＴを提供することもできる。
を有する高速の微小なＭＩＳＦＥＴを提供２ することができる。また、ノイズの影響を受けにくい微
小なＭＩＳＦＥＴを提供することもできる。
さらに、低温で高速動作させるのに適した微小なＭＩ
５ＦＥＴを提供することができる。
５ＦＥＴを提供することができる。
第１八図ないし第１Ｆ図は、本発明の一実施例による微
小なＭＩＳＦＥＴの製造過程を示す断面図である。 第２Ａ図、第２Ｂ図および第２Ｃ図は、それぞれ第１Ａ
図中の線２Ａ−２Ａ、第１Ｃ図中の２Ｂ２Ｂおよび第１
Ｅ図中の線２Ｃ−２Ｃに沿った断面における不純物濃度
分布を示すグラフである。 第３図は、しきい値電圧を０．６ｖに設定するために必
要なチャンネル層の不純物濃度ＣＳと基板の不純物濃度
ＣＢとチャンネル層の厚さＷ、との間の関係を示すグラ
フである。 第４Ａ図と第４Ｂ図は、第１Ｆ図のＭＩＳＦＥＴの特性
を示すグラフである。 第５図は、チャンネル層の不純物濃度Ｃ５とトランスコ
ンダクタンスｇｍの関係を示すグラフで３ ある。 第６Ａ図は第１Ｆ図のＭＩＳＦＥＴを含むインバータの
回路図であり、第６Ｂ図ないし第６Ｄ図は第６Ａ図のイ
ンバータの種々の特性を示すグラフである。 第７Ａ図ないし第７Ｆ図は、本発明のもう１つの実施例
によるＭＩＳＦＥＴの製造過程を示す断面図である。 第８Ａ図、第８Ｂ図および第８Ｃ図は、それぞれ第７Ａ
図中の線８Ａ−８Ａ、第７Ｂ図中の線８Ｂ−８Ｂおよび
第７０図中の線８Ｃ−８Ｃに沿った断面にける不純物濃
度分布を示すグラフである。 第９図は、第７Ｆ図のＭＩＳＦＥＴにおけるドレイン電
圧とドレイン電流との関係を示すグラフである。 第１０Ａ図は本発明のさらにもう１つの実施例を示す断
面図であり、第１０Ｂ図は第１０Ａ図中の線１０Ｂ−１
０Ｂに沿った断面における不純物濃度分布を示すグラフ
である。 第１１Ａ図ないし第１１Ｆ図は、本発明のさら４ にもう１つの実施例によるＭＩＳＦＥＴの製造過程を示
す断面図である。 第１２Ａ図、第１２Ｂ図および第１２Ｃ図は、それぞれ
第１１Ａ図中の線１２Ａ−１２Ａ、第１１Ｂ図中の線１
２Ｂ−１２Ｂおよび第１１Ｃ図中の線１２Ｃ−１２Ｃに
沿った断面における不純物濃度分布を示すグラフである
。 第１３Ａ図と第１３Ｂ図は、ゲート絶縁膜の厚さの変化
に伴うチャンネル層の厚さの変化を例示するグラフであ
る。 第１４Ａ図ないし第１４Ｃ図は、しきい電圧制御層の変
化例を示すグラフである。 第１５Ａ図ないし第１５Ｆ図は、先行技術によるＭＩＳ
ＦＥＴの製造過程を示す断面図である。 第１６Ａ図、第１６Ｂ図および第１６Ｃ図は、それぞれ
第１５Ａ図中の線１６Ａ−１６Ａ、第１５０図中の線１
６Ｂ−１６Ｂおよび第１５Ｅ図中の線１６Ｃ−１６Ｃに
沿った断面における不純物濃度分布を示すグラフである
。 第１７Ａ図と第１７Ｂ図は、第１５Ｆ図の従来５ のＭＩ ５ＦＥＴの特性を示すグラフである。 第１８Ａ図は第１５Ｆ図の従来のＭＩＳＦＥＴを含むイ
ンバータの回路図であり、第１８Ｂ図ないし第１８Ｄ図
は第１８Ａ図のインバータの種々の特性を示すグラフで
ある。 第１９図は、シリコン内の室温におけるキャリアの移動
度に対する不純物濃度の影響を示すグラフである。 図において、３０１はシリコン基板、３０２は分離酸化
膜、３０３はチャンネルカット領域、３０４はゲート絶
縁膜、３０５はゲート電極、３０６はソース・ドレイン
領域、３０７は層間絶縁膜、３０８はソース・ドレイン
電極、３０９はチャンネル層を示す。
小なＭＩＳＦＥＴの製造過程を示す断面図である。 第２Ａ図、第２Ｂ図および第２Ｃ図は、それぞれ第１Ａ
図中の線２Ａ−２Ａ、第１Ｃ図中の２Ｂ２Ｂおよび第１
Ｅ図中の線２Ｃ−２Ｃに沿った断面における不純物濃度
分布を示すグラフである。 第３図は、しきい値電圧を０．６ｖに設定するために必
要なチャンネル層の不純物濃度ＣＳと基板の不純物濃度
ＣＢとチャンネル層の厚さＷ、との間の関係を示すグラ
フである。 第４Ａ図と第４Ｂ図は、第１Ｆ図のＭＩＳＦＥＴの特性
を示すグラフである。 第５図は、チャンネル層の不純物濃度Ｃ５とトランスコ
ンダクタンスｇｍの関係を示すグラフで３ ある。 第６Ａ図は第１Ｆ図のＭＩＳＦＥＴを含むインバータの
回路図であり、第６Ｂ図ないし第６Ｄ図は第６Ａ図のイ
ンバータの種々の特性を示すグラフである。 第７Ａ図ないし第７Ｆ図は、本発明のもう１つの実施例
によるＭＩＳＦＥＴの製造過程を示す断面図である。 第８Ａ図、第８Ｂ図および第８Ｃ図は、それぞれ第７Ａ
図中の線８Ａ−８Ａ、第７Ｂ図中の線８Ｂ−８Ｂおよび
第７０図中の線８Ｃ−８Ｃに沿った断面にける不純物濃
度分布を示すグラフである。 第９図は、第７Ｆ図のＭＩＳＦＥＴにおけるドレイン電
圧とドレイン電流との関係を示すグラフである。 第１０Ａ図は本発明のさらにもう１つの実施例を示す断
面図であり、第１０Ｂ図は第１０Ａ図中の線１０Ｂ−１
０Ｂに沿った断面における不純物濃度分布を示すグラフ
である。 第１１Ａ図ないし第１１Ｆ図は、本発明のさら４ にもう１つの実施例によるＭＩＳＦＥＴの製造過程を示
す断面図である。 第１２Ａ図、第１２Ｂ図および第１２Ｃ図は、それぞれ
第１１Ａ図中の線１２Ａ−１２Ａ、第１１Ｂ図中の線１
２Ｂ−１２Ｂおよび第１１Ｃ図中の線１２Ｃ−１２Ｃに
沿った断面における不純物濃度分布を示すグラフである
。 第１３Ａ図と第１３Ｂ図は、ゲート絶縁膜の厚さの変化
に伴うチャンネル層の厚さの変化を例示するグラフであ
る。 第１４Ａ図ないし第１４Ｃ図は、しきい電圧制御層の変
化例を示すグラフである。 第１５Ａ図ないし第１５Ｆ図は、先行技術によるＭＩＳ
ＦＥＴの製造過程を示す断面図である。 第１６Ａ図、第１６Ｂ図および第１６Ｃ図は、それぞれ
第１５Ａ図中の線１６Ａ−１６Ａ、第１５０図中の線１
６Ｂ−１６Ｂおよび第１５Ｅ図中の線１６Ｃ−１６Ｃに
沿った断面における不純物濃度分布を示すグラフである
。 第１７Ａ図と第１７Ｂ図は、第１５Ｆ図の従来５ のＭＩ ５ＦＥＴの特性を示すグラフである。 第１８Ａ図は第１５Ｆ図の従来のＭＩＳＦＥＴを含むイ
ンバータの回路図であり、第１８Ｂ図ないし第１８Ｄ図
は第１８Ａ図のインバータの種々の特性を示すグラフで
ある。 第１９図は、シリコン内の室温におけるキャリアの移動
度に対する不純物濃度の影響を示すグラフである。 図において、３０１はシリコン基板、３０２は分離酸化
膜、３０３はチャンネルカット領域、３０４はゲート絶
縁膜、３０５はゲート電極、３０６はソース・ドレイン
領域、３０７は層間絶縁膜、３０８はソース・ドレイン
電極、３０９はチャンネル層を示す。
Claims (2)
- （１）互いに２μｍ以下の距離だけ隔てられて半導体層
の表面に形成された第１導電型のソース・ドレイン領域
と、 前記ソース・ドレイン領域の間で前記ソース・ドレイン
領域の底面より浅く形成されていて１×１０＾１＾６／
ｃｍ＾３以下の不純物濃度を有する第２導電型のチャン
ネル層と、 前記チャンネル層下で１×１０＾１＾７／ｃｍ＾３以上
の不純物濃度を有する第２導電型のしきい値電圧制御領
域とを含むことを特徴とする微小なＭＩＳ型ＦＥＴ。 - （２）少なくとも表面から所定の深さまで１×１０＾１
＾７／ｃｍ＾３以上の第１導電型の不純物濃度を有する
半導体層を用意し、 前記半導体層の前記表面上に１×１０＾１＾５／ｃｍ＾
３以下の不純物濃度を有する第１導電型のエピタキシャ
ル層を成長させ、 前記エピタキシャル層の上表面から前記エピタキシャル
層の底面を越える深さを有する第２導電型のソース・ド
レイン領域を互いに２μｍ以下の距離だけ隔てて形成す
る工程を含み、 それによって、前記ソース・ドレイン領域の間に１×１
０＾１＾６／ｃｍ＾３以下の不純物濃度で２μｍ以下の
長さのチャンネル層を形成することを特徴とする微小な
ＭＩＳ型ＦＥＴの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005161A JP2660446B2 (ja) | 1990-01-12 | 1990-01-12 | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| US07/637,871 US5196908A (en) | 1990-01-12 | 1991-01-08 | Micro MIS type FET and manufacturing process therefor |
| US07/980,408 US5330923A (en) | 1990-01-12 | 1992-11-20 | Manufacturing process for a micro MIS type FET |
| US08/233,553 US5448093A (en) | 1990-01-12 | 1994-04-26 | Micro MIS type FET and manufacturing process therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005161A JP2660446B2 (ja) | 1990-01-12 | 1990-01-12 | 微小なｍｉｓ型ｆｅｔとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209876A true JPH03209876A (ja) | 1991-09-12 |
| JP2660446B2 JP2660446B2 (ja) | 1997-10-08 |
Family
ID=11603526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005161A Expired - Fee Related JP2660446B2 (ja) | 1990-01-12 | 1990-01-12 | 微小なｍｉｓ型ｆｅｔとその製造方法 |
Country Status (2)
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|---|---|
| US (3) | US5196908A (ja) |
| JP (1) | JP2660446B2 (ja) |
Cited By (3)
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