JPS62162360A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62162360A JPS62162360A JP61003481A JP348186A JPS62162360A JP S62162360 A JPS62162360 A JP S62162360A JP 61003481 A JP61003481 A JP 61003481A JP 348186 A JP348186 A JP 348186A JP S62162360 A JPS62162360 A JP S62162360A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、電界効果トランジスタを有する半導体装置お
よびその製造方法に関する。
よびその製造方法に関する。
電界効果トランジスタ（ＦＥＴ）は、二つの電極（ソー
ス、ドレイン）間の電流通路の導電率を第３ｆｆ！極（
ゲート）によって変化させ電流を制御するトランジスタ
である。従来の電界効果トランジスタ（例えば特公昭５
１−７４０３５号参照。）においては、電流の通路とな
る半導体基板の表面近傍に不純物が例えばイオン打込み
技術により高濃度に導入されている。この不純物導入は
、素子のしきい電圧を所望の値に設定することを主な目
的としている。しかし、従来の電界効果トランジスタで
は、この高濃度不純物層の存在によって、キャリア（電
子／正孔）の移動度が低下し、素子の伝達コンダクタン
スｇ１．ｌの向上が妨げられているという問題点があっ
た。
ス、ドレイン）間の電流通路の導電率を第３ｆｆ！極（
ゲート）によって変化させ電流を制御するトランジスタ
である。従来の電界効果トランジスタ（例えば特公昭５
１−７４０３５号参照。）においては、電流の通路とな
る半導体基板の表面近傍に不純物が例えばイオン打込み
技術により高濃度に導入されている。この不純物導入は
、素子のしきい電圧を所望の値に設定することを主な目
的としている。しかし、従来の電界効果トランジスタで
は、この高濃度不純物層の存在によって、キャリア（電
子／正孔）の移動度が低下し、素子の伝達コンダクタン
スｇ１．ｌの向上が妨げられているという問題点があっ
た。
本発明の目的は、電界効果トランジスタを有する半導体
装置において、所望のしきい電圧を得ると共に、キャリ
アの移動度の低下を低減し、伝達コンダクタンスを向上
させることができる半導体装置およびその製造方法を提
供することにある。
装置において、所望のしきい電圧を得ると共に、キャリ
アの移動度の低下を低減し、伝達コンダクタンスを向上
させることができる半導体装置およびその製造方法を提
供することにある。
電界効果トランジスタ（例えばＳｉ基板上に形成された
ＭＯＳＦＥＴ）において、電流の通路となるＳｉ基板表
面近傍の反転層は、一般に、Ｓｉ基板表面から約１００
人の厚さをもつ。ＭＯＳＦＥＴのしきい電圧は、一般に
、Ｓｉ基板表面から約１−程度の深さまでの不純物の濃
度により決定される。以上の２点から、Ｓｉ基板表面の
極く薄い１００〜３００人程度の領域膜厚純物の濃度の
みを低くくすることにより（キャリアすなわち電流の流
れる部分の不純物濃度を低くする）キャリア移動度の大
きい、すなわち伝達コンダクタンスｇＩ１１が大きく、
かつ素子のしきい電圧ＶＴＨが所望の値をもつ電界効果
トランジスタを実現することができる。
ＭＯＳＦＥＴ）において、電流の通路となるＳｉ基板表
面近傍の反転層は、一般に、Ｓｉ基板表面から約１００
人の厚さをもつ。ＭＯＳＦＥＴのしきい電圧は、一般に
、Ｓｉ基板表面から約１−程度の深さまでの不純物の濃
度により決定される。以上の２点から、Ｓｉ基板表面の
極く薄い１００〜３００人程度の領域膜厚純物の濃度の
みを低くくすることにより（キャリアすなわち電流の流
れる部分の不純物濃度を低くする）キャリア移動度の大
きい、すなわち伝達コンダクタンスｇＩ１１が大きく、
かつ素子のしきい電圧ＶＴＨが所望の値をもつ電界効果
トランジスタを実現することができる。
すなわち、本発明は、半導体層（半導体基板を含む）の
表面に形成された電界効果トランジスタを有する半導体
装置において、上記半導体層内の電流の流れる領域（電
流通路領域と称する）の全不純物濃度（ｐ型不純物濃度
およびＮ型不純物濃度の総和を意味する）を、該半導体
層の他の領域の全不純物濃度よりも低く制御することに
より、所望のしきい電圧値と、高い伝達コンダクタンス
ｇｌ１１とを同時に実現する半導体装置を提供するもの
である。
表面に形成された電界効果トランジスタを有する半導体
装置において、上記半導体層内の電流の流れる領域（電
流通路領域と称する）の全不純物濃度（ｐ型不純物濃度
およびＮ型不純物濃度の総和を意味する）を、該半導体
層の他の領域の全不純物濃度よりも低く制御することに
より、所望のしきい電圧値と、高い伝達コンダクタンス
ｇｌ１１とを同時に実現する半導体装置を提供するもの
である。
第１図は、本発明の一実施例のｎチャネルＭＯ８ＦＥＴ
の断面図である。図において、１はｐ型不純物がドープ
されたｐ ）！：！Ｓ Ｌ基板、２．３はｎ型の高濃度
不純物層から構成されるソース、ドレイン領域、４はゲ
ート電極、５はゲート酸化膜、６はＳｉ基板１の表面近
傍の電流通路領域に形成された全不純物濃度Ｎ、の低い
低濃度不純物層、７はゲート電極がしきい電圧にちょう
どバイアスされたときの空乏層を示す。
の断面図である。図において、１はｐ型不純物がドープ
されたｐ ）！：！Ｓ Ｌ基板、２．３はｎ型の高濃度
不純物層から構成されるソース、ドレイン領域、４はゲ
ート電極、５はゲート酸化膜、６はＳｉ基板１の表面近
傍の電流通路領域に形成された全不純物濃度Ｎ、の低い
低濃度不純物層、７はゲート電極がしきい電圧にちょう
どバイアスされたときの空乏層を示す。
本実施例において、ＭＯＳＦＥＴのしきい電圧ｖＴ■は
ほぼ次式で表わされる。
ほぼ次式で表わされる。
ＶＴＩＩｚφＩ４ｓ＋２φＦ＋ −２ＥＳ（ＩＮＡ
２？ｒ （１）ＣＯ ここで、φＭ８はゲート電極材料と基板Ｓｉとの仕事関
数差、φＦはフェルミ電圧、ＣＯは単位ゲート容量、Ｅ
ｓはＳｉの誘電率、ｑは単位電荷量。
２？ｒ （１）ＣＯ ここで、φＭ８はゲート電極材料と基板Ｓｉとの仕事関
数差、φＦはフェルミ電圧、ＣＯは単位ゲート容量、Ｅ
ｓはＳｉの誘電率、ｑは単位電荷量。
Ｎ＾はｐ型Ｓｉ基板１の不純物濃度、正確にはゲート電
極４直下のｐ型Ｓｉ基板１の空乏層７内の部分の不純物
濃度である。
極４直下のｐ型Ｓｉ基板１の空乏層７内の部分の不純物
濃度である。
第１図の実施例において、ゲート電極材料として、例え
ば集積回路技術でよく使用されるＮ型の不純物を含んだ
多結晶ＳＬを使用した場合には、式（１）のφＭＳの値
は一〇、９Ｖ、２φＦは約０，６Ｖとなるため、ｎチャ
ネルＭＯ８ＦＥＴにおいてスイッチング動作が可能なエ
ンハンスメント型の素子（ＶＴＲ＞０．５Ｖ）を実現す
るためｌｃ、ｓｉ基板１の不純物濃度Ｎ＾は下記の式を
満たすように選ばなければならない。
ば集積回路技術でよく使用されるＮ型の不純物を含んだ
多結晶ＳＬを使用した場合には、式（１）のφＭＳの値
は一〇、９Ｖ、２φＦは約０，６Ｖとなるため、ｎチャ
ネルＭＯ８ＦＥＴにおいてスイッチング動作が可能なエ
ンハンスメント型の素子（ＶＴＲ＞０．５Ｖ）を実現す
るためｌｃ、ｓｉ基板１の不純物濃度Ｎ＾は下記の式を
満たすように選ばなければならない。
ここで、ゲート酸化膜厚Ｔ。Ｘを２５ｎｍとすると、式
ＮＡ ＞６．１２Ｘ１０” （■−３）と極めて高濃
度のｐ型不純物を含んだＳｉ基板を使用しなればならな
い。
ＮＡ ＞６．１２Ｘ１０” （■−３）と極めて高濃
度のｐ型不純物を含んだＳｉ基板を使用しなればならな
い。
第２図は１式（２）よりゲート酸化膜厚Ｔ。Ｘと、素子
のしきい電圧ＶＴ１１を０．５ＶにするためのＳｉ基板
１の不純物濃度ＮＡの値との関係を示したもので１図か
ら明らかなように、ＭＯＳＦＥＴの性能を向上させるた
めに膜厚ＴａＸを薄くしてゆくと、ＮＡの値は（”ｒｏ
ｘ）−”に比例して急激に大きくなる。すなわち、高性
能集積回路用素子を実現するためには、ＮＡの値の大き
なＳｉ基板を使う必要がある。
のしきい電圧ＶＴ１１を０．５ＶにするためのＳｉ基板
１の不純物濃度ＮＡの値との関係を示したもので１図か
ら明らかなように、ＭＯＳＦＥＴの性能を向上させるた
めに膜厚ＴａＸを薄くしてゆくと、ＮＡの値は（”ｒｏ
ｘ）−”に比例して急激に大きくなる。すなわち、高性
能集積回路用素子を実現するためには、ＮＡの値の大き
なＳｉ基板を使う必要がある。
ここで、第１図の低濃度不純物層６は、その層中に含ま
れる不純物の量が少ないので、素子のしきい電圧に与え
る影響は小さい。したがって、素子のしきい電圧はほぼ
（２）式で決まると考えてよい。
れる不純物の量が少ないので、素子のしきい電圧に与え
る影響は小さい。したがって、素子のしきい電圧はほぼ
（２）式で決まると考えてよい。
他方、ＭＯＳＦＥＴの伝達コンダクタンスｇｍを決める
キャリア（ｎチャネルＭＯ３ＦＥＴの場合は電子）の移
動度μ６は、Ｓｉ基板表面近傍の全不純物濃度ＮＴとの
関係で、第３図に示される値となる（但し、室温の場合
）。したがって、従来のＭＯＳＦＥＴにおける、キャリ
アの流れるＳｉ基板表面近傍のＮＴが、Ｓｉ基板のＮＡ
より大きい（もしくはほぼ同一の）素子では、例えばＴ
ｏｘ ＝ ２５ｎｍの場合のＳｉ基板の他の領域のＮＡ
の値６、１２ Ｘ １０”■−３を考えると、μ６は７
００ｃＩＩ１２／Ｖ−ｓｅｃ以下となりＮｔ＝ＩＱ”ａ
ｎ−’の場合（μ６＝１３００Ｃ！Ｉｔ” ／ Ｖ−ｓ
ｅｃ）に比べて、ｊＬｅの値は約１／２に低下し、前に
も述べたように、素子の伝達コンダクタンスｇ、、ｌが
低下してしまうという問題があった。
キャリア（ｎチャネルＭＯ３ＦＥＴの場合は電子）の移
動度μ６は、Ｓｉ基板表面近傍の全不純物濃度ＮＴとの
関係で、第３図に示される値となる（但し、室温の場合
）。したがって、従来のＭＯＳＦＥＴにおける、キャリ
アの流れるＳｉ基板表面近傍のＮＴが、Ｓｉ基板のＮＡ
より大きい（もしくはほぼ同一の）素子では、例えばＴ
ｏｘ ＝ ２５ｎｍの場合のＳｉ基板の他の領域のＮＡ
の値６、１２ Ｘ １０”■−３を考えると、μ６は７
００ｃＩＩ１２／Ｖ−ｓｅｃ以下となりＮｔ＝ＩＱ”ａ
ｎ−’の場合（μ６＝１３００Ｃ！Ｉｔ” ／ Ｖ−ｓ
ｅｃ）に比べて、ｊＬｅの値は約１／２に低下し、前に
も述べたように、素子の伝達コンダクタンスｇ、、ｌが
低下してしまうという問題があった。
上述の如く、第１図に示した実施例によれば。
キャリアが流れるＳｉ基板表面に全不純物濃度ＮＴの低
い低濃度不純物層６を設けることにより、キャリアの移
動度μ。の大きな、すなわち素子の伝達コンダクタンス
ｇｌｌｌが大きく、シかもスイッチング動作が可能なエ
ンハンスメント型ＭＯ３ＦＥＴを実現することができた
。
い低濃度不純物層６を設けることにより、キャリアの移
動度μ。の大きな、すなわち素子の伝達コンダクタンス
ｇｌｌｌが大きく、シかもスイッチング動作が可能なエ
ンハンスメント型ＭＯ３ＦＥＴを実現することができた
。
なお、７第１図の説明で述べたように、素子のしきい電
圧を決定するＳｉ基板１の不純物濃度Ｎ＾は、正確には
ゲート電極４の下の部分の空乏層７の内部におけるＮＡ
の値であり、空乏層内部と空乏層外部のＮＡが異なって
いる場合でも上記議論は全く変わらないことは明らかで
ある。
圧を決定するＳｉ基板１の不純物濃度Ｎ＾は、正確には
ゲート電極４の下の部分の空乏層７の内部におけるＮＡ
の値であり、空乏層内部と空乏層外部のＮＡが異なって
いる場合でも上記議論は全く変わらないことは明らかで
ある。
第４図は、ｐチャネルＭＯ３ＦＥＴにおいて本発明を実
施した他の実施例を示す断面図である。
施した他の実施例を示す断面図である。
本実施例において、１′はｎ型のＳｉ基板、２′および
３′はｐ型窩濃度不純物層よりなるソース。
３′はｐ型窩濃度不純物層よりなるソース。
ドレイン領域、４′は例えばｎ型の多結晶Ｓｉから形成
されたゲート電極、５′はゲート酸化膜、６′はエンハ
ンスメン１〜型ＭＯ８ＦＥＴを形成するために設けられ
たｐ型の低濃度不純物層である。
されたゲート電極、５′はゲート酸化膜、６′はエンハ
ンスメン１〜型ＭＯ８ＦＥＴを形成するために設けられ
たｐ型の低濃度不純物層である。
なお、本実施例においては、所望のしきい電圧値（例え
ばＶｒｕ＝−０，５Ｖ）を得るために、ｎ型の多結晶Ｓ
ｉをゲート電極材料に使った場合、ｎ型のＳｉ基板１′
の表面をｐ型化する必要のあることは周知のことである
。本実施例の特徴は、第５図に示すように、このＳｉ基
板の表面に形成したｐ型不純物層をｎ型基板Ｓｉの不純
物濃度ＮＤを相殺する形で該ＮＤの値より大きなＮＡの
不純物を表面にドープする従来の構造と異なり、Ｎｏを
含まないＳｉ基板表面に所望のＮＡをもつ不純物層を形
成することである。本実施例において、Ｓｉ基板表面に
おける実効的なｐ型不純物濃度ＮＡ８は、従来素子と同
じであり、したがって、素子のしきい電圧値は従来と同
一となる。ところが、Ｓｉ基板表面のキャリア（本実施
例では正孔）が流れる電流通路での全不純物濃度ＮＴの
値は従来素子と本発明とでは下式のようになる。
ばＶｒｕ＝−０，５Ｖ）を得るために、ｎ型の多結晶Ｓ
ｉをゲート電極材料に使った場合、ｎ型のＳｉ基板１′
の表面をｐ型化する必要のあることは周知のことである
。本実施例の特徴は、第５図に示すように、このＳｉ基
板の表面に形成したｐ型不純物層をｎ型基板Ｓｉの不純
物濃度ＮＤを相殺する形で該ＮＤの値より大きなＮＡの
不純物を表面にドープする従来の構造と異なり、Ｎｏを
含まないＳｉ基板表面に所望のＮＡをもつ不純物層を形
成することである。本実施例において、Ｓｉ基板表面に
おける実効的なｐ型不純物濃度ＮＡ８は、従来素子と同
じであり、したがって、素子のしきい電圧値は従来と同
一となる。ところが、Ｓｉ基板表面のキャリア（本実施
例では正孔）が流れる電流通路での全不純物濃度ＮＴの
値は従来素子と本発明とでは下式のようになる。
ＮＴ（従来素子） ＝ ２ Ｎｏ＋ ＮＡｅＮｔ（本実
施例）＝ＮＡ− 明らかに本実施例においてＮＴは低く、したがって大き
な伝達コンダクタンスをもつエンハンスメント型ｐチャ
ネルＭＯ８ＦＥＴを実現することができる。
施例）＝ＮＡ− 明らかに本実施例においてＮＴは低く、したがって大き
な伝達コンダクタンスをもつエンハンスメント型ｐチャ
ネルＭＯ８ＦＥＴを実現することができる。
第６図（ａ）〜Ｃａ）は、本発明の製造方法の一実施例
を示す工程断面図である。
を示す工程断面図である。
まず、第６図（ａ）に示すように、ｐ型Ｓｉ基板１（不
純物濃度約１０”Ｃ１ｍ−’のｐ型不純物例えばＢ（ボ
ロン）を含む）のＭＯＳＦＥＴを形成する部分に、該Ｍ
Ｏ５ＦＥＴのしきい電圧を制御するためのｐ型不純物層
８を例えばイオン打込み技術により形成する。その後、
Ｓｉ基板１の表面を水蒸気雰囲気中で１例えば、９２０
℃、６気圧で３０分ウェット酸化を行なうと、厚さ約１
０Ｏｒ＋ｍの酸化膜９が形成される。このウェット酸化
により形成された酸化膜９には、公知のように、該酸化
膜９と接するＳｉ基板１の表面近傍のｐ型不純物（ボロ
ン）が吸収されるため、該Ｓｉ基板１の表面近傍のボロ
ンの不純物濃度は、急激に減少しく約１／１０の濃度）
、表面から約７０ｎｉの浅い領域に低濃度不純物層６が
形成される（第６図（ｂ））。
純物濃度約１０”Ｃ１ｍ−’のｐ型不純物例えばＢ（ボ
ロン）を含む）のＭＯＳＦＥＴを形成する部分に、該Ｍ
Ｏ５ＦＥＴのしきい電圧を制御するためのｐ型不純物層
８を例えばイオン打込み技術により形成する。その後、
Ｓｉ基板１の表面を水蒸気雰囲気中で１例えば、９２０
℃、６気圧で３０分ウェット酸化を行なうと、厚さ約１
０Ｏｒ＋ｍの酸化膜９が形成される。このウェット酸化
により形成された酸化膜９には、公知のように、該酸化
膜９と接するＳｉ基板１の表面近傍のｐ型不純物（ボロ
ン）が吸収されるため、該Ｓｉ基板１の表面近傍のボロ
ンの不純物濃度は、急激に減少しく約１／１０の濃度）
、表面から約７０ｎｉの浅い領域に低濃度不純物層６が
形成される（第６図（ｂ））。
次に、酸化膜９を化学的エツチング法等を用いて除去し
た後、酸化により新たにＭＯＳＦＥＴのゲート絶縁膜と
なるゲート酸化膜５を形成する。
た後、酸化により新たにＭＯＳＦＥＴのゲート絶縁膜と
なるゲート酸化膜５を形成する。
ゲート酸化膜５の上に良酒電性のゲート電極材料例えば
ｎ型多結晶Ｓｉ層を被着し、ゲート電極となる部分のみ
を残してエツチングにより除去し、ＭＯＳＦＥＴのゲー
ト電極４を形成する。その後ゲート電極４をイオン打込
みのマスクとして、ｎ型不純物を導入し、ｎ型ソース、
ドレイン領域２．３を形成する（第６図（Ｃ））。
ｎ型多結晶Ｓｉ層を被着し、ゲート電極となる部分のみ
を残してエツチングにより除去し、ＭＯＳＦＥＴのゲー
ト電極４を形成する。その後ゲート電極４をイオン打込
みのマスクとして、ｎ型不純物を導入し、ｎ型ソース、
ドレイン領域２．３を形成する（第６図（Ｃ））。
第７図（ａ）、（ｂ）は、第６図の実施例により形成し
たｎチャネルＭＯ５ＦＥＴの電流特性を測定した結果を
従来と比較して示す図である。ＭＯＳＦＥＴの条件は、
従来および本発明共に、ゲート酸化膜厚が８．４ｎｍ、
ソース、ドレイン領域の間隔が０．９５岬であり、表面
近傍の不純物濃度は従来が１０”ｃｍ−”、本発明が１
０１５印−３である。この図から、本発明を実施した素
子は、従来の素子と比べて伝達コンダクタンスが２倍以
上となっていることがわかる。
たｎチャネルＭＯ５ＦＥＴの電流特性を測定した結果を
従来と比較して示す図である。ＭＯＳＦＥＴの条件は、
従来および本発明共に、ゲート酸化膜厚が８．４ｎｍ、
ソース、ドレイン領域の間隔が０．９５岬であり、表面
近傍の不純物濃度は従来が１０”ｃｍ−”、本発明が１
０１５印−３である。この図から、本発明を実施した素
子は、従来の素子と比べて伝達コンダクタンスが２倍以
上となっていることがわかる。
第８図（ａ）〜（ｃ）は、本発明の製造方法の別の実施
例を示す工程断面図である。
例を示す工程断面図である。
まず、第８図（ａ）に示すように、ｎ型の不純物を含む
Ｓｉ基板１′の表面に、ｐ型の不純物を含むＳｉ層６“
を例えば分子線エピタキシャル法により被着させる。こ
のＳＬ層６′を形成する場合、例えば１１００℃の高温
処理を必要とするような通常のエピタキシャル技術を用
いると、Ｓｉ基板１′中のｎ型不純物が、エピタキシャ
ル層６１の中にも拡散してくるため、分子線エピタキシ
ャル等の低温の方法で形成するのが望ましい。例えば。
Ｓｉ基板１′の表面に、ｐ型の不純物を含むＳｉ層６“
を例えば分子線エピタキシャル法により被着させる。こ
のＳＬ層６′を形成する場合、例えば１１００℃の高温
処理を必要とするような通常のエピタキシャル技術を用
いると、Ｓｉ基板１′中のｎ型不純物が、エピタキシャ
ル層６１の中にも拡散してくるため、分子線エピタキシ
ャル等の低温の方法で形成するのが望ましい。例えば。
基板温度を５００〜６００°Ｃに保ち、１０”” Ｔｏ
ｒｒ程度の真空条件でＳｉを成長させると、０．１〜ｌ
ｎｍ／秒の速度で成長させることができる。
ｒｒ程度の真空条件でＳｉを成長させると、０．１〜ｌ
ｎｍ／秒の速度で成長させることができる。
次に、第８図（ｂ）に示すように、エピタキシャルＳＬ
層６１の表面に酸化膜あるいは絶縁膜５′をゲート絶縁
膜として形成する。このゲート絶縁膜５′の形成におい
てもＳｉ基板１′中の不純物の移動を抑えるため低温で
行なうことが望ましい。加圧雰囲気で酸化を行なうこと
により、低温においても容易に酸化膜を形成することが
できる。
層６１の表面に酸化膜あるいは絶縁膜５′をゲート絶縁
膜として形成する。このゲート絶縁膜５′の形成におい
てもＳｉ基板１′中の不純物の移動を抑えるため低温で
行なうことが望ましい。加圧雰囲気で酸化を行なうこと
により、低温においても容易に酸化膜を形成することが
できる。
以下、第６図の実施例と同様にして、ゲート電極４′、
ソース、ドレイン領域２′、３′（本実施例では、ｐチ
ャネルＭＯ５ＦＥＴであるので、ｐ型の不純物層）を形
成する。
ソース、ドレイン領域２′、３′（本実施例では、ｐチ
ャネルＭＯ５ＦＥＴであるので、ｐ型の不純物層）を形
成する。
第９図（ａ）〜（ｄ）は、第７図の実施例で行なった分
子線エピタキシャル法を用いて相補型ＭＯ３ＣＣ−ＭＯ
８）を形成した実施例を示す工程断面図である。
子線エピタキシャル法を用いて相補型ＭＯ３ＣＣ−ＭＯ
８）を形成した実施例を示す工程断面図である。
まず、第９図（ａ）に示すように、不純物濃度１０１０
１ｓａ’のｐ型Ｓｉ基板２１に、深さ約３１！ｍのｎ型
ウェル２２を形成する。その後、素子分離のためにｐ型
不純物をイオン打込みにより選択的に導入し、Ｐ型不純
物ｖＩ２４．２４’、 ２４’を形成し、次イテ該素子
分離領域に厚さ約１−の厚い酸化膜２３．２３′。
１ｓａ’のｐ型Ｓｉ基板２１に、深さ約３１！ｍのｎ型
ウェル２２を形成する。その後、素子分離のためにｐ型
不純物をイオン打込みにより選択的に導入し、Ｐ型不純
物ｖＩ２４．２４’、 ２４’を形成し、次イテ該素子
分離領域に厚さ約１−の厚い酸化膜２３．２３′。
２３′を形成する。
次に、第９図（ｂ）に示すように、ｎチャネルＭＯ５Ｆ
ＥＴおよびｐチャネル間Ｏ８ＦＥＴのしきい電圧ＶＴ＋
＋を制御するために、イオン打込みにより例えばｐ型の
不純物層（不純物濃度ｌｏ ｉ Ｇ〜ｔｏ”■−３）２
５．２６をそれぞれ形成する。その後、基板温度を約６
００℃に保ち、分子線エピタキシャル法を用いて不純物
を含まないＳ１層２７．２７′を約１人／秒の速度で、
ＳＬ基板２１上に厚さ１５ｎｍ成長させる。
ＥＴおよびｐチャネル間Ｏ８ＦＥＴのしきい電圧ＶＴ＋
＋を制御するために、イオン打込みにより例えばｐ型の
不純物層（不純物濃度ｌｏ ｉ Ｇ〜ｔｏ”■−３）２
５．２６をそれぞれ形成する。その後、基板温度を約６
００℃に保ち、分子線エピタキシャル法を用いて不純物
を含まないＳ１層２７．２７′を約１人／秒の速度で、
ＳＬ基板２１上に厚さ１５ｎｍ成長させる。
次に、第９図（ｃ）に示すように、酸素雰囲気中、９２
０℃、６気圧の条件で３０分酸化すると、Ｓｉ層２７．
２７′上にＨさ約１０ｎｍのゲート酸化膜２８．２８′
が形成されると共に、Ｓｉ層２７．２７′の厚さはこの
酸化により約１０ｎｍとなる。その後、酸化膜２８．２
８′上に例えば厚さ３００ｎｍの多結晶Ｓｉ膜を選択的
に形成し、ゲート電極２９．２９′を形成する。
０℃、６気圧の条件で３０分酸化すると、Ｓｉ層２７．
２７′上にＨさ約１０ｎｍのゲート酸化膜２８．２８′
が形成されると共に、Ｓｉ層２７．２７′の厚さはこの
酸化により約１０ｎｍとなる。その後、酸化膜２８．２
８′上に例えば厚さ３００ｎｍの多結晶Ｓｉ膜を選択的
に形成し、ゲート電極２９．２９′を形成する。
次に、第９図（ｄ）に示すように、ｎチャネルＭＯ３Ｆ
ＥＴ部分３３にはｎ＋型ソース、ドレイン領域３０．３
１を、またｐチャネルＭＯ８ＦＥＴ部分３４にはｐ＋型
ソース、ドレイン領域３０′、３１′を、ゲート電極２
９．２９′をそれぞれマスクとしてイオン打込み法によ
り形成する。この後、層間絶縁膜３２を被着し、該層間
絶縁膜３２のゲートまたはドレインの所望の位置に電極
引出し用の穴を選択的に開け、例えばＭ等の導電材料に
より相互配線（図示せず）を設け、Ｃ−ＭＯＳを構成し
た。本実施例において作成したＣ−ＭＯＳにおいても、
上記実施例と同様に伝達コンダクタンスを向上させるこ
とができた。
ＥＴ部分３３にはｎ＋型ソース、ドレイン領域３０．３
１を、またｐチャネルＭＯ８ＦＥＴ部分３４にはｐ＋型
ソース、ドレイン領域３０′、３１′を、ゲート電極２
９．２９′をそれぞれマスクとしてイオン打込み法によ
り形成する。この後、層間絶縁膜３２を被着し、該層間
絶縁膜３２のゲートまたはドレインの所望の位置に電極
引出し用の穴を選択的に開け、例えばＭ等の導電材料に
より相互配線（図示せず）を設け、Ｃ−ＭＯＳを構成し
た。本実施例において作成したＣ−ＭＯＳにおいても、
上記実施例と同様に伝達コンダクタンスを向上させるこ
とができた。
以上説明したように、本発明の半導体装置によれば、所
望のしきい電圧を得ると共に、キャリアの移動度の低下
を低減し、伝達コンダクタンスを向上させることができ
る。また、このような高性能の半導体装置は、従来の製
造方法を応用し、製造プロセスを複雑にすることなく、
容易に実現することができる。
望のしきい電圧を得ると共に、キャリアの移動度の低下
を低減し、伝達コンダクタンスを向上させることができ
る。また、このような高性能の半導体装置は、従来の製
造方法を応用し、製造プロセスを複雑にすることなく、
容易に実現することができる。
第１図は本発明の一実施例のｎチャネルＭＯ３ＦＥＴの
断面図、第２図はゲート酸化膜厚と、Ｓｉ基板の不純物
濃度との関係を示す図、第３図はキャリアの移動度とＳ
ｉ基板の全不純物濃度との関係を示す図、第４図は本発
明の別の実施例のｐチャネルＭＯ３ＦＥＴの断面図、第
５図は第４図の実施例を説明するための図、第６図（ａ
）〜（Ｑ）は本発明の製造方法の一実施例を示す工程断
面図、第７図（ａ）、（ｂ）はそれぞれ従来および第６
図の実施例の電流特性を測定した結果を示す図、第８図
（ａ）〜（Ｑ）は本発明の製造方法の別の実施例を示す
工程断面図、第９図（ａ）〜（ｄ）はＣ−ＭＯＳの製造
工程断面図である。 １．２１・・・ｐ形Ｓｉ基板 １′・・・ｎ型Ｓｉ基板 ２．３・・・ｎ型ソース、ドレイン領域２′、３′・・
・ｐ型ソース、ドレイン領域４．４′・・・ゲート電極 ５．５′、２９，２９′・・・ゲート酸化膜６．６′、
６“・・・低濃度不純物層 ７・・・空乏層 ８・・・ｐ型不純物層 ９・・・酸化膜 ２２・・・ｎ型ウェル ２３．２３′、２３“・・・素子分離用酸化膜２４．２
４′、２４“・・・ｐ型不純物層２５．２６・・・ｐ型
不純物層 ２７．２７′・・・Ｓｉ層 ２８．２８′・・・酸化膜 ３０．３１・・・ｎ＋型ソース、ドレイン領域３０′、
３１’・・・ｐ１型ソース、ドレイン領域３２・・・層
間絶縁膜
断面図、第２図はゲート酸化膜厚と、Ｓｉ基板の不純物
濃度との関係を示す図、第３図はキャリアの移動度とＳ
ｉ基板の全不純物濃度との関係を示す図、第４図は本発
明の別の実施例のｐチャネルＭＯ３ＦＥＴの断面図、第
５図は第４図の実施例を説明するための図、第６図（ａ
）〜（Ｑ）は本発明の製造方法の一実施例を示す工程断
面図、第７図（ａ）、（ｂ）はそれぞれ従来および第６
図の実施例の電流特性を測定した結果を示す図、第８図
（ａ）〜（Ｑ）は本発明の製造方法の別の実施例を示す
工程断面図、第９図（ａ）〜（ｄ）はＣ−ＭＯＳの製造
工程断面図である。 １．２１・・・ｐ形Ｓｉ基板 １′・・・ｎ型Ｓｉ基板 ２．３・・・ｎ型ソース、ドレイン領域２′、３′・・
・ｐ型ソース、ドレイン領域４．４′・・・ゲート電極 ５．５′、２９，２９′・・・ゲート酸化膜６．６′、
６“・・・低濃度不純物層 ７・・・空乏層 ８・・・ｐ型不純物層 ９・・・酸化膜 ２２・・・ｎ型ウェル ２３．２３′、２３“・・・素子分離用酸化膜２４．２
４′、２４“・・・ｐ型不純物層２５．２６・・・ｐ型
不純物層 ２７．２７′・・・Ｓｉ層 ２８．２８′・・・酸化膜 ３０．３１・・・ｎ＋型ソース、ドレイン領域３０′、
３１’・・・ｐ１型ソース、ドレイン領域３２・・・層
間絶縁膜
Claims (6)
- （１）半導体層の表面に形成された電界効果トランジス
タを有する半導体装置において、上記半導体層内の電流
通路領域の全不純物濃度が、該半導体層内の他の領域の
全不純物濃度に比べて低くなっていることを特徴とする
半導体装置。 - （２）上記半導体層の表面に絶縁膜を介してゲート電極
が形成されており、該ゲート電極直下の上記半導体層表
面近傍が上記電流通路領域であることを特徴とする特許
請求範囲第１項記載の半導体装置。 - （３）上記電流通路領域が、上記半導体層の他の領域の
導電型と同じ導電型の不純物のみを含むことを特徴とす
る特許請求範囲第１項または第２項記載の半導体装置。 - （４）半導体層の表面に形成された電界効果トランジス
タを有する半導体装置の製造方法において、上記半導体
層に第１導電型もしくは第２導電型の不純物を導入する
第１の工程と、上記半導体層の全不純物濃度よりも低い
全不純物濃度の電流通路領域を形成する第２の工程とを
具備することを特徴とする半導体装置の製造方法。 - （５）上記第１の工程を行なった後、上記第２の工程に
おいて、上記半導体層の表面を酸化して酸化膜を形成す
ることにより上記半導体層の表面近傍の不純物を該酸化
膜に吸収させて上記全不純物濃度の低い電流通路領域を
形成することを特徴とする特許請求範囲第４項記載の半
導体装置の製造方法。 - （６）上記第２の工程において、上記半導体層の表面に
全不純物濃度の低い層を被着することにより上記全不純
物濃度の低い電流通路領域を形成することを特徴とする
特許請求範囲第４項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003481A JPH0638497B2 (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003481A JPH0638497B2 (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62162360A true JPS62162360A (ja) | 1987-07-18 |
| JPH0638497B2 JPH0638497B2 (ja) | 1994-05-18 |
Family
ID=11558526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61003481A Expired - Lifetime JPH0638497B2 (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638497B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169059A (ja) * | 1987-01-06 | 1988-07-13 | Seiko Instr & Electronics Ltd | 半導体装置及びその製造方法 |
| JPH03209876A (ja) * | 1990-01-12 | 1991-09-12 | Mitsubishi Electric Corp | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| CN113394102A (zh) * | 2021-05-25 | 2021-09-14 | 上海华力集成电路制造有限公司 | Nmos器件制造方法和nmos器件 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633881A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS59151464A (ja) * | 1983-02-17 | 1984-08-29 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
-
1986
- 1986-01-13 JP JP61003481A patent/JPH0638497B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633881A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS59151464A (ja) * | 1983-02-17 | 1984-08-29 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169059A (ja) * | 1987-01-06 | 1988-07-13 | Seiko Instr & Electronics Ltd | 半導体装置及びその製造方法 |
| JPH03209876A (ja) * | 1990-01-12 | 1991-09-12 | Mitsubishi Electric Corp | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| CN113394102A (zh) * | 2021-05-25 | 2021-09-14 | 上海华力集成电路制造有限公司 | Nmos器件制造方法和nmos器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638497B2 (ja) | 1994-05-18 |
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