JPS63169059A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63169059A JPS63169059A JP62000761A JP76187A JPS63169059A JP S63169059 A JPS63169059 A JP S63169059A JP 62000761 A JP62000761 A JP 62000761A JP 76187 A JP76187 A JP 76187A JP S63169059 A JPS63169059 A JP S63169059A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータなどの電子機器に用いられて
いる相補型ＭＯＳトランジスタの半導体装置及びその製
造方法に関する。
いる相補型ＭＯＳトランジスタの半導体装置及びその製
造方法に関する。
この発明は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトラ
ンジスタとからなる相補型ＭＯＳトランジスタの半導体
装置及びその製造方法において、半導体基板上に膜厚の
薄いエピタキシャル層を設けることにより、ラッチアッ
プに強く、閾値電圧を制御しやすい半導体装置を安価に
提供するものである。
ンジスタとからなる相補型ＭＯＳトランジスタの半導体
装置及びその製造方法において、半導体基板上に膜厚の
薄いエピタキシャル層を設けることにより、ラッチアッ
プに強く、閾値電圧を制御しやすい半導体装置を安価に
提供するものである。
（従来の技術〕
従来、第２図に示すように、Ｐ型ＭＯ３＋−ランジスタ
とＮ型ＭＯＳトランジスタからなる相補型ＭＯＳトラン
ジスタの構造は、濃度の高いシリコン基板１にエピタキ
シャル層５１を形成し、そのエピタキシャル層の中にＰ
−ｗｅ１）領域２とＮ−ｗｅ１）領域３を形成し、Ｐ−
ｗｅｌｌ内にＮ型ＭＯＳトランジスタ、Ｎ ｗｅｌｌ
内にＰ型ＭＯＳトランジスタを形成して相補型ＭＯＳト
ランジスタを形成していた。例えば、Ｒｏｎａｌｄ Ｒ
，Ｔｒ＋＋ｕｔｍａｎ ”ＲＥＣＥＮＴ ＤＥＶＥＬＯ
Ｐ門ＥＮＴＳ ＩＮ Ｃ門Ｏ５ＬＡＴＣＨＵＰ” ＩＥ
ＤＭ’８４ ｒ’Ｐ２９７に記述されている。
とＮ型ＭＯＳトランジスタからなる相補型ＭＯＳトラン
ジスタの構造は、濃度の高いシリコン基板１にエピタキ
シャル層５１を形成し、そのエピタキシャル層の中にＰ
−ｗｅ１）領域２とＮ−ｗｅ１）領域３を形成し、Ｐ−
ｗｅｌｌ内にＮ型ＭＯＳトランジスタ、Ｎ ｗｅｌｌ
内にＰ型ＭＯＳトランジスタを形成して相補型ＭＯＳト
ランジスタを形成していた。例えば、Ｒｏｎａｌｄ Ｒ
，Ｔｒ＋＋ｕｔｍａｎ ”ＲＥＣＥＮＴ ＤＥＶＥＬＯ
Ｐ門ＥＮＴＳ ＩＮ Ｃ門Ｏ５ＬＡＴＣＨＵＰ” ＩＥ
ＤＭ’８４ ｒ’Ｐ２９７に記述されている。
しかし、従来の相補型ＭＯＳトランジスタは、ラッチア
ップに強くするために、ｗｅｌｌ領域と同じ程度の厚い
エピタキシャル層をシリコン基板表面に形成しているた
めに製造経費が多くなり、その結果、半導体装置を安価
に作ることができなかった。そこで、この発明は従来の
このような欠点を解決するため、ラッチアップに強い安
価な相補型ＭＯＳトランジスタの半導体装置及びその製
造方法を得ることを目的としている。
ップに強くするために、ｗｅｌｌ領域と同じ程度の厚い
エピタキシャル層をシリコン基板表面に形成しているた
めに製造経費が多くなり、その結果、半導体装置を安価
に作ることができなかった。そこで、この発明は従来の
このような欠点を解決するため、ラッチアップに強い安
価な相補型ＭＯＳトランジスタの半導体装置及びその製
造方法を得ることを目的としている。
上記問題点を解決するために、この発明は濃度の高いｗ
ｅｌ１６Ｎ域上に膜厚が非常に薄いエピタキシャル層を
簡単に形成することによりランチアンプに強い安価な相
補型ＭＯＳトランジスタを得られるようにした。
ｅｌ１６Ｎ域上に膜厚が非常に薄いエピタキシャル層を
簡単に形成することによりランチアンプに強い安価な相
補型ＭＯＳトランジスタを得られるようにした。
以下に、この発明の実施例を図面に基づいて説明する。
第１図は本発明の相補型ＭＯＳトランジスタの半導体装
置である。シリコン基板１の表面にＮ型ＭＯＳトランジ
スタの基板となるＰ −ｗｅｌｌ２及びＰ型ＭＯＳトラ
ンジスタの基板となるＮ−ｗｅｌｌ３を設け、さらに、
１０００Å以下の膜厚のエピタキシャル層５を設け、そ
のエピタキシャル５の上にゲート絶縁ｖ６及びゲート電
極９を設ける。
置である。シリコン基板１の表面にＮ型ＭＯＳトランジ
スタの基板となるＰ −ｗｅｌｌ２及びＰ型ＭＯＳトラ
ンジスタの基板となるＮ−ｗｅｌｌ３を設け、さらに、
１０００Å以下の膜厚のエピタキシャル層５を設け、そ
のエピタキシャル５の上にゲート絶縁ｖ６及びゲート電
極９を設ける。
ソース・ドレイン領域１０．１）はゲート電極９の両側
に設けである。シリコン基板１及び−ｅ Ｉ １ ｅＵ
域２゜３の濃度を１０”ａｔｏｍｓ／ｃｆｌｌ程度に高
くすればラッチアップには非常に強い半導体装置になる
。ｗｅｌｌ領域の濃度を高くするとＭＯＳトランジスタ
の閾値電圧は高くなってしまうが、エピタキシャル層５
により電源電圧５ｖ以下の適当な閾値電圧にすることが
できる。このエピタキシャル層５が厚いと、短チヤネル
効果が大きくなりやす（なるため、ｗｅｌｌの空乏層幅
より薄くする必要がある。また、Ｐ型及びＮ型ＭＯＳト
ランジスタ共方に同一エピタキシャル層を形成するため
に、一方のトランジスタの閾値電圧がノーマリＯＮにな
ってしまう。
に設けである。シリコン基板１及び−ｅ Ｉ １ ｅＵ
域２゜３の濃度を１０”ａｔｏｍｓ／ｃｆｌｌ程度に高
くすればラッチアップには非常に強い半導体装置になる
。ｗｅｌｌ領域の濃度を高くするとＭＯＳトランジスタ
の閾値電圧は高くなってしまうが、エピタキシャル層５
により電源電圧５ｖ以下の適当な閾値電圧にすることが
できる。このエピタキシャル層５が厚いと、短チヤネル
効果が大きくなりやす（なるため、ｗｅｌｌの空乏層幅
より薄くする必要がある。また、Ｐ型及びＮ型ＭＯＳト
ランジスタ共方に同一エピタキシャル層を形成するため
に、一方のトランジスタの閾値電圧がノーマリＯＮにな
ってしまう。
従って、第１図のようにソース・ドレイン領域の深さよ
り浅い膜厚になる。第１図のように両方のｗｅｌｌは、
必ずしも形成する必要はない。シリコン２Ｈ７ｉＥＩが
一方のＭＯＳトランジスタの基板を兼ねるようにすれば
、ｗｅｌｌはＰ −ｗｅｌｌ、 Ｎ−ｗｅｌｌのどちら
か一方でよい。
り浅い膜厚になる。第１図のように両方のｗｅｌｌは、
必ずしも形成する必要はない。シリコン２Ｈ７ｉＥＩが
一方のＭＯＳトランジスタの基板を兼ねるようにすれば
、ｗｅｌｌはＰ −ｗｅｌｌ、 Ｎ−ｗｅｌｌのどちら
か一方でよい。
第３図は、第１図の半導体装置の！！！！造工程を示し
た断面図である。まず、第３図ｆａｔのようにシリコン
基板１表面にＰ−ｗｅｌｌ２とＮ−賀ｅｌｌ ３を形成
する。次に、第３図（ｂ）のようにトランジスタ分離領
域４を形成し、第３図ｔｅｌのようにエピタキシャル層
５を選択成長させる。分離領域４はシリコン酸化膜であ
るためエピタキシャル層は形成されない。次に、第３図
ｆｄ＋の如く、エピタキシャル層５の上にゲート絶縁膜
６を形成する。ゲート絶縁膜６は、ｗｅｌｌｌｌ域から
のオートドンプを防ぐためにエピタキシャル層形成温度
以下である必要がある。
た断面図である。まず、第３図ｆａｔのようにシリコン
基板１表面にＰ−ｗｅｌｌ２とＮ−賀ｅｌｌ ３を形成
する。次に、第３図（ｂ）のようにトランジスタ分離領
域４を形成し、第３図ｔｅｌのようにエピタキシャル層
５を選択成長させる。分離領域４はシリコン酸化膜であ
るためエピタキシャル層は形成されない。次に、第３図
ｆｄ＋の如く、エピタキシャル層５の上にゲート絶縁膜
６を形成する。ゲート絶縁膜６は、ｗｅｌｌｌｌ域から
のオートドンプを防ぐためにエピタキシャル層形成温度
以下である必要がある。
次に第３図Ｔｆｌの如く、ゲート電極９を形成し、第３
図＋ｇ＋の如く、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタのソース・ドレイン領域１０．１）をそれ
ぞれ形成する。ゲート電極９の成形後は通常の工程と同
様である。ただし、各工程温度は、エピタキシャル層５
の形成温度以下にしなければならない。温度が高いと、
基板１．ｗｅｌｌ領域２゜３からのオートドープにより
トランジスタの閾値電圧が７を源電圧以上になってしま
う。閾値電圧は、ｗａｌｌの不純物濃度とエピタキシャ
ル層５の不純物７；度と膜厚によって；ν制御できる。
図＋ｇ＋の如く、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタのソース・ドレイン領域１０．１）をそれ
ぞれ形成する。ゲート電極９の成形後は通常の工程と同
様である。ただし、各工程温度は、エピタキシャル層５
の形成温度以下にしなければならない。温度が高いと、
基板１．ｗｅｌｌ領域２゜３からのオートドープにより
トランジスタの閾値電圧が７を源電圧以上になってしま
う。閾値電圧は、ｗａｌｌの不純物濃度とエピタキシャ
ル層５の不純物７；度と膜厚によって；ν制御できる。
さらに、第３図（ｅｌの如く、エピタキシャル層を介し
てイオン注入すれば精度高く制御できる。イオン注入は
エピタキシャル層形成前の工程で行ってもよい。イオン
注入による不純物濃度のピーク位置は、闇値を精度よく
制御するためにエピタキシャル層より深くする必要があ
る。
てイオン注入すれば精度高く制御できる。イオン注入は
エピタキシャル層形成前の工程で行ってもよい。イオン
注入による不純物濃度のピーク位置は、闇値を精度よく
制御するためにエピタキシャル層より深くする必要があ
る。
本発明に用いられているエピタキシャル層は、分子層エ
ピタキシャル成長法（特開昭６１−３４９２８号公報参
照）、ＭＢＥ （杉浦他“ＳｉのＭＢＥ”応用物理第５
１巻、第８号（１９Ｂ２） ＰＰ９３８参照）などの膜
厚制御性の高いＪ低温エピタキシャル可能な方法によっ
て形成される。形成温度は、ｗｅｌｌ領域からのオート
ドープを防くために低温（９００℃以下）である必要が
ある。オートドープを防がないと、トランジスタの閾値
電圧は非常に高くなってしまう。
ピタキシャル成長法（特開昭６１−３４９２８号公報参
照）、ＭＢＥ （杉浦他“ＳｉのＭＢＥ”応用物理第５
１巻、第８号（１９Ｂ２） ＰＰ９３８参照）などの膜
厚制御性の高いＪ低温エピタキシャル可能な方法によっ
て形成される。形成温度は、ｗｅｌｌ領域からのオート
ドープを防くために低温（９００℃以下）である必要が
ある。オートドープを防がないと、トランジスタの閾値
電圧は非常に高くなってしまう。
この発明は、以上説明したように、１０００Å以下の非
常に薄い膜厚のエピタキシャル層を不純物濃度の高い基
板上に簡単に形成しているために、ラッチアップに強い
相補型ＭＯＳトランジスタの半１、グ体装置を安価に提
供できる。
常に薄い膜厚のエピタキシャル層を不純物濃度の高い基
板上に簡単に形成しているために、ラッチアップに強い
相補型ＭＯＳトランジスタの半１、グ体装置を安価に提
供できる。
第１図は、本発明の半導体装置の断面図、第２図は、従
来の半導体装置の断面図、第３図＋ａｌ〜（川は、本発
明の半導体装置の製造工程順を示す断面図である。 １・・・シリコン基板 ２・・・Ｐ−−ｅ１）ｗＩ域 ３・・・Ｎ −ｗｅｌｌ領域 ４・・・分離領域 ５・・・エピタキシャル領域 ６ ・ ・ ・ゲート１色卑１膜 ９・・・ゲート電極 １０．１）・・・ソース・ドレイン領域以上 出願人 セイコー電子工業株式会社 ＣＭＯ５）−ヲンジスダの前曲面 第２図 第３０ ｗ１３図
来の半導体装置の断面図、第３図＋ａｌ〜（川は、本発
明の半導体装置の製造工程順を示す断面図である。 １・・・シリコン基板 ２・・・Ｐ−−ｅ１）ｗＩ域 ３・・・Ｎ −ｗｅｌｌ領域 ４・・・分離領域 ５・・・エピタキシャル領域 ６ ・ ・ ・ゲート１色卑１膜 ９・・・ゲート電極 １０．１）・・・ソース・ドレイン領域以上 出願人 セイコー電子工業株式会社 ＣＭＯ５）−ヲンジスダの前曲面 第２図 第３０ ｗ１３図
Claims (5)
- （１）半導体基板表面にＰ型ＭＯＳトランジスタとＮ型
ＭＯＳトランジスタとから成る相補型ＭＯＳトランジス
タの半導体装置において、半導体基板表面に前記トラン
ジスタのソース・ドレイン領域の深さより膜厚の薄い閾
値電圧制御用のエピタキシャル層を設けたことを特徴と
した半導体装置。 - （２）前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳト
ランジスタに設けられている前記エピタキシャル層が同
一導電型であることを特徴とする特許請求の範囲第１項
記載の半導体装置。 - （３）半導体基板表面にＰ型のＭＯＳトランジスタとＮ
型のＭＯＳトランジスタとから成る相補型ＭＯＳトラン
ジスタを形成する半導体装置の製造方法において、前記
半導体基板表面に前記半導体基板と逆の導電型のウェル
領域を形成する工程と、前記半導体基板表面にエピタキ
シャル層を形成する工程と、前記エピタキシャル層上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
ゲート電極を形成する工程と、前記ゲート電極の両側に
ソース・ドレイン領域を形成する工程とから成る半導体
装置の製造方法。 - （４）前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳト
ランジスタの閾値電圧が、前記エピタキシャル層の膜厚
と濃度により制御されることを特徴とする特許請求の範
囲第３項記載の半導体装置の製造方法。 - （５）前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳト
ランジスタの閾値電圧が、前記エピタキシャル層より深
い前記半導体基板表面に最大濃度領域を形成するイオン
注入工程により制御されることを特徴とする特許請求の
範囲第３項または第４項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000761A JPS63169059A (ja) | 1987-01-06 | 1987-01-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000761A JPS63169059A (ja) | 1987-01-06 | 1987-01-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169059A true JPS63169059A (ja) | 1988-07-13 |
Family
ID=11482676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62000761A Pending JPS63169059A (ja) | 1987-01-06 | 1987-01-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169059A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417038B1 (en) | 1998-01-29 | 2002-07-09 | Nec Corporation | Method of fabricating semiconductor device |
| KR20030002020A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 모스펫 제조방법 |
| US9147744B2 (en) | 2012-08-03 | 2015-09-29 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112574A (ja) * | 1973-02-24 | 1974-10-26 | ||
| JPS5140884A (ja) * | 1974-10-04 | 1976-04-06 | Hitachi Ltd | |
| JPS62162360A (ja) * | 1986-01-13 | 1987-07-18 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-01-06 JP JP62000761A patent/JPS63169059A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112574A (ja) * | 1973-02-24 | 1974-10-26 | ||
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| US9691767B2 (en) | 2012-08-03 | 2017-06-27 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of semiconductor device |
| US10192866B2 (en) | 2012-08-03 | 2019-01-29 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of semiconductor device |
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