KR20030002020A - 모스펫 제조방법 - Google Patents

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Abstract

본 발명은 실리콘기판 소정부분에 N웰을 형성하는 단계와 N형 채널 장벽 형성을 위한 이온주입을 실시하는 단계, 상기 실리콘기판 표면의 소정영역에 P형 에피택셜층을 얇게 증착하는 단계, 상기 P형 에피택셜층상에 게이트산화막을 형성하는 단계 및 상기 게이트산화막상에 게이트전극을 형성하는 단계를 포함하여 이루어지는 PMOSFET의 제조방법을 제공한다. 본 발명은 PMOSFET의 채널 깊이를 P형 에피택셜층의 두께로 조절함으로써 용이하게 짧은 채널을 갖는 PMOSFET를 구현할 수 있다. 또한, 문턱전압의 균일도를 개선할 수 있으며 이에 따라 짧은 채널 효과도 개선할 수 있다.

Description

모스펫 제조방법{Method of fabricating PMOSFET}
본 발명은 PMOSFET 제조방법에 관한 것으로, 특히 실리콘기판 표면에 P형 에피택셜층의 두께만으로 채널깊이를 조절함으로써 채널을 얕게 형성하여 짧은 채널길이를 갖는 PMOSFET를 형성하는 방법에 관한 것이다.
도1의 에너지대역도에 나타낸 바와 같이 종래의 PMOS의 경우, N형 폴리실리콘 게이트(A)를 사용하기 때문에 게이트산화막(B)과 P형 채널 이온주입층(C) 사이에 공핍층(Depletion layer)(E)이 생성되고, 채널 이온주입층(C)과 N웰(D) 사이에도 공핍층(G)이 생성된다. 게이트(A)에 음의 전압이 인가되면 두 공핍층 사이에 반전층이 형성되어 채널(F)이 형성된다. 이때, 형성되는 채널의 깊이는 채널 이온주입시의 에너지에 의해 결정된다. 따라서 얕은 채널 깊이를 얻기 위해서는 낮은 에너지의 이온주입을 해야 하나, 이는 장비의 한계로 인해 힘이 들며, 에너지를 감소할 경우 이온주입 Rp와 △Rp의 변화에 의해 PMOS 문턱전압이 변하게 되어 짧은 채널길이를 갖는 PMOS를 구현하는 데에는 한계가 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 실리콘기판 표면에 얇은 P형 에피택셜층의 두께와 농도를 조절하여 채널영역이 형성되도록 하여 짧은 채널길이를 갖는 PMOS를 형성하는 방법을 제공하는데 목적이 있다.
도1은 종래기술에 의해 형성된 PMOSFET의 에너지대역도.
도2는 본 발명에 의해 형성된 PMOFET의 에너지대역도
도3a 내지 도3e는 본 발명에 의한 PMOSFET의 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 소자분리막
3 : N웰 4 : N형 채널장벽 이온주입
6 : P형 에피택셜층 7 : 게이트산화막
8 : 게이트 폴리실리콘 9 : 게이트 상부절연막
10 : P형 LDD 형성을 위한 이온주입 11 : 게이트 측벽 스페이서
12 : 소오스 및 드레인영역
상기 목적을 달성하기 위한 본 발명의 PMOSFET 제조방법은 실리콘기판 소정부분에 N웰을 형성하는 단계와; N형 채널 장벽 형성을 위한 이온주입을 실시하는 단계; 상기 실리콘기판 표면의 소정영역에 P형 에피택셜층을 얇게 증착하는 단계; 상기 P형 에피택셜층상에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막상에 게이트전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 N웰 형성후, N형 채널 장벽 형성을 위한 이온주입을 실시한 다음 P형 에피택셜층을 형성한다. 이에 따라 도2의 에너지대역도에 나타낸 바와 같이 N형 폴리실리콘 게이트(A)에 의해 게이트산화막(B)과 P형 에피택셜층(H) 사이에 공핍층(J)이 생성되고, P형 에피택셜층(H)과 N형 채널 장벽(I) 사이에 공핍층(K)이 생성된다. 이때, 생성되는 채널(F)의 깊이는 N형 채널 장벽의 농도가 높기 때문에 에피택셜층과 채널 장벽 사이의 공핍이 에피택셜층에만 일어나므로 에피택셜층의 두께만으로 채널 깊이를 조절할 수 있어 얕은 채널을 용이하게 형성할 수 있다.
다음에 도3을 참조하여 본 발명에 의한 PMOS 형성방법을 상세히 설명한다.
먼저, 도3a에 나타낸 바와 같이 실리콘기판(1)에 N웰 형성을 위한 이온주입을 실시한다. 도3a에서 참조부호2는 소자분리영역을 나타낸다.
이어서 도3b에 나타낸 바와 같이 어닐링공정을 통해 N웰(3)을 확산시킨 후, N형 채널 장벽 형성을 위한 이온주입(4)을 실시한다. 이때, 이온주입 에너지는 작고, 농도는 높게 하여 후속공정에서 형성된 P형 에피택셜층에 의해 실리콘기판이 공핍화되는 것을 방지한다. 예를 들면, 인(phosphorus)을 10-20KeV의 에너지로 이온주입하여 N형 채널 장벽을 형성한다.
다음에 도3c에 나타낸 바와 같이 액티브 영역에 해당하는 기판 표면에 P형 에피택셜층(6)을 300Å이하의 두께로 얇게 선택적으로 증착한다. 이 P형 에피택셜층(6)이 PMOS의 채널로 사용되는 것이다. 이어서 기판상에 게이트산화막(7)을 형성한다.
이어서 도3d에 나타낸 바와 같이 상기 게이트산화막(7)상에 게이트 형성을 위한 폴리실리콘(8)과 게이트 상부절연막(9)으로서 산화막 또는 질화막을 차례로 증착한 후, 사진식각공정을 통해 소정의 게이트전극 패턴으로 패터닝한다. 이어서 P형 LDD영역 형성을 위한 이온주입(10)을 실시한다.
다음에 도3e에 나타낸 바와 같이 상기 형성된 게이트전극 측면에 산화막 또는 질화막으로 스페이서(11)를 형성한 후, 소오스 및 드레인 형성을 위한 이온주입을 실시한 후, 어닐링을 행하여 기판 소정부분에 소오스 및 드레인영역(12)을 형성한다.
상기 N형 채널 장벽을 형성하지 않고 P형 에피택셜층만을 형성하여 PMOS의 채널로 사용하는 것도 가능하다.
상기와 같이 PMOSFET를 형성하면 PMOSFET의 채널 깊이를 P형 에피택셜층(6)의 두께로 조절할 수 있다. 따라서 얕은 채널(<200Å)을 쉽게 형성할 수 있어 짧은 채널을 갖는 PMOS의 구현이 가능해진다. 또한, 채널의 깊이가 일정하기 때문에PMOS의 문턱전압(Vt)의 균일도를 개선할 수 있어 소자의 디자인룰이 감소함에 따라 나타나는 문제점인 짧은 채널효과(펀치쓰루)를 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 PMOSFET의 채널 깊이를 P형 에피택셜층의 두께로 조절함으로써 용이하게 짧은 채널을 갖는 PMOSFET를 구현할 수 있다. 또한, 문턱전압의 균일도를 개선할 수 있으며 이에 따라 짧은 채널 효과도 개선할 수 있다.

Claims (7)

  1. 실리콘기판 소정부분에 N웰을 형성하는 단계;
    N형 채널 장벽 형성을 위한 이온주입을 실시하는 단계;
    상기 실리콘기판 표면의 소정영역에 P형 에피택셜층을 얇게 증착하는 단계;
    상기 P형 에피택셜층상에 게이트산화막을 형성하는 단계; 및
    상기 게이트산화막상에 게이트전극을 형성하는 단계
    를 포함하여 이루어지는 PMOSFET의 제조방법.
  2. 제1항에 있어서,
    상기 N형 채널 장벽 형성을 위한 이온주입은 이온주입 에너지는 작고, 농도는 높게 하여 실시하는 것을 특징으로 하는 PMOSFET의 제조방법.
  3. 제2항에 있어서,
    상기 N형 채널 장벽은 인(P)을 10-20KeV의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 PMOSFET의 제조방법.
  4. 제1항에 있어서,
    상기 P형 에피택셜층은 300Å이하의 두께로 얇게 증착하는 것을 특징으로 하는 PMOSFET의 제조방법.
  5. 제1항에 있어서,
    상기 게이트전극을 형성하는 단계후에 P형 LDD형성을 위한 이온주입을 실시하고, 상기 게이트전극 측면에 스페이서를 형성한 후, 소오스 및 드레인 형성을 위한 이온주입을 실시하고 어닐링을 행하여 기판 소정부분에 소오스 및 드레인영역을 형성하는 단계가 더 포함되는 것을 특징으로 하는 PMOSFET의 제조방법.
  6. 제1항에 있어서,
    상기 P형 에피택셜층을 채널로 사용하는 것을 특징으로 하는 PMOSFET의 제조방법.
  7. 실리콘기판 소정부분에 N웰을 형성하는 단계;
    상기 실리콘기판 표면의 소정영역에 P형 에피택셜층을 얇게 증착하는 단계;
    상기 P형 에피택셜층상에 게이트산화막을 형성하는 단계; 및
    상기 게이트산화막상에 게이트전극을 형성하는 단계
    를 포함하여 이루어지는 PMOSFET의 제조방법.
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