JPS63220573A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63220573A JPS63220573A JP5461787A JP5461787A JPS63220573A JP S63220573 A JPS63220573 A JP S63220573A JP 5461787 A JP5461787 A JP 5461787A JP 5461787 A JP5461787 A JP 5461787A JP S63220573 A JPS63220573 A JP S63220573A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置、特KMOS型集積回路装
置のソース・ドレイン間の分離に関する。
置のソース・ドレイン間の分離に関する。
第2図は従来の半導体集積回路装置の断面図を表わした
ものである。図において1はP型シリコン基板、3,3
IはMOS型電界効果トランジスタのソース・ドレイン
領域である。4はLOGO8によるフィールド酸化膜、
5はゲート酸化膜、6は多結晶シリコンゲート、7はチ
ャンネル領域である。
ものである。図において1はP型シリコン基板、3,3
IはMOS型電界効果トランジスタのソース・ドレイン
領域である。4はLOGO8によるフィールド酸化膜、
5はゲート酸化膜、6は多結晶シリコンゲート、7はチ
ャンネル領域である。
上述した従来の半導体集積回路装置の場合、ショートチ
ャンネル化した場合、いくつかの不具合が生じるという
問題がある。例えばショートチャンネル化した場合、ソ
ース・ド(747間は必然的に狭くなり耐圧が下がる。
ャンネル化した場合、いくつかの不具合が生じるという
問題がある。例えばショートチャンネル化した場合、ソ
ース・ド(747間は必然的に狭くなり耐圧が下がる。
そこで耐圧を下げないようにソース・ドレイン間の不純
物濃度を、上げると基板との容量が大きくなる。また、
ショートチャンネル化に伴なってソース・ドレイン領域
が浅くなるために拡散層抵抗が大きくなるといった欠点
がある。
物濃度を、上げると基板との容量が大きくなる。また、
ショートチャンネル化に伴なってソース・ドレイン領域
が浅くなるために拡散層抵抗が大きくなるといった欠点
がある。
本発明の半導体集積回路装置は、半導体基板上に形成さ
れたMOS型電界効果トランジスターにおいて前記M(
−)S m電界効果トランジスターのチャンネル領域直
下に絶縁領域を設けたことを特徴とするものである。
れたMOS型電界効果トランジスターにおいて前記M(
−)S m電界効果トランジスターのチャンネル領域直
下に絶縁領域を設けたことを特徴とするものである。
本発明を適用した半導体集積同装置の実施例をその工程
順に従って示す。
順に従って示す。
第3図に示すようにP型シリコン基板10表面から内部
に向けて深さ4μmの溝2を形成した後1000℃の熱
酸化及びCVD法による5in2の酸化膜によシ溝を埋
め平坦化した後シリコン基板表面が出るまでプラズマエ
ツチング方式か又はウェットエツチング方式でエツチン
グを行なう。
に向けて深さ4μmの溝2を形成した後1000℃の熱
酸化及びCVD法による5in2の酸化膜によシ溝を埋
め平坦化した後シリコン基板表面が出るまでプラズマエ
ツチング方式か又はウェットエツチング方式でエツチン
グを行なう。
次に第4図に示すように半導体表面に均一に多結晶シリ
コンを300X、成長させさらにレーザーアニール法に
より単結晶化を行なう。その後単結晶化されたシリコン
8の表面を200A熱酸化を行なう。
コンを300X、成長させさらにレーザーアニール法に
より単結晶化を行なう。その後単結晶化されたシリコン
8の表面を200A熱酸化を行なう。
次に第5図に示すようにLOCO8法により窒化膜をマ
スクとして素子間分離用のフィールド酸化膜4を形成す
る。その後MOS型電界効果トランジスタのしきい値電
圧を考慮してP型の不純物(例えばB+)のイオン注入
を行なう。
スクとして素子間分離用のフィールド酸化膜4を形成す
る。その後MOS型電界効果トランジスタのしきい値電
圧を考慮してP型の不純物(例えばB+)のイオン注入
を行なう。
次に第1図に示すように多結晶シリコンをzooo!成
長させパターニングを行ないゲート6を形成した後この
ゲート6及びフィールド酸化膜4をマスク処して全面に
N型不純物(例えばAs)をイオン注入することにより
V領域3,3■が形成される。
長させパターニングを行ないゲート6を形成した後この
ゲート6及びフィールド酸化膜4をマスク処して全面に
N型不純物(例えばAs)をイオン注入することにより
V領域3,3■が形成される。
〔実施例2〕
第6図から第9図は実施例2をその工程順に従って示し
たものである。
たものである。
第6図に示すようにP型シリコン基板9の表面に選択的
に5in2の酸化膜10を10001形成する。
に5in2の酸化膜10を10001形成する。
これは1000℃の熱酸化によって行なう。次に第7図
に示すように半導体表面に均一に多結晶シリコンをao
of成長させ、さらにレーザーアニール法により単結晶
化を行なう。その後単結晶化されたシリコン11の表面
を200λ熱酸化膜12を形成する。
に示すように半導体表面に均一に多結晶シリコンをao
of成長させ、さらにレーザーアニール法により単結晶
化を行なう。その後単結晶化されたシリコン11の表面
を200λ熱酸化膜12を形成する。
次に8図に示す様にLOCO8法により窒化膜SiNを
マスクとして素子間分離用のフィールド酸化膜13を形
成する。その後MOS型電界効果トランジスタのしきい
値電圧を考慮してP型の不純物(例えばB+)のイオン
注入を行なう。
マスクとして素子間分離用のフィールド酸化膜13を形
成する。その後MOS型電界効果トランジスタのしきい
値電圧を考慮してP型の不純物(例えばB+)のイオン
注入を行なう。
次に第9図に示すように多結晶シリコンを200OA成
長させバターニングを行ないゲート14を形成した後こ
のゲート14及びフィールド酸化膜13をマスクにして
全面にN型不純物(例えばAs)をイオン注入すること
によりV領域15,15’が形成される。
長させバターニングを行ないゲート14を形成した後こ
のゲート14及びフィールド酸化膜13をマスクにして
全面にN型不純物(例えばAs)をイオン注入すること
によりV領域15,15’が形成される。
以上説明したように本発明はMOS型電界効果トランジ
スタのソース・ドレイン間の空え層の広がりをおさえる
為耐圧低下を防ぐことができるだけでなく、チャンネル
直下の絶縁膜はソース・ドレイン部を深くした際の側部
方向の浸透のストッパーとしての効果がある。
スタのソース・ドレイン間の空え層の広がりをおさえる
為耐圧低下を防ぐことができるだけでなく、チャンネル
直下の絶縁膜はソース・ドレイン部を深くした際の側部
方向の浸透のストッパーとしての効果がある。
第1図は本発明を実施した半導体集積回路装置の断面図
、第2図は従来の半導体集積回路装置の断面図、第3図
から第5図は本発明の第1の実施例を工程順に示したも
のである。第6図から第9図は本発明の第2の実施例を
工程順に示したものである。 1.9・・・・・・Pfiシリコン基板、2・・・・・
・ドレイン・ソース間の空乏層の広がりをおさえる為の
溝型絶縁領域、3.3’、 15.15’・・・・・・
−一領域、4,13・・・・・・フィールド酸化膜、5
.12・・・・・・ゲート酸化膜、6゜14・・・・・
・多結晶シリコンゲート、7.16・・・・・・チャン
ネル領域、8,11・・・・・・単結晶化されたシリコ
ン領域、10・・・・・・チャンネル領域直下の酸化膜
。 6一
、第2図は従来の半導体集積回路装置の断面図、第3図
から第5図は本発明の第1の実施例を工程順に示したも
のである。第6図から第9図は本発明の第2の実施例を
工程順に示したものである。 1.9・・・・・・Pfiシリコン基板、2・・・・・
・ドレイン・ソース間の空乏層の広がりをおさえる為の
溝型絶縁領域、3.3’、 15.15’・・・・・・
−一領域、4,13・・・・・・フィールド酸化膜、5
.12・・・・・・ゲート酸化膜、6゜14・・・・・
・多結晶シリコンゲート、7.16・・・・・・チャン
ネル領域、8,11・・・・・・単結晶化されたシリコ
ン領域、10・・・・・・チャンネル領域直下の酸化膜
。 6一
Claims (1)
- 半導体基板上に形成されたMOS型電界効果トランジス
タにおいて前記MOS型電界効果トランジスターのチャ
ンネル領域直下に絶縁領域を設けたことを特徴とする半
導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5461787A JPS63220573A (ja) | 1987-03-09 | 1987-03-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5461787A JPS63220573A (ja) | 1987-03-09 | 1987-03-09 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63220573A true JPS63220573A (ja) | 1988-09-13 |
Family
ID=12975699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5461787A Pending JPS63220573A (ja) | 1987-03-09 | 1987-03-09 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63220573A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
JPS59149059A (ja) * | 1983-02-16 | 1984-08-25 | Nec Corp | Misトランジスタ及びその製造方法 |
JPS61290765A (ja) * | 1985-06-19 | 1986-12-20 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1987
- 1987-03-09 JP JP5461787A patent/JPS63220573A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
JPS59149059A (ja) * | 1983-02-16 | 1984-08-25 | Nec Corp | Misトランジスタ及びその製造方法 |
JPS61290765A (ja) * | 1985-06-19 | 1986-12-20 | Hitachi Ltd | 半導体装置とその製造方法 |
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