JPS6381859A - Ｍｉｓ電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ）の製造に
おいて、 ゲート電極をマスクにしたエツチングにより基板に形成
した窪みに、基板と反対導電型の半導体を埋込んでソー
ス・ドレイン領域を形成することにより、 ソース・ドレイン領域の不純物拡散による拡がりを抑え
、ＭＩＳＦＥＴの微細化を容易にさせたものである。

〔産業上の利用分野〕

本発明は、ＭＩＳＦＥＴの製造方法に係り、特に、ＭＪ
ＳＦＥＴの微細化を容易にさせるソース・ドレイン領域
の形成方法に関す。

半導体集積回路（ＩＧ）においては高集積化が進む傾向
にあり、使用される素子には微細化が要請される。

そしてその素子がＭＩＳＦＥＴの場合、微細化には、ゲ
ート長が縮小されるなどのため、製造面においても工夫
が必要となる。

〔従来の技術〕

以下ＭＩＳＦＥＴの主流であるＭＯＳＦＥＴを例にとっ
て説明する。

ＭＯＳＦＥＴのソース・ドレイン領域を形成する従来方
法は第３図の工程順側面図に示すが如くである。

即ち、先ず図（ａｌに示す如く例えばｐ　−Ｓｉの基板
１上にフィールド絶縁膜２およびゲート電極３を形成し
、しかる後回（ｂ）に示す如くフィールド絶縁膜２およ
びゲート電極３をマスクにして基板１にｎ型の不純物を
イオン注入し活性化の熱処理をするかまたは熱拡散する
かして高濃度ドープのｎ＋−３ｉ拡散層からなるソース
・ドレイン領域５を形成している。図における４はゲー
ト絶縁膜、６は対をなすソース・ドレイン領域５に挟ま
れて形成されるチャネル領域である。

〔発明が解決しようとする問題点〕

ソース・ドレイン領域５を形成する上記方法は、ゲート
電極３に対して自己整合的であるが、活性化または熱拡
散のための高温加熱があるため、不純物を横方向にも拡
散させてソース・ドレイン領域５を上記マスクの領域よ
り拡げ、然もその拡がり量が必ずしも一定していない。

このことは、ゲート電極３の一定した長さく図の横方向
）に対して、実効ゲート長となるチャネル領域６の長さ
が不安定に短くなり、微細化のためゲート長を縮小した
ＭＯＳＦＥＴの安定な製造を困難にする。

換言すれば上記方法は、ＭＯＳＦＥＴの微細化を困難に
してＩＣの高集積化を妨げている。

〔問題点を解決するための手段〕

上記問題点は、一導電型半導体基板上に形成しまたゲー
ト電極をマスクの一部にしたエツチングにより該基板に
窪みを形成し、該窪みに反対導電型半導体を埋込んでソ
ース・ドレイン領域を形成する本発明の製造方法によっ
て解決される。

〔作用〕

本方法によるソース・ドレイン領域の形成は、従来方法
の場合の如き高温加熱を必要とせずして可能であり、然
もゲート電極に対して自己整合的である。

従って形成されるソース・ドレイン領域の端は、不純物
の拡散が殆どなくなってゲート電極の端と略一致し、安
定した実効ゲート長を形成する。

そしてソース・ドレイン領域形成の後の工程においてソ
ース・ドレイン領域の不純物の拡散を進める程度の高温
加熱を必要としないのが一般であることから、上記の実
効ゲート長が維持される。

このことから本方法を採用は、ＭＯＳＦＥＴの微細化を
容易にさせ、延いてはｒｃＯ高集積化を容易にさせる。

〔実施例〕

以下、ＭＯＳ　Ｆ　ＥＴのソース・ドレイン領域を形成
する本発明方法の実施例について第１図および第２図の
工程順側面図を用い説明する。企図を通じ同一符号は同
一対象物を示す。

第１図は第一の実施例の場合を示し、その工程は次の如
くである。

即ち、先ず〔図（ａｌ参照〕、従来方法と同様に、ｐ−
５ｉの基板１上にフィールド絶縁膜２およびゲート電極
３を形成する。

次いで〔図ｆｂ）参照〕、フィールド絶縁膜２およびゲ
ート電極３をマスクにしたＲＩＥ　（リアクティブ・イ
オン・エツチング）などの異方性エツチングにより、基
板１をソース・ドレイン領域の深さく例えば０．３μｍ
）にエツチングして窪み７を形成する。

次いで〔図（Ｃ）参照〕、低温例えば９００℃程度以下
で成長出来る選択エピタキシャル成長により、高濃度ド
ープのｎ”−Ｓｉを窪み７に埋込んでソース・ドレイン
領域５を形成する。この成長は、例えばＣＶＤ　（化学
気相成長）などにより行うことが出来る。

かく形成されたソース・ドレイン領域５は、上記不純物
が窪み７の外側に拡散することが殆どなくて窪み７の大
きさに倣い、形成されるチャネル領域６の長さは、従来
方法による場合より安定している。従ってこの製造方法
の採用は、実効ゲート長を安定させて微細化ＭＯＳ　Ｆ
　ＥＴの特性を安定させる。

第２図は第二の実施例の場合を示しており、この実施例
は、ゲート長を縮小した際に生ずる問題例えば、パンチ
スルー耐圧の低下、ソース・ドレイン領域接合耐圧の低
下、スイッチング速度の低下、ホットエレクトロン効果
による劣化、などを防止するため、本発明方法を利用し
て、ソース・ドレイン領域接合部にパンチスルー防止層
を設は且つソース・ドレイン領域の不純物濃度を低くす
るようにしたものであり、その工程は次の如くである。

即ち、先ず〔図（ａ）参照）　、ｐ”　−Ｓｉ　（不純
物濃度約１０”／ＣＴａ）の基板１０上に素子領域の開
口した厚さ約１μｍの５ｉ０２フイールド絶縁膜１２を
形成し、選択エピタキシャル成長によりその開口にｐ−
−５ｔ（不純物濃度約１０”／ｃａｌ）厚さ約０．５μ
ｍのＳｉ屓１１を形成する。この５ｔｉｌｌは、上にゲ
ート電極を設けその両側にソース・ドレイン領域を形成
する基板に該当するものである。

次いで〔図由）参照〕、熱酸化により５ｉＮｌｌ上に厚
さ約２００人の５ｉ０２ゲート絶縁膜１４を形成し、し
きい値電圧制御とするＢ（硼素）をイオン注入（加速電
圧４０ＫＶ、　ドーズ１ｔｌｏ１３／ｃＪ）　シアＳｉ
層１１ノ上部にｐ−ＳｔのＳ４層１１ａを形成した後、
ＣＶＤにより、厚さ約０．３ｐｍのｎ＋−ポリＳｔ、厚
さ約０．２ｐｍの５ｉ０２、厚さ約０．０５　ｕ　ｍの
Ｓｉ３Ｎ４を順次堆積し、上からゲート絶縁膜１４まで
をパターン化して、下のゲート絶縁膜１４と上のＳｉＯ
２絶縁膜１８に挟まれたゲート電極１３を形成する。Ｓ
ｉＯ２絶縁膜１８の上はＳｉ３Ｎ４膜１９である。

次いで〔図（Ｃ）参照〕、ＣｖＤにより厚さ約０．２μ
ｍの５ｉ０２を堆積し、これをＲＩＥなどの異方性エツ
チングによりＳｔ層１１ａが表出するまでエッチバンク
してゲート電極１３の側面に５ｉ０２絶縁膜２０を形成
する。さすればゲート電極１３は、ゲート絶縁膜１４、
絶縁膜１８および２０により上下左右がＳｉＯ２の膜で
囲まれる。

次いで〔図（ｄｌ参照〕、フィールド絶縁膜１２および
ゲート電極１３をマスクにしたＲＩＥなどの異方性エツ
チングにより、Ｓ４層１１ａおよび１１を深さ約０．３
μｍにエツチングして窪み１７を形成する。この窪み１
７の形成により、Ｓ４層１１ａの残された部分がチャネ
ル領域１６となる。

次いで〔図（Ｑ）参照〕、第一の実施例の場合と同様に
低温成長の出来る選択エピタキシャル成長により、厚さ
約０．１μｍのｐ−５ｉ（不純物濃度約１０１７／ｃＩ
Ｉｌ）、厚さ約０．３μｍのｎ−−５ｔ（不純物、濃度
約１０１６／ｃｆｌｔ）および厚さ約０．３μ、ｍのｎ
”−５ｉ（不純物濃度約１０”／ｃｆｆｌ）を順次成長
して、略フィールド絶縁Ｂ＊１２の高さまで窪み１７を
選択的に埋込み、ｐ−５ｉのパンチスルー防止層２１、
ｎ−−５ｉのソース・ドレイン領域１５およびｎ”−Ｓ
ｉのコンタクト層２２を形成し、その後便すればＳｉ３
Ｎ４膜１９を除去する。

かく形成されたソース・ドレイン領域１５は、チャネル
領域】６およびＳｉ層１１に対向して所望のソース・ド
レイン領域となる。またソース・ドレイン領域１５の導
出は、コンタクト層２２の上面に繋がる不図示の電極に
よって行う。なお、コンタクト層２２の形成は、ソース
・ドレイン領域１５の成長厚さを約０．６μｍにし、そ
の上部約０．３μｍにｎ型不純物をイオン注入し、ラン
プ加熱などの表面加熱により活性化しても良い。

この製造方法によれば、第一の実施例の場合と同様にチ
ャネル領域１６の長さが安定し、且つゲート長を縮小し
た際に生ずる先に述べた問題を防止し、然も素子領域の
表面がフィールド絶縁膜１２の面に略一致して全体が平
坦になるので、ＭＯＳＦＥＴの微細化を容易にさせる。

なおパンチスルー防止層２１が不要の場合は、その成長
を省略すれば良い。

以上の二つの実施例において、基板１または１１の代わ
りに５ｏｌ（シリコン・オン・インシュレータ）基板を
用い、Ｓｏｌ基板のＳｉ層を基板１またはＳｔ層１１に
見立てることにより、両実施例の何れをもＳＯ■構造に
通用することが出来る。この場合、窪み７または１７の
深さがＳＯ■基板のインシ、ル−ク　（絶縁体）に達し
ても良い。

そして従来方法の場合にはソース・ドレイン領域（第３
図の５）が拡散層であるためその不純物濃度が基板のそ
れより高くならざるを得ないが、本発明方法によれば、
ソース・ドレイン領域（第１図の５、第２図の１５）の
不純物濃度を基板のそれにかかわりなく任意に設定する
ことが可能である。

なお以上の説明は、その内容からしてＭＩＳＦＥＴの全
般に通用出来るものである。

〔発明の効果〕

以上説明したように本発明の構成によれば、ＭＩＳＦＥ
Ｔの製造において、ソース・ドレイン領域の不純物拡散
による拡がりを抑え、更には、ゲート長を縮小した際に
生ずる問題例えば、パンチスルー耐圧の低下、ソース・
ドレイン領域接合耐圧の低下、スイッチング速度の低下
、ホットエレクトロン効果による劣化、などの防止が可
能になり、Ｍ（ＳＦＥＴの１．１々細化を容易にさせ、
延いてはＩＣの高集積化を容易にさせる効果がある。

【図面の簡単な説明】

第１図は本発明方法第一の実施例を示す工程順側面図、 第２図は本発明方法第二の実施例を示す工程順側面図、 第３図は従来方法を示す工程順側面図、である。 図において、 １．１０はｐ型基板、 １１、ｌｌａはｐ型Ｓｉ層、 ２．１２はフィールド本色縁゛Ｍ党、 ３．１３はゲート１罹、 ４．１４はゲート絶縁膜、 ５．１５はｎ型ソース・ドレイン領域、６．１６はｐ型
チャネル領域、 ７．１７は窪み、 １８．２０は絶縁膜、 ２１はｐ型バンチスルー防止層、 ２２はｎ型コンタクト層、 である。 云 ＝ １　　　　　　　　　　　　　　　　第　１　図７も　
３　図

Claims (1)

1. 【特許請求の範囲】 １）一導電型半導体基板上に形成したゲート電極をマス
   クの一部にしたエッチングにより該基板に窪みを形成し
   、該窪みに反対導電型半導体を埋込んでソース・ドレイ
   ン領域を形成することを特徴とするＭＩＳ電界効果トラ
   ンジスタの製造方法。 ２）上記ゲート電極の側面に絶縁膜を設け、上記反対導
   電型半導体は、上記基板の表面より高く上記窪みを埋め
   、該基板と相対する部分の不純物濃度をその上の部分の
   不純物濃度より低くすることを特徴とする特許請求の範
   囲第１項記載のＭＩＳ電界効果トランジスタの製造方法
   。