JP2002329728A - 高耐圧トランジスタ、半導体装置および高耐圧トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ドレイン耐圧のばらつきを低減した高耐圧ト
ランジスタの提供を目的とする。また、トランジスタ性
能を低下させることなくチャネル長の短縮が可能な、高
耐圧トランジスタの提供を目的とする。 【解決手段】 電解効果トランジスタのドレイン領域２
０とゲート電極３０との間にドレイン側ＬＯＣＯＳ酸化
膜２２を形成してドレイン領域２０からゲート電極３０
をオフセットさせ、ドレイン領域２０からドレイン側Ｌ
ＯＣＯＳ酸化膜２２の下方にドレイン側不純物拡散層２
４を延在させて前記チャネル領域１ａにチャネルを形成
可能とするとともに、ドレイン側不純物拡散層２４をチ
ャネル領域１ａ側に形成した第１等濃度領域２４ａとド
レイン領域２０側に形成した第２等濃度領域２４ｂで構
成し、第１等濃度領域２４ａの不純物濃度を第２等濃度
領域２４ｂの不純物濃度より低濃度とした構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧トランジス
タ、半導体装置および高耐圧トランジスタの製造方法に
関するものであり、特にＬＯＣＯＳドレインオフセット
型の高耐圧トランジスタおよびその製造方法に関するも
のである。

【０００２】

【従来の技術】スイッチング電源などにおける電解効果
トランジスタ（ＦＥＴ）では、例えば２０Ｖ以上の高電
圧をドレイン領域に印加して使用する場合がある。しか
し、トランジスタがＯＦＦの状態で高電圧を印加する
と、ゲート電極の端部に電界集中が発生して、ゲート絶
縁膜が破壊される場合がある。よってこのように使用さ
れるトランジスタには、高いドレイン耐圧が要求されて
いる。

【０００３】そこで、ドレイン領域とゲート電極の端部
との間にＬＯＣＯＳ（Local Oxidation of Silicon）に
よる厚い酸化膜を形成して、ドレイン領域からゲート電
極の端部をオフセットさせた、いわゆるＬＯＣＯＳドレ
インオフセット型の高耐圧トランジスタが提案されてい
る。図７に従来技術に係る高耐圧トランジスタの説明図
を示す。同図（１）は立面断面図である。図７における
高耐圧トランジスタは、ドレイン領域１２０とゲート電
極１３０の端部との間にドレイン側ＬＯＣＯＳ酸化膜１
２２を形成して、ドレイン領域からゲート電極の端部を
オフセットさせ、これによりゲート電極１３０の端部に
おける電界集中を防止している。なおその場合でも、チ
ャネル領域１０１ａにチャネルを形成可能とするため、
ドレイン領域１２０と同一の導電型からなるドレイン側
不純物拡散層（ドリフト領域）１２４を、ドレイン領域
１２０からドレイン側ＬＯＣＯＳ酸化膜１２２の下方に
延在させている。

【０００４】

【発明が解決しようとする課題】一般にトランジスタ
は、ゲート電圧を付加してからチャネルに電流が流れて
トランジスタがＯＮ状態になるまでの応答速度、すなわ
ちスイッチングスピードが速いほど高性能とされる。そ
して、上述したドレイン側不純物拡散層１２４における
不純物濃度が高いほど、チャネルの抵抗が小さくなるの
でスイッチングスピードが速くなり、トランジスタは高
性能となる。

【０００５】しかし、ドレイン側不純物拡散層１２４に
おける不純物は、反対の導電型である半導体基板１０１
に拡散する。そして図１（２）に示すように、電気的に
中和状態であるドレイン側空乏層１２８がチャネル領域
１０１ａに形成される。このドレイン側空乏層１２８
は、ドレイン側不純物拡散層１２４における不純物濃度
が高いほど、大きく広がるとともに、広がりのばらつき
が大きくなる。ところで、トランジスタＯＦＦ状態でド
レイン領域１２０に高電圧を印加すると、その電圧に比
例してドレイン側空乏層１２８がソース領域１１０側に
向かって伸びる。そしてドレイン側空乏層１２８がソー
ス領域１１０ないしソース側不純物拡散層１１４に到達
すると、チャネル領域１ａに降伏電流が流れる、いわゆ
るパンチスルー現象が発生する。従って、ドレイン側不
純物拡散層における不純物濃度が高いほど、低電圧でパ
ンチスルー現象が発生することになり、ドレイン耐圧が
低くなるとともに、ドレイン耐圧のばらつきが大きくな
るという問題がある。

【０００６】本発明は上記問題点に着目し、ドレイン耐
圧のばらつきを低減した高耐圧トランジスタの提供を目
的とする。また、上記高耐圧トランジスタを採用した半
導体装置の提供を目的とする。

【０００７】一方、近年では高耐圧トランジスタにもコ
ンパクト化が要求されており、そのためにはチャネル長
を短縮する必要がある。しかしチャネル長を短縮する
と、低電圧でパンチスルー現象が発生することになり、
上記と同様にドレイン耐圧が低くなるという問題があ
る。なお、低電圧でのパンチスルー現象の発生を回避す
るため、ドレイン側不純物拡散層の不純物濃度を低くす
れば、上述したようにトランジスタのスイッチングスピ
ードを低下させ、トランジスタ性能を低下させてしまう
という問題がある。

【０００８】本発明は上記問題点に着目し、トランジス
タ性能を低下させることなくチャネル長の短縮が可能
な、高耐圧トランジスタの提供を目的とする。また、上
記高耐圧トランジスタを採用した半導体装置の提供を目
的とする。また本発明は、上記高耐圧トランジスタを高
精度かつ低コストで製造可能な、高耐圧トランジスタの
製造方法の提供を目的とする。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
め、本発明に係る高耐圧トランジスタは、第１導電型の
半導体基板の表面に第２導電型のソース領域およびドレ
イン領域を形成し、前記ソース領域および前記ドレイン
領域の間のチャネル領域上にゲート絶縁膜を介してゲー
ト電極を形成し、前記ドレイン領域と前記ゲート電極と
の間にドレイン側ＬＯＣＯＳ酸化膜を形成して前記ドレ
イン領域から前記ゲート電極をオフセットさせ、前記ド
レイン領域から前記ドレイン側ＬＯＣＯＳ酸化膜の下方
に第２導電型のドレイン側不純物拡散層を延在させると
ともに、前記ドレイン側不純物拡散層に不純物濃度勾配
を設け前記ドレイン領域側から前記チャネル領域側にか
けて低濃度とした構成とした。

【００１０】チャネル領域側の不純物濃度を低濃度とし
たので、チャネル領域におけるドレイン側空乏層の広が
りを小さく抑えることができる。これにより、低電圧で
のパンチスルー現象の発生を回避することができ、高い
ドレイン耐圧を確保することができるとともに、チャネ
ル長を短縮することができる。また、ドレイン側空乏層
の広がりのばらつきも小さくなるので、パンチスルー現
象が発生する電圧しきい値のばらつきが小さくなる。従
って、ドレイン耐圧のばらつきを低減することができ
る。一方、ドレイン領域側の不純物濃度を高濃度とした
ので、形成されるチャネルの抵抗が小さくなる。従っ
て、スイッチングスピードの速い高性能のトランジスタ
を提供することができる。

【００１１】なお、前記ドレイン側不純物拡散層を前記
チャネル領域側に形成した第１等濃度領域と前記ドレイ
ン側に形成した第２等濃度領域とで構成し、前記第１等
濃度領域の不純物濃度を前記第２等濃度領域の不純物濃
度より低濃度とした構成とするのが好ましい。これによ
り、上記効果を有する高耐圧トランジスタを低コストで
提供することができる。

【００１２】また、前記ゲート電極と前記ソース領域と
の間にソース側ＬＯＣＯＳ酸化膜を形成して前記ソース
領域から前記ゲート電極をオフセットさせ、前記ソース
領域から前記ソース側ＬＯＣＯＳ酸化膜の下方に第２導
電型のソース側不純物拡散層を延在させるとともに、前
記ソース側不純物拡散層を前記チャネル領域側に形成し
た第１等濃度領域と前記ソース側に形成した第２等濃度
領域とで構成し、前記第１等濃度領域の不純物濃度を前
記第２等濃度領域の不純物濃度より低濃度とした構成と
した。一方、本発明に係る半導体装置は、請求項１ない
し４のいずれかに記載の高耐圧トランジスタを採用した
構成とした。

【００１３】一方、本発明に係る高耐圧トランジスタの
製造方法は、第１導電型の半導体基板の表面に第２導電
型のドレイン領域を形成し、前記ドレイン領域とゲート
電極との間にドレイン側ＬＯＣＯＳ酸化膜を形成し、前
記ドレイン領域から前記ドレイン側ＬＯＣＯＳ酸化膜の
下方にドレイン側不純物拡散層を延在させるとともに、
前記ドレイン側不純物拡散層をチャネル領域側に形成し
た第１等濃度領域と前記ドレイン領域側に形成した第２
等濃度領域とで構成し、前記第１等濃度領域の不純物濃
度を前記第２等濃度領域の不純物濃度より低濃度とした
高耐圧トランジスタの製造方法であって、前記半導体基
板の表面に窒化膜を形成する窒化膜形成工程と、前記窒
化膜の前記第２等濃度領域に対応する部分をエッチング
して前記第２等濃度領域に第２導電型の不純物を注入す
る第１不純物注入工程と、前記窒化膜の前記第１等濃度
領域に対応する部分をエッチングして前記ドレイン側不
純物拡散層の全領域に第２導電型の不純物を注入する第
２不純物注入工程と、前記窒化膜の素子分離領域に対応
する部分をエッチングして前記素子分離領域、および前
記ドレイン側不純物拡散層領域にＬＯＣＯＳ酸化膜を形
成するＬＯＣＯＳ酸化膜形成工程と、を有する構成とし
た。

【００１４】窒化膜マスクにより第１等濃度領域および
第２等濃度領域を形成するので、高い寸法精度で第１等
濃度領域および第２等濃度領域を形成することができ
る。これにより、ドレイン側空乏層の広がりのばらつき
が小さくなるので、ドレイン耐圧のばらつきを低減する
ことができる。また、ＬＯＣＯＳ酸化膜を形成する窒化
膜マスクを共用して第１および第２等濃度領域を形成す
るので、製造コストを低減することができる。

【００１５】なお、前記半導体基板の表面に第２導電型
のソース領域を形成し、前記ソース領域と前記ゲート電
極との間にソース側ＬＯＣＯＳ酸化膜を形成し、前記ソ
ース領域から前記ソース側ＬＯＣＯＳ酸化膜の下方にソ
ース側不純物拡散層を延在させるとともに、前記ソース
側不純物拡散層をチャネル領域側に形成した第１等濃度
領域と前記ソース領域側に形成した第２等濃度領域とで
構成し、前記第１等濃度領域の不純物濃度を前記第２等
濃度領域の不純物濃度より低濃度とした高耐圧トランジ
スタの製造方法であって、前記ドレイン側不純物拡散層
の前記第２等濃度領域および前記ソース側不純物拡散層
の前記第２等濃度領域に対応する部分の前記窒化膜をエ
ッチングして前記各第２等濃度領域に第２導電型の不純
物を注入する第１不純物注入工程と、前記ドレイン側不
純物拡散層の前記第１等濃度領域および前記ソース側不
純物拡散層の前記第１等濃度領域に対応する部分の前記
窒化膜をエッチングして前記ドレイン側不純物拡散層の
全領域および前記ソース側不純物拡散層の全領域に第２
導電型の不純物を注入する第２不純物注入工程と、前記
窒化膜の素子分離領域に対応する部分をエッチングして
前記素子分離領域、前記ドレイン側不純物拡散層領域お
よび前記ソース側不純物拡散層領域にＬＯＣＯＳ酸化膜
を形成するＬＯＣＯＳ酸化膜形成工程と、を有する構成
とするのが好ましい。

【００１６】また、第１導電型の半導体基板の表面に第
２導電型のドレイン領域を形成し、前記ドレイン領域と
ゲート電極との間にドレイン側ＬＯＣＯＳ酸化膜を形成
し、前記ドレイン領域から前記ドレイン側ＬＯＣＯＳ酸
化膜の下方にドレイン側不純物拡散層を延在させるとと
もに、前記ドレイン側不純物拡散層をチャネル領域側に
形成した第１等濃度領域と前記ドレイン領域側に形成し
た第２等濃度領域とで構成し、前記第１等濃度領域の不
純物濃度を前記第２等濃度領域の不純物濃度より低濃度
とした高耐圧トランジスタの製造方法であって、前記半
導体基板の表面に窒化膜を形成する窒化膜形成工程と、
前記窒化膜の前記ドレイン側不純物拡散層に対応する部
分をエッチングして前記ドレイン側不純物拡散層の全領
域に第２導電型の不純物を注入する第１不純物注入工程
と、前記ドレイン側不純物拡散層の前記第１等濃度領域
に対応する部分をレジストでマスクして前記第２等濃度
領域に第２導電型の不純物を注入する第２不純物注入工
程と、前記レジストを除去するとともに前記窒化膜の素
子分離領域に対応する部分をエッチングして前記素子分
離領域、および前記ドレイン側不純物拡散層領域にＬＯ
ＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、
を有する構成とした。

【００１７】窒化膜マスクにより第１等濃度領域を形成
するので、高い寸法精度で第１等濃度領域を形成するこ
とができる。また、ＬＯＣＯＳ酸化膜を形成する窒化膜
マスクを共用して第１等濃度領域を形成するので、製造
コストを低減することができる。

【００１８】なお、前記半導体基板の表面に第２導電型
のソース領域を形成し、前記ソース領域と前記ゲート電
極との間にソース側ＬＯＣＯＳ酸化膜を形成し、前記ソ
ース領域から前記ソース側ＬＯＣＯＳ酸化膜の下方にソ
ース側不純物拡散層を延在させるとともに、前記ソース
側不純物拡散層をチャネル領域側に形成した第１等濃度
領域と前記ソース領域側に形成した第２等濃度領域とで
構成し、前記第１等濃度領域の不純物濃度を前記第２等
濃度領域の不純物濃度より低濃度とした高耐圧トランジ
スタの製造方法であって、前記ドレイン側不純物拡散層
および前記ソース側不純物拡散層に対応する部分の前記
窒化膜をエッチングして前記ドレイン側不純物拡散層の
全領域および前記ソース側不純物拡散層の全領域に第２
導電型の不純物を注入する第１不純物注入工程と、前記
ドレイン側不純物拡散層の前記第１等濃度領域および前
記ソース側不純物拡散層の前記第１等濃度領域に対応す
る部分をレジストでマスクして前記ドレイン側不純物拡
散層の前記第２等濃度領域および前記ソース側不純物拡
散層の前記第２等濃度領域に第２導電型の不純物を注入
する第２不純物注入工程と、前記レジストを除去すると
ともに前記窒化膜の素子分離領域に対応する部分をエッ
チングして前記素子分離領域、前記ドレイン側不純物拡
散層領域および前記ソース側不純物拡散層領域にＬＯＣ
ＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜形成工程と、を
有する構成とするのが好ましい。

【００１９】

【発明の実施の形態】本発明に係る高耐圧トランジスタ
およびその製造方法の好ましい実施の形態を、添付図面
に従って詳細に説明する。なお以下に記載するのは本発
明の実施形態の一態様にすぎず、本発明はこれらに限定
されるものではない。

【００２０】最初に、第１実施形態について説明する。
図１に第１実施形態に係る高耐圧トランジスタの説明図
を示す。同図（１）は立面断面図であり、同図（２）は
空乏層の説明図である。なお、第１実施形態ではＮ型の
ＭＯＳＦＥＴを例にして説明するが、Ｐ型の場合も同様
である。

【００２１】第１実施形態に係る高耐圧トランジスタ
は、Ｐ型の半導体基板１の表面にＮ型のソース領域１０
およびドレイン領域２０を形成し、ソース領域１０およ
びドレイン領域２０の間のチャネル領域１ａ上にゲート
絶縁膜３２を介してゲート電極３０を形成し、ドレイン
領域２０とゲート電極３０との間にドレイン側ＬＯＣＯ
Ｓ酸化膜２２を形成してドレイン領域２０からゲート電
極３０をオフセットさせ、ドレイン領域２０からドレイ
ン側ＬＯＣＯＳ酸化膜２２の下方にＮ型のドレイン側不
純物拡散層２４を延在させるとともに、ドレイン側不純
物拡散層２４をチャネル領域１ａ側に形成した第１等濃
度領域２４ａとドレイン領域２０側に形成した第２等濃
度領域２４ｂとで構成し、第１等濃度領域２４ａの不純
物濃度を第２等濃度領域２４ｂの不純物濃度より低濃度
としたものである。また、ソース領域１０とゲート電極
３０との間にソース側ＬＯＣＯＳ酸化膜１２を形成して
ソース領域１０からゲート電極３０をオフセットさせ、
ソース領域１０からソース側ＬＯＣＯＳ酸化膜１２の下
方にＮ型のソース側不純物拡散層１４を延在させるとと
もに、ソース側不純物拡散層１４をチャネル側に形成し
た第１等濃度領域１４ａとソース側に形成した第２等濃
度領域１４ｂとで構成し、第１等濃度領域１４ａの不純
物濃度を第２等濃度領域１４ｂの不純物濃度より低濃度
としたものである。

【００２２】まず、シリコン等の半導体基板全体にホウ
素等の不純物を添加して、Ｐ型の半導体基板１を形成す
る。さらにこの半導体基板１に、一定間隔をおいてリン
等の不純物を注入し、Ｎ型のソース領域１０およびドレ
イン領域２０を形成する。一方、ソース領域１０および
ドレイン領域２０の間のチャネル領域１ａ上に、二酸化
ケイ素（ＳｉＯ₂）等からなるゲート絶縁膜３２を形成
する。さらにこのゲート絶縁膜上に、ポリシリコン等か
らなるゲート電極３０を形成する。以上が、Ｎ型のＭＯ
ＳＦＥＴの基本構成である。

【００２３】さらにドレイン耐圧を向上させるため、ド
レイン領域２０とゲート電極３０の端部との間にドレイ
ン側ＬＯＣＯＳ酸化膜２２を形成して、いわゆるドレイ
ンオフセット（オフセットゲート）を実現する。ドレイ
ンオフセットとは、ゲート電極３０をソース領域１０側
に寄せて形成し、ドレイン領域２０とゲート電極３０の
端部との間にオフセットＬ（図１（１）参照）を設けた
ものである。一方ＬＯＣＯＳ酸化膜２２とは、本来の意
味は素子間分離のためトランジスタの境界部分に形成す
る厚い酸化膜のことであるが、広い意味では局部的に形
成する厚い酸化膜のことである。なお、素子分離用ＬＯ
ＣＯＳ酸化膜２の形成と同時に、ドレインオフセットの
ためのＬＯＣＯＳ酸化膜２２を形成することにより、生
産コストを低減することができる。ドレイン側ＬＯＣＯ
Ｓ酸化膜２２は二酸化ケイ素（ＳｉＯ₂）等からなり、
その厚さは素子分離用ＬＯＣＯＳ酸化膜２において必要
とされる厚さとすれば充分である。ドレイン側ＬＯＣＯ
Ｓ酸化膜２２はドレイン領域２０に隣接して形成し、そ
の上にゲート電極の端部が乗るようにゲート電極３０を
形成する。なお同様に、ゲート電極３０とソース領域１
０との間にもソース側ＬＯＣＯＳ酸化膜１２を形成し
て、ソースオフセットを実現する。

【００２４】上述したドレインオフセットの実現によ
り、そのままではオフセットＬの部分にチャネルが形成
されず、トランジスタに電流が流れない。そこで、ドレ
イン領域２０からドレイン側ＬＯＣＯＳ酸化膜２２の下
方にかけて、Ｎ型のドレイン側不純物拡散層２４を延在
させることにより、ソース領域１０およびドレイン領域
２０の間のチャネル領域１ａの表面に、Ｎ型のチャネル
を形成可能とする。Ｎ型のドレイン側不純物拡散層２４
は、ドレイン領域２０と同様に半導体基板１にリン等の
不純物を注入して形成する。

【００２５】ドレイン側不純物拡散層２４は、不純物濃
度が異なる２個の等濃度領域で構成する。チャネル領域
１ａ側には、不純物濃度が１０¹⁶〜１０¹⁷個／ｃｍ³程
度の第１等濃度領域２４ａを形成する。一方ドレイン領
域２０側には、不純物濃度が１０¹⁷〜１０¹⁸個／ｃｍ³
程度の第２等濃度領域２４ｂを形成する。なお、ドレイ
ン領域２０の不純物濃度は１０¹⁹〜１０²⁰個／ｃｍ³程
度である。このように、第１等濃度領域２４ａの不純物
濃度を第２等濃度領域２４ｂの不純物濃度より低濃度と
する。なお同様に、ソース領域１０からＬＯＣＯＳ酸化
膜１２の下方にかけてＮ型のソース側不純物拡散層１４
を延在させるとともに、チャネル領域１ａ側に形成した
第１等濃度領域１４ａの不純物濃度をソース領域１０側
に形成した第２等濃度領域１４ｂの不純物濃度より低濃
度とする。

【００２６】次に、第１実施形態に係る高耐圧トランジ
スタの製造方法について説明する。図２に第１実施形態
に係る高耐圧トランジスタの製造方法の第１説明図を示
し、図３に第２説明図を示す。また、図４に第１実施形
態に係る高耐圧トランジスタの製造方法の第１フローチ
ャートを示し、図５に第２フローチャートを示す。な
お、第１実施形態ではＮ型のＭＯＳＦＥＴを例にして説
明するが、Ｐ型の場合も同様である。

【００２７】第１実施形態に係る高耐圧トランジスタの
製造方法は、半導体基板１の表面に窒化膜４０を形成す
る窒化膜形成工程と、ドレイン側不純物拡散層２４およ
びソース側不純物拡散層１４の第２等濃度領域１４ｂ、
２４ｂに対応する部分の窒化膜４０をエッチングして各
第２等濃度領域１４ｂ、２４ｂにＮ型の不純物を注入す
る第１不純物注入工程と、ドレイン側不純物拡散層２４
およびソース側不純物拡散層１４の第１等濃度領域１４
ａ、２４ａに対応する部分の窒化膜４０をエッチングし
てドレイン側不純物拡散層２４の全領域およびソース側
不純物拡散層１４の全領域にＮ型の不純物を注入する第
２不純物注入工程と、素子分離領域４に対応する部分の
窒化膜４０をエッチングして素子分離領域４、ドレイン
側不純物拡散層２４領域およびソース側不純物拡散層１
４領域にＬＯＣＯＳ酸化膜２、１２、２２を形成するＬ
ＯＣＯＳ酸化膜形成工程とを有するものである。窒化膜
形成工程では、Ｐ型の半導体基板１の表面に、ＣＶＤ法
等により窒化ケイ素（Ｓｉ₃Ｎ₄）被膜（以下、窒化膜と
呼ぶ）４０を形成する（ステップ７０）。

【００２８】第１不純物注入工程では、窒化膜４０の表
面にレジストを塗布し、露光・現像して、ドレイン側不
純物拡散層２４およびソース側不純物拡散層１４の第２
等濃度領域１４ｂ、２４ｂに対応する部分のレジストを
除去する（ステップ７２）。次に、レジスト除去部分を
通して窒化膜４０をエッチングする（ステップ７４）。
その後レジストを剥離すれば、図２（１）に示す状態と
なる。そして図２（２）に示すように、窒化膜４０のエ
ッチング部分４１を通して、ドレイン側不純物拡散層２
４およびソース側不純物拡散層１４の第２等濃度領域１
４ｂ、２４ｂに、リン等のＮ型の不純物を注入する（ス
テップ７６）。なおステップ７６では、各第２等濃度領
域の不純物濃度が１０¹⁷〜１０¹⁸個／ｃｍ³程度となる
ように、ある程度時間をかけて不純物を注入する。

【００２９】第２不純物注入工程では、窒化膜４０の表
面に再度レジストを塗布し、露光・現像して、ドレイン
側不純物拡散層２４およびソース側不純物拡散層１４の
第１等濃度領域１４ａ、２４ａに対応する部分のレジス
トを除去する（ステップ７８）。次に、レジスト除去部
分を通して窒化膜４０をエッチングする（ステップ８
０）。その後レジストを剥離すれば、図２（３）に示す
状態となる。そして図２（４）に示すように、窒化膜４
０のエッチング部分４１および４２を通して、ドレイン
側不純物拡散層２４の全領域およびソース側不純物拡散
層１４の全領域に、リン等のＮ型の不純物を注入する
（ステップ８２）。なおステップ８２では、各第１等濃
度領域の不純物濃度が１０¹⁶〜１０¹⁷個／ｃｍ³程度と
なるように、短時間で不純物を注入する。以上により、
各第１等濃度領域１４ａ、２４ａおよび各第２等濃度領
域１４ｂ、２４ｂが形成される。

【００３０】ＬＯＣＯＳ酸化膜形成工程では、窒化膜４
０の表面に再度レジストを塗布し、露光・現像して、素
子分離領域４に対応する部分のレジストを除去する（ス
テップ８４）。次に、レジスト除去部分を通して窒化膜
４０をエッチングする（ステップ８６）。その後レジス
トを剥離すれば、図３（１）に示す状態となる。そして
図３（２）に示すように、窒化膜４０のエッチング部分
４１、４２および４３を通して、素子分離領域４、ドレ
イン側不純物拡散層２４領域およびソース側不純物拡散
層１４領域に、それぞれ素子分離用ＬＯＣＯＳ酸化膜
２、ソース側ＬＯＣＯＳ酸化膜１２およびドレイン側Ｌ
ＯＣＯＳ酸化膜２２を形成する（ステップ８８）。この
ように、素子分離用ＬＯＣＯＳ酸化膜２の形成と同時
に、ソース側ＬＯＣＯＳ酸化膜１２およびドレイン側Ｌ
ＯＣＯＳ酸化膜２２を形成することにより、生産コスト
を低減することができる。

【００３１】その後、窒化膜４０を剥離することにより
（ステップ９０）、図３（３）の状態となる。次に、ソ
ース側ＬＯＣＯＳ酸化膜１２およびドレイン側ＬＯＣＯ
Ｓ酸化膜２２の間における半導体基板１の表面に、ゲー
ト絶縁膜３２を成膜する（ステップ９２）。次に、ゲー
ト絶縁膜３２の上面からＬＯＣＯＳ酸化膜１２、２２の
上面の半分程度にまで、ゲート電極３０を形成する（ス
テップ９４）。すなわち、ゲート電極３０の端部がＬＯ
ＣＯＳ酸化膜１２、２２に乗り上げる形でゲート電極を
形成する。次に、ソース領域１０およびドレイン領域２
０にリン等のＮ型の不純物を注入して、ソース領域およ
びドレイン領域を形成する（ステップ９６）。以上によ
り図３（４）に示すように、第１実施形態に係る高耐圧
トランジスタが形成される。

【００３２】上記のように構成した第１実施形態に係る
高耐圧トランジスタにより、ドレイン耐圧のばらつきを
低減することができる。一般に、トランジスタのスイッ
チングスピードを向上させるためには、ドレイン側不純
物拡散層２４の不純物濃度を高くする必要がある。しか
し、ドレイン側不純物拡散層２４における不純物は、反
対の導電型である半導体基板１に拡散する。特にトラン
ジスタの製造過程で加熱処理されると、不純物は広く拡
散することになる。そして図１（２）に示すように、電
気的に中和状態であるドレイン側空乏層２８がチャネル
領域１ａに形成される。このドレイン側空乏層２８は、
ドレイン側不純物拡散層２４における不純物濃度が高い
ほど、大きく広がるとともに、広がりのばらつきが大き
くなる。ところで、トランジスタＯＦＦ状態でドレイン
領域２０に高電圧を印加すると、その電圧に比例してド
レイン側空乏層２８がソース領域１０側に向かって伸び
る。そしてドレイン側空乏層２８がソース領域１０ない
しソース側不純物拡散層１４に到達すると、チャネル領
域１ａに降伏電流が流れる、いわゆるパンチスルー現象
が発生する。従って、ドレイン側不純物拡散層における
不純物濃度が高いほど、低電圧でパンチスルー現象が発
生することになり、ドレイン耐圧が低くなるとともに、
ドレイン耐圧のばらつきが大きくなるという問題があ
る。

【００３３】この点第１実施形態では、ドレイン側不純
物拡散層２４をチャネル領域１ａ側に形成した第１等濃
度領域２４ａとドレイン領域２０側に形成した第２等濃
度領域２４ｂとで構成し、第１等濃度領域２４ａの不純
物濃度を第２等濃度領域２４ｂの不純物濃度より低濃度
とした構成とした。第１等濃度領域２４ａの不純物濃度
を低濃度としたので、図１（２）に示すようにチャネル
領域１ａにおけるドレイン側空乏層２８の広がりを小さ
く抑えることができる。これにより、低電圧でのパンチ
スルー現象の発生を回避することができ、高いドレイン
耐圧を確保することができる。また、ドレイン側空乏層
２８の広がりのばらつきも小さくなるので、パンチスル
ー現象が発生する電圧しきい値のばらつきが小さくな
る。従って、ドレイン耐圧のばらつきを低減することが
できる。

【００３４】なお、第２等濃度領域２４ｂの不純物濃度
を高濃度としたので、形成されるチャネルの抵抗が小さ
くなる。従って、スイッチングスピードの速い高性能の
トランジスタを提供することができるのである。

【００３５】また、第１実施形態に係る高耐圧トランジ
スタにより、トランジスタ性能を低下させることなくチ
ャネル領域長さの短縮が可能となる。一般にトランジス
タをコンパクト化するためには、チャネル長を短縮する
必要がある。しかしチャネル長を短縮すると、低電圧に
よりパンチスルー現象が発生することになり、ドレイン
耐圧が低くなるという問題がある。なお、低電圧でのパ
ンチスルー現象の発生を回避するため、ドレイン側不純
物拡散層の不純物濃度を低くすれば、上述したようにト
ランジスタのスイッチングスピードを低下させ、トラン
ジスタ性能を低下させてしまうという問題がある。

【００３６】この点第１実施形態では、第１等濃度領域
２４ａの不純物濃度を低濃度としたので、上述したよう
にチャネル領域１ａにおけるドレイン側空乏層２８の広
がりを小さく抑えることができる。これにより、低電圧
でのパンチスルー現象の発生を回避することができるの
で、チャネル長を短縮することができる。また、第２等
濃度領域２４ｂの不純物濃度を高濃度としたので、上述
したようにスイッチングスピードの速い高性能のトラン
ジスタとすることができる。

【００３７】なお第１実施形態では、ドレイン側不純物
拡散層２４をチャネル領域１ａ側に形成した第１等濃度
領域２４ａとドレイン領域２０側に形成した第２等濃度
領域２４ｂとで構成し、第１等濃度領域２４ａの不純物
濃度を第２等濃度領域２４ｂの不純物濃度より低濃度と
した構成としたが、これ以外でも、ドレイン側不純物拡
散層２４に不純物濃度勾配を設けドレイン領域２０側か
らチャネル領域１ａ側にかけて低濃度とするものであれ
ば、上記と同様の効果を得ることができる。このよう
に、半導体基板の水平方向に不純物濃度勾配を有するド
レイン側不純物拡散層２４を形成する場合には、不純物
の注入エネルギーを低くした上で、注入時間の調整によ
り不純物濃度を変化させることができる。従って、半導
体基板の深さ方向に不純物濃度の異なる不純物拡散層を
形成する場合に比べて、製造コストを低減することがで
きる。加えて、第１実施形態のようにドレイン側不純物
拡散層２４を２段階の等濃度領域で構成することによ
り、上記効果を有する高耐圧トランジスタを低コストで
提供することができる。

【００３８】一方、第１実施形態に係る高耐圧トランジ
スタの製造方法は、半導体基板１の表面に窒化膜４０を
形成する窒化膜形成工程と、ドレイン側不純物拡散層２
４およびソース側不純物拡散層１４の第２等濃度領域１
４ｂ、２４ｂに対応する部分の窒化膜４０をエッチング
して各第２等濃度領域１４ｂ、２４ｂにＮ型の不純物を
注入する第１不純物注入工程と、ドレイン側不純物拡散
層２４およびソース側不純物拡散層１４の第１等濃度領
域１４ａ、２４ａに対応する部分の窒化膜４０をエッチ
ングしてドレイン側不純物拡散層２４の全領域およびソ
ース側不純物拡散層１４の全領域にＮ型の不純物を注入
する第２不純物注入工程と、素子分離領域４に対応する
部分の窒化膜４０をエッチングして素子分離領域４、ド
レイン側不純物拡散層２４領域およびソース側不純物拡
散層１４領域にＬＯＣＯＳ酸化膜２、１２、２２を形成
するＬＯＣＯＳ酸化膜形成工程とを有する構成とした。

【００３９】レジストマスクによらず窒化膜マスクによ
り第１等濃度領域１４ａ、２４ａおよび第２等濃度領域
１４ｂ、２４ｂを形成するので、高い寸法精度で第１等
濃度領域および第２等濃度領域を形成することができ
る。これにより、ドレイン側空乏層２８の広がりのばら
つきが小さくなるので、ドレイン耐圧のばらつきを低減
することができる。また、ＬＯＣＯＳ酸化膜を形成する
窒化膜マスク４０を共用して第１等濃度領域１４ａ、２
４ａおよび第２等濃度領域１４ｂ、２４ｂを形成するの
で、製造コストを低減することができる。

【００４０】次に、第２実施形態について説明する。図
６に第２実施形態に係る高耐圧トランジスタの製造方法
の説明図を示す。第２実施形態に係る高耐圧トランジス
タの製造方法は、第１実施形態に係る高耐圧トランジス
タを、第１実施形態とは別の方法で製造するものであっ
て、半導体基板１の表面に窒化膜５０を形成する窒化膜
形成工程と、ドレイン側不純物拡散層２４およびソース
側不純物拡散層１４に対応する部分の窒化膜５０をエッ
チングしてドレイン側不純物拡散層２４の全領域および
ソース側不純物拡散層１４の全領域に第２導電型の不純
物を注入する第１不純物注入工程と、ドレイン側不純物
拡散層２４およびソース側不純物拡散層１４の第１等濃
度領域１４ａ、２４ａに対応する部分をレジスト６０で
マスクしてドレイン側不純物拡散層２４およびソース側
不純物拡散層１４の第２等濃度領域１４ｂ、２４ｂに第
２導電型の不純物を注入する第２不純物注入工程と、レ
ジスト６０を除去するとともに素子分離領域４に対応す
る部分の窒化膜５０をエッチングして素子分離領域４、
ドレイン側不純物拡散層２４領域およびソース側不純物
拡散層１４領域にＬＯＣＯＳ酸化膜２、１２、２２を形
成するＬＯＣＯＳ酸化膜形成工程とを有するものであ
る。窒化膜形成工程では、Ｐ型の半導体基板１の表面
に、ＣＶＤ法等により窒化ケイ素（Ｓｉ₃Ｎ₄）被膜（以
下、窒化膜と呼ぶ）４０を形成する（ステップ７０）。

【００４１】第１不純物注入工程では、窒化膜５０の表
面にレジストを塗布し、露光・現像して、ドレイン側不
純物拡散層２４およびソース側不純物拡散層１４に対応
する部分のレジストを除去する。次に、レジスト除去部
分を通して窒化膜５０をエッチングする。その後レジス
トを剥離すれば、図６（１）に示す状態となる。そして
図６（２）に示すように、窒化膜５０のエッチング部分
５１を通して、ドレイン側不純物拡散層２４の全領域お
よびソース側不純物拡散層１４の全領域に、リン等のＮ
型の不純物を注入する。その際、第１等濃度領域１４
ａ、２４ａの不純物濃度が１０¹⁶〜１０¹⁷個／ｃｍ³程
度となるように、短時間で不純物を注入する。

【００４２】第２不純物注入工程では、図６（３）に示
すようにレジスト６０を塗布し、露光・現像して、ドレ
イン側不純物拡散層２４およびソース側不純物拡散層１
４の第２等濃度領域１４ｂ、２４ｂに対応する部分のレ
ジスト６１を除去する。次に図６（４）に示すように、
レジスト６１の除去部分を通して、各第２等濃度領域１
４ｂ、２４ｂにリン等のＮ型の不純物を注入する。すな
わち、ドレイン側不純物拡散層２４およびソース側不純
物拡散層１４の第１等濃度領域１４ａ、２４ａに対応す
る部分をレジスト６０でマスクして、ドレイン側不純物
拡散層２４およびソース側不純物拡散層１４の第２等濃
度領域１４ｂ、２４ｂに不純物を注入する。その際、第
２等濃度領域の不純物濃度が１０¹⁷〜１０¹⁸個／ｃｍ³
程度となるように、ある程度時間をかけて不純物を注入
する。以上により、各第１等濃度領域１４ａ、２４ａお
よび各第２等濃度領域１４ｂ、２４ｂが形成される。そ
の後レジスト６０を剥離すれば、図２（４）に示す状態
となる。なお、ＬＯＣＯＳ酸化膜形成工程およびその後
の工程は、第１実施形態と同様である。

【００４３】第２実施形態に係る高耐圧トランジスタの
製造方法によっても、窒化膜マスク５０により第１等濃
度領域１４ａ、２４ａを形成するので、高い寸法精度で
第１等濃度領域を形成することができる。なお、チャネ
ル領域１ａにおけるドレイン側空乏層２８の形成には、
第１等濃度領域１４ａ、２４ａの寸法精度が寄与するの
で、第２実施形態に係る製造方法によっても、第１実施
形態と同じ効果を有する高耐圧トランジスタを製造する
ことができる。また、ＬＯＣＯＳ酸化膜を形成する窒化
膜マスク５０を共用して第１等濃度領域１４ａ、２４ａ
を形成するので、製造コストを低減することができる。
なお、第２等濃度領域１４ｂ、２４ｂはレジストマスク
を使用して形成するが、第１実施形態でも窒化膜のエッ
チングにレジストマスクを使用しているので、製造コス
トが増加することはない。

【００４４】

【発明の効果】第１導電型の半導体基板の表面に第２導
電型のソース領域およびドレイン領域を形成し、前記ソ
ース領域および前記ドレイン領域の間のチャネル領域上
にゲート絶縁膜を介してゲート電極を形成し、前記ドレ
イン領域と前記ゲート電極との間にドレイン側ＬＯＣＯ
Ｓ酸化膜を形成して前記ドレイン領域から前記ゲート電
極をオフセットさせ、前記ドレイン領域から前記ドレイ
ン側ＬＯＣＯＳ酸化膜の下方に第２導電型のドレイン側
不純物拡散層を延在させるとともに、前記ドレイン側不
純物拡散層に不純物濃度勾配を設け前記ドレイン領域側
から前記チャネル領域側にかけて低濃度とした構成とし
たので、ドレイン耐圧のばらつきを低減した高耐圧トラ
ンジスタを提供することができる。また、トランジスタ
性能を低下させることなくチャネル長の短縮が可能な、
高耐圧トランジスタを提供することができる。

【図面の簡単な説明】

【図１】第１実施形態に係る高耐圧トランジスタの説明
図であり、（１）は立面断面図であり、（２）は空乏層
の説明図である。

【図２】第１実施形態に係る高耐圧トランジスタの製造
方法の第１説明図である。

【図３】第１実施形態に係る高耐圧トランジスタの製造
方法の第２説明図である。

【図４】第１実施形態に係る高耐圧トランジスタの製造
方法の第１フローチャートである。

【図５】第１実施形態に係る高耐圧トランジスタの製造
方法の第２フローチャートである。

【図６】第２実施形態に係る高耐圧トランジスタの製造
方法の説明図である。

【図７】従来技術に係る高耐圧トランジスタの説明図で
あり、（１）は立面断面図であり、（２）は空乏層の説
明図である。

【符号の説明】

１………半導体基板 １ａ………チャネル領域 ２………素子分離用ＬＯＣＯＳ酸化膜 ４………素子分離領域 １０………ソース領域 １２………ソース側ＬＯＣＯＳ酸化膜 １４………ソース側不純物拡散層 １４ａ………第１等濃度領域 １４ｂ………第２等濃度領域 ２０………ドレイン領域 ２２………ドレイン側ＬＯＣＯＳ酸化膜 ２４………ドレイン側不純物拡散層 ２４ａ………第１等濃度領域 ２４ｂ………第２等濃度領域 ２８………ドレイン側空乏層 ３０………ゲート電極 ３２………ゲート絶縁膜 ４０………窒化膜 ４１，４２，４３………エッチング部分 ５０………窒化膜 ５１………エッチング部分 ６０，６１………レジスト １０１………半導体基板 １０１ａ………チャネル領域 １１０………ソース領域 １１４………ソース側不純物拡散層 １２０………ドレイン領域 １２２………ドレイン側ＬＯＣＯＳ酸化膜 １２４………ドレイン側不純物拡散層 １２８………ドレイン側空乏層 １３０………ゲート電極

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の表面に第２導
   電型のソース領域およびドレイン領域を形成し、前記ソ
   ース領域および前記ドレイン領域の間のチャネル領域上
   にゲート絶縁膜を介してゲート電極を形成し、前記ドレ
   イン領域と前記ゲート電極との間にドレイン側ＬＯＣＯ
   Ｓ酸化膜を形成して前記ドレイン領域から前記ゲート電
   極をオフセットさせ、前記ドレイン領域から前記ドレイ
   ン側ＬＯＣＯＳ酸化膜の下方に第２導電型のドレイン側
   不純物拡散層を延在させるとともに、前記ドレイン側不
   純物拡散層に不純物濃度勾配を設け前記ドレイン領域側
   から前記チャネル領域側にかけて低濃度としたことを特
   徴とする高耐圧トランジスタ。
2. 【請求項２】 前記ドレイン側不純物拡散層を前記チャ
   ネル領域側に形成した第１等濃度領域と前記ドレイン領
   域側に形成した第２等濃度領域とで構成し、前記第１等
   濃度領域の不純物濃度を前記第２等濃度領域の不純物濃
   度より低濃度としたことを特徴とする請求項１に記載の
   高耐圧トランジスタ。
3. 【請求項３】 前記ゲート電極と前記ソース領域との間
   にソース側ＬＯＣＯＳ酸化膜を形成して前記ソース領域
   から前記ゲート電極をオフセットさせ、前記ソース領域
   から前記ソース側ＬＯＣＯＳ酸化膜の下方に第２導電型
   のソース側不純物拡散層を延在させるとともに、前記ソ
   ース側不純物拡散層を前記チャネル領域側に形成した第
   １等濃度領域と前記ソース領域側に形成した第２等濃度
   領域とで構成し、前記第１等濃度領域の不純物濃度を前
   記第２等濃度領域の不純物濃度より低濃度としたことを
   特徴とする請求項１または２に記載の高耐圧トランジス
   タ。
4. 【請求項４】 請求項１ないし３のいずれかに記載の高
   耐圧トランジスタを採用したことを特徴とする半導体装
   置。
5. 【請求項５】 第１導電型の半導体基板の表面に第２導
   電型のドレイン領域を形成し、前記ドレイン領域とゲー
   ト電極との間にドレイン側ＬＯＣＯＳ酸化膜を形成し、
   前記ドレイン領域から前記ドレイン側ＬＯＣＯＳ酸化膜
   の下方にドレイン側不純物拡散層を延在させるととも
   に、前記ドレイン側不純物拡散層をチャネル領域側に形
   成した第１等濃度領域と前記ドレイン領域側に形成した
   第２等濃度領域とで構成し、前記第１等濃度領域の不純
   物濃度を前記第２等濃度領域の不純物濃度より低濃度と
   した高耐圧トランジスタの製造方法であって、 前記半導体基板の表面に窒化膜を形成する窒化膜形成工
   程と、 前記窒化膜の前記第２等濃度領域に対応する部分をエッ
   チングして前記第２等濃度領域に第２導電型の不純物を
   注入する第１不純物注入工程と、 前記窒化膜の前記第１等濃度領域に対応する部分をエッ
   チングして前記ドレイン側不純物拡散層の全領域に第２
   導電型の不純物を注入する第２不純物注入工程と、 前記窒化膜の素子分離領域に対応する部分をエッチング
   して前記素子分離領域および前記ドレイン側不純物拡散
   層領域にＬＯＣＯＳ酸化膜を形成するＬＯＣＯＳ酸化膜
   形成工程と、 を有することを特徴とする高耐圧トランジスタの製造方
   法。
6. 【請求項６】 前記半導体基板の表面に第２導電型のソ
   ース領域を形成し、前記ソース領域と前記ゲート電極と
   の間にソース側ＬＯＣＯＳ酸化膜を形成し、前記ソース
   領域から前記ソース側ＬＯＣＯＳ酸化膜の下方にソース
   側不純物拡散層を延在させるとともに、前記ソース側不
   純物拡散層をチャネル領域側に形成した第１等濃度領域
   と前記ソース領域側に形成した第２等濃度領域とで構成
   し、前記第１等濃度領域の不純物濃度を前記第２等濃度
   領域の不純物濃度より低濃度とした高耐圧トランジスタ
   の製造方法であって、 前記半導体基板の表面に窒化膜を形成する窒化膜形成工
   程と、 前記ドレイン側不純物拡散層の前記第２等濃度領域およ
   び前記ソース側不純物拡散層の前記第２等濃度領域に対
   応する部分の前記窒化膜をエッチングして前記各第２等
   濃度領域に第２導電型の不純物を注入する第１不純物注
   入工程と、 前記ドレイン側不純物拡散層の前記第１等濃度領域およ
   び前記ソース側不純物拡散層の前記第１等濃度領域に対
   応する部分の前記窒化膜をエッチングして前記ドレイン
   側不純物拡散層の全領域および前記ソース側不純物拡散
   層の全領域に第２導電型の不純物を注入する第２不純物
   注入工程と、 素子分離領域に対応する部分の前記窒化膜をエッチング
   して前記素子分離領域、前記ドレイン側不純物拡散層領
   域および前記ソース側不純物拡散層領域にＬＯＣＯＳ酸
   化膜を形成するＬＯＣＯＳ酸化膜形成工程と、 を有することを特徴とする請求項５に記載の高耐圧トラ
   ンジスタの製造方法。
7. 【請求項７】 第１導電型の半導体基板の表面に第２導
   電型のドレイン領域を形成し、前記ドレイン領域とゲー
   ト電極との間にドレイン側ＬＯＣＯＳ酸化膜を形成し、
   前記ドレイン領域から前記ドレイン側ＬＯＣＯＳ酸化膜
   の下方にドレイン側不純物拡散層を延在させるととも
   に、前記ドレイン側不純物拡散層をチャネル領域側に形
   成した第１等濃度領域と前記ドレイン領域側に形成した
   第２等濃度領域とで構成し、前記第１等濃度領域の不純
   物濃度を前記第２等濃度領域の不純物濃度より低濃度と
   した高耐圧トランジスタの製造方法であって、 前記半導体基板の表面に窒化膜を形成する窒化膜形成工
   程と、 前記窒化膜の前記ドレイン側不純物拡散層に対応する部
   分をエッチングして前記ドレイン側不純物拡散層の全領
   域に第２導電型の不純物を注入する第１不純物注入工程
   と、 前記ドレイン側不純物拡散層の前記第１等濃度領域に対
   応する部分をレジストでマスクして前記第２等濃度領域
   に第２導電型の不純物を注入する第２不純物注入工程
   と、 前記レジストを除去するとともに前記窒化膜の素子分離
   領域に対応する部分をエッチングして前記素子分離領域
   および前記ドレイン側不純物拡散層領域にＬＯＣＯＳ酸
   化膜を形成するＬＯＣＯＳ酸化膜形成工程と、 を有することを特徴とする高耐圧トランジスタの製造方
   法。
8. 【請求項８】 前記半導体基板の表面に第２導電型のソ
   ース領域を形成し、前記ソース領域と前記ゲート電極と
   の間にソース側ＬＯＣＯＳ酸化膜を形成し、前記ソース
   領域から前記ソース側ＬＯＣＯＳ酸化膜の下方にソース
   側不純物拡散層を延在させるとともに、前記ソース側不
   純物拡散層をチャネル領域側に形成した第１等濃度領域
   と前記ソース領域側に形成した第２等濃度領域とで構成
   し、前記第１等濃度領域の不純物濃度を前記第２等濃度
   領域の不純物濃度より低濃度とした高耐圧トランジスタ
   の製造方法であって、 前記半導体基板の表面に窒化膜を形成する窒化膜形成工
   程と、 前記ドレイン側不純物拡散層および前記ソース側不純物
   拡散層に対応する部分の前記窒化膜をエッチングして前
   記ドレイン側不純物拡散層の全領域および前記ソース側
   不純物拡散層の全領域に第２導電型の不純物を注入する
   第１不純物注入工程と、 前記ドレイン側不純物拡散層の前記第１等濃度領域およ
   び前記ソース側不純物拡散層の前記第１等濃度領域に対
   応する部分をレジストでマスクして前記ドレイン側不純
   物拡散層の前記第２等濃度領域および前記ソース側不純
   物拡散層の前記第２等濃度領域に第２導電型の不純物を
   注入する第２不純物注入工程と、 前記レジストを除去するとともに素子分離領域に対応す
   る部分の前記窒化膜をエッチングして前記素子分離領
   域、前記ドレイン側不純物拡散層領域および前記ソース
   側不純物拡散層領域にＬＯＣＯＳ酸化膜を形成するＬＯ
   ＣＯＳ酸化膜形成工程と、 を有することを特徴とする請求項７に記載の高耐圧トラ
   ンジスタの製造方法。