JPH08125173A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08125173A JPH08125173A JP27425994A JP27425994A JPH08125173A JP H08125173 A JPH08125173 A JP H08125173A JP 27425994 A JP27425994 A JP 27425994A JP 27425994 A JP27425994 A JP 27425994A JP H08125173 A JPH08125173 A JP H08125173A
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Abstract
(57)【要約】
【目的】 側面拡散の無いソース及びドレーンを有する
ＭＯＳＦＥＴ構造及びその製造方法を提供すること。 【構成】 本発明は、シリコン基板と、前記シリコン基
板上にゲート絶縁膜を介して形成したゲートと、及び前
記ゲート両端のシリコン基板内に所定の深さに埋め込ん
で形成した導電物質層からなるソース及びドレーンとを
含んでなる。
ＭＯＳＦＥＴ構造及びその製造方法を提供すること。 【構成】 本発明は、シリコン基板と、前記シリコン基
板上にゲート絶縁膜を介して形成したゲートと、及び前
記ゲート両端のシリコン基板内に所定の深さに埋め込ん
で形成した導電物質層からなるソース及びドレーンとを
含んでなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に側面拡散の無いソース及びドレーン
構造をもつＭＯＳＦＥＴ及びその製造方法に関する。
造方法に係り、特に側面拡散の無いソース及びドレーン
構造をもつＭＯＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴにおいてソース及びドレー
ンは、チャンネルを通過する電子または正孔を電送線に
取り出したり、キャルヤを電送線からチャンネルへ注入
させるとき使用される。一般的に不純物のイオン注入に
よって形成されるこのソース及びドレーンは、集積度を
高め、且つ工程の効率を高めるため一連の工程のうちポ
リシリコンゲートをブロッキング層として使用する自己
整合工程により形成される。この自己整合工程を用いた
製造方法を図１に示す。
ンは、チャンネルを通過する電子または正孔を電送線に
取り出したり、キャルヤを電送線からチャンネルへ注入
させるとき使用される。一般的に不純物のイオン注入に
よって形成されるこのソース及びドレーンは、集積度を
高め、且つ工程の効率を高めるため一連の工程のうちポ
リシリコンゲートをブロッキング層として使用する自己
整合工程により形成される。この自己整合工程を用いた
製造方法を図１に示す。
【０００３】即ち、図１（ａ）のように、ｐ型シリコン
基板１上に酸化膜２と窒化膜３を順次形成し、図１
（ｂ）のように、ホトレジスト４を用いたホトエッチン
グ工程によって素子分離領域を限定した後、チャンネル
ストップイオン注入を行う。次に、図１（ｃ）のよう
に、フィールド酸化工程を行って素子分離領域にフィー
ルド酸化膜５を形成した後、前記窒化膜を除去し、ゲー
ト形成のためのポリシリコンを蒸着し、パターニングし
てゲート電極６を形成する。次に、図１（ｄ）のよう
に、前記ゲート電極６をマスクとしてｎ型不純物をイオ
ン注入してゲート電極両端の基板部位にソース及びドレ
ーン７を形成する。
基板１上に酸化膜２と窒化膜３を順次形成し、図１
（ｂ）のように、ホトレジスト４を用いたホトエッチン
グ工程によって素子分離領域を限定した後、チャンネル
ストップイオン注入を行う。次に、図１（ｃ）のよう
に、フィールド酸化工程を行って素子分離領域にフィー
ルド酸化膜５を形成した後、前記窒化膜を除去し、ゲー
ト形成のためのポリシリコンを蒸着し、パターニングし
てゲート電極６を形成する。次に、図１（ｄ）のよう
に、前記ゲート電極６をマスクとしてｎ型不純物をイオ
ン注入してゲート電極両端の基板部位にソース及びドレ
ーン７を形成する。
【０００４】前記のようにイオン注入によってソース及
びドレーン領域を形成する自己整合工程は、注入された
不純物イオンが後続の熱処理工程などによって側面に拡
散することを防止することできないために、素子を集積
するのに限界があり、チャンネル長さの減少による素子
のしきい値の減少、パンチスルー電圧の減少、降伏電圧
の減少などが生じ、ホットキャリヤ効果等短チャンネル
効果による影響を受け易く、素子の動作特性が低下す
る。このような側面拡散による問題点を防止するための
一つの方法として、ＬＤＤ構造が提案された。以下、図
２を参照してＬＤＤ構造を説明する。
びドレーン領域を形成する自己整合工程は、注入された
不純物イオンが後続の熱処理工程などによって側面に拡
散することを防止することできないために、素子を集積
するのに限界があり、チャンネル長さの減少による素子
のしきい値の減少、パンチスルー電圧の減少、降伏電圧
の減少などが生じ、ホットキャリヤ効果等短チャンネル
効果による影響を受け易く、素子の動作特性が低下す
る。このような側面拡散による問題点を防止するための
一つの方法として、ＬＤＤ構造が提案された。以下、図
２を参照してＬＤＤ構造を説明する。
【０００５】先ず、図２（ａ）のように、ｐ型シリコン
基板１上にゲート酸化膜２とポリシリコン層６を順次形
成した後、図２（ｂ）のように、前記ポリシリコン層６
とゲート酸化膜２をゲートパターンにパターニングした
後、ｎ型不純物を低濃度でイオン注入する。次に、図２
（ｃ）のように基板上に絶縁膜８を形成した後、これを
エッチバックして図２（ｄ）のようにゲートの側面に絶
縁膜８を形成し、図２（ｅ）のようにｎ型不純物を高濃
度でイオン注入した後、前記側壁スペーサを除去するこ
とにより、図２（ｆ）に示すように低濃度の不純物領域
と高濃度の不純物領域からなるＬＤＤ構造のソース及び
ドレーン９を形成する。
基板１上にゲート酸化膜２とポリシリコン層６を順次形
成した後、図２（ｂ）のように、前記ポリシリコン層６
とゲート酸化膜２をゲートパターンにパターニングした
後、ｎ型不純物を低濃度でイオン注入する。次に、図２
（ｃ）のように基板上に絶縁膜８を形成した後、これを
エッチバックして図２（ｄ）のようにゲートの側面に絶
縁膜８を形成し、図２（ｅ）のようにｎ型不純物を高濃
度でイオン注入した後、前記側壁スペーサを除去するこ
とにより、図２（ｆ）に示すように低濃度の不純物領域
と高濃度の不純物領域からなるＬＤＤ構造のソース及び
ドレーン９を形成する。
【０００６】
【発明が解決しようとする課題】前記のようなＬＤＤ構
造のＭＯＳＦＥＴは、側壁スペーサの形成のための絶縁
膜蒸着工程とエッチバック工程及び追加のイオン注入工
程など追加される工程によって製造工程が複雑になると
いう問題点がある。
造のＭＯＳＦＥＴは、側壁スペーサの形成のための絶縁
膜蒸着工程とエッチバック工程及び追加のイオン注入工
程など追加される工程によって製造工程が複雑になると
いう問題点がある。
【０００７】本発明は、上述した問題を解決するための
ものであり、側面拡散の無いソース及びドレーンを有す
るＭＯＳＦＥＴ構造及びその製造方法を提供することに
その目的がある。
ものであり、側面拡散の無いソース及びドレーンを有す
るＭＯＳＦＥＴ構造及びその製造方法を提供することに
その目的がある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、シリコン基板と、前記シリコ
ン基板上にゲート絶縁膜を介して形成したゲートと、及
び前記ゲート両端のシリコン基板内に所定の深さに埋め
込んで形成した導電物質層からなるソース及びドレーン
とを含んでなされる。
に本発明の半導体装置は、シリコン基板と、前記シリコ
ン基板上にゲート絶縁膜を介して形成したゲートと、及
び前記ゲート両端のシリコン基板内に所定の深さに埋め
込んで形成した導電物質層からなるソース及びドレーン
とを含んでなされる。
【０００９】上記目的を達成するための本発明の半導体
装置の製造方法は、シリコン基板上にゲート絶縁膜とゲ
ート形成のための導電層を順次形成するステップと、前
記導電層とゲート絶縁膜をゲートパターンにパターニン
グしてゲートを形成するステップと、露出したゲート両
端部分のシリコン基板部位を所定の深さにエッチングす
るステップと、熱酸化工程を施してゲートの表面及びシ
リコン基板上に酸化膜を形成するステップと、前記エッ
チングされたシリコン基板部位上に形成された酸化膜を
エッチングするステップと、基板全面に導電物質を蒸着
するステップと、及び前記導電物質層をエッチバックし
てエッチングされたシリコン基板部位に埋め込み、ソー
ス及びドレーンを形成するステップと、を含んでなる。
装置の製造方法は、シリコン基板上にゲート絶縁膜とゲ
ート形成のための導電層を順次形成するステップと、前
記導電層とゲート絶縁膜をゲートパターンにパターニン
グしてゲートを形成するステップと、露出したゲート両
端部分のシリコン基板部位を所定の深さにエッチングす
るステップと、熱酸化工程を施してゲートの表面及びシ
リコン基板上に酸化膜を形成するステップと、前記エッ
チングされたシリコン基板部位上に形成された酸化膜を
エッチングするステップと、基板全面に導電物質を蒸着
するステップと、及び前記導電物質層をエッチバックし
てエッチングされたシリコン基板部位に埋め込み、ソー
ス及びドレーンを形成するステップと、を含んでなる。
【００１０】
【実施例】以下、添付図面を参照して本発明を詳細に説
明する。図３は本発明によるＭＯＳＦＥＴの断面構造を
示す。図３のように本発明によるＭＯＳＦＥＴは、シリ
コン基板１１上にゲート絶縁膜１３を介してゲート電極
１４が形成され、基板のゲート電極１４の両端部分に所
定の深さに導電物質を埋め込んでソース及びドレーン１
９が形成されている。ゲート電極１４の表面には絶縁膜
１７が形成され、ゲート電極１４とソース及びドレーン
１９が短絡することを防止する。
明する。図３は本発明によるＭＯＳＦＥＴの断面構造を
示す。図３のように本発明によるＭＯＳＦＥＴは、シリ
コン基板１１上にゲート絶縁膜１３を介してゲート電極
１４が形成され、基板のゲート電極１４の両端部分に所
定の深さに導電物質を埋め込んでソース及びドレーン１
９が形成されている。ゲート電極１４の表面には絶縁膜
１７が形成され、ゲート電極１４とソース及びドレーン
１９が短絡することを防止する。
【００１１】前記ソース及びドレーン１９は、例えばｎ
+ ポリシリコン（基板がｐ型である場合）で形成するこ
とができ、前記絶縁膜１７では熱酸化膜を使用すること
ができる。前記ソース及びドレーン１９は、ゲート電極
の両端の基板部位を所定の深さにエッチングし、このエ
ッチングされた部分に導電物質を埋め込むことによりで
きたものである。
+ ポリシリコン（基板がｐ型である場合）で形成するこ
とができ、前記絶縁膜１７では熱酸化膜を使用すること
ができる。前記ソース及びドレーン１９は、ゲート電極
の両端の基板部位を所定の深さにエッチングし、このエ
ッチングされた部分に導電物質を埋め込むことによりで
きたものである。
【００１２】図４は本発明の実施例１によるＭＯＳＦＥ
Ｔの断面構造図であり、ソース及びドレーン１９の周り
にソース及びドレーン１９より低い濃度の低濃度不純物
領域２２、例えばｎ- 領域が形成されたＬＤＤ構造を示
すものである。前記低濃度の不純物領域２２は、ソース
及びドレーン１９を形成した後、熱処理工程を行ってソ
ース及びドレーンを成す導電物質層の不純物を基板側に
拡散させることにより、従来の側壁スペーサ形成工程及
びイオン注入工程などの追加工程無しに簡単に形成する
ことができる。
Ｔの断面構造図であり、ソース及びドレーン１９の周り
にソース及びドレーン１９より低い濃度の低濃度不純物
領域２２、例えばｎ- 領域が形成されたＬＤＤ構造を示
すものである。前記低濃度の不純物領域２２は、ソース
及びドレーン１９を形成した後、熱処理工程を行ってソ
ース及びドレーンを成す導電物質層の不純物を基板側に
拡散させることにより、従来の側壁スペーサ形成工程及
びイオン注入工程などの追加工程無しに簡単に形成する
ことができる。
【００１３】ソース及びドレーン形成のための導電物質
では、前記したようなｎ+ ポリシリコン以外にもチャン
ネル濃度に応じて他の物質を使用することもできるが、
一般にチャンネルの濃度が５．０×１０17／cm2 以下で
あれば、ｎ+ ポリシリコンもしくはｐ+ ポリシリコンを
使用することができるが、それ以上である場合にはｎＭ
ＯＳではＡｌを、ｐＭＯＳではＷ，Ｍｏ，Ｃｏ，Ｐｔ等
を使用することもできる。
では、前記したようなｎ+ ポリシリコン以外にもチャン
ネル濃度に応じて他の物質を使用することもできるが、
一般にチャンネルの濃度が５．０×１０17／cm2 以下で
あれば、ｎ+ ポリシリコンもしくはｐ+ ポリシリコンを
使用することができるが、それ以上である場合にはｎＭ
ＯＳではＡｌを、ｐＭＯＳではＷ，Ｍｏ，Ｃｏ，Ｐｔ等
を使用することもできる。
【００１４】このように本発明のＭＯＳＦＥＴは、ソー
ス及びドレーン１９が基板の所定部位に不純物がイオン
注入されて形成された領域ではなく、基板内に埋め込ま
れて形成された導電物質層からなり、基板のシリコンと
ソース及びドレーンを成す導電物質間の仕事関数の差に
よってオーム接触がなされる構造となっている。
ス及びドレーン１９が基板の所定部位に不純物がイオン
注入されて形成された領域ではなく、基板内に埋め込ま
れて形成された導電物質層からなり、基板のシリコンと
ソース及びドレーンを成す導電物質間の仕事関数の差に
よってオーム接触がなされる構造となっている。
【００１５】このようにソース及びドレーンを導電物質
を埋め込んで形成することにより、従来と同様の側面拡
散によるチャンネル長さの減少を防ぐことができ、これ
による色々な問題点を解決することができる。
を埋め込んで形成することにより、従来と同様の側面拡
散によるチャンネル長さの減少を防ぐことができ、これ
による色々な問題点を解決することができる。
【００１６】次に、本発明によるＭＯＳＦＥＴの製造方
法を図５〜図１３とともに説明する。先ず、図５に示す
ように、第１導電型の基板として、ｐ型シリコン基板１
１の所定の素子分離領域に一般的な工程によってフィー
ルド酸化膜１２を形成した後、基板全面にゲート絶縁膜
１３として、例えば酸化膜を薄く形成し、その上にゲー
ト電極形成のための導電層として、例えばｎ+ ポリシリ
コンを蒸着する。
法を図５〜図１３とともに説明する。先ず、図５に示す
ように、第１導電型の基板として、ｐ型シリコン基板１
１の所定の素子分離領域に一般的な工程によってフィー
ルド酸化膜１２を形成した後、基板全面にゲート絶縁膜
１３として、例えば酸化膜を薄く形成し、その上にゲー
ト電極形成のための導電層として、例えばｎ+ ポリシリ
コンを蒸着する。
【００１７】次いで、図６のように、前記ｎ+ ポリシリ
コン層上にホトレジスト１５を塗布した後、これをホト
エッチング工程によって選択的に露光及び現像してゲー
トパターンを形成する。
コン層上にホトレジスト１５を塗布した後、これをホト
エッチング工程によって選択的に露光及び現像してゲー
トパターンを形成する。
【００１８】次いで、図７のように、前記ホトレジスト
１５をマスクにして前記ｎ+ ポリシリコン層をエッチン
グしてゲート電極１４を形成し、続いて前記ゲート絶縁
膜１３をエッチングしてこれにより露出するシリコン基
板部位１６を所定の深さにエッチングした後、前記ホト
レジストパターンを除去する。前記ゲート電極１４はゲ
ート酸化膜及びシリコン基板のエッチングの時ホトレジ
ストによって保護されるので、損傷を被ることはない。
１５をマスクにして前記ｎ+ ポリシリコン層をエッチン
グしてゲート電極１４を形成し、続いて前記ゲート絶縁
膜１３をエッチングしてこれにより露出するシリコン基
板部位１６を所定の深さにエッチングした後、前記ホト
レジストパターンを除去する。前記ゲート電極１４はゲ
ート酸化膜及びシリコン基板のエッチングの時ホトレジ
ストによって保護されるので、損傷を被ることはない。
【００１９】次に、図８のように、後続工程で形成され
るソース及びドレーン用導電層との短絡を防止し、ソー
ス及びドレーン用導電層のエッチング時ゲート電極を保
護するために熱酸化工程を行って酸化膜１７を形成す
る。この時、ゲート電極を成すポリシリコン上に形成さ
れる酸化膜の厚さとシリコン基板上に形成される酸化膜
の厚さ比は約３：１程度であるので、例えばゲート電極
上には約６００Å、シリコン基板上には約２００Å程度
の厚さの酸化膜１７が形成されるように熱酸化工程を行
う。酸化膜の厚さは工程によって調節することができ、
シリコン基板上に形成される酸化膜の厚さをモニターし
て全体の酸化膜の厚さを調節するのが好ましい。図８に
ゲート電極の一側面及びエッチングされた基板部位の一
定部分を拡大図とともに示した。ここに示されたように
前記酸化膜１７はゲート電極の上部には厚く形成され、
基板上には薄く形成され、露出したゲート絶縁膜１３の
側面部位には非常に薄く形成されたことが判る。
るソース及びドレーン用導電層との短絡を防止し、ソー
ス及びドレーン用導電層のエッチング時ゲート電極を保
護するために熱酸化工程を行って酸化膜１７を形成す
る。この時、ゲート電極を成すポリシリコン上に形成さ
れる酸化膜の厚さとシリコン基板上に形成される酸化膜
の厚さ比は約３：１程度であるので、例えばゲート電極
上には約６００Å、シリコン基板上には約２００Å程度
の厚さの酸化膜１７が形成されるように熱酸化工程を行
う。酸化膜の厚さは工程によって調節することができ、
シリコン基板上に形成される酸化膜の厚さをモニターし
て全体の酸化膜の厚さを調節するのが好ましい。図８に
ゲート電極の一側面及びエッチングされた基板部位の一
定部分を拡大図とともに示した。ここに示されたように
前記酸化膜１７はゲート電極の上部には厚く形成され、
基板上には薄く形成され、露出したゲート絶縁膜１３の
側面部位には非常に薄く形成されたことが判る。
【００２０】次に、図９のように、前記酸化膜１７を、
例えばＲＩＥ等の方法を利用して２００Å程度、即ち、
シリコン基板上に形成された酸化膜の厚さだけエッチン
グする。すると、酸化膜が厚く形成されたゲート電極上
には依然と酸化膜が残る（４００Å程度）ことになるか
らエッチングされたシリコン基板上の酸化膜は全て除去
されることになる。
例えばＲＩＥ等の方法を利用して２００Å程度、即ち、
シリコン基板上に形成された酸化膜の厚さだけエッチン
グする。すると、酸化膜が厚く形成されたゲート電極上
には依然と酸化膜が残る（４００Å程度）ことになるか
らエッチングされたシリコン基板上の酸化膜は全て除去
されることになる。
【００２１】次いで、図１０のように、基板全面にソー
ス及びドレーン電極の形成のための導電物質として、基
板と反対の導電型のｎ+ ポリシリコンを蒸着する。（ｐ
ＭＯＳである場合には、ｎ型基板にｐ型ポリシリコンを
利用する）
ス及びドレーン電極の形成のための導電物質として、基
板と反対の導電型のｎ+ ポリシリコンを蒸着する。（ｐ
ＭＯＳである場合には、ｎ型基板にｐ型ポリシリコンを
利用する）
【００２２】次に、図１１のように、前記形成されたｎ
+ ポリシリコン層をエッチバックしてエッチングされた
シリコン基板部位に埋め込まれて形成されたソース及び
ドレーン１９を各々形成する。この際、ゲート電極上の
酸化膜１７はｎ+ ポリシリコンのエッチバック時ゲート
電極が損傷されるのを防止する。
+ ポリシリコン層をエッチバックしてエッチングされた
シリコン基板部位に埋め込まれて形成されたソース及び
ドレーン１９を各々形成する。この際、ゲート電極上の
酸化膜１７はｎ+ ポリシリコンのエッチバック時ゲート
電極が損傷されるのを防止する。
【００２３】次いで、図１２のように、基板全面に層間
絶縁膜２０として、例えばＬＴＯ（ｌｏｗ ｔｅｍｐｅ
ｒａｔｕｒｅ ｏｘｉｄｅ）またはＢＰＳＧ（ｂｏｒｏ
ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）を形
成した後、これを選択的にエッチングして前記形成され
たソース及びドレーン１９を露出させるコンタクト開口
部を形成し、前記コンタクト開口部を含んだ層間絶縁膜
２０上にコンタクト用金属層２１を蒸着し、パターニン
グすることでＭＯＳＦＥＴの製造工程を完了する。前記
コンタクト用金属としては、シリコンと金属がオミーク
コンタクトを成すことができるものならどれでもよい。
絶縁膜２０として、例えばＬＴＯ（ｌｏｗ ｔｅｍｐｅ
ｒａｔｕｒｅ ｏｘｉｄｅ）またはＢＰＳＧ（ｂｏｒｏ
ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）を形
成した後、これを選択的にエッチングして前記形成され
たソース及びドレーン１９を露出させるコンタクト開口
部を形成し、前記コンタクト開口部を含んだ層間絶縁膜
２０上にコンタクト用金属層２１を蒸着し、パターニン
グすることでＭＯＳＦＥＴの製造工程を完了する。前記
コンタクト用金属としては、シリコンと金属がオミーク
コンタクトを成すことができるものならどれでもよい。
【００２４】さらに、図１３のように、ソース及びドレ
ーン１９を形成した後、熱処理工程によってソース及び
ドレーンを形成するｎ+ ポリシリコンから不純物を拡散
させ、ソース及びドレーン１９の周りに低濃度の不純物
領域２２を形成し、側壁スペーサ形成工程などのような
別のＬＤＤ工程無しＬＤＤ構造を形成してホットキャリ
ヤ効果を低下させる。
ーン１９を形成した後、熱処理工程によってソース及び
ドレーンを形成するｎ+ ポリシリコンから不純物を拡散
させ、ソース及びドレーン１９の周りに低濃度の不純物
領域２２を形成し、側壁スペーサ形成工程などのような
別のＬＤＤ工程無しＬＤＤ構造を形成してホットキャリ
ヤ効果を低下させる。
【００２５】前記実施例では、ソース及びドレーンの形
成物質としてｎ+ ポリシリコンを利用したが、ソース及
びドレーン形成物質をチャンネルの濃度によって決める
ことができる。一般にチャンネルの濃度が５．０×１０
17／cm2 以下であれば、ｎ+ポリシリコンもしくはｐ+
ポリシリコンを使用するのが可能であるが、それ以上の
場合には、ｎＭＯＳではＡｌを、ｐＭＯＳではＷ，Ｍ
ｏ，Ｃｏ，Ｐｔなどを使用することもできる。
成物質としてｎ+ ポリシリコンを利用したが、ソース及
びドレーン形成物質をチャンネルの濃度によって決める
ことができる。一般にチャンネルの濃度が５．０×１０
17／cm2 以下であれば、ｎ+ポリシリコンもしくはｐ+
ポリシリコンを使用するのが可能であるが、それ以上の
場合には、ｎＭＯＳではＡｌを、ｐＭＯＳではＷ，Ｍ
ｏ，Ｃｏ，Ｐｔなどを使用することもできる。
【００２６】
【発明の効果】以上のように、本発明は、ソースとドレ
ーンをイオン注入によって形成せず、シリコン基板をエ
ッチングしてこのエッチングされた部位に導電物質を埋
め込んで形成する。従って、従来技術の問題点であった
側面拡散によるチャンネル長さの減少を防ぐことができ
るだけでなく、これによる色々な問題を解決することが
できる。特に側面拡散が防止されるので素子の集積度を
高めることができるという長所がある。
ーンをイオン注入によって形成せず、シリコン基板をエ
ッチングしてこのエッチングされた部位に導電物質を埋
め込んで形成する。従って、従来技術の問題点であった
側面拡散によるチャンネル長さの減少を防ぐことができ
るだけでなく、これによる色々な問題を解決することが
できる。特に側面拡散が防止されるので素子の集積度を
高めることができるという長所がある。
【００２７】なお、熱処理工程のみを行うことにより、
追加工程無しにＬＤＤ構造の形成が可能となる。さら
に、イオン注入及び注入されたイオンの拡散のためのア
ニーリング工程を使用しなくても素子特性の予測及び工
程の調節が容易になる。
追加工程無しにＬＤＤ構造の形成が可能となる。さら
に、イオン注入及び注入されたイオンの拡散のためのア
ニーリング工程を使用しなくても素子特性の予測及び工
程の調節が容易になる。
【図１】 従来の自己整合工程を用いたＭＯＳＦＥＴの
製造工程を示す工程順序図である。
製造工程を示す工程順序図である。
【図２】 従来のＬＤＤ構造を有するＭＯＳＦＥＴの製
造方法を示す工程順序図である。
造方法を示す工程順序図である。
【図３】 本発明の実施例１によるＭＯＳＦＥＴの断面
構造図である。
構造図である。
【図４】 本発明の他の実施例によるＭＯＳＦＥＴの断
面構造図である。
面構造図である。
【図５】 本発明によるＭＯＳＦＥＴの製造方法を示す
工程順序図である。
工程順序図である。
【図６】 本発明によるＭＯＳＦＥＴの製造方法を示す
工程順序図である。
工程順序図である。
【図７】 本発明によるＭＯＳＦＥＴの製造方法を示す
工程順序図である。
工程順序図である。
【図８】 本発明によるＭＯＳＦＥＴの製造方法を示す
工程順序図である。
工程順序図である。
【図９】 本発明によるＭＯＳＦＥＴの製造方法を示す
工程順序図である。
工程順序図である。
【図１０】 本発明によるＭＯＳＦＥＴの製造方法を示
す工程順序図である。
す工程順序図である。
【図１１】 本発明によるＭＯＳＦＥＴの製造方法を示
す工程順序図である。
す工程順序図である。
【図１２】 本発明によるＭＯＳＦＥＴの製造方法を示
す工程順序図である。
す工程順序図である。
【図１３】 本発明によるＭＯＳＦＥＴの製造方法を示
す工程順序図である。
す工程順序図である。
１１…シリコン基板、１２…フィールド酸化膜、１３…
ゲート絶縁膜、１４…ゲート電極、１５…ホトレジス
ト、１６…エッチングされたシリコン基板部位、１７…
絶縁膜、１８…導電物質層、１９…ソース及びドレー
ン、２０…層間絶縁膜、２１…コンタクト用の金属層、
２２…低濃度の不純物領域。
ゲート絶縁膜、１４…ゲート電極、１５…ホトレジス
ト、１６…エッチングされたシリコン基板部位、１７…
絶縁膜、１８…導電物質層、１９…ソース及びドレー
ン、２０…層間絶縁膜、２１…コンタクト用の金属層、
２２…低濃度の不純物領域。
Claims (12)
- 【請求項１】 シリコン基板と、 前記シリコン基板上にゲート絶縁膜を介して形成したゲ
ートと、及び前記ゲートの両端のシリコン基板内に所定
の深さに埋め込んで形成した導電物質層からなるソース
及びドレーンと、を含んでなることを特徴とする半導体
装置。 - 【請求項２】 前記導電物質層は、ｎ+ポリシリコンも
しくはｐ+ポリシリコンで形成したことを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記導電物質層は、Ａｌ，Ｗ，Ｍｏ，Ｃ
ｏ，Ｐｔのいずれか一つで形成することを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 前記ゲート表面に形成された、ゲートと
前記ソース及びドレーンとの短絡を防ぐ絶縁膜をさらに
含むことを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記絶縁膜は、熱酸化膜であることを特
徴とする請求項４記載の半導体装置。 - 【請求項６】 前記ソース及びドレーンの周りに形成さ
れ、ソース及びドレーンと同様の導電型を有し、且つソ
ース及びドレーンより導電性の低い領域をさらに含むこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項７】 前記ソース及びドレーン領域は、不純物
が高濃度でドープされたポリシリコンで形成され、前記
ソース及びドレーンの周りに形成された領域は、前記ソ
ース及びドレーンを成すポリシリコンの不純物が低濃度
でドープされた領域からなることを特徴とする請求項６
記載の半導体装置。 - 【請求項８】 シリコン基板上にゲート絶縁膜とゲート
形成のための導電層とを順次形成するステップと、 前記導電層とゲート絶縁膜をゲートパターンにパターニ
ングしてゲートを形成するステップと、 露出したゲート両端部分のシリコン基板部位を所定の深
さにエッチングするステップと、 熱酸化工程を施してゲートの表面及びシリコン基板上に
酸化膜を形成するステップと、 前記エッチングされたシリコン基板部位上に形成された
酸化膜をエッチングするステップと、 基板全面に導電物質を蒸着するステップと、及び前記導
電物質層をエッチバックしてエッチングされたシリコン
基板部位に埋め込み、ソース及びドレーンを形成するス
テップと、を含んでなることを特徴とする半導体装置の
製造方法。 - 【請求項９】 前記導電物質層は、ｎ+ポリシリコンも
しくはｐ+ポリシリコンを蒸着して形成することを特徴
とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記導電物質層は、Ａｌ，Ｗ，Ｍｏ，
Ｃｏ，Ｐｔのいずれか一つを蒸着して形成することを特
徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１１】 前記ソース及びドレーンを形成するス
テップの後に熱処理工程によってソース及びドレーンを
形成する導電物質層内の不純物を拡散させ、ソース及び
ドレーンの周りに低濃度の不純物領域を形成する工程が
さらに含まれることを特徴とする請求項８記載の半導体
装置の製造方法。 - 【請求項１２】 前記ソース及びドレーンを形成するス
テップの後に基板全面に層間絶縁膜を形成するステップ
と、 前記層間絶縁膜を選択的にエッチングして前記ソース及
びドレーンを露出させるコンタクト開口部を形成するス
テップと、 前記コンタクト開口部を含んだ層間絶縁膜上にコンタク
ト用の金属を蒸着するステップと、がさらに含まれるこ
とを特徴とする請求項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27425994A JPH08125173A (ja) | 1994-10-14 | 1994-10-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27425994A JPH08125173A (ja) | 1994-10-14 | 1994-10-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125173A true JPH08125173A (ja) | 1996-05-17 |
Family
ID=17539197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27425994A Pending JPH08125173A (ja) | 1994-10-14 | 1994-10-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125173A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381859A (ja) * | 1986-09-25 | 1988-04-12 | Fujitsu Ltd | Ｍｉｓ電界効果トランジスタの製造方法 |
| JPH04245481A (ja) * | 1991-01-30 | 1992-09-02 | Fujitsu Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
-
1994
- 1994-10-14 JP JP27425994A patent/JPH08125173A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381859A (ja) * | 1986-09-25 | 1988-04-12 | Fujitsu Ltd | Ｍｉｓ電界効果トランジスタの製造方法 |
| JPH04245481A (ja) * | 1991-01-30 | 1992-09-02 | Fujitsu Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
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